CN104485291B - 一种半导体叠层封装方法 - Google Patents

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Abstract

本发明提供了一种半导体叠层封装方法，包括以下步骤：将芯片堆叠，堆叠时，上层芯片不覆盖下层芯片上的凸点，其中，顶层芯片上无凸点；在芯片上方涂覆树脂材料；所述树脂材料完全覆盖芯片上的凸点；对涂敷树脂的芯片的侧面进行打磨或抛光，露出凸点的一部分；在抛光后的树脂材料层以及露出的凸点上设置导电材料。与现有技术相比，本发明的有益效果是：该新的封装结构及工艺不仅降低的芯片堆叠封装的高度，特别是顶层芯片封装的高度，有利于节约后续产品的空间，同时，本封装方法工艺成熟，节省了封装的耗材，操作简便。另一方面，封装后凸点之间的导电面积增大，电性能更加稳定优异，延长了封装产品的使用寿命。

Description

一种半导体叠层封装方法
技术领域
本发明涉及一种半导体封装方法，确切的说是一种半导体芯片堆叠的封装方法。
背景技术
近年来，叠层芯片封装逐渐成为技术发展的主流。叠层芯片封装技术，简称3D封装，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。叠层芯片封装技术对于无线通讯器件、便携器件及存储卡来讲是最理想的系统解决方案。近年来，手机、PDA、电脑、通讯、数码等消费产品的技术发展非常快，此行业的迅猛发展需要大容量、多功能、小尺寸、低成本的存储器、DSP、ASIC、RF、MEMS等各种半导体器件，叠层芯片技术因此也得到了蓬勃发展。
芯片叠层封装(stacked die package)核心是将相同尺寸或是不同尺寸的芯片进行堆叠，并将芯片功能区通过打线的方式进行连接。使用堆叠封装技术的存储器，相较于没有使用堆叠技术的存储器，拥有两倍以上的存储容量。此外，使用堆叠封装技术更可以有效地利用芯片的面积，多应用与大存储空间的U盘、SD卡等方面。附图1示出了现有技术中两种常见的叠层封装形式，其中，左图为芯片尺寸相同堆叠，右图为芯片尺寸不同堆叠。
然而，传统的叠层封装技术最顶层的芯片需要进行处理，同时整体需要通过打线工艺来实现，封装高度较高。例如在附图1中，在叠层封装中，包括多个叠层排列的芯片1，以及连接各芯片1之间的金线11，最上层芯片需要与次下层芯片通过金线连接。
现有技术中存在多种实现叠层封装的技术，但都存在缺陷。例如，通过TSV(through silicon via)的技术，是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连，如专利US8637353。该技术核心是孔的蚀刻，不过工艺不成熟，从刻蚀填充到通孔热应力的处理都存在一些技术问题。又例如专利US8450857，其通过TMV(through molding via)在塑封层形成通孔进行堆叠。但其封装的厚度较高。三星公司提出激光通孔实现，但没有具体实现的案例，与TSV一样后面通孔的处理工艺不成熟。又例如近年来受到关注的POP(package on package)封装，只实现了芯片堆叠，并未解决顶层芯片的高度问题。
综上所述，传统的叠层封装技术不能进一步降低芯片封装后的厚度，特别是最顶层的芯片的封装高度。
发明内容
为克服现有技术中存在的上述问题，本发明提供了一种半导体叠层封装方法，包括以下步骤：将芯片堆叠，堆叠时，上层芯片不覆盖下层芯片上的凸点，其中，顶层芯片上无凸点；在芯片上方涂覆树脂材料；所述树脂材料完全覆盖芯片上的凸点；对涂敷树脂的芯片的侧面进行打磨或抛光，露出凸点的一部分；在抛光后的树脂材料层以及露出的凸点上设置导电材料。
可选地，在将芯片堆叠之前还包括以下步骤：在芯片上形成凸点2。所述凸点2与芯片之间有一金属垫3。
优选地，将芯片进行堆叠时，各层芯片之间通过芯片贴合材料粘贴。
进一步，最底层芯片通过粘合材料粘合在框架底座上。
更进一步，所述导电材料的设置方式是在树脂材料表面继续涂敷一层导电材料，或者贴上导电膜。
更为优选地，在芯片上方涂覆树脂材料时仅在各层芯片的上面和侧面涂覆树脂材料。在芯片上方涂覆树脂材料的步骤进一步包括：在芯片的前后方向设置阻挡模具，所述阻挡模具分别贴合芯片的前后两侧。当各层芯片具有相同尺寸时，阻挡模具贴合所有芯片的前侧和后侧；当各层芯片具有不同尺寸时，为每一层芯片设置不同的阻挡模具，使得每一层芯片对应的阻挡模具分别贴合该层芯片的前侧和后侧。
对涂敷树脂的芯片的侧面进行打磨或抛光后每一芯片的凸点露出树脂处理的面。进一步，上层芯片的上角位置为A点，下层芯片的上角位置为B点，在打磨或抛光到AB连线位置时露出凸点。
更为优选地，设上层芯片的高度为d1，上层芯片与下层芯片的错位距离为h1，下层芯片的凸点2与该芯片侧端的距离为h2，凸点的高度为d2，则
可选地，所述d2位凸点和金属垫的高度。
此外，本方法还包括对设置导电材料的芯片进行塑封的步骤。
与现有技术相比，本发明的有益效果是：该新的封装结构及工艺不仅降低的芯片堆叠封装的高度，特别是顶层芯片封装的高度，有利于节约后续产品的空间，同时，本封装方法工艺成熟，节省了封装的耗材，操作简便。另一方面，封装后凸点之间的导电面积增大，电性能更加稳定优异，延长了封装产品的使用寿命。
附图说明
图1为现有技术中叠层封装的示意图
图2为本发明在芯片上形成凸点的示意图
图3为本发明在芯片上形成凸点的第二示意图
图4为本发明两层芯片之间粘合的示意图
图5为本发明各层芯片之间粘合的示意图
图6为本发明在芯片上涂覆树脂材料的示意图
图7为本发明在芯片侧面涂覆树脂材料的立体示意图
图8a为本发明在芯片上面和侧面涂覆树脂材料的施加模具的示意图
图8b为本发明在芯片上面和侧面涂覆树脂材料的施加模具的第二示意图
图9为本发明对芯片侧面进行打磨或抛光后的示意图
图10为本发明上层芯片、凸点的位置关系图
图11为本发明优选的上层芯片、凸点的位置关系图
图12为本发明在树脂材料表面涂敷导电材料的示意图
图13为本发明对称封装时涂敷导电材料的示意图
图14为本发明在芯片上面和侧面涂覆树脂材料的施加模具的第三示意图
图15为在图14的基础上填充树脂材料后的示意图
图16为在图15的基础上进行树脂材料减薄薄或抛光后的示意图
图17为芯片堆叠示意图
图18为在图17的基础上涂敷导电材料的示意图
图19a和图19b为对芯片侧面进行涂敷导电材料的示意图
图20为本发明半导体叠层封装结构的示意图
图21为本发明半导体叠层封装结构的第二示意图
图22为本发明半导体叠层封装结构塑封后的示意图
图23为本发明半导体叠层封装结构塑封后的第二示意图
具体实施方式
以下结合附图和实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
在本发明的第一实施方式中，提供了一种半导体叠层封装方法。该方法包括以下步骤：
在芯片上形成凸点。如附图2所示，在芯片1上形成凸点2，凸点2顶部优选呈球形或者椭球形，本领域的技术人员应当理解，凸点2的顶部也可以是圆柱形或者其他形状，图2以及其他的图中只是示例了凸点顶部为球形的情形。
在另一种情形下，如图3所示，所述凸点2与芯片之间有一金属垫3(UBM)，优选地，所述金属垫3为铝垫。金属垫3可作为凸点2的基底。凸点3的形成可用传统印刷电镀等方法形成，不同工艺下凸点的高度略有差异，但不影响本发明下述步骤的实施。
将芯片进行堆叠，各层芯片之间通过芯片贴合材料粘贴。如图4所示，上层芯片与下层芯片之间有一贴合材料层4，所述贴合材料可以是环氧树脂薄膜。通过粘合材料4将上层芯片粘贴到下层芯片上。堆叠时，上层芯片不覆盖下层芯片上的凸点2。
图5示出了本发明更为通用的实施方式。在图5中示出了包含N层芯片的叠层封装方式，最底层芯片1通过粘合材料粘合在框架底座5上，第二层芯片(途中未示出)通过粘合材料粘贴在最底层芯片1上。第N-1层芯片通过粘合材料4粘合在第N-2上，第N层芯片(最上层)通过粘合材料4粘贴在第N-1层上。其中，第1至N-1层芯片上均有凸点2，在凸点2和芯片之间可以存在金属垫3。顶层芯片(第N层芯片)上无凸点2。
在各层芯片上方涂覆树脂材料。如图6和图7所示，图6示意了三层芯片叠层封装的情况，本领域的技术人员应当理解，小于或多于三层叠层封装时，与三层芯片叠层封装时类似。图6中，在各层芯片的上方的空白区域涂覆树脂材料6，所述树脂材料6完全覆盖该芯片上的凸点2，当凸点2下存在金属垫层3时，树脂材料6完全覆盖该芯片上的凸点2及其金属垫层3，图7为本发明在芯片上涂覆树脂材料6后的立体示意图。
在该步骤中，更为优选地，仅在各层芯片的上面和侧面涂覆树脂材料。如图8所示，上层芯片1-1粘贴在下层芯片1-0之上，在涂覆树脂材料时，为了避免树脂材料的浪费，可以仅在芯片的侧面，即凸点所在的一侧，涂覆树脂材料6。图8示意了在下层芯片1-0上的左右两侧均具有凸点2的情形，在此情形下，对于下层芯片1-0而言，仅在其左右两侧涂覆树脂材料6，而不在前后方向(61和62)涂覆树脂材料6。为了实现这一涂覆过程，本发明的技术方案中，在在各层芯片上方涂覆树脂材料之前可进一步包括以下步骤：
在芯片的前后方向设置阻挡模具(图8中的81和82)，所述阻挡模具81和82分别贴合芯片的前后两侧。优选地，当各层芯片具有相同尺寸时，阻挡模具81和81贴合所有芯片的前侧和后侧，当各层芯片具有不同尺寸时，为每一层芯片设置不同的阻挡模具81和82，使得每一层芯片对应的阻挡模具81和82分别贴合该层芯片的前侧和后侧。
另一种实施方式中，可通过树脂注塑的方式形成树脂层，使用一种立体的直角三角形结构的模具，如图8b所示，模具的斜面与凸点的球面接触，模具呈板状结构，模具内测贴合芯片的左上角，并与芯片的凸点接触。图中左上角为入孔，右下角为出孔，在内部树脂填充后，移开模具。
对涂敷树脂的芯片的侧面进行打磨或抛光。如图9所示，通过打磨或者抛光使得每一芯片的凸点2露出树脂处理的面。
在参照附图10对本发明的优选的实施方式进行描述。附图10反映了上层芯片、下层芯片、下层芯片上的凸点的位置关系图。如附图10所示，上层芯片的上角位置为A点，下层芯片的上角位置为B点，需要说明的是，附图10仅示意了上下芯片的右上角的情形，对于有些对称结构的芯片封装，其左侧与附图10成镜像关系，原理相同，在此不在详述。进一步参见附图10，上层芯片的高度为d1，上层芯片与下层芯片的错位距离为h1。为了在抛光或者打磨过程中，沿着芯片的侧面打磨到AB连线位置时凸点2得以露出，图10示意了凸点顶部为球形的情况，这种情况下，至少要保证凸点的球面与AB线相切，其他的情况，则至少要保证凸点的顶部的一部分露出，即AB线必须穿过凸点顶部。需要说明的是，附图10仅是一截面图，本领域的技术人员应当理解，AB事实上是一个面，即上下芯片的同一侧的侧边所在的平面。也就是说，如果凸点2与芯片侧端的距离过大，或者上层芯片与下层芯片的错位距离为h1过小，则在沿芯片的侧面打磨到AB连线位置时凸点无法露出，此时只有沿AB连线进行内凹面打磨才能够使凸点露出，但这种情况下增加了工艺难度。因为显然，上层芯片、下层芯片在打磨或抛光时可接受的极限位置分别为A、B，若打磨到A点，进一步沿里打磨将损伤上层芯片，同理，若打磨到B点，进一步沿里打磨将损伤下层芯片。
针对这种情况，本发明更优的实施方式中，对芯片凸点的位置设置或者上层芯片和下层芯片的错位距离h1进行了调整。
在叠层封装中，假设下层芯片的凸点2与该芯片侧端的距离为h2，即凸点在下层芯片上的投影的圆心与靠近下层芯片一侧的侧端的距离为h2，凸点的高度为d2，或者凸点和金属垫的高度为d2，则本发明中，上层芯片、下层芯片、下层芯片凸点的位置关系如图11所示，图11示意了凸点顶部为球形的情形，当凸点顶部为其他形状时，位置关系与图11类似或相同。当AB连线穿过凸点的顶点时，保证打磨或者抛光到AB线(面)时凸点能够露出足够多的区域，也不会因露出的区域过大而导致凸点在打磨或抛光过程中发生脱落。
在下层芯片的凸点的大小位置固定的情况下，也就是说h2和d2确定的情况下，为了沿AB面打磨后能够路出凸点，需要根据上层芯片的高度d1来确定上层芯片与下层芯片的错位距离h1。这种情况下，例如，芯片厚度d1为300um，bump高度d2为100um，下层芯片的凸点2与该芯片侧端的距离h2为200um。则上层芯片与下层芯片的错位距离h1应当不小于
200*300/100＝600um。
在另一种情况下，上层芯片的高度d1、上层芯片的高度d1来确定上层芯片与下层芯片的错位距离h1固定，也就是说需要根据上层芯片的高度来制作下层芯片的凸点。这种情况下，例如，芯片厚度d1为300um，上层芯片与下层芯片的错位距离h1为300um，bump高度d2为100um，则下层芯片的凸点2与该芯片侧端的距离h2应当不大于300/300*100＝100um。
接下来，在斜面上填涂一层导电材料，也可以直接贴导电膜。如图12所示，在涂敷树脂材料的一面设置导电材料7，该设置方式可以是在树脂材料表面继续涂敷一层导电材料或者贴上导电膜。为了实现芯片间的互联，顶层芯片的功能区直接与导电材料接触，下面每层芯片的凸点露出部分与导电材料接触，底部与基板原来的打线功能区域连接，实现整体的导通。图13示意了另一种情形，即，与图12呈对称结构的芯片封装的情形，在该中情况下，在左斜面和右斜面的树脂材料层的基础上一面设置导电材料7。
最后对设置导电材料的芯片进行塑封，如图23所示，10是塑封料，塑封料10将所有凸点2和芯片1塑封在一个整体内，构成整个塑封体与图12呈对称结构的芯片封装的情形，塑封后的示意图如22所示，10是塑封料，此外，如图14所示，模具的另一设置方式可以是：在垂直于芯片顶面，凸点的内侧和外侧(靠近芯片边缘)的一侧设置一板状结构的模具，板状模具高度高于芯片上凸点以及凸点和金属垫片的高度。
与之对应地，本发明提供了另一种半导体叠层封装方法。该方法包括以下步骤：
首先，在芯片上设置模具。该模具如同图14所示，设置在垂直于芯片顶面，凸点的内侧和外侧(靠近芯片边缘)的一侧设置一板状结构的模具，改板状模具高度高于芯片上凸点以及凸点和金属垫片的高度。需要说明的是，图14为一截面图，在出入图14所示平面的方向，有如图8a所示一样的阻挡模具设置，即所述阻挡模分别贴合芯片的前后两侧。优选地，当各层芯片具有相同尺寸时，阻挡模具贴合所有芯片的前侧和后侧，当各层芯片具有不同尺寸时，为每一层芯片设置不同的阻挡模具，使得每一层芯片对应的阻挡模具分别贴合该层芯片的前侧和后侧。需要说明的是，本发明中顶层芯片上无凸点，因此无需设置模具。
在模具内填充树脂材料。如图15所示，在模具84内填涂一层树脂材料6并成型，成型后移除模具84。
对树脂材料进行减薄或是抛光，露出凸点的一部分。如图16所示，可以沿着凸点的顶部进行减薄或抛光(图16上图)，也可以沿着凸点的靠近芯片边缘的一侧进行减薄或抛光(图16下图)。因为沿着凸点的靠近芯片边缘的一侧进行减薄或抛光可能会导致凸点松动，因此该减薄或抛光方式是次优的。
接下来对芯片进行堆叠。如图17，各层芯片之间通过芯片贴合材料粘贴，上层芯片与下层芯片之间有一贴合材料层，所述贴合材料可以是环氧树脂薄膜。堆叠时，上层芯片的一侧贴合下层芯片上的凸点。最底层芯片通过粘合材料粘合在框架底座上(图17中未示出)。
进一步，在芯片树脂材料的上表面和侧表面填涂一层导电材料。可选地，也可以直接贴导电膜。如图18所示，在涂敷树脂材料的一面设置导电材料7，该设置方式可以是在树脂材料表面继续涂敷一层导电材料或者贴上导电膜。为了实现芯片间的互联，顶层芯片的功能区直接与导电材料接触，下面每层芯片的凸点露出部分与导电材料接触，底部与基板原来的打线功能区域连接，实现整体的导通。
本发明该实施方中导电材质的成型和设置方式还可通过以下步骤完成：对于水平方向，即凸点顶面，采用导电膜作为导电材料，可以采用直接贴导电膜等方式成型；垂直方向，即芯片侧面，也可以直接贴导电膜作为导电材料。但是实际实施过程中，在垂直方向贴导电膜的工艺难以控制，因此本发明采用以下成型方式如下：参见图19a，在芯片侧面设置模具9，形成凹槽，并在槽内进行导电材质7的填充。优选地，参见附图19b，在芯片的侧面和下层芯片的上面都设置模具9。所述模具可以通过贴膜方式设置，在模具的上端或下端开口，填充导电材料，实现导电材料的设置。更为优选地，先在芯片的侧面贴干膜，然后在干膜对应凸点2的部位开孔，大小根据不同大小的凸点2有所区别，以能在凸点2表面露出足够填充导电材质7为准。然后在通孔内填充导电材质7，再连接各凸点2涂导电材质7。解决了在不同实施例中，因凸点大小及位置的差异造成的模具无法准确填充导电材质7的问题，在多种实施例中都可达到如图18填充导电材质7的效果。
最后对设置导电材料的芯片进行塑封，如图23所示，10是塑封料，塑封料10将所有凸点2和芯片1塑封在一个整体内，构成整个塑封体。
在另一实施方式中，本发明还提供了一种半导体叠层封装结构。
如图20所示，该半导体叠层封装结构包括：至少两层芯片，图20示意了N层芯片的情形(1,…N-2，N-1，N)。芯片呈堆叠排列，上层芯片与下层芯片之间通过芯片贴合材料4粘贴。例如第二层芯片(图中未示出)通过粘合材料粘贴在最底层芯片1上。第N-1层芯片通过粘合材料4粘合在第N-2上，第N层芯片(最上层)通过粘合材料4粘贴在第N-1层上。除最上层芯片外，每层芯片上均具有凸点2，如图14所示，第1至N-1层芯片上均有凸点2。可选地，所述凸点2与芯片之间有一金属垫3(UBM)，优选地，所述金属垫3为铝垫。金属垫3可作为凸点2的基底。如图20所示，顶层芯片(第N层芯片)上无凸点2。
进一步，最底层芯片1通过粘合材料粘合在框架底座5上。
各层芯片的上方的空白区域涂覆有树脂材料6。更为优选地，仅在各层芯片的上面和侧面涂覆有树脂材料6。所述树脂材料6不完全覆盖芯片上的凸点2。
如附图10所示，上层芯片的上角位置为A点，下层芯片的上角位置为B点，上层芯片的高度为d1，上层芯片与下层芯片的错位距离为h1，下层芯片的凸点2与该芯片侧端的距离为h2，即凸点在下层芯片上的投影的圆心与靠近下层芯片一侧的侧端的距离为h2，凸点的高度为d2，或者凸点和金属垫的高度为d2，则本发明提供的半导体叠层封装结构中，
优选地，树脂材料6涂敷在上述AB面以内，靠近芯片的一侧为内测。
更进一步，树脂材料6上有导电材料7。该导电材料7可以是在树脂材料表面继续涂敷一层导电材料或者贴上导电膜。为了实现芯片间的互联，顶层芯片的功能区直接与导电材料接触，下面每层芯片的凸点露出部分与导电材料接触。
最底层芯片1的凸点与框架底座5之间设置有金线8。可选地，最底层芯片1的凸点也可与框架底座5之间通过导电材料相连。
如图21所示，该图示出了本发明半导体叠层封装结构的另一实施方式，其包括：至少两层芯片，芯片呈堆叠排列，上层芯片与下层芯片之间通过芯片贴合材料4粘贴。除最上层芯片外，每层芯片上均具有凸点2，可选地，所述凸点2与芯片之间有一金属垫3(UBM)，优选地，所述金属垫3为铝垫。金属垫3可作为凸点2的基底。如图21所示，顶层芯片上无凸点2。最底层芯片1通过粘合材料粘合在框架底座5上。
在各层芯片的上面和侧面涂覆有树脂材料6。所述树脂材料6不完全覆盖芯片上的凸点2。在芯片树脂材料的上表面和侧表面填涂一层导电材料7。可选地，也可以直接贴导电膜。如图21所示，在涂敷树脂材料的一面设置导电材料7，该设置方式可以是在树脂材料表面继续涂敷一层导电材料或者贴上导电膜。为了实现芯片间的互联，顶层芯片的功能区直接与导电材料接触，下面每层芯片的凸点露出部分与导电材料接触，底部与基板原来的打线功能区域连接，实现整体的导通。
可选地，对于水平方向，即凸点顶面，所述导电材料为导电膜，可以采用直接贴导电膜等方式成型；垂直方向，即芯片侧面，也可以直接贴导电膜作为导电材料。但是实际实施过程中，在垂直方向贴导电膜的工艺难以控制，因此本发明中，芯片侧面的导电膜为涂敷的导电材料。
底层芯片1的凸点与框架底座5之间设置有金线8。可选地，最底层芯片1的凸点也可与框架底座5之间通过导电材料相连。
最后都整个产品进行塑封，如图23所示，10是塑封料，塑封料10将所有凸点2和芯片1塑封在一个整体内，构成整个塑封体。
与现有技术相比，本发明的有益效果是：该新的封装结构及工艺不仅降低的芯片堆叠封装的高度，特别是顶层芯片封装的高度，有利于节约后续产品的空间，同时，本封装方法工艺成熟，节省了封装的耗材，操作简便。另一方面，封装后凸点之间的导电面积增大，电性能更加稳定优异，延长了封装产品的使用寿命。
上述说明示出并描述了本发明的优选实施例，如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (13)

1.一种半导体叠层封装方法，包括以下步骤：
将芯片堆叠，堆叠时，上层芯片不覆盖下层芯片上的凸点，其中，顶层芯片上无凸点；
在除所述顶层芯片外的其他芯片上方的空白区域涂覆树脂材料，所述树脂材料完全覆盖芯片上的凸点；
对涂敷树脂的芯片的侧面进行打磨或抛光，露出凸点的一部分；
在抛光后的树脂材料层以及露出的凸点上涂敷一层导电材料或者贴上导电膜，所述顶层芯片的功能区和所述露出的凸点与所述导电材料电连接。
2.如权利要求1所述的半导体叠层封装方法，其特征在于，在将芯片堆叠之前还包括以下步骤：在芯片上形成凸点。
3.如权利要求2所述的半导体叠层封装方法，其特征在于，所述凸点与芯片之间有一金属垫。
4.如权利要求2或3所述的半导体叠层封装方法，其特征在于，将芯片进行堆叠时，各层芯片之间通过芯片贴合材料粘贴。
5.如权利要求4所述的半导体叠层封装方法，其特征在于，最底层芯片通过粘合材料粘合在框架底座上。
6.如权利要求1所述的半导体叠层封装方法，其特征在于，在芯片上方涂覆树脂材料时仅在各层芯片的上面和侧面涂覆树脂材料。
7.如权利要求6所述的半导体叠层封装方法，其特征在于，在芯片上方涂覆树脂材料的步骤进一步包括：在芯片的前后方向设置阻挡模具，所述阻挡模具分别贴合芯片的前后两侧。
8.如权利要求7所述的半导体叠层封装方法，其特征在于，当各层芯片具有相同尺寸时，阻挡模具贴合所有芯片的前侧和后侧；当各层芯片具有不同尺寸时，为每一层芯片设置不同的阻挡模具，使得每一层芯片对应的阻挡模具分别贴合该层芯片的前侧和后侧。
9.如权利要求6所述的半导体叠层封装方法，其特征在于，对涂敷树脂的芯片的侧面进行打磨或抛光后每一芯片的凸点露出树脂处理的面。
10.如权利要求6所述的半导体叠层封装方法，其特征在于，上层芯片的上角位置为A点，下层芯片的上角位置为B点，在打磨或抛光到AB连线位置时露出凸点。
11.如权利要求10所述的半导体叠层封装方法，其特征在于，设上层芯片的高度为d1，上层芯片与下层芯片的错位距离为h1，下层芯片的凸点与该芯片侧端的距离为h2，凸点的高度为d2，则
12.如权利要求11所述的半导体叠层封装方法，其特征在于，所述d2为凸点和金属垫的高度。
13.如权利要求1-3、5-12任意一项所述的半导体叠层封装方法，其特征在于，还包括对设置导电材料的芯片进行塑封的步骤。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108933109B (zh) 2017-05-27 2020-07-07 晟碟信息科技（上海）有限公司 成角度的裸芯的半导体器件
CN109637939B (zh) * 2017-10-09 2020-08-18 中芯国际集成电路制造(上海)有限公司 半导体封装模具、半导体器件及半导体器件的封装方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118877A (ja) * 1999-10-19 2001-04-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2010034119A (ja) * 2008-07-25 2010-02-12 Panasonic Corp 半導体装置
CN102194805A (zh) * 2010-03-18 2011-09-21 海力士半导体有限公司 具有堆叠芯片的半导体封装及其制造方法
CN102468278A (zh) * 2010-11-15 2012-05-23 矽品精密工业股份有限公司 多芯片堆栈封装结构
CN202423278U (zh) * 2012-01-11 2012-09-05 日月光半导体制造股份有限公司 半导体芯片堆叠构造
CN103515257A (zh) * 2012-06-18 2014-01-15 智瑞达科技（苏州）有限公司 高密度半导体封装结构的封装方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3462026B2 (ja) * 1997-01-10 2003-11-05 岩手東芝エレクトロニクス株式会社 半導体装置の製造方法
US6747348B2 (en) * 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
US6750547B2 (en) * 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
JP2009193982A (ja) * 2008-02-12 2009-08-27 Disco Abrasive Syst Ltd 半導体装置及び半導体装置の製造方法
WO2009114670A2 (en) * 2008-03-12 2009-09-17 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118877A (ja) * 1999-10-19 2001-04-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2010034119A (ja) * 2008-07-25 2010-02-12 Panasonic Corp 半導体装置
CN102194805A (zh) * 2010-03-18 2011-09-21 海力士半导体有限公司 具有堆叠芯片的半导体封装及其制造方法
CN102468278A (zh) * 2010-11-15 2012-05-23 矽品精密工业股份有限公司 多芯片堆栈封装结构
CN202423278U (zh) * 2012-01-11 2012-09-05 日月光半导体制造股份有限公司 半导体芯片堆叠构造
CN103515257A (zh) * 2012-06-18 2014-01-15 智瑞达科技（苏州）有限公司 高密度半导体封装结构的封装方法

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