JP6621843B2 - 第１のレベルのダイと、背中合わせに積み重ねられた第２のレベルのダイと、第３のレベルのダイとを備え、対応する第１、第２、及び第３の再配線層を有する垂直スタックシステムインパッケージ、並びにその製造方法 - Google Patents

第１のレベルのダイと、背中合わせに積み重ねられた第２のレベルのダイと、第３のレベルのダイとを備え、対応する第１、第２、及び第３の再配線層を有する垂直スタックシステムインパッケージ、並びにその製造方法 Download PDF

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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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Description

〔関連出願〕
本出願は、開示全体が参照により本明細書に組み込まれている、２０１５年４月２３日出願の米国仮特許出願第６２／１５１，８４３号からの優先権の利益を主張する。
本明細書に記載する実施形態は、半導体パッケージングに関する。より詳細には、実施形態は、垂直に積み重ねられたシステムインパッケージ（system in package、ＳｉＰ）構造体及び製作方法に関する。
現在の市場では、携帯電話、パーソナルデジタルアシスタント（personal digital assistant、ＰＤＡ）、デジタルカメラ、携帯型プレーヤ、ゲーム、及び他のモバイル機器などの携帯型及びモバイルの電子装置に対する需要から、ますます小さくなる空間の中により多くの性能及び特徴を統合することが必要とされている。その結果、より高いダイ／コンポーネント密度のデバイスに対する需要を満たすために、システムインパッケージ（ＳｉＰ）及びパッケージオンパッケージ（package on package、ＰｏＰ）などの様々な複数のダイからなるパッケージングの解決策が一般的になってきた。
複数のダイをＳｉＰ内に配置するには、多くの異なる可能性がある。たとえば、ＳｉＰ構造体におけるダイの垂直統合は、２．５Ｄの解決策及び３Ｄの解決策に進化してきた。２．５Ｄの解決策では、貫通ビア並びにファンアウト配線を含むインターポーザ上に、複数のダイをフリップチップ接合することができる。３Ｄの解決策では、ＳｉＰ基板上に複数のダイを互いに積み重ねて、オフチップワイヤボンド又ははんだバンプによって接続することができる。
一実装形態では、メモリダイ又はパッケージ（たとえば、ダイナミックランダムアクセスメモリ（dynamic random-access memory、ＤＲＡＭ））が、論理ダイ又はパッケージ（たとえば、特定用途向け集積回路（application-specific integrated circuit、ＡＳＩＣ））又はシステムオンチップ（system on chip、ＳｏＣ）上に積み重ねられる。携帯型及びモバイルの電子装置に対する市場が進歩するにつれて、必要とされるメモリダイ又はパッケージのメモリ能力はより大きくなっている。
一実施形態では、垂直スタックＳｉＰが、第１のレベルの成形コンパウンド内に封入された第１のレベルのダイと、封入された第１のレベルのダイ上に位置する第１の再配線層（redistribution layer、ＲＤＬ）と、第１のＲＤＬ上に位置する１対の背中合わせに積み重ねられたダイを含み、第２のレベルの成形コンパウンド内に封入された第２のレベルのダイスタックと、封入された第２のレベルのダイスタック上に位置する第２のＲＤＬと、第２のＲＤＬ上に位置し、第３のレベルの成形コンパウンド内に封入され、第２のＲＤＬに向かって後ろ向きである第３のレベルのダイと、封入された第３のレベルのダイ上に位置する第３のＲＤＬとを含む。
実施形態によれば、ダイの特定の向きがＳｉＰ内で実現され、これは特定のパッケージング方法の結果とすることができる。一実施形態では、第３のＲＤＬは、第３のレベルのダイのスタッドバンプなどの導電性バンプ上に直接位置する。一実施形態では、第３のＲＤＬは、第３のレベルのダイのコンタクトパッド上に直接位置する。第３のレベルのダイは、ダイアタッチメントフィルムによって第２のＲＤＬに取り付けることができる。第１のレベルのダイは、第１のＲＤＬに向かって前向きにすることができ、第１のＲＤＬは、第１のレベルのダイの導電性バンプ上に直接位置する。実施形態によれば、１対の背中合わせに積み重ねられたダイは、第１のＲＤＬに接合された第１−第２のレベルのダイと、第２−第２のレベルのダイとを含むことができ、第２のＲＤＬは、第２−第２のレベルのダイ上に位置する。たとえば、第１−第２のレベルのダイは、第１のＲＤＬにはんだによって接合することができ、第２のＲＤＬは、第２−第２のレベルのダイの導電性バンプ（たとえば、スタッドバンプ）上に直接位置することができる。
パッケージレベルは、導電性ピラーを更に含むことができる。たとえば、複数の第２のレベルの導電性ピラーが、第１のＲＤＬから第２のＲＤＬへ延びることができ、第２のレベルの成形コンパウンドによって封入することができる。同様に、複数の第３のレベルの導電性ピラーが、第２のＲＤＬから第３のＲＤＬへ延びることができ、第３のレベルの成形コンパウンドによって封入することができる。一実施形態では、第３のＲＤＬの第３のレベルのダイとは反対側に、複数の導電性バンプが形成される。一実施形態では、複数の第１のレベルの導電性ピラーが、第１のレベルの成形コンパウンドを通って延び、第２のパッケージが、第１のレベルの成形コンパウンド上に位置し、複数の第１のレベルの導電性ピラーに電気的に接続され、かつ／又は複数の第１のレベルの導電性ピラーによって機械的に支持される。
一実施形態では、垂直スタックＳｉＰが、第１のレベルの成形コンパウンド内に封入された第１のレベルの揮発性メモリダイと、封入された第１のレベルの揮発性メモリダイ上に位置する第１のＲＤＬと、第１のＲＤＬ上に位置する１対の背中合わせに積み重ねられた不揮発性メモリダイを含み、第２のレベルの成形コンパウンド内に封入された第２のレベルの不揮発性メモリダイスタックと、封入された第２のレベルの不揮発性メモリダイスタック上に位置する第２のＲＤＬと、第２のＲＤＬ上に位置し、第３のレベルの成形コンパウンド内に封入された第３のレベルのアクティブダイと、封入された第３のレベルのアクティブダイ上に位置する第３のＲＤＬとを含む。垂直スタックＳｉＰは、第１のレベルの成形コンパウンド内に封入された複数の第１のレベルの揮発性メモリダイを含むことができ、第１のＲＤＬは、複数の封入された第１のレベルの揮発性メモリダイ上に位置する。一実施形態では、第１のレベルの揮発性メモリダイはＤＲＡＭダイであり、背中合わせに積み重ねられた不揮発性メモリダイはＮＡＮＤダイであり、第３のレベルのアクティブダイはＳｏＣダイである。
一実施形態では、垂直スタックＳｉＰを形成する方法が、キャリア基板上の第１のレベルのダイを第１のレベルの成形コンパウンドによって封入することと、第１のレベルの成形コンパウンド上に第１のＲＤＬを形成することと、第１のＲＤＬ上の第２のレベルのダイスタックを第２のレベルの成形コンパウンドによって封入することと、第２のレベルの成形コンパウンド上に第２のＲＤＬを形成することと、第２のＲＤＬ上の第３のレベルのダイを第３のレベルの成形コンパウンドによって封入することと、第３のレベルの成形コンパウンド上に第３のＲＤＬを形成することとを含む。たとえば、第１のＲＤＬは、第１のレベルのダイ上に直接形成することができる。第１−第２のレベルのダイが、第１のＲＤＬに接合され、第２−第２のレベルのダイが、ダイアタッチメントフィルムによって第１−第２のレベルのダイに取り付けられる。
製作方法は、導電性ピラーの統合を更に含むことができる。一実施形態では、複数の第２のレベルの導電性ピラーが、第２のレベルの成形コンパウンドによって封入され、第２のＲＤＬは、第２のレベルのダイスタック内の第２−第２のレベルのダイ及び複数の第２のレベルの導電性ピラー上に直接形成される。一実施形態では、複数の第３のレベルの導電性ピラーが、第３のレベルの成形コンパウンドによって封入され、第３のＲＤＬは、第３のレベルのダイ及び複数の第３のレベルの導電性ピラー上に直接形成される。
一実施形態によるキャリア基板上に取り付けられた複数のダイの側断面図である。 一実施形態による第１のレベルの成形コンパウンド内に封入された複数のダイの側断面図である。 一実施形態による第１のレベルの成形コンパウンド上に形成された第１のＲＤＬの側断面図である。 一実施形態による第１のＲＤＬ上に形成された導電性ピラーの側断面図である。 一実施形態による第１のＲＤＬ上に取り付けられたダイの側断面図である。 一実施形態によるポリマーによって画定されたランディングパッドによって第１のＲＤＬに接合されたダイの拡大側断面図である。 一実施形態によるＵＢＭによって画定されたランディングパッドによって第１のＲＤＬに接合されたダイの拡大側断面図である。 一実施形態による第１のＲＤＬ上に取り付けられたダイスタックの側断面図である。 第１のレベルの成形及びファンアウト構造体上に位置する第２のレベルの成形及びファンアウト構造体の側断面図である。 一実施形態による第２のＲＤＬ及び第２のＲＤＬ上に形成された導電性ピラー上に取り付けられたダイの側断面図である。 第２のレベルの成形及びファンアウト構造体上に位置する第３のレベルの成形及びファンアウト構造体の側断面図である。 一実施形態による個々のパッケージの個片化前の３層スタック構造体の側断面図である。 一実施形態による垂直に積み重ねられたＳｉＰ構造体の側断面図である。 一実施形態によるＰｏＰ構造体の側断面図である。 一実施形態による垂直に積み重ねられたＳｉＰ構造体を形成する方法を示すプロセスフローである。
実施形態は、垂直に積み重ねられたＳｉＰ構造体について説明する。様々な実施形態では、図を参照して説明する。しかし、特定の実施形態は、これらの特定の詳細の１つ以上がなくても実行することができ、又は他の知られている方法及び構成と組み合わせて実行することができる。以下の説明では、実施形態の徹底的な理解を提供するために、特定の構成、寸法、及びプロセスなど、多数の特定の詳細について述べる。他の場合、実施形態を不必要に曖昧にしないように、よく知られている半導体プロセス及び製造技法について特に詳細には説明しない。本明細書全体にわたって、「一実施形態」への参照は、その実施形態に関連して記載する特定の特徴、構造体、構成、又は特性が、少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたって様々な場所における「一実施形態では」という語句への言及は、必ずしも同じ実施形態を参照しているとは限らない。更に、１以上の実施形態において、任意の好適なやり方で、特定の特徴、構造体、構成、又は特性を組み合わせることができる。
本明細書では、「前」、「後」、「〜へ（to）」、「〜間（between）」、及び「〜上（on）」という用語は、１つの層の他の層に対する相対位置を指すことができる。別の層の「上（on）」に位置し、又は別の層「に（to）」接合され、又は別の層に「接触（contact）」している１つの層は、他方の層に直接接触する場合も、又は１以上の介在層を有する場合もある。層と層の「間」に位置する１つの層は、それらの層に直接接触する場合も、又は１以上の介在層を有する場合もある。
一態様では、実施形態は、垂直スタックＳｉＰについて説明する。一実施形態では、垂直スタックＳｉＰが、第１のレベルの成形コンパウンド内に封入された第１のレベルのダイと、封入された第１のレベルのダイ上に位置する第１の再配線層（ＲＤＬ）と、第１のＲＤＬ上に位置する１対の背中合わせに積み重ねられたダイを含み、第２のレベルの成形コンパウンド内に封入された第２のレベルのダイスタックと、封入された第２のレベルのダイスタック上に位置する第２のＲＤＬと、第２のＲＤＬ上に位置し、第３のレベルの成形コンパウンド内に封入された第３のレベルのダイと、封入された第３のレベルのダイ上に位置する第３のＲＤＬとを含む。複数の第２のレベルの導電性ピラーが、第１のＲＤＬを第２のＲＤＬに電気的に接続することができ、複数の第３のレベルの導電性ピラーが、第２のＲＤＬと第３のＲＤＬを電気的に接続することができる。実施形態によれば、導電性ピラー（たとえば、第１のレベル、第２のレベル、第３のレベルのいずれかなど）が、機械的支持を提供することができる。たとえば、機械的支持は、コンポーネント間の電気的接続に加えて提供することができ、又は電気的接続を提供することなしに提供することができる。一部の実施形態では、パッケージレベル内の導電性ピラーの一部分は、電気的接続及び機械的支持を提供するものであるのに対して、パッケージレベル内の導電性ピラーの別の部分は、機械的支持を提供するものであるが、電気的接続は提供しない。
一態様では、実施形態は、複数のタイプのメモリダイを論理ダイ（たとえば、ＡＳＩＣ又はＳｏＣ）と統合する垂直スタックＳｉＰについて説明する。一実施形態では、垂直スタックＳｉＰは、揮発性メモリ（たとえば、ＤＲＡＭ、ＳＲＡＭ、擬似ＳＲＡＭ、フローティングボディなど）、不揮発性メモリ（たとえば、ＮＡＮＤ、ＮＯＲ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＭＲＡＭ、ＦＲＡＭ（登録商標）、ＰＣＭなど）、及び論理ダイのための、個別の成形レベルを含む。一実施形態では、垂直スタックＳｉＰは、１以上の揮発性メモリダイ（たとえば、ＤＲＡＭ）を含む第１のレベルの成形と、背中合わせに積み重ねられた不揮発性メモリダイ（たとえば、ＮＡＮＤ）を含む第２のレベルの成形と、論理ダイ（たとえば、ＡＳＩＣ又はＳｏＣ）を含む第３のレベルの成形とを含む。
一態様では、実施形態は、回路基板上の面積（たとえば、ｘ−ｙ寸法）を低減させることができる垂直スタックＳｉＰについて説明した。特定の不揮発性メモリダイ（たとえば、ＮＡＮＤ）は特定の揮発性メモリダイ（たとえば、ＤＲＡＭ）より大きいｘ−ｙ寸法の設置面積を有することができることが観察されている。たとえば、これは、モバイル機器におけるメモリ容量の増大に起因する場合がある。実施形態によれば、メモリ用の不揮発性メモリダイは、揮発性メモリダイ（たとえば、キャッシュに使用される）より大きいｘ−ｙ寸法を有することができる。実施形態によれば、垂直スタックＳｉＰ構造体は、横並びに配置された複数の第１のレベルのダイを含むことができる。実施形態によれば、垂直スタックＳｉＰ構造体は、垂直スタックＳｉＰ内で背中合わせに積み重ねられた大きいｘ−ｙ寸法（ＳｉＰ内の他のダイに比べて）を有する複数の第２のレベルのダイを含むことができる。加えて、背中合わせに積み重ねられたダイの両側で再配線層（ＲＤＬ）を使用することによって、背中合わせに積み重ねられたダイのファンアウトを実現することができる。このようにして、ＲＤＬを使用するファンアウトによって、全体的なパッケージの高さ（ｚ高さ）に対する影響を軽減することができ、これは、従来のインターポーザ及びワイヤボンディングの場合より実質上小さい厚さで製作することができる。
次に図１を参照すると、ガラスパネル、シリコンウェーハ、金属パネルなどのキャリア基板１０２上に取り付けられた複数の第１のレベルのダイ１１０の側断面図が提供される。キャリア基板１０２は、複数の第１のレベルのダイ１１０を取り付けるための接着剤（たとえば、ポリマー）又はテープ層１０４を含むことができる。一実施形態では、第１のレベルのダイ１１０は、ダイアタッチメントフィルム又はエポキシ接合材料などのフィルム１１２によって、キャリア基板上へ取り付けられる。一実施形態では、第１のレベルのダイ１１０はメモリダイである。一実施形態では、第１のレベルのダイ１１０は、ＤＲＡＭ、ＳＲＡＭ、擬似ＳＲＡＭ、フローティングボディなどの揮発性メモリダイである。特定の実施形態では、第１のレベルのダイ１１０はＤＲＡＭダイである。
図１に示す実施形態では、第１のレベルのダイ１１０は、キャリア基板１０２上に上向きに取り付けられており、その結果、バンプ１１４（たとえば、スタッドバンプ）を含むアクティブ側が上向きになっている。たとえば、スタッドバンプ１１４は、銅のスタッドバンプとすることができる。バンプ１１４は任意選択的とすることができ、代わりに、第１のレベルのダイ１１０に対する露出させたコンタクトパッドとすることもできる。実施形態によれば、第１のレベルの導電性ピラー１２０をキャリア基板１０２上に任意選択的に形成することができる。任意選択的な第１のレベルの導電性ピラー１２０の材料は、それだけに限定されるものではないが、銅、チタン、ニッケル、金、及びこれらの組み合わせ又は合金などの金属材料を含むことができる。第１のレベルの導電性ピラー１２０は、好適な処理技法を使用して形成することができ、様々な好適な材料（たとえば、銅）及び層から形成することができる。一実施形態では、第１のレベルの導電性ピラー１２０は、パターン化したフォトレジストを使用してピラー構造体の寸法を画定する電気めっきなどのめっき技法を行い、その後パターン化したフォトレジスト層を除去することによって形成される。一実施形態では、任意選択的な第１のレベルの導電性ピラー１２０は、第１のレベルのダイ１１０を取り付ける前に形成される。
次に図２を参照すると、複数の第１のレベルのダイ１１０及び任意選択的な第１のレベルの導電性ピラー１２０は次いで、キャリア基板１０２上で第１のレベルの成形コンパウンド１２２内に封入される。たとえば、第１のレベルの成形コンパウンド１２２は、熱硬化性架橋樹脂（たとえば、エポキシ）を含むことができるが、電子パッケージングで知られている他の材料を使用することもできる。封入は、それだけに限定されるものではないが、移送成形、圧縮成形、及び積層など、好適な技法を使用して実現することができる。第１のレベルの成形コンパウンド１２２による封入に続いて、構造体は、第１のレベルのダイ１１０、バンプ１１４、及び任意選択的に第１のレベルの導電性ピラー１２０を露出させるように、研削（たとえば、化学機械研磨）動作、エッチング動作によって任意選択的に更に処理することができ、又はパターン化及びエッチングすることができる。一実施形態では、研削又はエッチング動作後、バンプ１１４の上面１１５、１２３及び第１のレベルの成形コンパウンド１２２（並びに任意選択的に、第１のレベルの導電性ピラー１２０の上面１２１）は、同一平面上に位置する。一実施形態では、バンプ１１４は、第１のレベルのダイ１１０のコンタクトパッドに置き換えることができ、たとえば第１のレベルの成形コンパウンド１２２のエッチング又はレーザドリルによって、コンタクトパッドを露出させることができる。
次に図３を参照すると、第１のレベルの成形コンパウンド１２２及びバンプ１１４（又はコンタクトパッド）の露出表面１１５、並びに存在する場合は任意選択的に第１のレベルの導電性ピラーの露出表面１２１上に、第１の再配線層（ＲＤＬ）１３０が形成される。第１のＲＤＬ１３０は、単一の再配線１３２又は複数の再配線１３２と、誘電体層１３４とを含むことができる。第１のＲＤＬ１３０は、層ごとのプロセスによって形成することができ、薄膜技術を使用して形成することができる。一実施形態では、第１のＲＤＬ１３０の全体的な厚さは５０μｍ未満であり、又はより具体的には３０μｍ未満であり、約２０μｍなどである。一実施形態では、第１のＲＤＬ１３０は、埋め込まれた再配線１３２（埋め込まれたトレース）を含む。たとえば、再配線１３２は、まずシード層を形成し、続いて金属（たとえば、銅）パターンを形成することによって作製することができる。別法として、再配線１３２は、堆積（たとえば、スパッタリング）及びエッチングによって形成することができる。再配線１３２の材料は、それだけに限定されるものではないが、銅、チタン、ニッケル、金、及びこれらの組み合わせ又は合金などの金属材料を含むことができる。再配線１３２の金属パターンは次いで、任意選択的にパターン化した誘電体層１３４内に埋め込まれる。誘電体層１３４は、酸化物又はポリマー（たとえば、ポリイミド）などの任意の好適な材料とすることができる。
図示の実施形態では、再配線１３２は、バンプ１１４（又はコンタクトパッド）の上面１１５上に直接形成される。より具体的には、第１のＲＤＬ１３０の再配線１３２のコンタクトパッド１３５が、第１のレベルのダイ１１０のバンプ１１４上に直接形成される。第１のＲＤＬ１３０及び成形された第１のレベルのダイ１１０はともに、第１のレベルの成形及びファンアウト１３５を形成することができる。
第１のＲＤＬ１３０の形成に続いて、図４に示すように、第１のＲＤＬ１３０上に複数の第２のレベルの導電性ピラー１４０を形成することができる。第２のレベルの導電性ピラー１４０は、任意選択的な第１のレベルの導電性ピラー１２０に関連して上述したものと同じ材料から同様に形成することができる。
次に図５Ａを参照すると、第１のＲＤＬ１３０上に、１以上の第２のレベルのダイ１４２が取り付けられている。一実施形態では、第２のレベルのダイ１４２は、不揮発性メモリダイ（たとえば、ＮＡＮＤ、ＮＯＲ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＭＲＡＭ、ＦＲＡＭ（登録商標）、ＰＣＭなど）である。特定の実施形態では、第２のレベルのダイ１４２はＮＡＮＤダイである。一実施形態では、第２のレベルのダイ１４２は、第１のレベルのダイ１１０のいずれよりも幅広く、より大きいｘ−ｙ面積を有する。図５Ａに示す実施形態では、第２のレベルのダイ１４２は、第１のＲＤＬ１３０に向かって前向きであり、スタッドバンプ、はんだバンプ、又ははんだチップを有するスタッドバンプなどの導電性バンプによって、第１のＲＤＬ１３０のランディングパッド又はバンプ下冶金（underbump metallurgy、ＵＢＭ）パッドに取り付けられる。一実施形態では、第２のレベルのダイ１４２の裏面は、いかなる導電性接点（たとえば、スタッドバンプ、はんだバンプなど）も含まない。
ランディングパッド又はＵＢＭパッドは、様々なやり方で第１のＲＤＬ１３０内に形成することができる。図５Ｂは、第１のＲＤＬに接合された第２のレベルのダイ１４２の拡大図であり、ランディングパッドの空きスペースが誘電体層１３４内の空きスペースによって画定されている。図示の特定の実施形態では、第２のレベルのダイ１４２のバンプは、はんだチップ１４６を有するスタッドバンプ１４４を含む。図５Ｃは、第１のＲＤＬに接合されたはんだチップ１４６を有するスタッドバンプ１４４を含む第２のレベルのダイ１４２の拡大図であり、ランディングパッドがＵＢＭパッド１３６によって画定されている。次に図５Ａを再び参照すると、第１のＲＤＬ１３０に第２のレベルのダイ１４２を取り付けた後、第２のレベルのダイ１４２と第１のＲＤＬ１３０との間に、アンダーフィル材料１５０を任意選択的に適用することができる。
次に図６を参照すると、第１−第２のレベルのダイ１４２に、第２−第２のレベルのダイ１４２が取り付けられる。図示の特定の実施形態では、第２−第２のレベルのダイ１４２の裏面が、第１−第２のレベルのダイ１４２の裏面に、背中合わせの配置で取り付けられている。第２のレベルのダイ１４２は、たとえばダイアタッチメントフィルム（ＤＡＦ）１４８を使用して、互いに取り付けることができる。ＤＡＦ１４８は、接着剤材料とすることができ、任意選択的に熱伝導性を有することができる。ＤＡＦは、ダイ取り付け後、たとえば化学的に、熱的に、又は紫外光によって、任意選択的に硬化させることができる。
一実施形態では、第１−第２のレベルのダイ１４２（たとえば、図６の上）と第２−第２のレベルのダイ１４２（たとえば、図６の下）は同一である。たとえば、各第２のレベルのダイ１４２は、同じＮＡＮＤダイとすることができる。一実施形態では、積み重ねられた第２のレベルのダイ１４２は同じであるが、１つの例外は、スタッドバンプへの修正である。たとえば、上の第２のレベルのダイ１４２（図６に示す）は、はんだチップのないスタッドバンプ１４４（又は別法として、スタッドバンプが存在しない場合はコンタクトパッド）を含むことができ、下の第２のレベルのダイ１４２（図６に示す）は、図５Ｂ及び図５Ｃに示すように、はんだチップ１４６を有するスタッドバンプ１４４含む。
次に図７を参照すると、第２のレベルのダイ１４２のスタック及び第２のレベルの導電性ピラー１４０が、キャリア基板１０２上で第２のレベルの成形コンパウンド１５２内に封入されている。図９Ｂを簡単に参照すると、第２のレベルの成形コンパウンド１５２は、第１のレベルの成形コンパウンド１２２を任意選択的に取り囲むことができるが、これは必須ではない。第２のレベルの成形コンパウンド１５２は、第１のレベルの成形コンパウンド１２２と同様に同じ材料から形成することができる。第２のレベルの成形コンパウンドによる封入に続いて、構造体は、上の第２のレベルのダイ１４２のバンプ１４４（又は、バンプが存在しない場合はコンタクトパッド）及び第２のレベルの導電性ピラー１４０を露出させるように、研削動作、エッチング動作によって任意選択的に処理することができ、又はパターン化及びエッチングすることができる。一実施形態では、研削又はエッチング動作後、バンプ１４４の上面１４５、第２のレベルの成形コンパウンド１５２の上面１５３、及び第２のレベルの導電性ピラー１４０の上面１４１は、同一平面上に位置する。
次いで、第２のレベルの成形コンパウンド１５２、バンプ１４４（又はコンタクトパッド）の露出表面１４５、及び第２のレベルの導電性ピラー１４０の露出表面１４１上に、第２の再配線層（ＲＤＬ）１６０が形成される。第２のＲＤＬ１６０は、単一の再配線１６２又は複数の再配線１６２と、誘電体層１６４とを含むことができる。第２のＲＤＬ１６０は、層ごとのプロセスによって形成することができ、薄膜技術を使用して形成することができる。一実施形態では、第２のＲＤＬ１６０の全体的な厚さは５０μｍ未満であり、又はより具体的には３０μｍ未満であり、約２０μｍなどである。一実施形態では、第２のＲＤＬ１６０は、埋め込まれた再配線１６２（埋め込まれたトレース）を含む。たとえば、再配線１６２は、まずシード層を形成し、続いて金属（たとえば、銅）パターンを形成することによって作製することができる。別法として、再配線１６２は、堆積（たとえば、スパッタリング）及びエッチングによって形成することができる。再配線１６２の材料は、それだけに限定されるものではないが、銅、チタン、ニッケル、金、及びこれらの組み合わせ又は合金などの金属材料を含むことができる。再配線１６２の金属パターンは次いで、任意選択的にパターン化した誘電体層１６４内に埋め込まれる。誘電体層１６４は、酸化物又はポリマー（たとえば、ポリイミド）などの任意の好適な材料とすることができる。
図示の実施形態では、再配線１６２は、バンプ１４４（又は、バンプが存在しない場合はコンタクトパッド）の上面１４５上に直接形成される。より具体的には、第２のＲＤＬ１６０の再配線１６２のコンタクトパッド１６５が、上の第２のレベルのダイ１４２のバンプ１４４上に直接形成される。第２のＲＤＬ１６０及び成形された第２のレベルの積み重ねられたダイ１４２はともに、第２のレベルの成形及びファンアウト１５５を形成することができる。再配線１６２はまた、複数の第２のレベルの導電性ピラー１４０の表面１４１上に直接形成することもできる。
第２のＲＤＬ１６０の形成に続いて、図８に示すように、第２のＲＤＬ１６０上に複数の第３のレベルの導電性ピラー１７０を形成することができる。第３のレベルの導電性ピラーは、任意選択的な第１のレベルの導電性ピラー１２０に関連して上述したものと同じ材料から同様に形成することができる。
図８を更に参照すると、第２のＲＤＬ１６０上に、１以上の第３のレベルのダイ１７２が取り付けられている。たとえば、１以上の第３のレベルのダイ１７２は、第３のレベルの導電性ピラー１７０の形成後に取り付けることができる。一実施形態では、第３のレベルのダイ１７２は、ＡＳＩＣ又はＳｏＣなどの論理ダイである。特定の実施形態では、第３のレベルのダイ１７２はＳｏＣダイである。図８に示すように、第３のレベルのダイ１７２は、第２のＲＤＬ１６０に対して裏向きにすることができる。そのような配置では、第３のレベルのダイ１７２は、上述したＤＡＦ１４８に類似しているＤＡＦ１７８によって、第２のＲＤＬ１６０に取り付けることができる。第３のレベルのダイ１７２は、スタッドバンプ（たとえば、銅スタッドバンプ）などのバンプ１７４を含むことができる。別法として、第３のレベルのダイ１７２は、バンプ１７４の代わりに、露出したコンタクトパッドを含むこともできる。
次に図９Ａを参照すると、第３のレベルのダイ１７２及び第３のレベルの導電性ピラー１７０が、キャリア基板１０２上で第３のレベルの成形コンパウンド１８２内に封入されている。図９Ｂを簡単に参照すると、第３のレベルの成形コンパウンド１８２は、第１のレベルの成形コンパウンド１２２及び第２のレベルの成形コンパウンド１５２を任意選択的に取り囲むことができるが、これは必須ではない。第３のレベルの成形コンパウンド１８２は、第１のレベルの成形コンパウンド１２２及び第２のレベルの成形コンパウンド１５２と同様に同じ材料から形成することができる。第３のレベルの成形コンパウンドによる封入に続いて、構造体は、第３のレベルのダイ１７２のバンプ１７４（又はコンタクトパッド）及び第３のレベルの導電性ピラー１７０を露出させるように、研削動作、エッチング動作によって任意選択的に処理することができ、又はパターン化及びエッチングすることができる。一実施形態では、研削又はエッチング動作後、バンプ１７４の上面１７５、第３のレベルの成形コンパウンド１８２の上面１８３、及び第３のレベルの導電性ピラー１７０の上面１７１は、同一平面上に位置する。
次いで、第３のレベルの成形コンパウンド１８２、バンプ１７４（又はコンタクトパッド）の露出表面１７５、及び第３のレベルの導電性ピラー１７０の露出表面１７１上に、第３の再配線層（ＲＤＬ）１９０が形成される。第３のＲＤＬ１９０は、単一の再配線１９２又は複数の再配線１９２と、誘電体層１９４とを含むことができる。第３のＲＤＬ１９０は、層ごとのプロセスによって形成することができ、薄膜技術を使用して形成することができる。一実施形態では、第３のＲＤＬ１９０の全体的な厚さは５０μｍ未満であり、又はより具体的には３０μｍ未満であり、約２０μｍなどである。一実施形態では、第３のＲＤＬ１９０は、埋め込まれた再配線１９２（埋め込まれたトレース）を含む。たとえば、再配線１９２は、まずシード層を形成し、続いて金属（たとえば、銅）パターンを形成することによって作製することができる。別法として、再配線１９２は、堆積（たとえば、スパッタリング）及びエッチングによって形成することができる。再配線１９２の材料は、それだけに限定されるものではないが、銅、チタン、ニッケル、金、及びこれらの組み合わせ又は合金などの金属材料を含むことができる。再配線１９２の金属パターンは次いで、任意選択的にパターン化した誘電体層１９４内に埋め込まれる。誘電体層１９４は、酸化物又はポリマー（たとえば、ポリイミド）などの任意の好適な材料とすることができる。
図示の実施形態では、再配線１９２は、バンプ１７４の上面１７５上に直接形成される。より具体的には、第３のＲＤＬ１９０の再配線１９２のコンタクトパッド１９５が、ダイ１７２のバンプ１７４（又はコンタクトパッド）上に直接形成される。第３のＲＤＬ１９０及び成形された第３のレベルのダイ１７２はともに、第３のレベルの成形及びファンアウト１８５を形成することができる。第３のＲＤＬ１９０の形成に続いて、第３のＲＤＬ１９０上に複数の導電性バンプ１９８（たとえば、はんだバンプ又はスタッドバンプ）を形成することができる。
次に図９Ｂを参照すると、個々のパッケージの個片化前の一実施形態による３つの層（又は３つのレベル）からなるスタック構造体の側断面図が提供されており、点線が個々のパッケージの個片化の線を示している。一実施形態では、封入中に使用する成形キャビティに対応するために、成形コンパウンド１２２、１５２の縁部に刻み目を入れることができる。刻み目を入れた領域は、個片化中に順次切り落とすことができる。図９Ｂに示す特定の実施形態は例示的であり、様々な成形構成が可能である。異なる成形レベルに対して、同じ又は異なる成形キャビティを使用することができる。加えて、成形キャビティは、同じ又は異なる深さ（高さ）及び面積を有することができる。一実施形態では、すべての成形レベルに対して、同じ成形キャビティを使用することができる。
図１０は、キャリア基板の除去及びパッケージの個片化後の垂直に積み重ねられたＳｉＰ構造体の側断面図である。一実施形態では、垂直に積み重ねられたＳｉＰは、第１のレベルの成形コンパウンド１２２内に封入された第１のレベルのダイ１１０と、封入された第１のレベルのダイ１１０上に位置する第１の再配線層（ＲＤＬ）１３０と、第１のＲＤＬ１３０上に位置する１対の背中合わせに積み重ねられたダイ１４２を含み、第２のレベルの成形コンパウンド１５２内に封入された第２のレベルのダイスタックと、封入された第２のレベルのダイスタック上に位置する第２のＲＤＬ１６０と、第２のＲＤＬ１６０上に位置し、第３のレベルの成形コンパウンド１８２内に封入された第３のレベルのダイ１７２と、封入された第３のレベルのダイ１７２上に位置する第３のＲＤＬ１９０とを含む。複数の第２のレベルの導電性ピラー１４０が、第１のＲＤＬ１３０を第２のＲＤＬ１６０に電気的に接続することができ、複数の第３のレベルの導電性ピラー１７０が、第２のＲＤＬ１６０と第３のＲＤＬ１９０を電気的に接続することができる。図示のように、第３のレベルのダイ１７２は、第２のＲＤＬ１６０に向かって後ろ向きである（たとえば、第２のＲＤＬ１６０の方を向いている第３のレベルのダイ１７２の裏面に導電性接点が存在しない）。そのような構成では、第３のレベルのダイ１７２と第２のＲＤＬ１６０との間に直接の電気的接続は存在しない。たとえば、第３のレベルのダイ１７２は、ダイアタッチメントフィルム１７８によって第２のＲＤＬに取り付けることができる。第３のＲＤＬ１９０は、第３のレベルのダイ１７２の導電性バンプ１７４（たとえば、スタッドバンプ）上に直接位置することができる。一実施形態では、第３のレベルのダイ１７２と第２のＲＤＬ１６０との間の電気経路は、第３のＲＤＬ１９０及び第３のレベルの導電性ピラー１７０を通って第２のＲＤＬ１６０につながる。
図示のように、第１のレベルのダイ１１０は、第１のＲＤＬに向かって前向きである。第１のＲＤＬ１３０は、第１のレベルのダイ１１０の導電性バンプ１１４（たとえば、スタッドバンプ）上に直接位置することができる。複数の横並びの第１のレベル１１０が存在することができる。これにより、第１のレベルのダイ１１０を垂直に積み重ねた場合とは対照的に、パッケージの全体的なｚ高さを低減させることができる。一実施形態では、１以上の第１のレベルのダイ１１０はＤＲＡＭダイである。
１対の背中合わせに積み重ねられたダイ１４２は、第１のＲＤＬ１３０に接合された第１−第２のレベルのダイ１４２と、第２−第２のレベルのダイ１４２とを含むことができ、第２のＲＤＬ１６０は、第２−第２のレベルのダイ１４２上に位置する。図示のように、第１−第２のレベルのダイ１４２は、第１のＲＤＬ１３０にはんだによって接合することができる。第２のＲＤＬ１６０は、第２−第２のレベルのダイ１４２の導電性バンプ１４４（たとえば、スタッドバンプ）上に直接位置することができる。第２−第２のレベルのダイ１４２は、ダイアタッチメントフィルム１４８によって第１−第２のレベルのダイ１４２に取り付けることができる。一実施形態では、１対の背中合わせに積み重ねられたダイ１４２は、ＮＡＮＤダイなどの不揮発性メモリダイである。実施形態によれば、ＮＡＮＤダイは、サイズが比較的大きいため、横並びではなく背中合わせに積み重ねられる。したがって、パッケージの中間の範囲内で背中合わせの積み重ね構成を使用することで、全体的なパッケージサイズをｘ−ｙとｚ高さの両方において低減させることができる。
複数の第２のレベルの導電性ピラー１４０が、第１のＲＤＬ１３０から第２のＲＤＬ１６０へ延びることができ、第２のレベルの成形コンパウンド１５２内に封入することができる。複数の第３のレベルの導電性ピラー１７０が、第２のＲＤＬ１６０から第３のＲＤＬ１９０へ延びることができ、第３のレベルの成形コンパウンド１８２内に封入することができる。第３のＲＤＬ１９０の第３のレベルのダイ１７２とは反対側に、複数の導電性バンプ１９８を形成することができる。一実施形態では、第３のレベルのダイ１７２は、ダイアタッチメントフィルム１７８によって第２のＲＤＬ１６０に取り付けられる。一実施形態では、１以上の第１のレベルのダイ１１０は揮発性メモリダイ（たとえば、ＤＲＡＭ）であり、１対の背中合わせに積み重ねられたダイ１４２は不揮発性メモリダイ（たとえば、ＮＡＮＤ）であり、第３のレベルのダイは論理ダイ（たとえば、ＳｏＣ）である。
図１０を更に参照すると、一実施形態では、第１のレベルの成形コンパウンド１２２及び第１のレベルのダイ１１０の上に、パッシベーション層２００が任意選択的に形成される。たとえば、パッシベーション層２００は、積層によって形成することができる。一実施形態では、パッシベーション層２００は、キャリア基板１０２の除去後、ＳｉＰ構造体の個片化前に形成される。別の実施形態では、パッシベーション層２００は、任意選択的な第１のレベルの導電性ピラー１２０の形成及び／又は第１のレベルのダイ１１０の取り付け前に、図１に示すキャリア基板１０２上に形成することができる。たとえば、パッシベーション層２００は、接着剤（たとえば、ポリマー）又はテープ層１０４の上に形成することができる。
図１１は、一実施形態によるＰｏＰ構造体の側断面図である。図１及び図２に関連して説明したように、キャリア基板１０２上に第１のレベルの導電性ピラー１２０が任意選択的に形成され、第１のレベルの成形コンパウンド１２２によって封入される。キャリア基板１０２を除去すると、第１のレベルの導電性ピラー１２０を露出させることができる。また、第１のレベルの導電性ピラーを露出させるために、研削又はエッチングなどの追加の処理を実行することもできる。図１１に示すように、一実施形態では、垂直に積み重ねられたＳｉＰ構造体の第１のレベルの成形コンパウンド１２２を通って延びる第１のレベルの導電性ピラー１２０に、第２のパッケージ２１０を電気的に接続（たとえば、導電性バンプ１９８によって接合）させて、ＰｏＰ構造体を形成することができる。
図１２は、一実施形態による垂直に積み重ねられたシステムインパッケージを形成する方法を示すプロセスフローである。ブロック１２１０で、たとえば、図２に関連して説明したのと同様に、第１のレベルのダイがキャリア基板上で第１のレベルの成形コンパウンドによって封入される。ブロック１２２０で、たとえば、図３に関連して説明したのと同様に、第１のレベルの成形コンパウンド上に第１のＲＤＬが形成される。一実施形態では、第１のＲＤＬは、第１のレベルのダイ上に直接形成される。ブロック１２３０で、たとえば、図４〜図６に関連して説明したのと同様に、第２のレベルのダイスタックが、第１のＲＤＬ上で第２のレベルの成形コンパウンドによって封入される。一実施形態では、第２のレベルのダイスタックは、第１のＲＤＬに第１−第２のレベルのダイを接合し、ダイアタッチメントフィルムによって第１−第２のレベルのダイに第２−第２のレベルのダイを取り付けることによって形成される。一実施形態では、第１のＲＤＬ上に形成された複数の第２のレベルの導電性ピラーは、第２のレベルの成形コンパウンドによって封入される。ブロック１２４０で、たとえば、図６に関連して説明したのと同様に、第２のレベルの成形コンパウンド上に第２のＲＤＬが形成される。一実施形態では、第２のＲＤＬは、第２のレベルのダイスタック内の第２−第２のレベルのダイ及び複数の第２のレベルの導電性ピラー上に直接形成される。ブロック１２５０で、たとえば、図９Ａに関連して説明したのと同様に、第３のレベルのダイが、第２のＲＤＬ上で第３のレベルの成形コンパウンドによって封入される。一実施形態では、第２のＲＤＬ上に形成された複数の第３のレベルの導電性ピラーが、第３のレベルの成形コンパウンドによって封入される。ブロック１２６０で、第３のＲＤＬが、第３のレベルの成形コンパウンド上に形成される。第３のＲＤＬは、第３のレベルのダイ及び複数の第３のレベルの導電性ピラー上に直接形成することができる。第３のＲＤＬ上に複数の導電性バンプ（たとえば、はんだボール）を形成（たとえば、滴下）することができ、次いでキャリア基板を取り外すことができる。たとえば、この結果、図１０に関連して説明したものに類似した、垂直に積み重ねられたＳｉＰ構造体を得ることができる。第１のレベルの導電性ピラーが存在する場合、図１１に関連して説明したものと同様に、垂直に積み重ねられたＳｉＰ構造体上に第２のパッケージを積み重ねて、ＰｏＰ構造体を形成することができる。
実施形態の様々な態様を利用する際、積み重ねられたシステムインパッケージ構造体を形成するために、上記の実施形態の組み合わせ又は変形が可能であることが、当業者には明らかになるであろう。実施形態について、構造上の特徴及び／又は方法論的な動作に特定の言語で説明したが、添付の特許請求の範囲は、必ずしも上述した特定の特徴又は動作に限定されないことを理解されたい。その代わりに、開示する特定の特徴及び動作は、例示を目的とする特許請求の範囲の実施形態として理解されるべきである。

Claims (19)

  1. 第１のレベルの成形コンパウンド内に封入された１対の第１のレベルのダイと、
    前記封入された１対の第１のレベルのダイ上に位置する第１の再配線層（ＲＤＬ）と、
    前記第１のＲＤＬ上に位置する１対の背中合わせに積み重ねられたダイを含み、第２のレベルの成形コンパウンド内に封入された第２のレベルのダイスタックと、
    前記封入された第２のレベルのダイスタック上に位置する第２のＲＤＬと、
    前記第２のＲＤＬ上に位置し、第３のレベルの成形コンパウンド内に封入され、前記第２のＲＤＬに向かって後ろ向きである第３のレベルの論理ダイと、
    前記封入された第３のレベルの論理ダイ上に位置する第３のＲＤＬと、を備え、
    前記各第１のレベルのダイは第１のタイプのダイであり、前記各背中合わせに積み重ねられたダイは前記第１のタイプのダイとは異なる第２のタイプのダイであり、前記各背中合わせに積み重ねられたダイは前記各第１のレベルのダイより大きいｘ−ｙ寸法を有している垂直スタックシステムインパッケージ（ＳｉＰ）。
  2. 前記第３のＲＤＬが、前記第３のレベルの論理ダイのスタッドバンプ上に直接位置する、請求項１に記載の垂直スタックＳｉＰ。
  3. 前記第３のＲＤＬが、前記第３のレベルの論理ダイのコンタクトパッド上に直接位置する、請求項１に記載の垂直スタックＳｉＰ。
  4. 前記第３のレベルの論理ダイが、ダイアタッチメントフィルムによって前記第２のＲＤＬに取り付けられている、請求項１に記載の垂直スタックＳｉＰ。
  5. 前記各第１のレベルのダイが、前記第１のＲＤＬに向かって前向きであり、前記第１のＲＤＬが、前記各第１のレベルのダイの導電性バンプ上に直接位置する、請求項１に記載の垂直スタックＳｉＰ。
  6. 前記１対の背中合わせに積み重ねられたダイが、前記第１のＲＤＬに接合された第１−第２のレベルのダイと、第２−第２のレベルのダイとを含み、前記第２のＲＤＬが、前記第２−第２のレベルのダイ上に位置する、請求項１に記載の垂直スタックＳｉＰ。
  7. 前記第１−第２のレベルのダイが、前記第１のＲＤＬにはんだによって接合されている、請求項６に記載の垂直スタックＳｉＰ。
  8. 前記第２のＲＤＬが、前記第２−第２のレベルのダイのスタッドバンプ上に直接位置する、請求項７に記載の垂直スタックＳｉＰ。
  9. 前記第１のＲＤＬから前記第２のＲＤＬへ延びる複数の第２のレベルの導電性ピラーを更に備え、前記複数の第２のレベルの導電性ピラーが、前記第２のレベルの成形コンパウンドによって封入されている、請求項６に記載の垂直スタックＳｉＰ。
  10. 前記第２のＲＤＬから前記第３のＲＤＬへ延びる複数の第３のレベルの導電性ピラーを更に備え、前記複数の第３のレベルの導電性ピラーが、前記第３のレベルの成形コンパウンドによって封入されている、請求項９に記載の垂直スタックＳｉＰ。
  11. 前記第３のＲＤＬの前記第３のレベルの論理ダイとは反対側に、複数の導電性バンプを更に備える、請求項１０に記載の垂直スタックＳｉＰ。
  12. 前記第１のレベルの成形コンパウンドを通って延びている複数の第１のレベルの導電性ピラーと、
    前記第１のレベルの成形コンパウンド上に位置し、前記複数の第１のレベルの導電性ピラーに電気的に接続された第２のパッケージとを更に備える、請求項１０に記載の垂直スタックＳｉＰ。
  13. 前記第１のタイプのダイは第１のレベルの揮発性メモリダイであり、前記第２のタイプのダイは不揮発性メモリダイである、請求項１に記載の垂直スタックＳｉＰ。
  14. 前記各第１のレベルのダイがＤＲＡＭダイであり、
    前記背中合わせに積み重ねられたダイがＮＡＮＤダイであり、
    前記第３のレベルの論理ダイがＳｏＣダイである、請求項１３に記載の垂直スタックＳｉＰ。
  15. 垂直スタックシステムインパッケージを形成する方法であって、
    キャリア基板上の１対の第１のレベルのダイを第１のレベルの成形コンパウンドによって封入することと、
    前記第１のレベルの成形コンパウンド上に第１の再配線層（ＲＤＬ）を形成することと、
    前記第１のＲＤＬ上の１対の背中合わせに積み重ねられたダイを含む第２のレベルのダイスタックを第２のレベルの成形コンパウンドによって封入することであって、前記第２のレベルのダイスタックは前記第１のＲＤＬの上の積み重ねられた１対のダイを含む、前記封入することと、
    前記第２のレベルの成形コンパウンド上に第２のＲＤＬを形成することと、
    前記第２のＲＤＬ上の第３のレベルの論理ダイを第３のレベルの成形コンパウンドによって封入することと、
    前記第３のレベルの成形コンパウンド上に第３のＲＤＬを形成することと、を含み、
    前記各第１のレベルのダイは第１のタイプのダイであり、前記各背中合わせに積み重ねられたダイは前記第１のタイプのダイとは異なる第２のタイプのダイであり、前記各背中合わせに積み重ねられたダイは前記各第１のレベルのダイより大きいｘ−ｙ寸法を有している方法。
  16. 前記一対の第１のレベルのダイ上に前記第１のＲＤＬを直接形成することを更に含む、請求項１５に記載の方法。
  17. 前記第１のＲＤＬに第１−第２のレベルのダイを接合することと、ダイアタッチメントフィルムによって前記第１−第２のレベルのダイに第２−第２のレベルのダイを取り付けることとを更に含み、
    前記各背中合わせに積み重ねられたダイは、前記第１のレベルのダイ及び前記第２−第２のレベルのダイを含む、請求項１６に記載の方法。
  18. 前記第２のレベルの成形コンパウンドによって複数の第２のレベルの導電性ピラーを封入することと、
    前記第２のレベルのダイスタック内の前記第２−第２のレベルのダイ及び前記複数の第２のレベルの導電性ピラー上に前記第２のＲＤＬを直接形成することとを更に含む、請求項１７に記載の方法。
  19. 前記第３のレベルの成形コンパウンドによって複数の第３のレベルの導電性ピラーを封入することと、
    前記第３のレベルの論理ダイ及び前記複数の第３のレベルの導電性ピラー上に前記第３のＲＤＬを直接形成することとを更に含む、請求項１８に記載の方法。
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