DE112017008327T5 - Mikroelektronische anordnungen - Google Patents

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conductive
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Shawna M. Liff
Adel A. Elsherbini
Johanna M. Swan
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Intel Corp
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Intel Corp
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
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    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
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    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
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    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
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    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
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Abstract

Mikroelektronische Anordnungen und damit verbundene Vorrichtungen und Verfahren werden hierin offenbart. Zum Beispiel kann bei einigen Ausführungsbeispielen eine mikroelektronische Anordnung ein Package-Substrat mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche und einen an dem Package-Substrat befestigten Die umfassen, wobei der Die eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist, der Die erste leitfähige Kontakte an der ersten Oberfläche und zweite leitfähige Kontakte an der zweiten Oberfläche aufweist und die ersten leitfähigen Kontakte durch erste Nichtlötverbindungen mit leitfähigen Pfaden in dem Package-Substrat gekoppelt sind.

Description

  • Hintergrund
  • Integrierte-Schaltungs-Dies sind konventionell mit einem Package-Substrat für eine mechanische Stabilität und zum Erleichtern einer Verbindung zu anderen Komponenten, wie z.B. Schaltungsplatinen, gekoppelt. Der durch konventionelle Substrate erreichbare Verbindungsabstand wird u.a. durch die Herstellung, die Materialien und thermische Überlegungen eingeschränkt.
  • Figurenliste
  • Ausführungsbeispiele sind aus der nachfolgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen ohne weiteres offensichtlich. Um diese Beschreibung zu vereinfachen, bezeichnen gleiche Bezugszeichen ähnliche strukturelle Elemente. Ausführungsbeispiele sind in den Figuren der beiliegenden Zeichnungen beispielhaft dargestellt und nicht einschränkend.
    • 1 ist eine Seiten-Querschnittsansicht einer mikroelektronischen Beispiel-Anordnung gemäß verschiedenen Ausführungsbeispielen.
    • 2 ist eine Unteransicht eines Die, der in der mikroelektronischen Anordnung von 1 gemäß verschiedenen Ausführungsbeispielen.
    • 3-11 sind Seiten-Querschnittsansichten von mikroelektronischen Beispiel-Anordnungen gemäß verschiedenen Ausführungsbeispielen.
    • 12-16 sind Draufsichten von Beispielanordnungen von mehreren Dies in einer mikroelektronischen Anordnung gemäß verschiedenen Ausführungsbeispielen.
    • 17A-17F sind Seiten-Querschnittsansichten verschiedener Stufen in einem Beispielprozess zur Herstellung der mikroelektronischen Anordnung von 5 gemäß verschiedenen Ausführungsbeispiel en.
    • 18A-18B sind Seiten-Querschnittsansichten verschiedener Stufen in einem anderen Beispielprozess zur Herstellung der mikroelektronischen Anordnung von 5 gemäß verschiedenen Ausführungsbeispielen.
    • 19A-19H sind Seiten-Querschnittsansichten verschiedener Stufen in einem anderen Beispielprozess zur Herstellung der mikroelektronischen Anordnung von 5 gemäß verschiedenen Ausführungsbeispielen.
    • 20-22 sind Seiten-Querschnittsansichten von mikroelektronischen Beispiel-Anordnungen gemäß verschiedenen Ausführungsbeispielen.
    • 23A-23B sind Seiten-Querschnittsansichten verschiedener Stufen in einem Beispielprozess zur Herstellung der mikroelektronischen Anordnung von 20 gemäß verschiedenen Ausführungsbeispiel en.
    • 24A-24E sind Seiten-Querschnittsansichten verschiedener Stufen in einem Beispielprozess zur Herstellung der mikroelektronischen Anordnung von 21 gemäß verschiedenen Ausführungsbeispiel en.
    • 25A-25F sind Seiten-Querschnittsansichten verschiedener Stufen in einem Beispielprozess zur Herstellung der mikroelektronischen Anordnung von 22 gemäß verschiedenen Ausführungsbeispiel en.
    • 26A-26D sind Seiten-Querschnittsansichten verschiedener Stufen in einem anderen Beispielprozess zur Herstellung der mikroelektronischen Anordnung von 21 gemäß verschiedenen Ausführungsbeispielen.
    • 27 ist eine Seiten-Querschnittsansicht einer mikroelektronischen Beispiel-Anordnung gemäß verschiedenen Ausführungsbeispielen.
    • 28 ist eine Draufsicht eines Wafers und von Dies, die in einer mikroelektronischen Anordnung gemäß irgendeinem der hierin offenbarten Ausführungsbeispiele umfasst sein können.
    • 29 ist eine Querschnitt-Seitenansicht eines Integrierte-Schaltungs- (IC-; integrated circuit) Bauelements, das in einer mikroelektronischen Anordnung gemäß irgendeinem der hierin offenbarten Ausführungsbeispielen umfasst sein kann.
    • 30 ist eine Querschnitt-Seitenansicht einer IC-Bauelementanordnung, die eine mikroelektronische Anordnung umfassen kann, gemäß irgendeinem der hierin offenbarten Ausführungsbeispiele.
    • 31 ist ein Blockdiagramm einer beispielhaften elektrischen Vorrichtung, die eine mikroelektronische Anordnung gemäß irgendeinem der hierin offenbarten Ausführungsbeispiele umfassen kann.
  • Detaillierte Beschreibung
  • Mikroelektronische Anordnungen und damit verbundene Vorrichtungen und Verfahren werden hierin offenbart. Zum Beispiel kann bei einigen Ausführungsbeispielen eine mikroelektronische Anordnung ein Package-Substrat mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche und einen an dem Package-Substrat befestigten Die umfassen, wobei der Die eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist, der Die erste leitfähige Kontakte an der ersten Oberfläche und zweite leitfähige Kontakte an der zweiten Oberfläche aufweist und die ersten leitfähigen Kontakte durch erste Nichtlötverbindungen an leitfähige Pfade in dem Package-Substrat gekoppelt sind.
  • Ein Kommunizieren großer Zahlen von Signalen zwischen zwei oder mehr Dies in einem Multi-Die-Integrierte-Schaltung- (IC) Package stellt unter anderem aufgrund der zunehmend kleinen Größe solcher Dies, thermischer Einschränkungen und Leistungslieferungseinschränkungen eine Herausforderung dar. Verschiedene der hierin offenbarten Ausführungsbeispiele können helfen, ein zuverlässiges Anbringen von mehreren IC-Dies bei niedrigeren Kosten, mit verbesserter Leistungseffizienz, mit höherer Bandbreite und/oder mit größerer Entwurfsflexibilität relativ zu konventionellen Ansätzen zu erreichen. Verschiedene der hierin offenbarten mikroelektronischen Anordnungen können eine bessere Leistungslieferung und Signalgeschwindigkeit aufweisen, bei gleichzeitiger Reduktion der Größe des Packages relativ zu konventionellen Ansätzen. Die hierin offenbarten mikroelektronischen Anordnungen können besonders für kleine und Niedrigprofil-Anwendungen in Computern, Tablets, Industrierobotern und Verbraucherelektronik (z.B. tragbare Vorrichtungen) vorteilhaft sein.
  • In der nachfolgenden detaillierten Beschreibung wird Bezug auf die beiliegenden Zeichnungen genommen, die einen Teil derselben bilden, wobei gleiche Bezugszeichen durchgehend gleiche Teile bezeichnen, und in denen auf darstellende Weise Ausführungsbeispiele gezeigt sind, die praktiziert werden können. Es sollte darauf hingewiesen werden, dass andere Ausführungsbeispiele verwendet werden können und strukturelle oder logische Änderungen ausgeführt werden können, ohne von dem Schutzbereich der vorliegenden Offenbarung abzuweichen. Daher soll die folgende detaillierte Beschreibung nicht in einem einschränkenden Sinne genommen werden.
  • Verschiedene Operationen können wiederum als mehrere diskrete Handlungen oder Operationen beschrieben werden, auf eine Weise, die beim Verständnis des beanspruchten Gegenstands hilfreich ist. Die Reihenfolge der Beschreibung sollte jedoch nicht derart betrachtet werden, dass sie impliziert, dass diese Operationen notwendigerweise von der Reihenfolge abhängig sind. Genauer gesagt werden diese Operationen möglicherweise nicht in der präsentierten Reihenfolge ausgeführt. Beschriebene Operationen können in einer unterschiedlichen Reihenfolge zu dem beschriebenen Ausführungsbeispiel ausgeführt werden. Verschiedene zusätzliche Operationen können ausgeführt werden und/oder beschriebene Operationen können bei zusätzlichen Ausführungsbeispielen weggelassen sein.
  • Zum Zweck der vorliegenden Offenbarung bezeichnet die Phrase „A und/oder B“ (A), (B), oder (A und B). Zum Zweck der vorliegenden Offenbarung bezeichnet die Phrase „A, B, und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C), oder (A, B und C). Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu. Obwohl viele der Zeichnungen geradlinige Strukturen mit flachen Wänden und rechtwinkligen Ecken darstellen, dient dies lediglich der Veranschaulichung, und tatsächliche Vorrichtungen, die unter Verwendung dieser Techniken hergestellt werden, weisen abgerundete Ecken, Oberflächenrauigkeit und andere Merkmale auf.
  • Die Beschreibung verwendet die Phrasen „bei einem Ausführungsbeispiel“ oder „bei Ausführungsbeispielen“, die sich jeweils auf ein oder mehrere desselben oder unterschiedlicher Ausführungsbeispiele beziehen können. Ferner sind die Ausdrücke „aufweisen, umfassen, haben und ähnliche, wie sie hierin im Hinblick auf Ausführungsbeispiele der vorliegenden Offenbarung verwendet werden, synonym. Wie hierin verwendet, sind ein „Package“ und ein „IC-Package“ gleichbedeutend, ebenso wie ein „Die“ und ein „IC-Die“. Die Begriffe „oben“ und „unten“ können hierin verwendet werden, um verschiedene Merkmale der Zeichnungen zu erläutern, jedoch dienen diese Begriffe lediglich der Vereinfachung der Erörterung und implizieren nicht eine gewünschte oder erforderliche Orientierung. Nach hiesigem Gebrauch bedeutet der Begriff „isolieren“ „elektrisch isolieren“, ausgenommen es ist anderweitig angegeben.
  • Bei Verwendung zum Beschreiben eines Bereichs von Abmessungen stellt der Ausdruck „zwischen X und Y“ einen Bereich dar, der X und Y umfasst. Der Einfachheit halber kann der Ausdruck „17“ kann verwendet werden, um Bezug auf die Sammlung von Zeichnungen der 17A-17F zu nehmen, der Ausdruck „18“ kann verwendet werden, um Bezug auf die Sammlung von Zeichnungen der 18A-18B zu nehmen etc. Obwohl bestimmte Elemente hierin möglicherweise im Singular bezeichnet werden, können solche Elemente mehrere Teilelemente umfassen. Beispielsweise kann „ein Isoliermaterial“ ein oder mehrere Isoliermaterialien umfassen. Nach hiesigem Gebrauch, kann sich ein „leitfähiger Kontakt“ auf einen Abschnitt eines leitfähigen Materials (z.B. Metall) beziehen, der als eine Schnittstelle zwischen unterschiedlichen Komponenten dient; leitfähige Kontakte können in einer Oberfläche einer Komponente ausgespart, mit dieser bündig sein oder sich von dieser weg erstrecken, und können irgendeine geeignete Form (z.B. eine leitfähige Anschlussfläche oder Buchse, oder Abschnitt einer leitfähigen Leitung oder eines Vias) annehmen.
  • 1 ist eine Seiten-Querschnittsansicht einer mikroelektronischen Anordnung 100 gemäß verschiedenen Ausführungsbeispielen. Eine Anzahl von Elementen ist in 1 wie in der mikroelektronischen Anordnung 100 umfasst dargestellt, aber eine Anzahl dieser Elemente ist in einer mikroelektronischen Anordnung 100 möglicherweise nicht vorhanden. Bei verschiedenen Ausführungsbeispielen sind beispielsweise der Wärmeverteiler (heat spreader) 131, das thermische Schnittstellenmaterial 129, das Formmaterial 127, der Die 114-3, der Die 114-4, die Zweite-Ebene-Verbindungen 137 und/oder die Schaltungsplatine 133 möglicherweise nicht umfasst. Ferner stellt 1 eine Anzahl von Elementen dar, die bei nachfolgenden Zeichnungen zur Vereinfachung der Darstellung weggelassen sind, jedoch in irgendeiner der hierin offenbarten mikroelektronischen Anordnungen 100 umfasst sein können. Beispiele solcher Elemente umfassen den Wärmeverteiler 131, das thermische Schnittstellenmaterial 129, das Formmaterial 127, die Zweite-Ebene-Verbindungen 137 und/oder die Schaltungsplatine 133. Viele der Elemente der mikroelektronischen Anordnung 100 von 1 sind in anderen der beiliegenden Figuren umfasst; die Erörterung dieser Elemente wird bei der Erörterung dieser Figuren nicht wiederholt und irgendeines dieser Elemente kann irgendeine der hierin offenbarten Formen annehmen. Bei einigen Ausführungsbeispielen können einzelne der hierin offenbarten mikroelektronischen Anordnungen 100 als ein System-in-Package (SiP) dienen, in dem mehrere Dies 114 mit unterschiedlicher Funktionalität umfasst sind. Bei solchen Ausführungsbeispielen kann die mikroelektronische Anordnung 100 als ein SiP bezeichnet werden.
  • Die mikroelektronische Anordnung 100 kann ein Package-Substrat 102 umfassen, das durch Die-zu-Package-Substrat- (DTPS; die-to-package substrate) Verbindungen 150-1 mit einem Die 114-1 gekoppelt ist. Insbesondere kann die obere Oberfläche des Package-Substrats 102 einen Satz von leitfähigen Kontakten 146 umfassen und die untere Oberfläche des Dies 114-1 kann einen Satz von leitfähigen Kontakten 122 umfassen; die leitfähigen Kontakte 122 an der unteren Oberfläche des Dies 114-1 können elektrisch und mechanisch durch die DTPS-Verbindungen 150-1 mit den leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 gekoppelt sein. Bei dem Ausführungsbeispiel der 1 umfasst die obere Oberfläche des Package-Substrats 102 eine Aussparung 108, in der der Die 114-1 zumindest teilweise angeordnet ist; die leitfähigen Kontakte 146, mit denen der Die 114-1 gekoppelt ist, sind am Boden der Aussparung 108 positioniert. Bei anderen Ausführungsbeispielen ist der Die 114-1 möglicherweise nicht in einer Aussparung angeordnet (z.B. wie unten erörtert wird Bezug nehmend auf die 9-11). Irgendeiner der hierin offenbarten leitfähigen Kontakte (z.B. die leitfähigen Kontakte 122, 124, 146, 140 und/oder 135) kann Bondanschlussflächen, Pfosten oder irgendeinen anderen geeigneten leitfähigen Kontakt umfassen, zum Beispiel.
  • Das Package-Substrat 102 kann ein Isoliermaterial (z.B. ein dielektrisches Material, das in mehreren Schichten gebildet ist, wie im Stand der Technik bekannt) und ein oder mehrere leitfähige Pfade durch das dielektrische Material (z.B. umfassend leitfähige Leiterbahnen und/oder leitfähige Vias, wie gezeigt) umfassen. Bei einigen Ausführungsbeispielen kann das Isoliermaterial des Package-Substrats 102 ein dielektrisches Material sein, wie beispielsweise ein organisches dielektrisches Material, ein feuerhemmendes Material der Klasse 4 (FR-4), Bismaleimidtriazin- (BT) Harz, Polyimidmaterialien, glasverstärktes Epoxid-Matrixmaterial oder Low-k- und Ultra-low-k-Dielektrikum (z.B. kohlenstoffdotierte Dielektrika, fluordotierte Dielektrika, poröse Dielektrika und organische Polymer-Dielektrika). Insbesondere, wenn das Package-Substrat 102 unter Verwendung von standardmäßigen Gedruckte-Schaltungsplatine-(PCB; printed circuit board) Prozessen gebildet wird, kann das Package-Substrat 102 FR-4 umfassen und die leitfähigen Pfade in dem Package-Substrat 102 können durch strukturierte Lagen aus Kupfer, die durch Aufbauschichten des FR-4 getrennt sind, gebildet sein. Die leitfähigen Pfade in dem Package-Substrat 102 können durch Liner-Materialien, wie beispielsweise Adhäsionsliner und/oder Barriereliner, falls geeignet, begrenzt sein.
  • Bei einigen Ausführungsbeispielen können sich ein oder mehrere leitfähige Pfade in dem Package-Substrat 102 zwischen einem leitfähigen Kontakt 146 an der oberen Oberfläche des Package-Substrats 102 und einem leitfähigen Substrat 140 an der unteren Oberfläche des Package-Substrats 102 erstrecken. Bei einigen Ausführungsbeispielen können sich ein oder mehrere der leitfähigen Pfade in dem Package-Substrat 102 zwischen einem leitfähigen Kontakt 146 an dem Boden der Aussparung 108 und einem leitfähigen Kontakt 140 an der unteren Oberfläche des Package-Substrats 102 erstrecken. Bei einigen Ausführungsbeispielen können sich ein oder mehrere der leitfähigen Pfade in dem Package-Substrat 102 zwischen unterschiedlichen leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 (z.B. zwischen einem leitfähigen Kontakt 146 an dem Boden der Aussparung 108 und einem unterschiedlichen leitfähigen Kontakt 146 an der oberen Oberfläche des Package-Substrats 102) erstrecken. Bei einigen Ausführungsbeispielen können sich ein oder mehrere der leitfähigen Pfade in dem Package-Substrat 102 zwischen unterschiedlichen leitfähigen Kontakten 140 an der unteren Oberfläche des Package-Substrats 102 erstrecken.
  • Die hierin offenbarten Dies 114 können ein Isoliermaterial (z.B. ein dielektrisches Material, das in mehreren Schichten gebildet ist, wie im Stand der Technik bekannt) und mehrere leitfähige Pfade, die durch das Isoliermaterial gebildet sind, umfassen. Bei einigen Ausführungsbeispielen kann das Isoliermaterial eines Dies 114 ein dielektrisches Material, wie beispielsweise Siliziumdioxid, Siliziumnitrid, Oxinitrid, Polyimidmaterialien, Glasverstärktes-Epoxid-Matrixmaterialien oder Low-k- und Ultra-low-k-Dielektrikum (z.B. kohlenstoffdotierte Dielektrika, fluordotierte Dielektrika, poröse Dielektrika, organische Polymer-Dielektrika, fotostrukturierbare Dielektrika und/oder Benzocyclobuten-basierte Polymere), umfassen. Bei einigen Ausführungsbeispielen kann das Isoliermaterial eines Dies 114 ein Halbleitermaterial, wie beispielsweise Silizium, Germanium oder ein III-V Material (z.B. Galliumnitrid) und ein oder mehrere zusätzliche Materialien umfassen. Zum Beispiel kann ein Isoliermaterial Siliziumoxid oder Siliziumnitrid umfassen. Die leitfähigen Pfade in einem Die 114 können leitfähige Leiterbahnen und/oder leitfähige Vias umfassen und können irgendeinen von den leitfähigen Kontakten in dem Die 114 in irgendeiner geeigneten Weise (z.B. mehrere leitfähige Kontakte auf einer gleichen Oberfläche oder auf unterschiedlichen Oberflächen auf dem Die 114 verbindend) verbinden. Beispiel-Strukturen, die in den hierin offenbarten Dies 114 umfasst sein können, werden nachfolgend erörtert Bezug nehmend auf 29. Die leitfähigen Pfade in den Dies 114 können durch Liner-Materialien, wie beispielsweise Adhäsionsliner und/oder Barriereliner, falls geeignet, begrenzt sein.
  • Bei einigen Ausführungsbeispielen kann der Die 114-1 leitfähige Pfade zum Routen von Leistung, Masse und/oder Signalen zu/von einigen der anderen Dies 114, die in der mikroelektronischen Anordnung 100 umfasst sind, umfassen. Beispielsweise kann der Die 114-1 Substrat-Durchkontaktierungen (TSVs; through-substrate vias, umfassend ein Leitfähiges-Material-Via, wie beispielsweise ein Metall-Via, das durch ein Barriere-Oxid von dem umgebenden Silizium oder anderen Halbleitermaterial isoliert ist) oder andere leitfähige Pfade, durch die Leistung, Masse und/oder Signale zwischen dem Package-Substrat 102 und einem oder mehreren Dies 114 „oben auf“ dem Die 114-1 (z.B. bei dem Ausführungsbeispiel von 1, dem Die 114-2 und/oder dem Die 114-3) übertragen werden können, umfassen. Bei einigen Ausführungsbeispielen kann der Die 114-1 leitfähige Pfade zum Routen von Leistung, Masse und/oder Signalen zwischen unterschiedlichen von den Dies 114 „oben auf“ dem Die 114-1 (z.B. bei dem Ausführungsbeispiel von 1, dem Die 114-2 und dem Die 114-3) umfassen. Bei einigen Ausführungsbeispielen kann der Die 114-1 die Quelle und/oder das Ziel von Signalen sein, die zwischen dem Die 114-1 und anderen Dies 114, die in der mikroelektronischen Anordnung 100 umfasst sind, kommuniziert werden.
  • Bei einigen Ausführungsbeispielen routet der Die 114-1 Leistung und/oder Masse möglicherweise nicht an den Die 114-2; stattdessen kann der Die 114-2 direkt mit Leistungs- und/oder Masseleitungen in dem Package-Substrat 102 gekoppelt sein. Durch Erlauben eines Koppelns des Dies 114-2 direkt mit Leistungs- und/oder Masseleitungen in dem Package-Substrat 102, brauchen solche Leistungs- und/oder Masseleitungen nicht durch den Die 114-1 geroutet zu werden, was es dem Die 114-1 erlaubt, kleiner gemacht zu werden oder mehr aktive Schaltungsanordnung oder Signalpfade zu umfassen.
  • Bei einigen Ausführungsbeispielen umfasst der Die 114-1 möglicherweise nur leitfähige Pfade und umfasst möglicherweise keine aktive oder passive Schaltungsanordnung. Bei anderen Ausführungsbeispielen kann der Die 114-1 eine aktive oder passive Schaltungsanordnung (z.B. unter anderem Transistoren, Dioden, Widerstände, Induktivitäten und Kondensatoren) umfassen. Bei einigen Ausführungsbeispielen kann der Die 114-1 eine oder mehrere Bauelementschichten umfassen, umfassend Transistoren (z.B. wie unten erörtert wurde Bezug nehmend auf 29. Wenn der Die 114-1 eine aktive Schaltungsanordnung umfasst, können Leistungs- und/oder Massesignale durch das Package-Substrat 102 und zu dem Die 114-1 durch die leitfähigen Kontakte 122 auf der unteren Oberfläche des Dies 114-1 geroutet werden.
  • Obwohl 1 eine bestimmte Anzahl und Anordnung von leitfähigen Pfaden in dem Package von 102 und/oder einem oder mehreren der Dies 114 darstellt, sind diese lediglich darstellend, und irgendeine geeignete Anzahl und Anordnung kann verwendet werden. Die hierin offenbarten leitfähigen Pfade (z.B. leitfähigen Leiterbahnen und/oder leitfähigen Vias) können aus irgendeinem geeigneten leitfähigen Material, wie beispielsweise Kupfer, Silber, Nickel, Gold, Aluminium oder anderen Metallen oder Legierungen, gebildet sein.
  • Bei einigen Ausführungsbeispielen kann das Package-Substrat 102 ein Medium niedrigerer Dichte sein und der Die 114-1 kann ein Medium höherer Dichte sein. Nach hiesigem Gebrauch sind die Begriffe „niedrigere Dichte“ und „höhere Dichte“ relative Begriffe, die anzeigen, dass die leitfähigen Pfade (z.B. umfassend leitfähige Leitungen und leitfähige Vias) in einem Medium niedrigerer Dichte größer sind und/oder einen größeren Abstand aufweisen als die leitfähigen Pfade in einem Medium höherer Dichte. Bei einigen Ausführungsbeispielen kann ein Medium höherer Dichte unter Verwendung eines modifizierten semiadditiven Prozesses oder eines semiadditiven Aufbauprozesses mit fortschrittlicher Lithographie (mit kleinen vertikalen Verbindungsmerkmalen, die durch fortschrittliche Laser- oder Lithographieprozesse gebildet werden) hergestellt werden, während ein Medium niedrigerer Dichte eine PCB sein kann, die unter Verwendung eines Standard-PCB-Prozesses (z.B. eines standardmäßigen subtraktiven Prozesses unter Verwendung von Ätzchemie zum Entfernen von Bereichen von unerwünschtem Kupfer und mit groben vertikalen Verbindungsmerkmalen, die durch einen Standardlaserprozess gebildet werden) hergestellt wird.
  • Die mikroelektronische Anordnung 100 von 1 kann auch einen Die 114-2 umfassen. Der Die 114-2 kann elektrisch und mechanisch durch DTPS-Verbindungen 150-2 mit dem Package-Substrat 102 gekoppelt sein und kann elektrisch und mechanisch durch Die-zu-Die- (DTD; die-to-die) Verbindungen 130-1 mit dem Die 114-1 gekoppelt sein. Insbesondere kann die obere Oberfläche des Package-Substrats 102 einen Satz von leitfähigen Kontakten 146 umfassen und die untere Oberfläche des Dies 114-2 kann einen Satz von leitfähigen Kontakten 122 umfassen; die leitfähigen Kontakte 122 an der unteren Oberfläche des Dies 114-1 können elektrisch und mechanisch durch die DTPS-Verbindungen 150-2 mit den leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 gekoppelt sein. Ferner kann die obere Oberfläche des Dies 114-1 einen Satz von leitfähigen Kontakten 124 umfassen und die untere Oberfläche des Dies 114-2 kann einen Satz von leitfähigen Kontakten 124 umfassen; die leitfähigen Kontakte 124 an der unteren Oberfläche des Dies 114-2 können elektrisch und mechanisch durch die DTD-Verbindungen 130-1 mit einigen der leitfähigen Kontakte 124 an der oberen Oberfläche des Dies 114-1 gekoppelt sein. 2 ist eine Unteransicht des Dies 114-2 der mikroelektronischen Anordnung 100 von 1, die die „gröberen“ leitfähigen Kontakte 122 und die „feineren“ leitfähigen Kontakte 124 zeigt. Der Die 114-2 der mikroelektronischen Anordnung 100 kann somit ein einseitiger (single-sided) Die sein (in dem Sinne, dass der Die 114-2 leitfähige Kontakte 122/124 nur auf einer einzelnen Oberfläche aufweist) und kann ein Gemischter-Abstand- (mixed-pitch) Die sein (in dem Sinne, dass der Die 114-2 Sätze von leitfähigen Kontakten 122/124 mit unterschiedlichem Abstand aufweist). Obwohl 2 die leitfähigen Kontakte 122 und die leitfähigen Kontakte 124 als jeweils in einem rechteckigen Array angeordnet darstellt, ist dies nicht notwendigerweise der Fall, und die leitfähigen Kontakte 122 und 124 können in irgendeiner geeigneten Struktur (z.B. dreieckige, sechseckige, rechteckige, unterschiedliche Anordnungen zwischen den leitfähigen Kontakten 122 und 124 etc.) angeordnet sein. Ein Die 114, der DTPS-Verbindungen 150 und DTD-Verbindungen 130 an der gleichen Oberfläche aufweist, kann als ein Gemischter-Abstand-Die 114 bezeichnet werden; allgemeiner gesagt, kann ein Die 114, der Verbindungen 130 von unterschiedlichen Abständen an einer gleichen Oberfläche aufweist, als ein Gemischter-Abstand-Die 114 bezeichnet werden.
  • Der Die 114-2 kann sich um eine Überlappungsdistanz 191 über den Die 114-1 erstrecken. Bei einigen Ausführungsbeispielen kann die Überlappungsdistanz 191 zwischen 0,5 Millimeter und 5 Millimeter (z.B. zwischen 0,75 Millimeter und 2 Millimeter, oder ungefähr 1 Millimeter) sein.
  • Die mikroelektronische Anordnung 100 von 1 kann auch einen Die 114-3 umfassen. Der Die 114-3 kann elektrisch und mechanisch durch DTD-Verbindungen 130-2 mit dem Die 114-1 gekoppelt sein. Insbesondere kann die untere Oberfläche des Dies 114-3 einen Satz von leitfähigen Kontakten 124 umfassen, die elektrisch und mechanisch durch die DTD-Verbindungen 130-2 mit einigen der leitfähigen Kontakte 124 an der oberen Oberfläche des Dies 114-1 gekoppelt sind. Bei dem Ausführungsbeispiel der 1 kann der Die 114-3 ein einseitiger, Einzel-Abstand-Die sein; bei anderen Ausführungsbeispielen kann der Die 114-3 ein doppelseitiger (oder „Mehrere-Ebenen-“ oder „omni-direktionaler“) Die sein und zusätzliche Komponenten können auf der oberen Oberfläche des Dies 114-3 angeordnet sein.
  • Wie oben bei dem Ausführungsbeispiel von 1 erörtert, kann der Die 114-1 ein Hochdichte-Verbindungs-Routing in einem lokalisierten Bereich der mikroelektronischen Anordnung 100 bereitstellen. Bei einigen Ausführungsbeispielen kann die Gegenwart des Dies 114-1 eine direkte Chip-Anbringung von Feinabstand-Halbleiterdies (z.B. den Dies 114-2 und 114-3), die nicht vollständig direkt an dem Package-Substrat 102 angebracht sein können, unterstützen. Insbesondere kann, wie vorstehend erörtert, der Die 114-1 Leiterbahn-Breiten und Beabstandungen, die nicht in dem Package-Substrat 102 erreichbar sind, unterstützen. Die Proliferation von tragbarer und mobiler Elektronik sowie Internet of Things (IoT) -Anwendungen treiben Reduktionen in der Größe von elektronischen Systemen, aber Beschränkungen des PCB-Herstellungsprozesses und die mechanischen Konsequenzen einer Wärmeausdehnung während einer Verwendung haben bedeutet, dass Chips mit feinem Verbindungsabstand nicht direkt an der PCB befestigt werden können. Verschiedene Ausführungsbeispiele der mikroelektronischen Anordnungen 100, die hierin offenbart sind, können in der Lage sein, Chips mit Hochdichte-Verbindungen und Chips mit Niedrigdichte-Verbindungen, ohne Performance oder Herstellbarkeit zu opfern, unterstützen.
  • Die mikroelektronische Anordnung 100 von 1 kann auch einen Die 114-4 umfassen. Der Die 114-4 kann elektrisch und mechanisch durch DTPS-Verbindungen 150-3 mit dem Package-Substrat 102 gekoppelt sein. Insbesondere kann die untere Oberfläche des Dies 114-4 einen Satz von leitfähigen Kontakten 122 umfassen, die elektrisch und mechanisch durch die DTPS-Verbindungen 150-3 mit einigen von den leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 gekoppelt sind. Bei dem Ausführungsbeispiel der 1 kann der Die 114-4 ein einseitiger, Einzel-Abstand-Die sein; bei anderen Ausführungsbeispielen kann der Die 114-4 ein doppelseitiger Die sein und zusätzliche Komponenten können auf der oberen Oberfläche des Dies 114-4 angeordnet sein. Zusätzliche passive Komponenten, wie beispielsweise oberflächenbefestigte Widerstände, Kondensatoren und/oder Induktivitäten, können auf der oberen Oberfläche oder der unteren Oberfläche des Package-Substrats 102 angeordnet oder in dem Package-Substrat 102 eingebettet sein.
  • Die mikroelektronische Anordnung 100 von 1 kann auch eine Schaltungsplatine 133 umfassen. Das Package-Substrat 102 kann mit der Schaltungsplatine 133 durch Zweite-Ebene-Verbindungen 137 an der unteren Oberfläche des Package-Substrats 102 gekoppelt sein. Insbesondere kann das Package-Substrat 102 an seiner unteren Oberfläche leitfähige Kontakte 140 umfassen und die Schaltungsplatine 133 an ihrer oberen Oberfläche leitfähige Kontakte 135 umfassen; die Zweite-Ebene-Verbindungen 137 können die leitfähigen Kontakte 135 und die leitfähigen Kontakte 140 elektrisch und mechanisch koppeln. Die Zweite-Ebene-Verbindungen 137, die in 1 dargestellt sind, sind Lötkugeln (z.B. für eine Kugelgitterarray-Anordnung), aber es können auch irgendwelche geeigneten Zweite-Ebene-Verbindungen 137 verwendet werden (z.B. Pins in einer Pin-Gitterarray-Anordnung oder Anschlussbereiche in einer Landegitterarray-Anordnung). Die Schaltungsplatine 133 kann z.B. eine Hauptplatine sein, auf der andere Komponenten angebracht sein können (nicht gezeigt). Die Schaltungsplatine 133 kann leitfähige Pfade und andere leitfähige Kontakte (nicht gezeigt) zum Routen von Leistung, Masse und Signalen durch die Schaltungsplatine 133, wie im Stand der Technik bekannt, umfassen. Bei einigen Ausführungsbeispielen koppeln die Zweite-Ebene-Verbindungen 137 das Package-Substrat 102 möglicherweise nicht mit einer Schaltungsplatine 133, sondern koppeln stattdessen möglicherweise das Package-Substrat 102 mit einem anderen IC-Package, einem Interposer oder irgendeiner geeigneten Komponente.
  • Die mikroelektronische Anordnung 100 von 1 kann auch ein Formmaterial 127 umfassen. Das Formmaterial 127 kann sich um einen oder mehrere der Dies 114 auf dem Package-Substrat 102 erstrecken. Bei einigen Ausführungsbeispielen kann sich das Formmaterial 127 über einem oder mehreren der Dies 114 auf dem Package-Substrat 102 erstrecken. Bei einigen Ausführungsbeispielen kann sich das Formmaterial 127 zwischen einem oder mehreren der Dies 114 und dem Package-Substrat 102 um die zugeordneten DTPS-Verbindungen 150 erstrecken; bei solchen Ausführungsbeispielen kann das Formmaterial 127 als ein Unterfüllmaterial dienen. Bei einigen Ausführungsbeispielen kann sich das Formmaterial 127 zwischen unterschiedlichen der Dies 114 um die zugeordneten DTD-Verbindungen 130 erstrecken; bei solchen Ausführungsbeispielen kann das Formmaterial 127 als ein Unterfüllmaterial dienen. Das Formmaterial 127 kann mehrere unterschiedliche Formmaterialien (z.B. ein Unterfüllmaterial und ein unterschiedliches Überformmaterial) umfassen. Das Formmaterial 127 kann ein Isoliermaterial sein, wie beispielsweise ein geeignetes Epoxidmaterial. Bei einigen Ausführungsbeispielen kann das Formmaterial 127 ein Unterfüllmaterial umfassen, das ein Epoxidfluss ist, der beim Löten der Dies 114-1/114-2 an das Package-Substrat 102 beim Bilden der DTPS-Verbindungen 150-1 und 150-2 hilft und dann die DTPS-Verbindungen 150-1 und 150-2 polimerisiert und einkapselt. Das Formmaterial 127 kann ausgewählt werden, um einen Wärmeausdehnungskoeffizienten (CTE; coefficient of thermal expansion) aufzuweisen, der die Spannung zwischen den Dies 114 und dem Package-Substrat 102, die sich aus einer ungleichmäßigen Wärmeausdehnung in der mikroelektronischen Anordnung 100 ergibt, mindern oder minimieren kann. Bei einigen Ausführungsbeispielen kann der CTE des Formmaterials 127 einen Wert aufweisen, der im Hinblick auf den CTE des Package-Substrats 102 (z.B. den CTE des dielektrischen Materials des Package-Substrats 102) und einen CTE der Dies 114 dazwischen ist.
  • Die mikroelektronische Anordnung 100 von 1 kann auch ein thermisches Schnittstellenmaterial (TIM; thermal interface material) 129 umfassen. Das TIM 129 kann ein thermisch leitfähiges Material (z.B. Metallpartikel) in einem Polymer oder anderen Binder umfassen. Das TIM 129 kann eine thermische Schnittstellenmaterialpaste oder ein thermisch leitfähiges Epoxid (das beim Auftragen ein Fluid sein kann und sich beim Aushärten verfestigen kann, wie im Stand der Technik bekannt ist) sein. Das TIM 129 kann einen Pfad für Wärme bereitstellen, die durch die Dies 114 erzeugt wird, um ohne weiteres zu dem Wärmeverteiler 131 zu fließen, wo sie verteilt und/oder dissipiert werden kann. Einige Ausführungsbeispiele der mikroelektronischen Anordnung 100 von 1 können eine gesputterte Rückseiten-Metallisierung (nicht gezeigt) über das Formmaterial 127 und die Dies 114 umfassen; das TIM 129 (z.B. ein Löt-TIM) kann auf dieser Rückseiten-Metallisierung angeordnet sein.
  • Die mikroelektronische Anordnung 100 von 1 kann auch einen Wärmeverteiler 131 umfassen. Der Wärmeverteiler 131 kann verwendet werden, um Wärme von den Dies 114 (z.B. so, dass die Wärme ohne weiteres durch eine Wärmesenke oder ein anderes Wärmemanagementbauelement dissipiert werden kann) zu bewegen. Der Wärmeverteiler 131 kann irgendein geeignetes thermisch leitfähiges Material (z.B. Metall, geeignete Keramik etc.) umfassen und kann irgendwelche geeigneten Merkmale (z.B. Finnen) umfassen. Bei einigen Ausführungsbeispielen kann der Wärmeverteiler 131 ein integrierter Wärmeverteiler sein.
  • Die hierin offenbarten DTPS-Verbindungen 150 können irgendeine geeignete Form annehmen. Bei einigen Ausführungsbeispielen kann ein Satz von DTPS-Verbindungen 150 Lötmittel (z.B. Löthöcker oder -kugeln, die einem thermischen Wiederaufschmelzen (Reflow) unterzogen werden, um die DTPS-Verbindungen 150 zu bilden) umfassen. Die DTPS-Verbindungen 150, die Lötmittel umfassen, können irgendein geeignetes Lötmaterial umfassen, wie beispielsweise Blei/Zinn, Zinn/Bismut, eutektisches Zinn/Silber, ternäres Zinn/Silber/Kupfer, Zinn/Nickel/Kupfer, Zinn/Bismut/Kupfer, Zinn/Indium/Kupfer, Zinn/Zink/Indium/Bismut oder andere Legierungen. Bei einigen Ausführungsbeispielen kann ein Satz von DTPS-Verbindungen 150 ein antisotropes leitfähiges Material umfassen, wie beispielsweise einen antisotropen leitfähigen Film oder eine antisotrope leitfähige Paste. Ein antisotropes leitfähiges Material kann leitfähige Materialien umfassen, die in einem nicht leitfähigen Material dispergiert sind. Bei einigen Ausführungsbeispielen kann ein anisotropes leitfähiges Material mikroskopische leitfähige Partikel umfassen, die in einem Binder oder einem wärmehärtenden Klebemittelfilm (z.B. einem wärmehärtenden Biphenyl-Typ-Epoxidharz oder einem auf Acryl basierenden Material) eingebettet sind. Bei einigen Ausführungsbeispielen können die leitfähigen Partikel ein Polymer und/oder ein oder mehrere Metalle (z.B. Nickel oder Gold) umfassen. Beispielsweise können die leitfähigen Partikel vernickeltes Gold oder versilbertes Kupfer, das wiederum mit einem Polymer beschichtet ist, umfassen. Bei einem anderen Beispiel können die leitfähigen Partikel Nickel umfassen. Wenn das anisotrope leitfähige Material unkomprimiert ist, gibt es möglicherweise keinen leitfähigen Pfad von einer Seite des Materials zur anderen. Wenn das anisotrope leitfähige Material jedoch angemessen komprimiert ist (z.B. durch leitfähige Kontakte auf jeder Seite des anisotropen leitfähigen Materials), können die leitfähigen Materialien in der Nähe der Region der Komprimierung einander kontaktieren, so dass ein leitfähiger Pfad von einer Seite des Films zu der anderen in der Region der Komprimierung gebildet wird).
  • Die hierin offenbarten DTD-Verbindungen 130 können irgendeine geeignete Form annehmen. Die DTD-Verbindungen 130 können einen feineren Abstand als die DTPS-Verbindungen 150 in einer mikroelektronischen Anordnung umfassen. Bei einigen Ausführungsbeispielen können die Dies 114 auf jeder Seite eines Satzes von DTD-Verbindungen 130 ungepackagete Dies sein und/oder die DTD-Verbindungen 130 können kleine leitfähige Höcker oder Säulen (z.B. Kupfer-Höcker oder -Säulen) umfassen, die durch ein Lötmittel an den leitfähigen Kontakten 124 angebracht sind. Die DTD-Verbindungen 130 können einen zu feinen Abstand aufweisen, um direkt mit dem Package-Substrat 102 zu koppeln (z.B. zu fein, um als DTPS-Verbindungen 150 zu dienen). Bei einigen Ausführungsbeispielen kann ein Satz von DTD-Verbindungen 130 Lötmittel umfassen. DTD-Verbindungen 130, die Lötmittel umfassen, können irgendein geeignetes Lötmaterial umfassen, wie beispielsweise irgendeines der vorstehend erörterten Materialien. Bei einigen Ausführungsbeispielen kann ein Satz von DTD-Verbindungen 130 ein anisotropes leitfähiges Material umfassen, wie beispielsweise irgendeines der vorstehend erörterten Materialien. Bei einigen Ausführungsbeispielen können die DTD-Verbindungen 130 als Datenübertragungspfade verwendet werden, während die DTPS-Verbindungen 150 unter anderem für Leistungs- und Masseleitungen verwendet werden können.
  • Bei einigen Ausführungsbeispielen können einige oder alle von den DTD-Verbindungen 130 in einer mikroelektronischen Anordnung 100 Metall-zu-Metall-Verbindungen (z.B. Kupfer-zu-Kupfer-Verbindungen oder plattierte Verbindungen) sein. Bei solchen Ausführungsbeispielen können die leitfähigen Kontakte 124 auf jeder Seite der DTD-Verbindungen 130 aneinander gebondet sein (z.B. unter erhöhtem Druck und/oder Temperatur), ohne die Verwendung von dazwischenliegendem Lötmittel oder einem anisotropen leitfähigen Material. Bei einigen Ausführungsbeispielen kann eine dünne Abdeckung eines Lötmittels in einer Metall-zu-Metall-Verbindung verwendet werden, um Planarität Rechnung zu tragen, und dieses Lötmittel kann während einer Verarbeitung zu einer intermetallischen Verbindung werden. Bei einigen Metall-zu-Metall-Verbindungen, die ein Hybridbonden nutzen, kann ein dielektrisches Material (z.B. Siliziumoxid, Siliziumnitrid, Siliziumcarbid oder eine organische Schicht) zwischen den aneinandergebondeten Metallen (z.B. zwischen Kupfer-Anschlussflächen oder Posten, die die zugeordneten leitfähigen Kontakte 124 bereitstellen) vorhanden sein. Bei einigen Ausführungsbeispielen kann eine Seite einer DTD-Verbindung 130 eine Metallsäule (z.B. eine Kupfersäule) umfassen und die andere Seite der DTD-Verbindung kann einen Metallkontakt (z.B. einen Kupferkontakt) umfassen, der in einem Dielektrikum ausgespart ist. Bei einigen Ausführungsbeispielen kann eine Metall-zu-Metall-Verbindung (z.B. eine Kupfer-zu-KupferVerbindung) ein Edelmetall (z.B. Gold) oder ein Metall, dessen Oxide leitfähig sind (z.B. Silber), umfassen. Bei einigen Ausführungsbeispielen kann eine Metall-zu-Metall-Verbindung Metall-Nanostrukturen (z.B. Nanostäbchen) umfassen, die einen reduzierten Schmelzpunkt aufweisen können. Metall-zu-Metall-Verbindungen können in der Lage sein, einen höheren Strom zuverlässig zu leiten als andere Typen von Verbindungen; beispielsweise können einige Lötverbindungen spröde intermetallische Verbindungen bilden, wenn Strom fließt, und der maximale Strom, der durch solche Verbindungen bereitgestellt wird, kann eingeschränkt sein, um einen mechanischen Ausfall zu mindern.
  • Bei einigen Ausführungsbeispielen können einige oder alle von den DTD-Verbindungen 130 in einer mikroelektronischen Anordnung 100 Lötverbindungen sein, die ein Lötmittel mit einem höheren Schmelzpunkt als ein in einigen oder allen von den DTPS-Verbindungen 150 umfasstes Lötmittel. Zum Beispiel, wenn die DTD-Verbindungen 130 in einer mikroelektronischen Anordnung 100 gebildet werden, bevor die DTPS-Verbindungen 150 gebildet werden (z.B. wie unten Bezug nehmend auf die 17A-17F erörtert), können lötmittelbasierte DTD-Verbindungen 130 ein Höhere-Temperatur-Lötmittel (z.B. mit einem Schmelzpunkt über 200 Grad Celsius) verwenden, während die DTPS-Verbindungen 150 ein Niedrigere-Temperatur-Lötmittel (z.B. mit einem Schmelzpunkt unter 200 Grad Celsius) verwenden können. Bei einigen Ausführungsbeispielen kann ein Höhere-Temperatur-Lötmittel Zinn; Zinn und Gold; oder Zinn, Silber und Kupfer (z.B. 96,5 % Zinn, 3 % Silber und 0,5 % Kupfer) umfassen. Bei einigen Ausführungsbeispielen kann ein Niedrigere-Temperatur-Lötmittel Zinn und Bismut (z.B. eutektisches Zinn- Bismut) oder Zinn, Silber und Bismut umfassen. Bei einigen Ausführungsbeispielen kann ein Niedrigere-Temperatur-Lötmittel Indium, Indium und Zinn oder Gallium umfassen.
  • In den hierin offenbarten mikroelektronischen Anordnungen 100, können einige oder alle von den DTPS-Verbindungen 150 einen größeren Abstand als einige oder alle von den DTD-Verbindungen 130 aufweisen. DTD-Verbindungen 130 können einen kleineren Abstand als DTPS-Verbindungen 150 aufweisen, aufgrund der größeren Ähnlichkeit von Materialien in den unterschiedlichen Dies 114 auf jeder Seite von einem Satz von DTD-Verbindungen 130 als zwischen dem Die 114 und dem Package Substrat 102 auf jeder Seite von einem Satz von DTPS-Verbindungen 150. Insbesondere können die Unterschiede in der Materialzusammensetzung eines Dies 114 und eines Package-Substrats 102 zu einem differentiellen Ausdehnen und Zusammenziehen des Dies 114 und des Package-Substrats 102 aufgrund von während des Betriebs erzeugter Wärme (sowie der während verschiedener Herstellungsoperationen angewendeten Wärme) führen. Um durch dieses differentielle Ausdehnen und Zusammenziehen verursachten Schaden (z.B. Rissbildung, Lötbrückenbildung etc.) zu mindern, können die DTPS-Verbindungen 150 größer und weiter auseinander gebildet sein als die DTD-Verbindungen 130, die aufgrund der größeren Materialähnlichkeit des Paares von Dies 114 auf jeder Seite von den DTD-Verbindungen weniger thermische Spannung erfahren können. Bei einigen Ausführungsbeispielen können die hierin offenbarten DTPS-Verbindungen 150 einen Abstand zwischen 80 Mikrometern und 300 Mikrometern aufweisen, während die hierin offenbarten DTD-Verbindungen 130 einen Abstand zwischen 7 Mikrometern und 100 Mikrometern aufweisen können.
  • Die Elemente der mikroelektronischen Anordnung 100 können irgendwelche geeigneten Abmessungen aufweisen. Nur eine Teilmenge der beiliegenden Figuren sind mit Bezugszeichen gekennzeichnet, die Abmessungen repräsentieren, aber dies dient lediglich der Klarheit der Darstellung, und irgendwelche der hierin offenbarten mikroelektronischen Anordnungen 100 können Komponenten mit den hierin erörterten Abmessungen aufweisen. Bei einigen Ausführungsbeispielen kann die Dicke 164 des Package-Substrats 102 beispielsweise zwischen 0,1 Millimeter und 1,4 Millimeter sein (z.B. zwischen 0,1 Millimeter und 0,35 Millimeter, zwischen 0,25 Millimeter und 0,8 Millimeter, oder ungefähr 1 Millimeter). Bei einigen Ausführungsbeispielen kann die Aussparung 108 eine Tiefe 175 zwischen 10 Mikrometern und 200 Mikrometern (z.B. zwischen 10 Mikrometern und 30 Mikrometern, zwischen 30 Mikrometern und 100 Mikrometern, zwischen 60 Mikrometern und 80 Mikrometern, oder ungefähr 75 Mikrometer) aufweisen. Bei einigen Ausführungsbeispielen kann die Tiefe 175 gleich zu einer bestimmten Anzahl von Schichten des dielektrischen Materials in dem Package-Substrat 102 sein. Beispielsweise kann die Tiefe 175 ungefähr gleich zu zwischen einer und fünf Schichten des dielektrischen Materials in dem Package-Substrat 102 (z.B. zwei oder drei Schichten des dielektrischen Materials) sein. Bei einigen Ausführungsbeispielen kann die Tiefe 175 gleich zu der Dicke eines Lötmittelresistmaterials (nicht gezeigt) auf der oberen Oberfläche des Package-Substrats 102 sein.
  • Bei einigen Ausführungsbeispielen kann die Distanz 179 zwischen der unteren Oberfläche des Dies 114-1 und der benachbarten oberen Oberfläche des Package-Substrats 102 (am Boden der Aussparung 108) weniger als die Distanz 177 zwischen der unteren Oberfläche des Dies 114-2 und der benachbarten oberen Oberfläche des Package-Substrats 102 sein. Bei einigen Ausführungsbeispielen kann die Distanz 179 ungefähr gleich wie die Distanz 177 sein. Bei einigen Ausführungsbeispielen kann die Distanz 177 zwischen der unteren Oberfläche des Dies 114-2 und der benachbarten oberen Oberfläche des Package-Substrats 102 größer sein als die Distanz 193 zwischen der unteren Oberfläche des Dies 114-2 und der benachbarten oberen Oberfläche des Dies 114-1. Bei anderen Ausführungsbeispielen kann die Distanz 177 geringer als die oder gleich zu der Distanz 193 sein.
  • Bei einigen Ausführungsbeispielen kann sich die obere Oberfläche des Dies 114-1 höher als die obere Oberfläche des Package-Substrats 102, wie dargestellt in 1. Bei anderen Ausführungsbeispielen kann die obere Oberfläche des Dies 114-1 im Wesentlichen koplanar mit der oberen Oberfläche des Package-Substrats 102 sein oder kann unter der oberen Oberfläche des Package-Substrats 102 ausgespart sein. 3 stellt ein Beispiel des vorstehenden Ausführungsbeispiels dar. Obwohl verschiedene der Figuren mikroelektronische Anordnungen 100 mit einer einzelnen Aussparung 108 in dem Package-Substrat 102 darstellen, kann die Dicke von 102 mehrere Aussparungen 108 (z.B. mit den gleichen oder unterschiedlichen Abmessungen und jeweils mit einem darin angeordneten Die 114) oder keine Aussparungen 108 umfassen. Beispiele der vorstehenden Ausführungsbeispiel werden unten Bezug nehmend auf die 7-8 erörtert und Beispiele der letzteren Ausführungsbeispiele werden unten Bezug nehmend auf die 9-11 beschrieben. Bei einigen Ausführungsbeispielen kann eine Aussparung 108 an der unteren Oberfläche des Package-Substrats 102 (z.B. benachbart zu den leitfähigen Kontakten 140) positioniert sein, anstelle von oder zusätzlich zu einer Aussparung 108 an der oberen Oberfläche des Package-Substrats 102.
  • Bei dem Ausführungsbeispiel der 1 ist ein einzelner Die 114-2 als das Package-Substrat 102 und den Die 114-1 „überspannend“ dargestellt. Bei einigen Ausführungsbeispielen der mikroelektronischen Anordnungen 100, die hierin offenbart sind, können mehrere Dies 114 das Package-Substrat 102 und einen anderen Die 114 überspannen. Zum Beispiel stellt 4 ein Ausführungsbeispiel dar, bei dem zwei Dies 114-2 jeweils leitfähige Kontakte 122 und leitfähige Kontakte 124 aufweisen, die an den unteren Oberflächen angeordnet sind; die leitfähigen Kontakte 122 der Dies 114-2 sind über DTPS-Verbindungen 150-2 mit leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 gekoppelt und die leitfähigen Kontakte 124 der Dies 114-2 sind über DTD-Verbindungen 130 mit leitfähigen Kontakten 124 an der oberen Oberfläche des Dies 114 gekoppelt. Bei einigen Ausführungsbeispielen können Leistungs- und/oder Massesignale direkt an die Dies 114 der mikroelektronischen Anordnung 100 von 4 durch das Package-Substrat 102 bereitgestellt werden und der Die 114-1 kann, unter anderem, Signale zwischen den Dies 114-2 routen.
  • Bei einigen Ausführungsbeispielen kann der Die 114-1 als eine Brücke zwischen mehreren anderen Dies 114 angeordnet sein und kann auch zusätzliche Dies 114 angeordnet auf demselben aufweisen. Zum Beispiel stellt 5 ein Ausführungsbeispiel dar, bei dem zwei Dies 114-2 jeweils leitfähige Kontakte 122 und leitfähige Kontakte 124 aufweisen, die an den unteren Oberflächen angeordnet sind; die leitfähigen Kontakte 122 der Dies 114-2 sind über DTPS-Verbindungen 150-2 mit leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 gekoppelt und die leitfähigen Kontakte 124 der Dies 114-2 sind über DTD-Verbindungen 130 mit leitfähigen Kontakten 124 an der oberen Oberfläche des Dies 114 gekoppelt (z.B. wie oben Bezug nehmend auf 4). Zusätzlich ist ein Die 114-3(oder mehrere Dies 114-3, nicht gezeigt) mit dem Die 114-1 gekoppelt, durch leitfähige Kontakte 124 auf benachbarten Oberflächen dieser Dies 114 und intervenierende DTD-Verbindungen 130-2 (z.B. wie oben Bezug nehmend auf 1).
  • Wie vorangehend erwähnt, kann irgendeine geeignete Anzahl der Dies 114 in einer mikroelektronischen Anordnung 100 doppelseitige Dies 114 sein. Zum Beispiel stellt 6 eine mikroelektronische Anordnung 100 dar, die eine Anzahl von Elementen gemeinsam mit 1 verwendet, jedoch einen doppelseitigen Die 114-6 umfasst. Der Die 114-6 umfasst leitfähige Kontakte 122 und 124 an seiner unteren Oberfläche; die leitfähigen Kontakte 122 an der unteren Oberfläche des Dies 114-6 sind über DTPS-Verbindungen 150-2 mit leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 gekoppelt und die leitfähigen Kontakte 124 an der unteren Oberfläche des Dies 114-6 sind über DTD-Verbindungen 130-1 mit leitfähigen Kontakten 124 an der oberen Oberfläche des Dies 114-1 gekoppelt. Der Die 114-6 umfasst auch leitfähige Kontakte 124 an seiner oberen Oberfläche; diese leitfähigen Kontakte 124 sind durch DTD-Verbindungen 130-3 mit leitfähigen Kontakten 124 an der unteren Oberfläche eines Dies 114-7 gekoppelt.
  • Wie vorangehend erwähnt wurde, kann ein Package-Substrat 102 eine oder mehrere Aussparungen 108, in denen Dies 114 zumindest teilweise angeordnet sind, umfassen. Zum Beispiel stellt 7 eine mikroelektronische Anordnung 100, umfassend ein Package-Substrat 102 mit zwei Aussparungen, dar: einer Aussparung 108-1 und einer Aussparung 108-2. Bei dem Ausführungsbeispiel der 7 ist eine Aussparung 108-1 in der Aussparung 108-2 verschachtelt, aber bei anderen Ausführungsbeispielen müssen mehrere Aussparungen 108 nicht notwendigerweise verschachtelt zu sein. In 7 ist der Die 114-1 zumindest teilweise in der Aussparung 108-1 angeordnet und die Dies 114-6 und 114-3 sind zumindest teilweise in der Aussparung 108-2 angeordnet. Bei dem Ausführungsbeispiel der 7, wie dem Ausführungsbeispiel von 6, umfasst der Die 114-6 leitfähige Kontakte 122 und 124 an seiner unteren Oberfläche; die leitfähigen Kontakte 122 an der unteren Oberfläche des Dies 114-6 sind über DTPS-Verbindungen 150-2 mit leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 gekoppelt und die leitfähigen Kontakte 124 an der unteren Oberfläche des Dies 114-6 sind über DTD-Verbindungen 130-1 mit leitfähigen Kontakten 124 an der oberen Oberfläche des Dies 114-1 gekoppelt. Der Die 114-6 umfasst auch leitfähige Kontakte 124 an seiner oberen Oberfläche; diese leitfähigen Kontakte 124 sind durch DTD-Verbindungen 130-3 mit leitfähigen Kontakten 124 an der unteren Oberfläche eines Dies 114-7 gekoppelt. Ferner umfasst die mikroelektronische Anordnung 100 von 7 einen Die 114-8, der das Package-Substrat 102 und den Die 114-6 überspannt. Insbesondere umfasst der Die 114-8 leitfähige Kontakte 122 und 124 an seiner unteren Oberfläche, die leitfähigen Kontakte 122 an der unteren Oberfläche des Dies 114-8 sind über DTPS-Verbindungen 150-3 mit leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 gekoppelt und die leitfähigen Kontakte 124 an der unteren Oberfläche des Dies 114-8 sind über DTD-Verbindungen 130-4 mit leitfähigen Kontakten 124 an der oberen Oberfläche des Dies 114-6 gekoppelt.
  • Bei verschiedenen der hierin offenbarten mikroelektronischen Anordnungen 100 kann ein einzelner Die 114 zu anderen Dies 114 von „unten“ (z.B. wie vorstehend Bezug nehmend auf die 4 und 5 erörtert) oder von „oben“ überbrücken. Zum Beispiel stellt 8 eine mikroelektronische Anordnung 100 ähnlich zu der mikroelektronischen Anordnung 100 von 7, jedoch umfassend zwei doppelseitige Dies 114-9 und 114-10 sowie einen zusätzlichen Die 114-11, dar. Der Die 114-9 umfasst leitfähige Kontakte 122 und 124 an seiner unteren Oberfläche; die leitfähigen Kontakte 122 an der unteren Oberfläche des Dies 114-9 sind über DTPS-Verbindungen 150-3 mit leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 gekoppelt und die leitfähigen Kontakte 124 an der unteren Oberfläche des Dies 114-9 sind über DTD-Verbindungen 130-4 mit leitfähigen Kontakten 124 an der oberen Oberfläche des Dies 114-6 gekoppelt. Der Die 114-6 umfasst leitfähige Kontakte 124 an seiner oberen Oberfläche; diese leitfähigen Kontakte 124 sind durch DTD-Verbindungen 130-3 mit leitfähigen Kontakten 124 an der unteren Oberfläche eines Dies 114-10 gekoppelt. Ferner umfasst der Die 114-11 leitfähige Kontakte 124 an seiner unteren Oberfläche; einige dieser leitfähigen Kontakte 124 sind durch DTD-Verbindungen 130-6 mit leitfähigen Kontakten 124 an der oberen Oberfläche des Dies 114-9 gekoppelt und einige dieser leitfähigen Kontakte 124 sind durch DTD-Verbindungen 130 5 mit leitfähigen Kontakten 124 an der oberen Oberfläche des Dies 114-10 gekoppelt. Der Die 114-11 kann somit die Dies 114-9 und 114-10 überbrücken.
  • Wie vorstehend erwähnt, umfasst bei einigen Ausführungsbeispielen das Package-Substrat 102 möglicherweise keine Aussparungen 108. Zum Beispiel stellt 9 ein Ausführungsbeispiel mit Dies 114 und einem Package-Substrat 102 dar, die gegenseitig in der Weise verbunden sind, die vorstehend Bezug nehmend auf 1 erörtert ist, jedoch wobei der Die 114-1 nicht in einer Aussparung in dem Package-Substrat 102 angeordnet ist. Stattdessen sind die Dies 114 über einem planaren Abschnitt der oberen Oberfläche des Package-Substrats 102 angeordnet. Irgendein geeignetes von den hierin offenbarten Ausführungsbeispielen, die Aussparungen 108 umfassen, kann Gegenstück-Ausführungsbeispiele aufweisen, die keine Aussparung 108 umfassen. Zum Beispiel stellt 10 eine mikroelektronische Anordnung 100 mit Dies 114 und einem Package-Substrat 102 dar, die gegenseitig in der Weise verbunden sind, die vorstehend Bezug nehmend auf 4 erörtert ist, jedoch wobei der Die 114-1 nicht in einer Aussparung in dem Package-Substrat 102 angeordnet ist.
  • Irgendeine der Anordnungen von Dies 114, die in irgendeiner der beiliegenden Figuren dargestellt ist, kann Teil einer sich wiederholenden Struktur in einer mikroelektronischen Anordnung 100 sein. Zum Beispiel stellt 11 einen Abschnitt einer mikroelektronischen Anordnung 100 dar, in der eine Anordnung wie diejenige von 10 wiederholt ist, mit mehreren Dies 114-1 und mehreren Dies 114-2. Die Dies 114-1 können zu den benachbarten Dies 114-2 überbrücken. Allgemeiner können die hierin offenbarten mikroelektronischen Anordnungen 100 irgendeine geeignete Anordnung von Dies 114 umfassen. 12-16 sind Draufsichten von Beispielanordnungen von mehreren Dies 114 in verschiedenen mikroelektronischen Anordnungen 100 gemäß verschiedenen Ausführungsbeispielen. Das Package-Substrat 102 ist bei den 12-16 weggelassen; einige oder alle der Dies 114 in diesen Anordnungen können zumindest teilweise in einer Aussparung 108 in einem Package-Substrat 102 angeordnet sein oder sind möglicherweise nicht in einer Aussparung eines Package-Substrats 102 angeordnet. Bei den Anordnungen von 12-16 können die unterschiedlichen Dies 114 irgendeine geeignete Schaltungsanordnung umfassen. Beispielsweise kann bei einigen Ausführungsbeispielen der Die 114A ein aktiver oder passiver Die sein und die Dies 114B können eine Eingangs-/Ausgangs-Schaltungsanordnung, einen Hohe-Bandbreite-Speicher und/oder einen erweiterten dynamischen Direktzugriffsspeicher (EDRAM; enhanced dynamic random access memory) umfassen.
  • 12 stellt eine Anordnung dar, in der ein Die 114A unter mehreren unterschiedlichen Dies 114B angeordnet ist. Der Die 114A kann mit einem Package-Substrat 102 (nicht gezeigt) in irgendeiner der hierin Bezug nehmend auf den Die 114-1 offenbarten Weisen verbunden sein, während die Dies 114B das Package-Substrat 102 und den Die 114A (z.B. in irgendeiner der hierin Bezug nehmend auf den Die 114-2 offenbarten Weisen) überspannen können. 12 stellt auch den Die 114C dar, der auf dem Die 114A (z.B. in der hierin Bezug nehmend auf den Die 114-3 offenbarten Weise) angeordnet ist. In 12 „überlappen“ die Dies 114B die Ränder und/oder die Ecken des Dies 114A, während der Die 114C gänzlich über dem Die 114A ist. Ein Platzieren von Dies 114B zumindest teilweise über den Ecken des Dies 114A kann die Routing-Überlastung in dem Die 114A reduzieren und kann die Nutzung des Dies 114A (z.B. im Fall, dass die Anzahl von Eingängen/Ausgängen, die zwischen dem Die 114A und den Dies 114B benötigt wird, nicht ausreichend groß ist, um den vollen Rand des Dies 114A zu erfordern) verbessern. Bei einigen Ausführungsbeispielen kann der Die 114A in einer Aussparung 108 in einem Package-Substrat 102 angeordnet sein. Bei einigen Ausführungsbeispielen kann der Die 114A in einer Aussparung 108 in einem Package-Substrat 102 angeordnet sein und die Dies 114B können in einer oder mehreren Aussparungen 108 in dem Package-Substrat 102 angeordnet sein. Bei einigen Ausführungsbeispielen ist möglicherweise keiner der Dies 114A oder 114B in Aussparungen 108 angeordnet.
  • 13 stellt eine Anordnung dar, in der ein Die 114A unter mehreren unterschiedlichen Dies 114B angeordnet ist. Der Die 114A kann mit einem Package-Substrat 102 (nicht gezeigt) in irgendeiner der hierin Bezug nehmend auf den Die 114-1 offenbarten Weisen verbunden sein, während die Dies 114B das Package-Substrat 102 und den Die 114A (z.B. in irgendeiner der hierin Bezug nehmend auf den Die 114-2 offenbarten Weisen) überspannen können. 13 stellt auch Dies 114C dar, die auf dem Die 114A (z.B. in der hierin Bezug nehmend auf den Die 114-3 offenbarten Weise) angeordnet sind. In 13 „überlappen“ die Dies 114B die Ränder des Dies 114A, während die Dies 114C gänzlich über dem Die 114A sind. Bei einigen Ausführungsbeispielen kann der Die 114A in einer Aussparung 108 in einem Package-Substrat 102 angeordnet sein. Bei einigen Ausführungsbeispielen kann der Die 114A in einer Aussparung 108 in einem Package-Substrat 102 angeordnet sein und die Dies 114B können in einer oder mehreren Aussparungen 108 in dem Package-Substrat 102 angeordnet sein. Bei einigen Ausführungsbeispielen ist möglicherweise keiner der Dies 114A oder 114B in Aussparungen 108 angeordnet. Bei dem Ausführungsbeispiel der 13 können die Dies 114B und 114C in einem Abschnitt eines rechteckigen Arrays angeordnet sein. Bei einigen Ausführungsbeispielen können zwei Dies 114A den Platz des einzelnen Dies 114A, der in 13 dargestellt ist, einnehmen und ein oder mehrere Dies 114C können die zwei Dies 114A „überbrücken“ (z.B. in der Weise, wie unten Bezug nehmend auf 15 erörtert).
  • 14 stellt eine Anordnung dar, in der ein Die 114A unter mehreren unterschiedlichen Dies 114B angeordnet ist. Der Die 114A kann mit einem Package-Substrat 102 (nicht gezeigt) in irgendeiner der hierin Bezug nehmend auf den Die 114-1 offenbarten Weisen verbunden sein, während die Dies 114B das Package-Substrat 102 und den Die 114A (z.B. in irgendeiner der hierin Bezug nehmend auf den Die 114-2 offenbarten Weisen) überspannen können. In 14 „überlappen“ die Dies 114B die Ränder und/oder die Ecken des Dies 114A. Bei einigen Ausführungsbeispielen kann der Die 114A in einer Aussparung 108 in einem Package-Substrat 102 angeordnet sein. Bei einigen Ausführungsbeispielen kann der Die 114A in einer Aussparung 108 in einem Package-Substrat 102 angeordnet sein und die Dies 114B können in einer oder mehreren Aussparungen 108 in dem Package-Substrat 102 angeordnet sein. Bei einigen Ausführungsbeispielen ist möglicherweise keiner der Dies 114A oder 114B in Aussparungen 108 angeordnet. Bei dem Ausführungsbeispiel der 14 können die Dies 114B in einem Abschnitt eines rechteckigen Arrays angeordnet sein.
  • 15 stellt eine Anordnung dar, in der mehrere Dies 114A unter mehreren unterschiedlichen Dies 114B angeordnet sind, so dass jeder Die 114A zwei oder mehr horizontal oder vertikal benachbarte Dies 114B überbrückt. Die Dies 114A können mit einem Package-Substrat 102 (nicht gezeigt) in irgendeiner der hierin Bezug nehmend auf den Die 114-1 offenbarten Weisen verbunden sein, während die Dies 114B das Package-Substrat 102 und den Die 114A (z.B. In irgendeiner der hierin Bezug nehmend auf den Die 114-2 offenbarten Weisen) überspannen können. In 12 „überlappen“ die Dies 114B die Ränder der benachbarten Dies 114A. Bei einigen Ausführungsbeispielen können die Dies 114A in einer oder mehreren Aussparungen 108 in einem Package-Substrat 102 angeordnet sein. Bei einigen Ausführungsbeispielen können die Dies 114A in einer oder mehreren Aussparungen 108 in einem Package-Substrat 102 angeordnet sein und die Dies 114B können in einer oder mehreren Aussparungen 108 in dem Package-Substrat 102 angeordnet sein. Bei einigen Ausführungsbeispielen ist möglicherweise keiner der Dies 114A oder 114B in Aussparungen 108 angeordnet. In 15 können die Dies 114A und die Dies 114B in rechteckigen Arrays angeordnet sein.
  • 16 stellt eine Anordnung dar, in der mehrere Dies 114A unter mehreren unterschiedlichen Dies 114B angeordnet sind, so dass jeder Die 114A die vier diagonal benachbarten Dies 114B überbrückt. Die Dies 114A können mit einem Package-Substrat 102 (nicht gezeigt) in irgendeiner der hierin Bezug nehmend auf den Die 114-1 offenbarten Weisen verbunden sein, während die Dies 114B das Package-Substrat 102 und den Die 114A (z.B. In irgendeiner der hierin Bezug nehmend auf den Die 114-2 offenbarten Weisen) überspannen können. In 12 „überlappen“ die Dies 114B die Ecken der benachbarten Dies 114A. Bei einigen Ausführungsbeispielen können die Dies 114A in einer oder mehreren Aussparungen 108 in einem Package-Substrat 102 angeordnet sein. Bei einigen Ausführungsbeispielen können die Dies 114A in einer oder mehreren Aussparungen 108 in einem Package-Substrat 102 angeordnet sein und die Dies 114B können in einer oder mehreren Aussparungen 108 in dem Package-Substrat 102 angeordnet sein. Bei einigen Ausführungsbeispielen ist möglicherweise keiner der Dies 114A oder 114B in Aussparungen 108 angeordnet. In 16 können die Dies 114A und die Dies 114B in rechteckigen Arrays angeordnet sein.
  • Irgendwelche geeigneten Techniken können verwendet werden, um die hierin offenbarten mikroelektronischen Anordnungen herzustellen. Zum Beispiel stellen 17A-17F stellen Seiten-Querschnittsansichten verschiedener Stufen in einem Beispielprozess zur Herstellung der mikroelektronischen Anordnung 100 von 5 gemäß verschiedenen Ausführungsbeispielen. Obwohl die Operationen, die nachfolgend Bezug nehmend auf die 17A-17F (und andere der beiliegenden Zeichnungen, die Herstellungsprozesse darstellen) erörtert sind, in einer bestimmten Reihenfolge dargestellt sind, können diese Operationen in irgendeiner geeigneten Reihenfolge durchgeführt werden. Zusätzlich, obwohl bestimmte Anordnungen in den 17A-17F (und anderen der beiliegenden Zeichnungen, die Herstellungsprozesse darstellen) dargestellt sind, können die nachfolgend Bezug nehmend auf die 17A-17F erörterten Operationen zum Bilden von irgendwelchen geeigneten Anordnungen verwendet werden. Bei einigen Ausführungsbeispielen können mikroelektronische Anordnungen 100, die gemäß dem Prozess der 17A-17F (z.B. irgendeine der mikroelektronischen Anordnungen 100 der 1-11) hergestellt sind, DTPS-Verbindungen 150-1 aufweisen, die Lötverbindungen sind, und DTD-Verbindungen 130-1 und 130-2, die Nichtlötverbindungen (z.B. Metall-zu-Metall-Verbindungen oder Anisotropes-Leitfähiges-Material-Verbindungen) sind. Bei dem Ausführungsbeispiel der 17A-17F können die Dies 114 zuerst in einen „Verbund-Die“ angeordnet sein und dann kann der Verbund-Die mit dem Package-Substrat 102 gekoppelt werden. Dieser Ansatz kann engere Toleranzen in der Bildung der DTD-Verbindungen 130 erlauben und kann für relativ kleine Dies 114 besonders wünschenswert sein.
  • 17A stellt eine Anordnung 300, umfassend einen Träger 202, auf dem die Dies 114-2 und 114-3 angeordnet sind, dar. Die Dies 114-2 und 114-3 sind auf dem Träger 202 „umgedreht“, in dem Sinne, dass die leitfähigen Kontakte 122 und 124 der Dies 114 von dem Träger 202 abgewandt sind und die leitfähigen Kontakte 124 des Dies 114-3 von dem Träger 202 abgewandt sind. Die Dies 114-2 und 114-3 können unter Verwendung irgendeiner geeigneten Technik, wie beispielsweise eines entfernbaren Klebemittels, an dem Träger befestigt sein. Der Träger 202 kann irgendein geeignetes Material zum Bereitstellen von mechanischer Stabilität während nachfolgender Herstellungsoperationen umfassen.
  • 17B stellt eine Anordnung 302 nachfolgend auf ein Koppeln des Dies 114-1 mit den Dies 114-2 und 114-3 dar. Insbesondere kann der Die 114-1 „umgedreht“ in der Anordnung 302 angeordnet sein, so dass die leitfähigen Kontakte 124 des Dies 114-1 mit den leitfähigen Kontakten 124 der Dies 114-2 (über DTD-Verbindungen 130-1) und mit den leitfähigen Kontakten 124 des Dies 114-3 (über DTD-Verbindungen 130-2) gekoppelt sein können. Irgendeine geeignete Technik kann verwendet werden, um die DTD-Verbindungen 130 der Anordnung 302 zu bilden, wie beispielsweise Metall-zu-Metall-Anbringungstechniken, Löttechniken oder Anisotropes-leitfähiges-Material-Techniken.
  • 17C stellt eine Anordnung 304 dar, umfassend ein Package-Substrat 203. Das Package-Substrat 203 kann strukturell ähnlich zu dem Package-Substrat 102 von 5 sein, umfasst jedoch möglicherweise nicht die Aussparung 108 des Package-Substrats 102. Bei einigen Ausführungsbeispielen kann das Package-Substrat 203 unter Verwendung von Standard-PCB-Herstellungsprozessen hergestellt werden und somit kann das Package-Substrat 203 die Form einer PCB annehmen, wie vorangehend erörtert wurde. Bei einigen Ausführungsbeispielen kann das Package-Substrat 203 ein Satz von Redistributionsschichten sein, gebildet auf einem Panel-Träger (nicht gezeigt) durch Laminieren oder Spinning auf einem dielektrischen Material und Erzeugen von leitfähigen Vias und Leitungen durch Laserbohren und Plattieren. Irgendein im Stand der Technik bekanntes Verfahren zur Herstellung des Package-Substrats 203 kann verwendet werden und der Kürze halber werden solche Verfahren hierin nicht detaillierter erörtert.
  • 17D stellt eine Anordnung 306 nachfolgend auf ein Bilden einer Aussparung 108 in dem Package-Substrat 203 (17C) zum Bilden des Package-Substrats 102 dar. Die Aussparung 108 kann eine untere Oberfläche aufweisen, an der leitfähige Kontakte 146 freigelegt sind. Irgendeine geeignete Technik kann verwendet werden, um die Aussparung 108 zu bilden. Beispielsweise kann bei einigen Ausführungsbeispielen die Aussparung 108 zu einem planaren Metallstopp in dem Package-Substrat 203 (nicht gezeigt) abwärts-lasergebohrt sein; Sobald der Metallstopp erreicht ist, kann der Metallstopp entfernt werden, um die leitfähigen Kontakte 146 am Boden der Aussparung 108 freizulegen. Bei einigen Ausführungsbeispielen kann die Aussparung 108 durch einen mechanischen Bohrer gebildet werden.
  • 17E stellt eine Anordnung 308 nachfolgend auf ein „Umdrehen“ der Anordnung 302 (17B) und Ausrichten der Dies 114-1 und 114-2 mit dem Package-Substrat 102 ( 17D) dar, so dass die leitfähigen Kontakte 122 auf den Dies 114-1 und 114-2 mit ihren jeweiligen leitfähigen Kontakten 146 auf der oberen Oberfläche des Package-Substrats 102 ausgerichtet sind.
  • 17F stellt eine Anordnung 310 nachfolgend auf ein Bilden von DTPS-Verbindungen 150 zwischen den Dies 114-1/114-2 und dem Package-Substrat 102 der Anordnung 308 (17E) und anschließendes Entfernen des Trägers dar. Die DTPS-Verbindungen 150 können irgendeine der hierin offenbarten Formen annehmen (z.B. Lötverbindungen oder Anisotropes-Leitfähiges-Material-Verbindungen) und irgendwelche geeigneten Techniken können verwendet werden, um die DTPS-Verbindungen 150 zu bilden (z.B. einen Masse-Wideraufschmelzprozess oder einen Thermokompressions-Bondprozess). Die Anordnung 310 kann die Form der mikroelektronischen Anordnung 100 von 5. Weitere Operationen können, falls geeignet, durchgeführt werden (z.B. Bereitstellen eines Formmaterials 127, Bereitstellen eines TIM 129, Bereitstellen eines Wärmeverteilers 131, Anbringen zusätzlicher Dies 114 an das Package-Substrat 102 etc.).
  • 18A-18B sind Seiten-Querschnittsansichten verschiedener Stufen in einem anderen Beispielprozess zur Herstellung der mikroelektronischen Anordnung von 5 gemäß verschiedenen Ausführungsbeispielen. Bei einigen Ausführungsbeispielen können mikroelektronische Anordnungen 100, die gemäß dem Prozess der 18A-18B (z.B. irgendeine der mikroelektronischen Anordnungen 100 der 1-11), DTPS-Verbindungen 150-1 aufweisen, die Lötverbindungen sind, und DTD-Verbindungen 130-1 und 130-2, die ebenfalls Lötverbindungen sind. Bei dem Ausführungsbeispiel der 18A-18B kann der Die 114-1 mit dem Package-Substrat 102 gekoppelt werden und dann können die übrigen Dies 114 angebracht werden. Dieser Ansatz kann der Toleranz und Wölbung des Package-Substrats 102 Rechnung tragen und kann besonders für relativ große Dies 114 wünschenswert sein. Der Prozess der 17A-17F kann vorteilhaft kompatibler mitNichtlöt-DTD-Verbindungen 130 sein, während der Prozess der 18A-18B vorteilhaft eine einfachere Handhabung der Dies 114 umfassen kann.
  • 18A stellt eine Anordnung 312 nachfolgend auf ein Koppeln des Dies 114-1 mit dem Package-Substrat 102 dar. Insbesondere kann der Die 114-1 in der Aussparung 108 positioniert sein und die leitfähigen Kontakte 122 an der unteren Oberfläche des Dies 114-1 können mit leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 durch DTPS-Verbindungen 150-1 gekoppelt sein. Die DTPS-Verbindungen 150-1 können die Form von irgendeinem der hierin offenbarten Ausführungsbeispiele annehmen, wie beispielsweise Lötverbindungen oder Anisotropes-Leitfähiges-Material-Verbindungen. Das Package-Substrat 102 kann gemäß irgendeiner der Techniken gebildet werden, die oben Bezug nehmend auf die 17C-17D beschrieben.
  • 18B stellt eine Anordnung 314 nachfolgend auf ein Koppeln der Dies 114-2 und 114-3 mit der Anordnung 312 (18A) dar. Insbesondere können die leitfähigen Kontakte 124 des Dies 114-1 mit den leitfähigen Kontakten 124 der Dies 114-2 (über DTD-Verbindungen 130-1) gekoppelt werden und mit den leitfähigen Kontakten 124 des Dies 114-3 (über DTD-Verbindungen 130-2). Ferner können die leitfähigen Kontakte 122 der Dies 114-2 mit leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 über DTPS-Verbindungen 150-2 gekoppelt werden. Irgendeine geeignete Technik kann verwendet werden, um die DTD-Verbindungen 130-1 und 130-2 und die DTPS-Verbindungen 150-2 der Anordnung 314 zu bilden, wie beispielsweise Löttechniken oder Anisotropes-leitfähiges-Material-Techniken. Beispielsweise können die DTPS-Verbindungen 150-2 und die DTD-Verbindungen 130-1/130-2 Lötverbindungen sein. Die Anordnung 314 kann die Form der mikroelektronischen Anordnung 100 von 5 annehmen. Weitere Operationen können, falls geeignet, durchgeführt werden (z.B. Bereitstellen eines Formmaterials 127, Bereitstellen eines TIM 129, Bereitstellen eines Wärmeverteilers 131, Anbringen zusätzlicher Dies 114 an das Package-Substrat 102 etc.).
  • 19A-19H sind Seiten-Querschnittsansichten verschiedener Stufen in einem anderen Beispielprozess zur Herstellung der mikroelektronischen Anordnung von 5 gemäß verschiedenen Ausführungsbeispielen. Bei einigen Ausführungsbeispielen können mikroelektronische Anordnungen 100, die hergestellt werden gemäß dem Prozess der 19A-19H (z.B. irgendeine der mikroelektronischen Anordnungen 100 der 1-11), DTPS-Verbindungen 150-1 aufweisen, die Nichtlötverbindungen sind (z.B. Anisotropes-Leitfähiges-Material-Verbindungen) und DTD-Verbindungen 130-1 und 130-2, die Lötverbindungen sind.
  • 19A stellt eine Anordnung 315 dar, umfassend einen Package-Substrat-Abschnitt 113 auf einem Träger 202. Der Package-Substrat-Abschnitt 113 kann der „obere“ Abschnitt des Package-Substrats 102 sein, wie nachfolgend weiter erörtert, und kann leitfähige Kontakte 146 an der Oberfläche des Package-Substrat-Abschnitts 113, die von dem Träger 202 abgewandt sind, umfassen. Der Träger 202 kann irgendeine der hierin erörterten Formen annehmen. Der Package-Substrat-Abschnitt 113 kann auf dem Träger 202 unter Verwendung irgendeiner geeigneten Technik, wie beispielsweise einer Redistributionsschichttechnik, gebildet werden.
  • 19B stellt eine Anordnung 316 nachfolgend auf ein Bilden eines Hohlraums 111 in dem Package-Substrat-Abschnitt 113 der Anordnung 315 (19A gezeigt ist) dar. Der Hohlraum 111 kann beispielsweise unter Verwendung irgendeiner der Techniken, die vorangehend Bezug nehmend auf die Aussparung 108 von 17D erörtert wurden, gebildet werden. Wie im Folgenden ausführlicher erörtert wird, kann der Hohlraum 111 der Aussparung 108 entsprechen.
  • 19C stellt eine Anordnung 318 nachfolgend auf ein Positionieren des Dies 114-1 in dem Hohlraum 111 der Anordnung 316 (19B) dar. Der Die 114-1 kann in dem Hohlraum 111 positioniert werden, so dass die leitfähigen Kontakte 122 dem Träger 202 zugewandt sind und die leitfähigen Kontakte 124 von dem Träger 202 abgewandt sind. Bei einigen Ausführungsbeispielen kann eine Pick-and-Place-Maschine verwendet werden, um den Die 114-1 in dem Hohlraum 111 auf dem Träger 202 zu positionieren.
  • 19D stellt eine Anordnung 320 nach einem Koppeln der Dies 114-2 und 114-3 mit der Anordnung 318 (19C) und dem Bereitstellen eines Formmaterials 127 um die Dies 114 dar. Insbesondere können die leitfähigen Kontakte 124 des Dies 114-1 mit den leitfähigen Kontakten 124 der Dies 114-2 (über DTD-Verbindungen 130-1) gekoppelt werden und mit den leitfähigen Kontakten 124 des Dies 114-3 (über DTD-Verbindungen 130-2). Ferner können die leitfähigen Kontakte 122 der Dies 114-2 mit leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrats 102 über DTPS-Verbindungen 150-2 gekoppelt werden. Irgendeine geeignete Technik kann verwendet werden, um die DTD-Verbindungen 130-1 und 130-2 und die DTPS-Verbindungen 150-2 der Anordnung 314 zu bilden, wie beispielsweise Löttechniken oder Anisotropes-leitfähiges-Material-Techniken. Beispielsweise können die DTPS-Verbindungen 150-2 und die DTD-Verbindungen 130-1/130-2 Lötverbindungen sein. Das Formmaterial 127 kann irgendeine der hierin offenbarten Formen annehmen und kann eine mechanische Unterstützung für weitere Herstellungsoperationen bereitstellen.
  • 19E stellt eine Anordnung 321 nachfolgend auf ein Anbringen eines anderen Trägers 204 an der oberen Oberfläche der Anordnung 320 (19D) dar. Der Träger 204 kann die Form von irgendeinem der hierin offenbarten Ausführungsbeispiele des Trägers 202 annehmen.
  • 19F stellt eine Anordnung 322 nachfolgend auf ein Entfernen des Trägers 202 von der Anordnung 321 (19E) und Umdrehen des Ergebnisses, so dass der Package-Substrat-Abschnitt 113 und die leitfähigen Kontakte 122 des Dies 114-1 freigelegt sind, dar.
  • 19G stellt eine Anordnung 324 nachfolgend auf ein Bilden eines zusätzlichen Package-Substrat-Abschnitts 115 auf dem Package-Substrat-Abschnitt 113 der Anordnung 322 ( 19F) zum Bilden des Package-Substrats 102 dar. Irgendeine geeignete Technik kann zum Bilden des Package-Substrat-Abschnitts 113 verwendet werden, umfassend irgendeine der vorangehend Bezug nehmend auf 19A offenbarten Techniken, eine Höckerlose-Aufbauschicht-(bumpless build-up layer) Technik, eine trägerbasierte Kernloses-Package-Substrat-Herstellungstechnik auf Panel-Ebene oder eine eingebettete Panel-Ebenen-Verbindungstechnik. Bei einigen Ausführungsbeispielen kann das Bilden des Package-Substrat-Abschnitts 115 ein Plattieren der leitfähigen Kontakte 122 des Dies 114-1 mit einem Metall oder anderen leitfähigen Material als Teil eines Bildens der benachbarten leitfähigen Kontakte 146 des Package-Substrats 102 umfassen; folglich können die DTPS-Verbindungen 150-1 zwischen dem Die 114-1 und dem Package-Substrat 102 plattierte Verbindungen sein.
  • 19H stellt eine Anordnung 325 nachfolgend auf ein Entfernen des Trägers 204 von der Anordnung 324 (19G) und ein Umdrehen des Ergebnisses dar. Die Anordnung 325 kann die Form der mikroelektronischen Anordnung 100 von 5. Weitere Operationen können, falls geeignet, durchgeführt werden (z.B. Bereitstellen eines TIM 129, Bereitstellen eines Wärmeverteilers 131, Anbringen von zusätzlichen Dies 114 an dem Package-Substrat 102 etc.).
  • Bei den mikroelektronischen Anordnungen 100, die oben unter Bezugnahme auf 1-11 erörtert wurden, ist der Die 114-1 direkt mit zumindest einem Die 114-2 ohne irgendeinen intervenierenden Abschnitt des Package-Substrats 102 gekoppelt. Bei anderen Ausführungsbeispielen der mikroelektronischen Anordnungen 100, die hierin offenbart sind, kann ein Abschnitt des Package-Substrats 102 zwischen einem eingebetteten Die 114-1 und einem Die 114-2 angeordnet sein. 20-22 sind Seiten-Querschnittsansichten von mikroelektronischen Beispiel-Anordnungen 100, die ein solches Merkmal umfassen, gemäß verschiedenen Ausführungsbeispielen. Insbesondere stellen 20-22 Anordnungen von Dies 114-1, 114-2, 114-3 und 114-4 dar, die ähnlich zu der Anordnung sind, die in 1 dargestellt ist, die jedoch ferner einen Package-Substrat-Abschnitt 148 zwischen der oberen Oberfläche des Dies 114-1 und der oberen Oberfläche des Package-Substrats 102 umfassen. Die Dies 114-2, 114-3 und 114-4 können alle mit diesen Package-Substrat-Abschnitt 148 gekoppelt sein. Beispielsweise kann der Die 114-1 leitfähige Kontakte 122 an seiner unteren Oberfläche umfassen, die mit leitfähigen Kontakten 146 des Package-Substrats 102 über DTPS-Verbindungen 150-1 gekoppelt sind, und der Die 114-1 kann leitfähige Kontakte 122 an seiner oberen Oberfläche umfassen, die mit leitfähigen Kontakten 146 des Package-Substrats 102 (in dem Package-Substrat-Abschnitt 148) über DTPS-Verbindungen 150-4 gekoppelt sind.
  • Bei einigen Ausführungsbeispielen kann der Package-Substrat-Abschnitt 148 einen oder mehrere Bereiche 149 mit einer höheren Leitfähiger-Pfad-Dichte umfassen (z.B. die Bereiche, in denen die Grundfläche des Dies 114-2 die Grundfläche des Dies 114-1 überlappt, und der Package-Substrat-Abschnitt 148 leitfähige Pfade zwischen dem Die 114-2 und dem Die 114-1 umfasst, oder die Bereiche, in denen die Grundfläche des Dies 114-3 die Grundfläche des Dies 114-1 überlappt, und der Package-Substrat-Abschnitt 148 leitfähige Pfade zwischen dem Die 114-3 und dem Die 114-1 umfasst). Somit kann der Die 114-2 ein Gemischter-Abstand-Die sein, umfassend leitfähige Kontakte mit größerem Abstand 122A und leitfähige Kontakte mit kleinerem Abstand 122B; die leitfähigen Kontakte mit größerem Abstand 122A können mit leitfähigen Kontakten 146 auf der oberen Oberfläche des Package-Substrats 102 (die selbst mit leitfähigen Pfaden durch den Bulk des Package-Substrats 102 gekoppelt sind) gekoppelt sein (durch einige der DTPS-Verbindungen 150-2) und die leitfähigen Kontakte mit kleinerem Abstand 122B können mit leitfähigen Kontakten 146 auf der oberen Oberfläche des Package-Substrats 102 (die selbst mit leitfähigen Pfaden durch den Package-Substrat-Abschnitt 148 und mit dem Die 114-1 gekoppelt sind) gekoppelt sein (durch einige der DTPS-Verbindungen 150-2). Ähnlich kann der Abstand der leitfähigen Kontakte 122 an der unteren Oberfläche des Dies 114-3 (möglicherweise über die DTPS-Verbindungen 150-5 mit dichten leitfähigen Pfaden durch den Package-Substrat-Abschnitt 148 mit dem Die 114-1 gekoppelt) kleiner als der Abstand der leitfähigen Kontakte 122 an der unteren Oberfläche des Dies 114-4 (möglicherweise über die DTPS-Verbindungen 150-3 mit weniger dichten leitfähigen Pfaden durch das Package-Substrat 102 gekoppelt) sein. Das Package-Substrat 102 kann auch einen Abschnitt 151 benachbart zu dem Die 114-1 und einen Abschnitt 153 unter dem Die 114-1 umfassen.
  • 20 stellt ein Ausführungsbeispiel dar, bei dem die leitfähigen Pfade in dem Package-Substrat 102 durch leitfähige Leitungen und Vias, wie im Stand der Technik bekannt, bereitgestellt sind. Bei anderen Ausführungsbeispielen kann das Package-Substrat 102 leitfähige Säulen (z.B. Kupfersäulen) und andere Strukturen umfassen. Zum Beispiel stellt 21 eine mikroelektronische Anordnung 100 ähnlich zu der von 20 dar, in der jedoch der Package-Substrat-Abschnitt 151 eine Mehrzahl von leitfähigen Säulen 134 umfasst, die um den Die 114-1 angeordnet sind. Die leitfähigen Säulen 134 können im Wesentlichen von einem Formmaterial 132 umgeben sein, das die Form von irgendeinem der hierin offenbarten Formmaterialien 127 annehmen kann. Die leitfähigen Säulen 134 können ein Teil von leitfähigen Pfaden zwischen dem Package-Substrat-Abschnitt 148 und dem Package-Substrat-Abschnitt 153 sein. Nicht leitfähige Säulen (z.B. Säulen, die aus einem Permanent-Resist oder einem Dielektrikum gebildet sind) können anstelle von oder zusätzlich zu leitfähigen Säulen 134 in irgendwelchen geeigneten der hierin offenbarten Ausführungsbeispiele verwendet werden.
  • Die leitfähigen Säulen 134 können aus irgendeinem geeigneten leitfähigen Material, wie beispielsweise einem Metall, gebildet sein. Bei einigen Ausführungsbeispielen können die leitfähigen Säulen 134 Kupfer umfassen. Die leitfähigen Säulen 134 können irgendwelche geeigneten Abmessungen aufweisen. Beispielsweise kann bei einigen Ausführungsbeispielen eine einzelne leitfähige Säule 134 ein Aspektverhältnis (Höhe:Durchmesser) zwischen 1:1 und 4:1 (z.B. zwischen 1:1 und 3:1) aufweisen. Bei einigen Ausführungsbeispielen kann eine einzelne leitfähige Säule 134 einen Durchmesser zwischen 10 Mikrometern und 300 Mikrometern aufweisen. Bei einigen Ausführungsbeispielen kann eine einzelne leitfähige Säule 134 einen Durchmesser zwischen 50 Mikrometern und 400 Mikrometern aufweisen.
  • Bei einigen Ausführungsbeispielen, bei denen ein Package-Substrat 102 eine Mehrzahl von leitfähigen Säulen 134 umfasst, kann der Package-Substrat-Abschnitt 151 auch einen Platzierungsring umfassen. Zum Beispiel stellt 22 ein Ausführungsbeispiel der mikroelektronischen Anordnung 100 ähnlich zu der von 21 dar, jedoch ferner umfassend einen Platzierungsring 136. Der Platzierungsring 136 kann aus irgendeinem geeigneten Material (z.B. einem plattierten Kupfermerkmal mit einer Beschichtung aus einem organischen Material, Edelstahl oder einem nicht leitfähigen Material, wie beispielsweise Glas, Saphir, Polyimid oder Epoxid mit Silika ) gebildet sein und kann geformt sein, um dicht um den Die 114-1 zu passen. Bei einigen Ausführungsbeispielen kann der Platzierungsring 136 schräge oder gerade Wände aufweisen, um beim Führen des Dies 114-1 in die Position zu helfen. Somit kann die Form des Platzierungsrings 136 die Form der Grundfläche des Dies 114-1 ergänzen und der Platzierungsring 136 kann helfen, den Die 114-1 während der Herstellung, wie im Folgenden näher erörtert, auszurichten.
  • Mikroelektronische Anordnungen 100, umfassend eingebettete Dies 114, können irgendeine geeignete Anordnung von Dies 114 umfassen. Beispielsweise kann irgendeine der in den 12-16 dargestellten Anordnungen mit dem Die 114A implementiert sein, der in ein Package-Substrat eingebettet ist, wobei die Dies 114A und 114B in ein Package-Substrat 102 eingebettet sind oder mit den Dies 114A, 114B und 114C, die in das Package-Substrat 102 eingebettet sind. Beispielsweise kann irgendeine der in den 1-11 dargestellten Anordnungen mit dem Die 114-1 (und optional mehreren der Dies 114) implementiert sein, der in ein Package-Substrat 102 eingebettet ist, beschrieben gemäß irgendeinem der Ausführungsbeispiele von 20-22.
  • Irgendwelche geeigneten Techniken können verwendet werden, um mikroelektronische Anordnungen 100 mit einem eingebetteten Die 114-1 (z.B. mit einem Package-Substrat-Abschnitt 148 zwischen dem Die 114-1 und dem Die 114-2) herzustellen. Zum Beispiel stellen 23A-23B Seiten-Querschnittsansichten verschiedener Stufen in einem Beispielprozess zur Herstellung der mikroelektronischen Anordnung 100 von 20 gemäß verschiedenen Ausführungsbeispielen dar. Bei einigen Ausführungsbeispielen können mikroelektronische Anordnungen 100, die gemäß dem Prozess der 23A-23B hergestellt werden, DTPS-Verbindungen 150-1, die Lötverbindungen sind, und DTPS-Verbindungen 150-4, die Nichtlötverbindungen sind (z.B. plattierte Verbindungen), aufweisen.
  • 23A stellt eine Anordnung 326 nachfolgend auf ein Bilden des Package-Substrat-Abschnitts 148 auf der Anordnung 312 (18A) dar. Der Package-Substrat-Abschnitt 148 kann unter Verwendung von irgendwelchen geeigneten Techniken gebildet werden, wie beispielsweise irgendeiner der Techniken, die vorangehend Bezug nehmend auf das Bilden des Package-Substrat-Abschnitts 115 von 19G beschrieben. Bei einigen Ausführungsbeispielen kann das Bilden des Package-Substrat-Abschnitts 148 ein Plattieren der leitfähigen Kontakte 122 des Dies 114-1 mit einem Metall oder anderen leitfähigen Material als Teil eines Bildens der benachbarten leitfähigen Kontakte 146 des Package-Substrats 102 umfassen; folglich können die DTPS-Verbindungen 150-4 zwischen dem Die 114-1 und dem Package-Substrat-Abschnitt 148 plattierte Verbindungen sein.
  • 23B stellt eine Anordnung 328 nach einem Anbringen der Dies 114-2, 114-3 und 114-4 an der Anordnung 326 (23A) dar. Irgendwelche geeigneten Techniken können verwendet werden, um die DTPS-Verbindungen 150 zwischen den Dies 114-2, 114-3 und 114-4 und dem Package-Substrat 102 zu bilden, wie beispielsweise Löttechniken oder Anisotropes-leitfähiges-Material-Techniken.
  • 24A-24E stellen Seiten-Querschnittsansichten verschiedener Stufen in einem Beispielprozess zur Herstellung der mikroelektronischen Anordnung 100 von 21 gemäß verschiedenen Ausführungsbeispielen dar. Bei einigen Ausführungsbeispielen können mikroelektronische Anordnungen 100, die gemäß dem Prozess der 24A-24E hergestellt werden, DTPS-Verbindungen 150-1, die Lötverbindungen sind, und DTPS-Verbindungen 150-4, die Nichtlötverbindungen sind (z.B. plattierte Verbindungen), aufweisen.
  • 24A stellt eine Anordnung 330, umfassend den Package-Substrat-Abschnitt 153, dar. Der Package-Substrat-Abschnitt 153 kann unter Verwendung irgendeiner geeigneten Technik, wie beispielsweise einer PCB-Technik oder einer Redistributionsschichttechnik, hergestellt werden.
  • 24B stellt eine Anordnung 332 nachfolgend auf ein Bilden von leitfähigen Säulen 134 auf der oberen Oberfläche des Package-Substrat-Abschnitts 153 von der Anordnung 330 ( 24A) dar. Die leitfähigen Säulen 134 können um eine Leerungsregion 155 angeordnet sein, in der keine leitfähigen Säulen 134 vorhanden sind. Die leitfähigen Säulen 134 können die Form von irgendeinem der hierin offenbarten Ausführungsbeispiele annehmen und können unter Verwendung von irgendeiner geeigneten Technik (z.B. Plattieren) gebildet werden. Zum Beispiel können die leitfähigen Säulen 134 Kupfer umfassen.
  • 24C stellt eine Anordnung 334 nachfolgend auf ein Platzieren des Dies 114-1 in der Leerungsregion 155 der Anordnung 332 (24B) und Koppeln des Dies 114-1 mit dem Package-Substrat-Abschnitt 153 dar. Insbesondere können die leitfähigen Kontakte 122 an der unteren Oberfläche des Dies 114-1 mit den leitfähigen Kontakten 146 an der oberen Oberfläche des Package-Substrat-Abschnitts 153 über DTPS-Verbindungen 150-1 gekoppelt sein. Die DTPS-Verbindungen 150-1 können irgendeine der hierin offenbarten Formen annehmen, wie beispielsweise Lötverbindungen oder Anisotropes-Leitfähiges-Material-Verbindungen.
  • 24D stellt eine Anordnung 336 nachfolgend auf ein Bereitstellen eines Formmaterials 132 um den Die 114-1 und die leitfähigen Säulen 134 der Anordnung 334 (24C) zum Ergänzen des Package-Substrat-Abschnitts 151 dar. Bei einigen Ausführungsbeispielen kann das Formmaterial 132 anfangs auf den und über die oberen der leitfähigen Säulen 134 abgeschieden werden und der Die 114-1 dann zurückpoliert werden, um die leitfähigen Kontakte 122 an der oberen Oberfläche des Dies 114-1 und den oberen Oberflächen der leitfähigen Säulen 134 freizulegen.
  • 24E stellt eine Anordnung 338 nachfolgend auf ein Bilden des Package-Substrat-Abschnitts 148 auf der Anordnung 336 (24D) dar. Der Package-Substrat-Abschnitt 148 kann unter Verwendung von irgendwelchen geeigneten Techniken gebildet werden, wie beispielsweise irgendeiner der Techniken, die vorangehend Bezug nehmend auf das Bilden des Package-Substrat-Abschnitts 115 von 19G beschrieben. Bei einigen Ausführungsbeispielen kann das Bilden des Package-Substrat-Abschnitts 148 ein Plattieren der leitfähigen Kontakte 122 des Dies 114-1 mit einem Metall oder anderen leitfähigen Material als Teil eines Bildens der benachbarten leitfähigen Kontakte 146 des Package-Substrats 102 umfassen; folglich können die DTPS-Verbindungen 150-4 zwischen dem Die 114-1 und dem Package-Substrat-Abschnitt 148 plattierte Verbindungen sein. Die Dies 114-2, 114-3 und 114-4 können dann an der oberen Oberfläche des Package-Substrat-Abschnitts 148 gemäß irgendwelchen der vorangehend Bezug nehmend auf 23B erörterten Techniken angebracht werden, um die mikroelektronische Anordnung 100 von 21 zu bilden.
  • 25A-25F stellen Seiten-Querschnittsansichten verschiedener Stufen in einem Beispielprozess zur Herstellung der mikroelektronischen Anordnung 100 von 22 gemäß verschiedenen Ausführungsbeispielen dar. Bei einigen Ausführungsbeispielen können mikroelektronische Anordnungen 100, die gemäß dem Prozess der 25A-25F hergestellt werden, DTPS-Verbindungen 150-1, die Nichtlötverbindungen (z.B. plattierte Verbindungen) sind, und DTPS-Verbindungen 150-4, die Nichtlötverbindungen sind (z.B. plattierte Verbindungen), aufweisen.
  • 25A stellt eine Anordnung 340 nachfolgend auf ein Bilden einer Mehrzahl von leitfähigen Säulen 134 und eines Platzierungsrings 136 auf einem Träger 202 dar. Die leitfähigen Säulen 134 können irgendeine der hierin offenbarten Formen annehmen und können unter Verwendung irgendeiner geeigneten Technik (z.B. der vorangehend Bezug nehmend auf 24B erörterten Technik) gebildet werden. Der Platzierungsring 136 kann irgendeine der hierin erörterten Formen annehmen und kann unter Verwendung irgendeiner geeigneten Technik (z.B. irgendeiner der hierin offenbarten Techniken) gebildet werden. Der Platzierungsring 136 kann eine Leerungsregion 155 umgeben, in der nicht leitfähige Säulen 134 vorhanden sind.
  • 25B stellt eine Anordnung 342 nachfolgend auf eine Positionierung des Dies 114-1 in der Leerungsregion 155 innerhalb des Platzierungsrings 136 der Anordnung 340 (25A) dar. Wie vorangehend erwähnt wurde, kann der Platzierungsring 136 die Grundfläche des Dies 114-1 ergänzen, was ein ordnungsgemäßes Positionieren des Dies 114-1 ermöglicht.
  • 25C stellt eine Anordnung 344 nachfolgend auf ein Bereitstellen eines Formmaterials 132 um die leitfähigen Säulen 134 und den Platzierungsring 136 der Anordnung 342 (25B) zum Vervollständigen des Package-Substrat-Abschnitts 151 dar. Bei einigen Ausführungsbeispielen kann das Formmaterial 132 anfangs auf den und über die oberen der leitfähigen Säulen 134 abgeschieden werden und der Die 114-1 dann zurückpoliert werden, um die leitfähigen Kontakte 122 an der Oberfläche des Dies 114-1 und den Oberflächen der leitfähigen Säulen 134 freizulegen.
  • 25D stellt eine Anordnung 346 nachfolgend auf ein Bilden des Package-Substrat-Abschnitts 153 auf der Anordnung 344 (25C) dar. Der Package-Substrat-Abschnitt 153 kann unter Verwendung von irgendwelchen geeigneten Techniken gebildet werden, wie beispielsweise irgendeiner der Techniken, die vorangehend Bezug nehmend auf das Bilden des Package-Substrat-Abschnitts 115 von 19G beschrieben. Bei einigen Ausführungsbeispielen kann das Bilden des Package-Substrat-Abschnitts 153 ein Plattieren der leitfähigen Kontakte 122 des Dies 114-1 mit einem Metall oder anderen leitfähigen Material als Teil eines Bildens der benachbarten leitfähigen Kontakte 146 des Package-Substrats 102 umfassen; folglich können die DTPS-Verbindungen 150-1 zwischen dem Die 114-1 und dem Package-Substrat-Abschnitt 148 plattierte Verbindungen sein.
  • 25E stellt eine Anordnung 347 nachfolgend auf ein Anbringen eines anderen Trägers 204 an der oberen Oberfläche der Anordnung 346 (25D) dar. Der Träger 204 kann die Form von irgendeinem der hierin offenbarten Ausführungsbeispiele des Trägers 202 annehmen.
  • 25F stellt eine Anordnung 348 nachfolgend auf ein Entfernen des Trägers 202 von der Anordnung 347 (25E) und Umdrehen des Ergebnisses, so dass der Package-Substrat-Abschnitt 151 und die anderen leitfähigen Kontakte 122 des Dies 114-1 freigelegt sind, dar. Der Package-Substrat-Abschnitt 148 kann dann auf der Anordnung 348 gemäß irgendwelchen der vorangehend Bezug nehmend auf 24E offenbarten Techniken gebildet werden und die Dies 114-2, 114-3 und 114-4 können an der oberen Oberfläche des Package-Substrat-Abschnitts 148 (z.B. gemäß irgendwelchen der vorangehend Bezug nehmend auf 23B erörterten Techniken) angebracht werden, um die mikroelektronische Anordnung 100 von 21 zu bilden.
  • Bei irgendwelchen der hierin offenbarten Ausführungsbeispiele kann ein Abschnitt des Package-Substrats 102 durch Anordnen von zwei getrennt hergestellten Teilabschnitten gebildet werden. Zum Beispiel stellen 26A-26D Seiten-Querschnittsansichten verschiedener Stufen in einem anderen Beispielprozess zur Herstellung der mikroelektronischen Anordnung von 21 gemäß verschiedenen Ausführungsbeispielen dar. Der Prozess der 26A-26D umfasst die Anordnung des Package-Substrat-Abschnitts 153 aus zwei Unterabschnitten, aber irgendein Package-Substrat 102 (oder ein Abschnitt davon) kann aus mehreren Unterabschnitten gebildet werden.
  • 26A stellt eine Anordnung 350 nachfolgend auf ein Bilden eines Package-Substrat-Teilabschnitts 153A und Bilden von leitfähigen Säulen 134 darauf dar. Die leitfähigen Säulen 134 können die Form von irgendeinem der hierin offenbarten Ausführungsbeispiele annehmen und der Package-Substrat-Teilabschnitt 153A kann die obere Hälfte des Package-Substrat-Abschnitts 153, wie im Folgenden näher erörtert, darstellen.
  • 26B stellt eine Anordnung 352 nachfolgend auf ein Anbringen eines Dies 114-1 an der Anordnung 350 (26A) dar, ein Formmaterial 132 um die leitfähigen Säulen 134 und den Die 114-1 zum Ergänzen des Package-Substrat-Abschnitts 151 und Bilden eines Package-Substrat-Abschnitts 148 auf dem Package-Substrat-Abschnitt 151 bereitstellend. Diese Operationen können irgendeine der vorangehend erörterten Formen annehmen.
  • 26C stellt eine Anordnung 354 nachfolgend auf ein Ausrichten der Anordnung 352 ( 26B) mit einem Package-Substrat-Teilabschnitt 153B dar. Insbesondere kann der Package-Substrat-Teilabschnitt 153A in die Nähe des Package-Substrat-Teilabschnitts 153B gebracht werden.
  • 26D stellt eine Anordnung 356 nachfolgend auf ein Koppeln des Package-Substrat-Teilabschnitts 153A und des Package-Substrat-Teilabschnitts 153B der Anordnung 354 (26C) miteinander zum Bilden des Package-Substrat-Abschnitts 153 dar. Die Dies 114-2, 114-3 und 114-4 können an der oberen Oberfläche des Package-Substrat-Abschnitts 148 (z.B. gemäß irgendwelchen der vorangehend Bezug nehmend auf 23B erörterten Techniken, wie beispielsweise Löt- oder Anisotropes-leitfähiges-Material-Techniken) gekoppelt werden, um die mikroelektronische Anordnung 100 von 21 zu bilden.
  • Die hierin offenbarten mikroelektronischen Anordnungen 100 können leitfähige Säulen 134 in dem Package-Substrat 102 umfassen, selbst wenn der Die 114-1 nicht in dem Package-Substrat 102 eingebettet ist (z.B. selbst wenn der Package-Substrat-Abschnitt 148 vorhanden ist). Zum Beispiel stellt 27 eine mikroelektronische Beispiel-Anordnung 100 dar, in der das Package-Substrat 102 leitfähige Säulen 134 ohne einen Package-Substrat-Abschnitt 148 umfasst. In der mikroelektronischen Anordnung 100 von 27 sind die leitfähigen Kontakte 122 an der unteren Oberfläche des Dies 114-2 mit den leitfähigen Säulen 134 über DTPS-Verbindungen 150-2 gekoppelt und die leitfähigen Kontakte 124 an der unteren Oberfläche des Dies 114-2 sind mit den leitfähigen Kontakten 122 an der oberen Oberfläche des Dies 114-1 über DTD-Verbindungen 130-2 gekoppelt. Irgendwelche der hierin offenbarten anderen mikroelektronischen Anordnungen 100 können leitfähige Säulen 134 umfassen, falls geeignet.
  • Die mikroelektronischen Anordnungen 100, die hierin offenbart sind, können für irgendeine geeignete Anwendung verwendet werden. Beispielsweise kann bei einigen Ausführungsbeispielen eine mikroelektronische Anordnung 100 verwendet werden, um eine Ultrahohe-Dichte- und Hohe-Bandbreite-Verbindung für Feld-programmierbares-Gate-Array- (FPGA; field programmable gate array) Sendeempfänger und III-V Verstärker bereitzustellen. Beispielsweise kann der Die 114-1 eine FPGA-Sendeempfängerschaltungsanordnung oder III-V Verstärker umfassen und der Die 114-2 kann FPGA-Logik umfassen. Kommunikationen zwischen dem Die 114-1 und dem Die 114-2 können weniger Verzögerung erfahren, wenn solche Kommunikationen durch eine Zwischenvorrichtung (z.B. eine separate Siliziumbrücke) geroutet würden. Bei einigen Ausführungsbeispielen kann der Abstand der DTD-Verbindungen 130-1 zwischen dem Die 114-1 und dem Die 114-2 weniger als 100 Mikrometer (z.B. zwischen 25 Mikrometern und 55 Mikrometern) sein und der Abstand der DTPS-Verbindungen 150-2 zwischen dem Die 114-2 und dem Package-Substrat 102 kann größer als 80 Mikrometer (z.B. zwischen 100 und 150 Mikrometern) sein. Solche Anwendungen können insbesondere für Militärelektronik, drahtlose 5G-Kommunikationen, WiGig-Kommunikationen und/oder Millimeterwellenkommunikationen geeignet sein.
  • Allgemeiner können es die hierin offenbarten mikroelektronischen Anordnungen 100 erlauben, dass „Blöcke“ von unterschiedlichen Arten von funktionellen Schaltungen in unterschiedliche der Dies 114 verteilt werden, anstatt dass alle von den Schaltungen in einem einzelnen großen Die umfasst sind, wie bei einigen konventionellen Ansätzen. Bei einigen konventionellen Ansätzen würde ein einzelner großer Die alle dieser unterschiedlichen Schaltungen umfassen, um eine verlustarme Kommunikation hoher Bandbreite zwischen Schaltungen zu erreichen, und einige oder alle dieser Schaltungen können selektiv deaktiviert werden, um die Fähigkeiten des großen Dies anzupassen. Da jedoch die DTD-Verbindungen 130 der mikroelektronischen Anordnungen 100 eine verlustarme Kommunikation hoher Bandbreite zwischen unterschiedlichen der Dies 114 erlauben können, können unterschiedliche Schaltungen in unterschiedliche Dies 114 verteilt werden, was die Gesamtkosten der Herstellung reduziert, die Ausbeute verbessert und die Entwurfsflexibilität erhöht, indem ermöglicht wird, dass unterschiedliche Dies 114 (z.B. Dies 114, die unter Verwendung unterschiedlicher Herstellungstechniken gebildet werden) ohne weiteres getauscht werden, um eine unterschiedliche Funktionalität zu erreichen. Zusätzlich kann ein Die 114, der oben auf einem anderen Die 114 gestapelt ist, näher an dem Wärmeverteiler 131 sein, als wenn die Schaltungsanordnung der beiden Dies in einen einzelnen Die weiter von dem Wärmeverteiler 131 kombiniert werden würde, die thermische Performance verbessernd.
  • Bei einem anderen Beispiel kann ein Die 114-1, der eine aktive Schaltungsanordnung in einer mikroelektronischen Anordnung 100 umfasst, verwendet werden, um eine „aktive“ Brücke zwischen anderen Dies 114 (z.B. zwischen den Dies 114-2 und 114-3 oder zwischen mehreren unterschiedlichen Dies 114-2 bei verschiedenen Ausführungsbeispielen) bereitzustellen. Bei einigen solchen Ausführungsbeispielen kann eine Leistungslieferung an die „Böden“ des Dies 114-1 und der anderen Dies 114 durch das Package-Substrat 102 ohne einen Bedarf nach zusätzlichen Schichten des Package-Substrats 102 über dem Die 140-1, durch den Leistung zu routen ist, bereitgestellt werden.
  • Bei einem anderen Beispiel kann der Die 114-1 in einer mikroelektronischen Anordnung 100 eine Verarbeitungsvorrichtung (z.B. eine zentrale Verarbeitungseinheit, eine Grafikverarbeitungseinheit, ein FPGA, ein Modem, ein Anwendungsprozessor etc.) sein und der Die 114-2 kann einen Hohe-Bandbreite-Speicher, eine Sendeempfängerschaltungsanordnung und/oder eine Eingangs-/Ausgangs-Schaltungsanordnung (z.B. Doppelte-Datenrate-Übertragungsschaltungsanordnung, Peripheral Component Interconnect Express-Schnittstelle etc.) sein. Bei einigen Ausführungsbeispielen kann der Die 114-1 einen Satz von leitfähigen Kontakten 124 für eine Schnittstelle mit einem Hohe-Bandbreite-Speicher-Die 114-2, einen unterschiedlichen Satz von leitfähigen Kontakten 124 für eine Schnittstelle mit einem Eingangs-/Ausgangs-Schaltungsanordnungs-Die 114-2 etc. umfassen. Der bestimmte Hohe-Bandbreite-Speicher-Die 114-2, Eingangs-/Ausgangs-Schaltungsanordnungs-Die 114-2 etc. können für die vorhandene Anwendung ausgewählt werden.
  • Bei einem anderen Beispiel kann der Die 114-1 in einer mikroelektronischen Anordnung 100 ein Cache-Speicher (z.B. ein Dritte-Ebene-Cache-Speicher) sein und ein oder mehrere Dies 114-2 können Verarbeitungsvorrichtungen (z.B. eine zentrale Verarbeitungseinheit, eine Grafikverarbeitungseinheit, ein FPGA, ein Modem, ein Anwendungsprozessor etc.) sein, die den Cache-Speicher des Dies 114-1 gemeinsam verwenden.
  • Die mikroelektronischen Anordnungen 100, die hierin offenbart sind, können in irgendeiner geeigneten elektronischen Komponente umfasst sein. 28-31 stellen verschiedene Beispiele von Vorrichtungen dar, die in irgendeiner der hierin offenbarten mikroelektronischen Anordnungen 100 umfasst sein können oder eine solche umfassen können.
  • 28 ist eine Draufsicht eines Wafers 1500 und von Dies 1502, die in irgendeiner der hierin offenbarten mikroelektronischen Anordnungen 100 umfasst sein können (z.B. als irgendwelche geeigneten der Dies 114). Der Wafer 1500 kann aus einem Halbleitermaterial zusammengesetzt sein und kann einen oder mehrere Dies 1502, die IC-Strukturen aufweisen, die auf einer Oberfläche des Wafers 1500 gebildet sind, umfassen. Jeder der Dies 1502 kann eine sich wiederholende Einheit eines Halbleiterprodukts sein, das jegliche geeignete IC umfasst. Nachdem die Herstellung des Halbleiter-Produkts abgeschlossen ist, kann der Wafer 1500 einem Vereinzelungsprozess unterzogen werden, bei dem die Dies 1502 voneinander getrennt werden, um einzelne diskrete „Chips“ des Halbleiterprodukts bereitzustellen. Der Die 1502 kann irgendeiner der hierin offenbarten Dies 114 sein. Der Die 1502 kann einen oder mehrere Transistoren (z.B. einige der Transistoren 1640 aus 29, wie nachfolgend erörtert), eine unterstützende Schaltungsanordnung, um elektrische Signale zu den Transistoren zu routen, passive Komponenten (z.B. Signal-Leiterbahnen, Widerstände, Kondensatoren oder Induktivitäten) und/oder irgendwelche anderen IC-Komponenten umfassen. Bei einigen Ausführungsbeispielen kann der Wafer 1500 oder der Die 1502 eine Speichervorrichtung (z.B. eine Direktzugriffsspeicher-(RAM; Random Access Memory) Vorrichtung, wie eine statische RAM- (SRAM; static RAM) Vorrichtung, eine magnetische RAM- (MRAM; magnetic RAM) Vorrichtung, eine resistive RAM- (RRAM; resistive RAM) Vorrichtung, eine Leitfähige-Brücken-RAM- (CBRAM; conductive-bridging RAM) Vorrichtung usw.), ein logisches Bauelement (z.B. ein AND-, OR-, NAND- oder NOR-Gatter) oder irgendein anderes geeignetes Schaltungselement umfassen. Mehrere dieser Bauelemente können auf einem einzelnen Die 1502 kombiniert sein. Zum Beispiel kann ein Speicherarray, das durch mehrere Speicherbauelemente gebildet ist, auf einem selben Die 1502 wie eine Verarbeitungsvorrichtung (z. B. die Verarbeitungsvorrichtung 1802 von 31) oder eine andere Logik, die ausgebildet ist, um Information in den Speicherbauelementen zu speichern oder Anweisungen auszuführen, die in dem Speicherarray gespeichert sind, gebildet sein. Verschiedene der hierin offenbarten mikroelektronischen Anordnungen 100 können unter Verwendung einer Die-to-Wafer-Anordnungstechnik hergestellt werden, bei der einige Dies 114 an einen Wafer 1500 angebracht werden, andere der Dies 114 umfassend, und der Wafer 1500 anschließend vereinzelt wird.
  • 29 ist eine Seiten-Querschnittsansicht eines IC-Bauelements 1600, das in irgendeiner der hierin offenbarten mikroelektronischen Anordnungen 100 umfasst sein kann (z.B. in irgendeinem der Dies 114). Eines oder mehrere der IC-Bauelemente 1600 können in einem oder mehreren Dies 1502 umfasst sein (28). Das IC-Bauelement 1600 kann auf einem Die-Substrat 1602 (z. B. dem Wafer 1500 von 28) gebildet sein und kann in einem Die umfasst sein (z. B. dem Die 1502 von 28). Das Die-Substrat 1602 kann ein Halbleitersubstrat sein, zusammengesetzt aus Halbleitermaterialsystemen, umfassend zum Beispiel N-Typ- oder P-Typ-Materialsysteme (oder eine Kombination aus beiden). Das Die-Substrat 1602 kann zum Beispiel ein kristallines Substrat umfassen, gebildet unter Verwendung von Bulk-Silizium oder einer Silizium-auf-Isolator- (SOI-; silicon-on-insulator) Teilstruktur. Bei einigen Ausführungsbeispielen kann das Halbleitersubstrat 1602 unter Verwendung alternativer Materialien gebildet sein, die mit Silizium kombiniert sein können oder nicht, die umfassen, aber nicht beschränkt sind auf, Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid oder Galliumantimonid. Weitere Materialien, klassifiziert als Gruppe II-VI, III-V oder IV können auch verwendet werden, um das Die-Substrat 1602 zu bilden. Obwohl einige Beispiele von Materialien, aus denen das Die-Substrat 1602 gebildet sein kann, hier beschrieben sind, kann irgendein Material, das als eine Grundlage für ein IC-Bauelement 1600 dienen kann, verwendet werden. Das Die-Substrat 1602 kann Teil eines vereinzelten Dies (z. B. des Dies 1502 von 28) oder eines Wafers sein (z. B. des Wafers 1500 von 28).
  • Das IC-Bauelement 1600 kann eine oder mehrere Bauelementschichten 1604 umfassen, die auf dem Die-Substrat 1602 angeordnet sind. Die Bauelementschicht 1604 kann Merkmale von einem oder mehreren Transistoren 1640 (z.B. Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET = Metal-Oxide-Semiconductor Field Effect Transistor)) umfassen, die auf dem Die-Substrat 1602 gebildet sind. Die Bauelementschicht 1604 kann zum Beispiel eine oder mehrere Source- und/oder Drain- (S/D) Regionen 1620, ein Gate 1622 zum Steuern des Stromflusses in den Transistoren 1640 zwischen den S/D-Regionen 1620 und einen oder mehrere S/D-Kontakte 1624 zum Routen elektrischer Signale zu/von den S/D-Regionen 1620 umfassen. Die Transistoren 1640 können zusätzliche Merkmale umfassen, die der Klarheit halber nicht gezeigt sind, wie beispielsweise Bauelement-Isolationsregionen, Gate-Kontakte und ähnliches. Die Transistoren 1640 sind nicht auf den Typ und die Konfiguration begrenzt, die in 29 abgebildet sind, und sie können eine große Vielzahl von anderen Typen und Konfigurationen aufweisen, wie etwa planare Transistoren, nicht planare Transistoren oder eine Kombination aus beidem. Nicht planare Transistoren können FinFET-Transistoren aufweisen, wie etwa Doppel-Gate-Transistoren oder Tri-Gate-Transistoren sowie Umhüllungs- (Wrap-Around-) oder Rundum- (All-Round-) Gate-Transistoren, wie etwa Nanoband- und Nanodraht-Transistoren.
  • Jeder Transistor 1640 kann ein Gate 1622 umfassen, gebildet aus zumindest zwei Schichten, einem Gate-Dielektrikum und einer Gate-Elektrode. Das Gate-Dielektrikum kann eine Schicht oder einen Stapel aus Schichten umfassen. Die eine oder mehreren Schichten können Siliziumoxid, Siliziumdioxid, Siliziumcarbid und/oder ein High-k-Dielektrikumsmaterial umfassen. Das High-k-Dielektrikum kann Elemente umfassen, wie beispielsweise Hafnium, Silizium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirkonium, Barium, Strontium, Yttrium, Blei, Scandium, Niobium und Zink. Beispiele von High-k-Materialien, die in der Gate-Dielektrikum-Schicht verwendet werden können umfassen, sind aber nicht beschränkt auf Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid und Blei-Zink-Niobat. Bei einigen Ausführungsbeispielen kann ein Ausheilungsprozess an dem Gate-Dielektrikum ausgeführt werden, um dessen Qualität zu verbessern, wenn ein High-k-Material verwendet wird.
  • Die Gate-Elektrode kann auf dem Gate-Dielektrikum gebildet sein und kann zumindest ein P-Typ-Arbeitsfunktions-Metall oder N-Typ-Arbeitsfunktions-Metall umfassen, abhängig davon, ob der Transistor 1640 ein P-Typ-Metalloxid-Halbleiter-(PMOS-; p-type metal oxide semiconductor) oder N-Typ-Metalloxid-Halbleiter-(NMOS-; n-type metal oxide semiconductor) Transistor sein soll. Bei einigen Implementierungen kann die Gate-Elektrode aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und zumindest eine Metallschicht eine Füll-Metallschicht ist. Weitere Metallschichten können zu anderen Zwecken umfasst sein, wie beispielsweise eine Barriereschicht. Für einen PMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige MetallOxide (z.B. Rutheniumoxid), und irgendwelche der nachfolgend Bezug nehmend auf einen NMOS-Transistor erörterten Metalle (z.B. zur Arbeitsfunktions-Abstimmung), sind aber nicht darauf beschränkt. Für einen NMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Materialien, Carbide dieser Metalle (z. B. Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid), sind aber nicht darauf beschränkt, und irgendwelche der vorangehend Bezug nehmend auf einen PMOS-Transistor erörterten Metalle (z.B. zur Arbeitsfunktions-Abstimmung), sind aber nicht darauf beschränkt.
  • Bei einigen Ausführungsbeispielen, wenn sie als Querschnitt des Transistors 1640 entlang der Source-Kanal-Drain-Richtung betrachtet werden, kann die Gate-Elektrode aus einer U-förmigen Struktur bestehen, die einen unteren Abschnitt im Wesentlichen parallel zu der Oberfläche des Die-Substrats 1602 und zwei Seitenwandabschnitte umfasst, die im Wesentlichen senkrecht zu der oberen Oberfläche des Die-Substrats 1602 sind. Bei anderen Ausführungsbeispielen kann zumindest eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Die-Substrats 1602 ist und keine Seitenwandabschnitte im Wesentlichen senkrecht zu der oberen Oberfläche des Die-Substrats 1602 umfasst. Bei anderen Ausführungsbeispielen kann die Gate-Elektrode aus einer Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren, planaren, nicht U-förmigen Schichten gebildet sind.
  • Bei einigen Ausführungsbeispielen kann ein Paar aus Seitenwand-Abstandhaltern auf gegenüberliegenden Seiten des Gatestapels gebildet sein, um den Gatestapel zu umklammern. Die Seitenwand-Abstandhalter können aus Materialien wie beispielsweise Siliziumnitrid, Siliziumoxid, Siliziumcarbid, Siliziumnitrid dotiert mit Kohlenstoff und Silizium-Oxinitrid gebildet sein. Prozesse zum Bilden von Seitenwand-Abstandhaltern sind im Stand der Technik wohlbekannt und umfassen im Allgemeinen Abscheidungs- und Ätz-Prozessschritte. Bei einigen Ausführungsbeispielen kann eine Mehrzahl von Abstandhalterpaaren verwendet werden; zum Beispiel können zwei Paare, drei Paare oder vier Paare aus Seitenwand-Abstandhaltern auf gegenüberliegenden Seiten des Gatestapels gebildet sein.
  • Die S/D-Regionen 1620 können innerhalb des Die-Substrats 1602 benachbart zu dem Gate 1622 jedes Transistors 1640 gebildet sein. Die S/D-Regionen 1620 können unter Verwendung von einem Implantations-/Diffusions-Prozesses oder eines Ätz-/Abscheidungs-Prozesses gebildet werden, zum Beispiel. Bei dem ersteren Prozess können Dotierstoffe wie beispielsweise Bor, Aluminium, Antimon, Phosphor oder Arsen in das Substrat 1602 Ionen-implantiert werden, um die S/D-Regionen 1620 zu bilden. Ein Ausheilungsprozess, der die Dotierstoffe aktiviert und sie zum Diffundieren weiter in das Die-Substrat 1602 veranlasst, kann dem Ionen-Implantationsprozess folgen. Bei dem späteren Prozess kann das Die-Substrat 1602 zuerst geätzt werden, um Aussparungen an den Orten der S/D-Regionen 1620 zu bilden. Ein epitaxialer Abscheidungsprozess kann dann ausgeführt werden, um die Aussparungen mit Material zu füllen, das verwendet wird, um die S/D-Regionen 1620 herzustellen. Bei einigen Implementierungen können die S/D-Regionen 1620 unter Verwendung einer Siliziumlegierung hergestellt werden, wie beispielsweise Silizium-Germanium oder Siliziumcarbid. Bei einigen Ausführungsbeispielen kann die epitaxial abgeschiedene Siliziumlegierung in situ mit Dotierstoffen dotiert werden, wie beispielsweise Bor, Arsen oder Phosphor. Bei einigen Ausführungsbeispielen können die S/D-Regionen 1620 unter Verwendung von einem oder mehreren alternativen Halbleitermaterialien gebildet werden, wie beispielsweise Germanium oder einem Material oder Legierung der Gruppe III-V. Bei weiteren Ausführungsbeispielen können eine oder mehrere Schichten aus Metall und/oder Metall-Legierungen verwendet werden, um die S/D-Regionen 1620 zu bilden.
  • Elektrische Signale, wie etwa Leistungs- und/oder Eingang/Ausgang- (I/O-) Signale, können zu und/oder von den Bauelementen (z.B. Transistoren 1640) der Bauelementschicht 1604 durch eine oder mehrere Verbindungsschichten, die auf der Bauelementschicht 1604 angeordnet sind, geroutet werden (wie in 29 als Verbindungsschichten 1606-1610 dargestellt ist). Zum Beispiel können elektrisch leitfähige Merkmale der Bauelementschicht 1604 (z.B. das Gate 1622 und die S/D-Kontakte 1624) elektrisch mit den Verbindungsstrukturen 1628 der Verbindungsschichten 1606-1610 gekoppelt sein. Die eine oder mehreren Verbindungsschichten 1606-1610 können einen Metallisierungsstapel (auch bezeichnet als „ILD-Stapel“) 1619 des IC-Bauelements 1600 bilden.
  • Die Verbindungstrukturen 1628 können innerhalb der Verbindungsschichten 1606-1610 angeordnet sein, um elektrische Signale gemäß einer breiten Vielzahl von Entwürfen zu routen; genauer gesagt ist die Anordnung nicht auf die bestimmte Konfiguration von Verbindungstrukturen 1628 beschränkt, die in 29 gezeigt ist. Obwohl eine bestimmte Anzahl von Verbindungsschichten 1606-1610 in 29 abgebildet ist, weisen Ausführungsbeispiele der vorliegenden Offenbarung IC-Bauelemente mit mehr oder weniger Verbindungsschichten als abgebildet sind auf.
  • Bei einigen Ausführungsbeispielen können die Verbindungstrukturen 1628 Leitungen 1628a und/oder Vias 1628b umfassen, die mit einem elektrisch leitfähigen Material gefüllt sind, wie beispielsweise einem Metall. Die Leitungen 1628a können angeordnet sein, um elektrische Signale in einer Richtung einer Ebene zu routen, die im Wesentlichen parallel zu einer Oberfläche des Die-Substrats 1602 ist, auf dem die Bauelementschicht 1604 gebildet ist. Zum Beispiel können die Leitungen 1628a elektrische Signale in einer Richtung in die und aus der Seite aus der Perspektive von 29. Die Vias 1628b können angeordnet sein, um elektrische Signale in einer Richtung einer Ebene zu routen, die im Wesentlichen senkrecht zu der Oberfläche des Die-Substrats 1602 ist, auf dem die Bauelementschicht 1604 gebildet ist. Bei einigen Ausführungsbeispielen können die Vias 1628b die Leitungen 1628a von unterschiedlichen Verbindungsschichten 1606-1610 elektrisch koppeln.
  • Die Verbindungsschichten 1606-1610 können ein dielektrisches Material 1626 umfassen, das zwischen den Verbindungstrukturen 1628 angeordnet ist, wie in 29 gezeigt. Bei einigen Ausführungsbeispielen kann das dielektrische Material 1626, das zwischen den Verbindungsstrukturen 1628 in Unterschiedlichen der Verbindungsschichten 1606-1610 angeordnet ist, unterschiedliche Zusammensetzungen aufweisen; bei anderen Ausführungsbeispielen kann die Zusammensetzung des dielektrischen Materials 1626 zwischen unterschiedlichen Verbindungsschichten 1606-1610 die Gleiche sein.
  • Eine erste Verbindungsschicht 1606 (bezeichnet als Metall 1 oder „M1“) kann direkt auf der Bauelementschicht 1604 gebildet sein. Bei einigen Ausführungsbeispielen kann die erste Verbindungsschicht 1606 Leitungen 1628a und/oder Vias 1628b umfassen, wie gezeigt ist. Die Leitungen 1628a der ersten Verbindungsschicht 1606 können mit Kontakten (z.B. den S/D-Kontakten 1624) der Bauelementschicht 1604 gekoppelt sein.
  • Eine zweite Verbindungsschicht 1608 (bezeichnet als Metall 2 oder „M2“) kann direkt auf der ersten Verbindungsschicht 1606 gebildet sein. Bei einigen Ausführungsbeispielen kann die zweite Verbindungsschicht 1608 Via-Strukturen 1628b umfassen, um die Leitungen 1628a der zweiten Verbindungsschicht 1608 mit den Leitungen 1628a der ersten Verbindungsschicht 1606 zu koppeln. Obwohl die Leitungen 1628a und die Vias 1628b strukturell mit einer Leitung innerhalb jeder Verbindungsschicht (z.B. innerhalb der zweiten Verbindungsschicht 1608) der Klarheit halber abgegrenzt sind, können die Leitungen 1628a und die Vias 1628b strukturell und/oder materiell angrenzend sein (z.B. während eines Dual-Damascene-Prozesses gleichzeitig gefüllt werden), bei einigen Ausführungsbeispielen.
  • Eine dritte Verbindungsschicht 1610 (bezeichnet als Metall 3 oder „M3“) (und zusätzliche Verbindungsschichten, nach Wunsch) kann in Folge auf der zweiten Verbindungsschicht 1608 gemäß ähnlichen Techniken und Konfigurationen gebildet werden, die in Verbindung mit der zweiten Verbindungsschicht 1608 oder der ersten Verbindungsschicht 1606 beschrieben sind. Bei einigen Ausführungsbeispielen können die Verbindungsschichten, die im Metallisierungsstapel 1619 in dem IC-Bauelement 1600 „höher oben“ sind (d.h. weiter entfernt von der Bauelementschicht 1604), dicker sein.
  • Das IC-Bauelement 1600 kann ein Lötresistmaterial 1634 (z.B. Polyimid oder ein ähnliches Material) und einen oder mehrere leitfähige Kontakte 1636 umfassen, die auf den Verbindungsschichten 1606-1610 gebildet sind. In 29 werden die leitfähigen Kontakte 1636 in Form von Bondanschlussflächen dargestellt. Die leitfähigen Kontakte 1636 können elektrisch mit den Verbindungsstrukturen 1628 gekoppelt sein und ausgebildet sein, um die elektrischen Signale des oder der Transistoren 1640 zu anderen externen Bauelementen zu routen. Zum Beispiel können Lötmittel-Bonds auf dem einen oder den mehreren leitfähigen Kontakten 1636 gebildet sein, um einen Chip, umfassend das IC-Bauelement 1600, mechanisch und/oder elektrisch mit einer anderen Komponente (z.B. einer Schaltungsplatine) zu koppeln. Das IC-Bauelement 1600 kann zusätzliche oder alternative Strukturen umfassen, um die elektrischen Signale von den Verbindungsschichten 1606-1610 zu routen; die leitfähigen Kontakte 1636 können zum Beispiel andere analoge Merkmale (z.B. Pfosten) umfassen, die die elektrischen Signale zu externen Komponenten routen. Die leitfähigen Kontakte 1636 können als die leitfähigen Kontakte 122 oder 124 dienen, je nach Eignung.
  • Bei einigen Ausführungsbeispielen, bei denen das IC-Bauelement 1600 ein doppelseitiger Die (z.B. wie der Die 114-1) ist, kann das IC-Bauelement 1600 einen anderen Metallisierungsstapel (nicht gezeigt) auf der gegenüberliegenden Seite der Bauelementschicht(en) 1604 umfassen. Dieser Metallisierungsstapel kann mehrere Verbindungsschicht, wie vorstehend Bezug nehmend auf die Verbindungsschichten 1606-1610 erörtert, umfassen, um leitfähige Pfade (z.B. umfassend leitfähige Leitungen und Vias) zwischen der/den Bauelementschicht(en) 1604 und zusätzliche leitfähige Kontakte (nicht gezeigt) auf der gegenüberliegenden Seite des IC-Bauelements 1600 von den leitfähigen Kontakten 1636 bereitzustellen. Diese zusätzlichen leitfähigen Kontakte können als die leitfähigen Kontakte 122 oder 124 dienen, je nach Eignung.
  • Bei anderen Ausführungsbeispielen, bei denen das IC-Bauelement 1600 ein doppelseitiger Die (z.B. wie der Die 114-1) ist, kann das IC-Bauelement 1600 eine oder mehrere TSVs durch das Die-Substrat 1602 umfassen; diese TSVs können einen Kontakt mit der einen oder den mehreren Bauelementschichten 1604 herstellen und können leitfähige Pfade zwischen der einen oder den mehreren Bauelementschichten 1604 und zusätzlichen leitfähigen Kontakten (nicht gezeigt) auf der gegenüberliegenden Seite des IC-Bauelements 1600 von den leitfähigen Kontakten 1636 bereitstellen. Diese zusätzlichen leitfähigen Kontakte können als die leitfähigen Kontakte 122 oder 124 dienen, je nach Eignung.
  • 30 ist eine Seiten-Querschnittsansicht einer IC-Bauelementanordnung 1700, die irgendeine der hierin offenbarten mikroelektronischen Anordnungen 100 umfassen kann. Bei einigen Ausführungsbeispielen kann die IC-Bauelementanordnung 1700 eine mikroelektronischen Anordnung 100 sein. Die IC-Bauelementanordnung 1700 weist eine Anzahl von Komponenten auf, die auf einer Schaltungsplatine 1702 (die z.B. eine Hauptplatine sein kann) angeordnet sind. Die IC-Bauelementanordnung 1700 umfasst Komponenten, die auf einer ersten Fläche 1740 der Schaltungsplatine 1702 und einer gegenüberliegenden zweiten Fläche 1742 der Schaltungsplatine 1702 angeordnet sind; im Allgemeinen können Komponenten auf einer oder beiden Flächen 1740 und 1742 angeordnet sein. Irgendwelche der nachfolgend Bezug nehmend auf die IC-Bauelementanordnung 1700 erörterten IC-Packages können die Form irgendwelcher geeigneter der hierin offenbarten Ausführungsbeispiele der mikroelektronischen Anordnungen 100 annehmen.
  • Bei einigen Ausführungsbeispielen kann die Schaltungsplatine 1702 eine PCB sein, umfassend mehrere Metallschichten, die voneinander durch Schichten aus dielektrischem Material getrennt und durch elektrisch leitfähige Vias verbunden sind. Irgendeine oder mehrere der Metallschichten können in einer gewünschten Schaltungsstruktur gebildet sein, um elektrische Signale (optional in Verbindung mit anderen Metallschichten) zwischen den Komponenten zu leiten, die mit der Schaltungsplatine 1702 gekoppelt sind. Bei anderen Ausführungsbeispielen kann die Schaltungsplatine 1702 ein Nicht-PCB-Substrat sein. Bei einigen Ausführungsbeispielen kann die Schaltungsplatine 1702 z.B. die Schaltungsplatine 133 sein.
  • Die IC-Bauelementanordnung 1700, die in 30 dargestellt ist, weist eine Package-auf-Interposer-Struktur 1736 auf, die mit der ersten Fläche 1740 der Schaltungsplatine 1702 durch Kopplungskomponenten 1716 gekoppelt ist. Die Kopplungskomponenten 1716 können die Package-auf-Interposer-Struktur 1736 elektrisch und mechanisch mit der Schaltungsplatine 1702 koppeln und können Lötkugeln (wie in 30 gezeigt ist), Stecker und Buchse, ein Klebemittel, ein Unterfüllmaterial und/oder irgendeine andere geeignete elektrische und/oder mechanische Kopplungsstruktur umfassen.
  • Die Package-auf-Interposer-Struktur 1736 kann ein IC-Package 1720 umfassen, das mit einem Interposer 1704 durch Kopplungskomponenten 1718 gekoppelt ist. Die Kopplungskomponenten 1718 können irgendeine geeignete Form für die Anwendung annehmen, wie z.B. die Formen, die vorangehend Bezug nehmend auf die Kopplungskomponenten 1716 erörtert wurden. Obwohl ein einzelnes IC-Package 1720 in 30 gezeigt ist, können mehrere IC-Packages mit dem Interposer 1704 gekoppelt sein; tatsächlich können zusätzliche Interposer mit dem Interposer 1704 gekoppelt sein. Der Interposer 1704 kann ein dazwischenliegendes Substrat bereitstellen, das verwendet wird, um die Schaltungsplatine 1702 und das IC-Package 1720 zu überbrücken. Das IC-Package 1720 kann zum Beispiel ein Die (der Die 1502 von 28), ein IC-Bauelement (z. B. das IC-Bauelement 1600 von 29) oder irgendeine andere geeignete Komponente sein oder umfassen. Im Allgemeinen kann der Interposer 1704 eine Verbindung zu einem weiteren Abstand ausbreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umleiten. Zum Beispiel kann der Interposer 1704 das IC-Package 1720 (z.B. ein Die) mit einem Satz leitfähiger Kontakte eines Kugelgitterarrays (BGA; ball grid array) der Kopplungskomponenten 1716 zum Koppeln mit der Schaltungsplatine 1702 koppeln. Bei dem in 30 dargestellten Ausführungsbeispiel sind das IC-Package 1720 und die Schaltungsplatine 1702 an gegenüberliegende Seiten des Interposers 1704 angebracht; bei anderen Ausführungsbeispielen können das IC-Package 1720 und die Schaltungsplatine 1702 an dieselbe Seite des Interposers 1704 angebracht sein. Bei einigen Ausführungsbeispielen können drei oder mehr Komponenten mithilfe des Interposers 1704 verbunden sein.
  • Bei einigen Ausführungsbeispielen kann der Interposer 1704 als eine PCB gebildet sein, umfassend mehrere Metallschichten, die voneinander durch Schichten aus dielektrischem Material getrennt und durch elektrisch leitfähige Vias verbunden sind. Bei einigen Ausführungsbeispielen kann der Interposer 1704 aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Epoxidharz mit anorganischen Füllstoffen, einem Keramikmaterial oder einem Polymermaterial, wie beispielsweise Polyimid, gebildet sein. Bei einigen Implementierungen kann der Interposer 1704 aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien umfassen können, die vorangehend zur Verwendung in einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien. Der Interposer 1704 kann Metall-Verbindungen 1708 und Vias 1710 umfassen, umfassend, aber nicht beschränkt auf TSVs 1706. Der Interposer 1704 kann ferner eingebettete Bauelemente 1714 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente können umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren, ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge) und Speicherbauelemente. Komplexere Bauelemente, wie beispielsweise Radiofrequenz-Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und Mikroelektromechanisches-System- (MEMS-; microelectromechanical systems) Bauelemente können ebenfalls auf dem Interposer 1704 gebildet sein. Die Package-auf-Interposer-Struktur 1736 kann die Form irgendeiner der Package-auf-Interposer-Strukturen annehmen, die im Stand der Technik bekannt sind.
  • Die IC-Bauelementanordnung 1700 kann ein IC-Package 1724 umfassen, das mit der ersten Fläche 1740 der Schaltungsplatine 1702 durch Kopplungskomponenten 1722 gekoppelt ist. Die Kopplungskomponenten 1722 können die Form von irgendwelchen der Ausführungsbeispiele annehmen, die vorangehend Bezug nehmend auf die Kopplungskomponenten 1716 erörtert wurden, und das IC-Package 1724 kann die Form von irgendwelchen der Ausführungsbeispiele annehmen, die vorangehend Bezug nehmend auf das IC-Package 1720 erörtert wurden.
  • Die IC-Bauelementanordnung 1700, die in 30 dargestellt ist, weist eine Package-auf-Package-Struktur 1734 auf, die mit der zweiten Fläche 1742 der Schaltungsplatine 1702 durch Kopplungskomponenten 1728 gekoppelt ist. Die Package-auf-Package-Struktur 1734 kann ein IC-Package 1726 und ein IC-Package 1732 umfassen, die miteinander durch Kopplungskomponenten 1730 derart gekoppelt sind, dass das IC-Package 1726 zwischen der Schaltungsplatine 1702 und dem IC-Package 1732 angeordnet ist. Die Kopplungskomponenten 1728 und 1730 können die Form von irgendwelchen der Ausführungsbeispiele der Kopplungskomponenten 1716 annehmen, die vorangehend erörtert wurden, und die IC-Packages 1726 und 1732 können die Form von irgendwelchen der Ausführungsbeispiele des vorangehend erörterten IC-Packages 1720 annehmen. Die Package-auf-Package-Struktur 1734 kann gemäß irgendeiner der im Stand der Technik bekannten Package-auf-Package-Strukturen ausgebildet sein.
  • 31 ist ein Blockdiagramm einer beispielhaften elektrischen Vorrichtung 1800, das eines oder mehrere der hierin offenbarten mikroelektronischen Anordnungen 100 umfassen kann. Beispielsweise können irgendwelche geeigneten der Komponenten der elektrischen Vorrichtung 1800 eine oder mehrere der hierin offenbarten IC-Bauelementanordnungen 1700, IC-Bauelemente 1600 oder Dies 1502 umfassen und in irgendeiner der hierin offenbarten mikroelektronischen Anordnungen 100 angeordnet sein. Eine Anzahl von Komponenten ist in 31 derart dargestellt, dass sie in der elektrischen Vorrichtung 1800 umfasst ist, aber irgendeine oder mehrere dieser Komponenten können weggelassen oder dupliziert werden, wie es für die Anwendung geeignet ist. Bei einigen Ausführungsbeispielen können einige oder alle der Komponenten, die in der elektrischen Vorrichtung 1800 umfasst sind, an eine oder mehrere Hauptplatinen angebracht sein. Bei einigen Ausführungsbeispielen sind einige oder alle dieser Komponenten auf einem einzelnen System-auf-einem-Chip- Die (SoC-Die; SoC = system-on-a-chip) gefertigt.
  • Zusätzlich weist die elektrische Vorrichtung 1800 bei verschiedenen Ausführungsbeispielen eine oder mehrere der Komponenten möglicherweise nicht auf, die in 31 dargestellt sind, aber die elektrische Vorrichtung 1800 kann eine Schnittstellenschaltungsanordnung zum Koppeln mit der einen oder den mehreren Komponenten aufweisen. Zum Beispiel umfasst die Rechenvorrichtung 1800 möglicherweise keine Anzeigevorrichtung 1806 sondern kann eine Anzeigevorrichtungs-Schnittstellenschaltungsanordnung (z.B. einen Verbinder und Treiber-Schaltungsanordnung) umfassen, mit der eine Anzeigevorrichtung 1806 gekoppelt sein kann. Bei einem anderen Satz von Beispielen umfasst die Rechenvorrichtung 1800 möglicherweise keine Audio-Eingabevorrichtung 1824 oder Audio-Ausgabevorrichtung 1808 sondern kann eine Audio-Eingabe- oder -Ausgabevorrichtungs-Schnittstellenschaltungsanordnung (z.B. Verbinder und unterstützende Schaltungsanordnung) umfassen, mit der eine Audio-Eingabevorrichtung 1824 oder Audio-Ausgabevorrichtung 1808 gekoppelt sein kann.
  • Die elektrische Vorrichtung 1800 kann eine Verarbeitungsvorrichtung 1802 (z.B. ein oder mehrere Verarbeitungsvorrichtung) umfassen. Nach hiesigem Gebrauch kann sich der Ausdruck „Verarbeitungsbauelement“ oder „Prozessor“ auf irgendein Bauelement oder irgendeinen Abschnitt eines Bauelements beziehen, der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können. Die Verarbeitungsvorrichtung 1802 kann einen oder mehrere digitale Signalprozessoren (DSPs; digital signal processors), anwendungsspezifische integrierte Schaltungen (ASIC; Application Specific Integrated Circuit), zentrale Verarbeitungseinheiten (CPU; central processing unit), Graphikverarbeitungseinheiten (GPU; graphics processing unit), Kryptoprozessoren (spezialisierte Prozessoren, die kryptographische Algorithmen innerhalb von Hardware ausführen), Serverprozessoren oder jegliche andere Verarbeitungsvorrichtungen umfassen. Die Rechenvorrichtung 1800 kann einen Speicher 1804 umfassen, der selbst ein oder mehrere Speicherbauelemente umfassen kann, wie beispielsweise flüchtigen Speicher (z.B. dynamischen Direktzugriffsspeicher (DRAM; Direct Random Access Memory), nichtflüchtigen Speicher (z.B. Nurlesespeicher (ROM; Read-Only Memory)), Flash-Speicher, Solid-State-Speicher und/oder eine Festplatte. Bei einigen Ausführungsbeispielen kann der Speicher 1804 einen Speicher umfassen, der einen Die gemeinschaftlich mit der Verarbeitungsvorrichtung 1802 verwendet. Dieser Speicher kann als Cache-Speicher verwendet werden und kann einen eingebetteten dynamischen Direktzugriffsspeicher (eDRAM; embedded dynamic random access memory) oder einen Spin-Transfer-Torque-MRAM (STT-MRAM; spin transfer torque magnetic random access memory) umfassen.
  • Bei einigen Ausführungsbeispielen kann die elektrische Vorrichtung 1800 einen Kommunikationschip 1812 (z.B. einen oder mehrere Kommunikationschips) umfassen. Zum Beispiel kann der Kommunikationschip 1812 für ein Verwalten drahtloser Kommunikationen für die Übertragung von Daten zu und von der elektrischen Vorrichtung 1800 ausgebildet sein. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte umfassen, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun.
  • Der Kommunikationschip 1812 kann jegliche Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend aber nicht beschränkt auf Standards des Institute for Electrical and Electronic Engineers (IEEE), umfassend Wi-Fi (IEEE 802.11 family), IEEE 802.16 Standards (z.B., IEEE 802.16-2005 Amendment), das Long-Term Evolution (LTE) Projekt zusammen mit jeglichen Ergänzungen, Aktualisierungen und/oder Revisionen (z.B., Advanced LTE Projekt, Ultra Mobile Broadband (UMB) Projekt (auch als „3GPP2“ bezeichnet), etc.). Mit IEEE 802.16 kompatible drahtlose Breitbandzugriffs (BWA; Broadband Wireless Access) - Netzwerke werden allgemein bezeichnet als WiMAX-Netzwerke, ein Akronym, das für Worldwide Interoperability for Microwave Access steht, was ein Gütezeichen ist für Produkte, die Konformitäts- und Kompatibilitäts-Tests für die IEEE 802.16 Standards bestehen. Der Kommunikationschip 1812 kann gemäß einem Global System for Mobile Communication (GSM), General Packet Radio Service (GPRS), Universal Mobile Telecommunications System (UMTS), High Speed Packet Access (HSPA), Evolved HSPA (E-HSPA), oder LTE -Netzwerk arbeiten. Der Kommunikationschip 1812 kann arbeiten gemäß Enhanced Data for GSM Evolution (EDGE), GSM EDGE Radio Access Network (GERAN), Universal Terrestrial Radio Access Network (UTRAN), oder Evolved UTRAN (E-UTRAN). Der Kommunikationschip 1812 kann arbeiten gemäß Codemultiplexzugriff (CDMA; Code Division Multiple Access), Zeitmultiplexzugriff (TDMA; Time Division Multiple Access), Digital Enhanced Cordless Telecommunications (DECT), Evolution-Data Optimized (EV-DO), und Ableitungen davon, sowie jeglichen anderen drahtlosen Protokollen, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Der Kommunikationschip 1812 kann bei anderen Ausführungsbeispielen gemäß anderen drahtlosen Protokollen arbeiten. Die elektrische Vorrichtung 1800 kann eine Antenne 1822 zum Ermöglichen drahtloser Kommunikationen und/oder zum Empfangen anderer drahtloser Kommunikationen (wie beispielsweise AM- oder FM-Funkübertragungen) umfassen.
  • Bei einigen Ausführungsbeispielen kann der Kommunikationschip 1812 verdrahtete Kommunikationen managen, wie beispielsweise elektrische, optische oder irgendwelche anderen geeigneten Kommunikationsprotokolle (z.B. das Ethernet). Wie vorangehend erwähnt wurde kann der Kommunikationschip 1812 mehrere Kommunikationschips umfassen. Zum Beispiel kann ein erster Kommunikationschip 1812 zweckgebunden sein für drahtlose Kommunikationen mit kürzerem Bereich, wie beispielsweise Wi-Fi oder Bluetooth, und ein zweiter Kommunikationschip 1812 kann zweckgebunden sein für drahtlose Kommunikationen mit längerem Bereich, wie beispielsweise GPS (global positioning system), EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, oder andere. Bei einigen Ausführungsbeispielen kann ein erster Kommunikationschip 1812 zweckgebunden sein für drahtlose Kommunikationen, und ein zweiter Kommunikationschip 1812 kann zweckgebunden sein für verdrahtete Kommunikationen.
  • Die elektrische Vorrichtung 1800 kann eine Batterie/Leistungsschaltungsanordnung 1814 umfassen. Die Batterie/Leistungsschaltungsanordnung 1814 kann eine oder mehrere Energiespeichervorrichtungen (z.B. Batterien oder Kondensatoren) und/oder Schaltungsanordnungen für Kopplungskomponenten der elektrischen Vorrichtung 1800 umfassen, zu einer Energiequelle, getrennt von der elektrischen Vorrichtung 1800 (z.B. Wechselstrom-Leitungs-Leistung).
  • Die elektrische Vorrichtung 1800 kann eine Anzeigevorrichtung 1806 (oder entsprechende Schnittstellenschaltungsanordnung, wie vorangehend erörtert wurde) umfassen. Die Anzeigevorrichtung 1806 kann irgendwelche visuellen Indikatoren umfassen, wie beispielsweise ein Head-up-Display (HUD; heads-up display), einen Computermonitor, einen Projektor, eine Touchscreen-Anzeige, eine Flüssigkristallanzeige (LCD; liquid crystal display) eine lichtemittierende Dioden-Anzeige oder eine Flachbildschirmanzeige.
  • Die elektrische Vorrichtung 1800 kann eine Audio-Ausgabevorrichtung 1808 (oder entsprechende Schnittstellenschaltungsanordnung, wie vorangehend erörtert wurde) umfassen. Die Audio-Ausgabevorrichtung 1808 kann irgendeine Vorrichtung umfassen, die einen hörbaren Indikator erzeugt, wie beispielsweise Lautsprecher, Headsets oder Ohrhörer.
  • Die elektrische Vorrichtung 1800 kann eine Audio-Eingabevorrichtung 1824 (oder entsprechende Schnittstellenschaltungsanordnung, wie vorangehend erörtert wurde) umfassen. Die Audio-Eingabevorrichtung 1824 kann irgendeine Vorrichtung umfassen, die ein Signal erzeugt, das einen Klang repräsentiert, wie beispielsweise Mikrofone, Mikrofon-Arrays oder digitale Instrumente (z.B. Instrumente mit einem MIDI (musical instrument digital interface) - Ausgang).
  • Die elektrische Vorrichtung 1800 kann ein GPS-Bauelement 1818 (oder entsprechende Schnittstellenschaltungsanordnung, wie vorangehend erörtert wurde) umfassen. Das GPS-Bauelement 1818 kann in Kommunikation mit einem Satelliten-basierten System sein und kann einen Ort der elektrischen Vorrichtung 1800 empfangen, wie es im Stand der Technik bekannt ist.
  • Die elektrische Vorrichtung 1800 kann eine andere Ausgabevorrichtung 1810 (oder entsprechende Schnittstellenschaltungsanordnung, wie vorangehend erörtert wurde) umfassen. Beispiele der anderen Ausgabe-Vorrichtung 1810 können einen Audio-Codec, einen Video-Codec, einen Drucker, einen verdrahteten oder drahtlosen Sender zum Bereitstellen von Informationen an andere Bauelemente oder ein zusätzliches Speicherbauelement umfassen.
  • Die elektrische Vorrichtung 1800 kann eine andere Eingabevorrichtung 1820 (oder entsprechende Schnittstellenschaltungsanordnung, wie vorangehend erörtert wurde) umfassen. Beispiele der anderen Eingabevorrichtung 1820 können einen Beschleunigungsmesser, ein Gyroskop, einen Kompass, eine Bilderfassungsvorrichtung, eine Tastatur, eine Cursor-Steuerungsvorrichtung, wie beispielsweise eine Maus, einen Stift, ein Touchpad, einen Strichcodeleser, einen Codeleser für Quick Response (QR), irgendeinen Sensor oder einen Leser für Radiofrequenz-Identifikation (RFID; radio frequency identification) umfassen.
  • Die elektrische Vorrichtung 1800 kann irgendeinen gewünschten Formfaktor aufweisen, wie beispielsweise ein handgehaltenes oder mobiles elektrisches Bauelement (z.B. ein Mobiltelefon, ein Smartphone, eine mobile Internetvorrichtung, ein Musikspieler, ein Tablet-Computer, ein Laptop-Computer, ein Netbook-Computer, ein Ultrabook-Computer, ein persönlicher digitaler Assistent (PDA), ein ultramobiler Personal-Computer, etc.), ein elektrisches Desktop-Bauelement, einen Server oder eine andere vernetzte Rechenkomponente, einen Drucker, einen Scanner, einen Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit, eine Fahrzeug-Steuerungseinheit, eine digitale Kamera, einen digitalen Videorecorder oder ein tragbares elektrisches Bauelement. Bei einigen Ausführungsbeispielen kann die elektrische Vorrichtung 1800 irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • Die nachfolgenden Absätze stellen verschiedene Beispiele der hierin offenbarten Ausführungsbeispiele dar.
  • Beispiel 1 ist eine mikroelektronische Anordnung, umfassend: ein Package-Substrat, das eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist; einen ersten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des ersten Dies mit der zweiten Oberfläche des Package-Substrats durch erste Verbindungen gekoppelt ist und die erste Oberfläche des ersten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des ersten Dies liegt; und einen zweiten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des zweiten Dies mit der zweiten Oberfläche des Package-Substrats durch zweite Verbindungen gekoppelt ist, die erste Oberfläche des zweiten Dies mit der zweiten Oberfläche des ersten Dies durch dritte Verbindungen gekoppelt ist, und die erste Oberfläche des zweiten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des zweiten Dies liegt.
  • Beispiel 2 kann den Gegenstand von Beispiel 1 umfassen und ferner spezifizieren, dass der erste Die zumindest einen Transistor umfasst.
  • Beispiel 3 kann den Gegenstand von Beispiel 1 umfassen und kann ferner spezifizieren, dass der erste Die keinen Transistor umfasst.
  • Beispiel 4 kann den Gegenstand von einem der Beispiele 1-3 umfassen und kann ferner spezifizieren, dass die ersten Verbindungen Lötmittel umfassen.
  • Beispiel 5 kann den Gegenstand von einem der Beispiele 1-4 umfassen und kann ferner spezifizieren, dass die ersten Verbindungen ein anisotropes, leitfähiges Material umfassen.
  • Beispiel 6 kann den Gegenstand von einem der Beispiele 1-5 umfassen und ferner spezifizieren, dass die zweiten Verbindungen Lötmittel umfassen.
  • Beispiel 7 kann den Gegenstand von einem der Beispiele 1-6 umfassen und kann ferner spezifizieren, dass die zweiten Verbindungen ein anisotropes, leitfähiges Material umfassen.
  • Beispiel 8 kann den Gegenstand von einem der Beispiele 1-7 umfassen und ferner spezifizieren, dass die dritten Verbindungen Lötmittel umfassen.
  • Beispiel 9 kann den Gegenstand von einem der Beispiele 1-8 umfassen und kann ferner spezifizieren, dass die dritten Verbindungen ein anisotropes, leitfähiges Material umfassen.
  • Beispiel 10 kann den Gegenstand von einem der Beispiele 1-9 umfassen und kann ferner spezifizieren, dass die dritten Verbindungen plattierte Verbindungen sind.
  • Beispiel 11 kann den Gegenstand von einem der Beispiele 1-10 umfassen und kann ferner spezifizieren, dass die dritten Verbindungen Kupfer-zu-Kupfer-Verbindungen sind.
  • Beispiel 12 kann den Gegenstand von einem der Beispiele 1-11 umfassen und kann ferner spezifizieren, dass die dritten Verbindungen kein Lötmittel umfassen.
  • Beispiel 13 kann den Gegenstand von einem der Beispiele 1-12 umfassen und kann ferner spezifizieren, dass die dritten Verbindungen einen Abstand zwischen 10 Mikrometern und 100 Mikrometern aufweisen.
  • Beispiel 14 kann den Gegenstand von einem der Beispiele 1-13 umfassen und kann ferner spezifizieren, dass die ersten Verbindungen einen Abstand zwischen 80 Mikrometern und 300 Mikrometern aufweisen.
  • Beispiel 15 kann den Gegenstand von einem der Beispiele 1-14 umfassen und kann ferner spezifizieren, dass die zweiten Verbindungen einen Abstand zwischen 80 Mikrometern und 300 Mikrometern aufweisen.
  • Beispiel 16 kann den Gegenstand von einem der Beispiele 1-15 umfassen und kann ferner spezifizieren, dass der zweite Die den ersten Die um eine Distanz zwischen 0,5 Millimeter und 5 Millimeter überlappt.
  • Beispiel 17 kann den Gegenstand von einem der Beispiele 1-16 umfassen und kann ferner spezifizieren, dass der erste Die Silizium umfasst und der zweite Die Silizium umfasst.
  • Beispiel 18 kann den Gegenstand von Beispiel 17 umfassen und kann ferner spezifizieren, dass das Package-Substrat ein organisches Material umfasst.
  • Beispiel 19 kann den Gegenstand von einem der Beispiele 1-18 umfassen und kann ferner spezifizieren, dass ein Abstand der ersten Verbindungen unterschiedlich von einem Abstand der zweiten Verbindungen ist.
  • Beispiel 20 kann den Gegenstand von einem der Beispiele 1-19 umfassen und kann ferner spezifizieren, dass die zweite Oberfläche des Package-Substrats eine Vertiefung umfasst und der erste Die zumindest teilweise in der Aussparung ist.
  • Beispiel 21 kann den Gegenstand von Beispiel 20 umfassen und kann ferner spezifizieren, dass die Aussparung eine Tiefe zwischen 10 Mikrometern und 200 Mikrometern hat.
  • Beispiel 22 kann den Gegenstand von einem der Beispiele 20-21 umfassen und kann ferner spezifizieren, dass die Aussparung eine Tiefe gleich einer Höhe eines Löt-Resists an der zweiten Oberfläche des Package-Substrats aufweist.
  • Beispiel 23 kann den Gegenstand von einem der Beispiele 20-22 umfassen und kann ferner spezifizieren, dass sich die Aussparung in eine Metallschicht des Package-Substrats am nächsten zu der zweiten Oberfläche des Package-Substrats erstreckt.
  • Beispiel 24 kann den Gegenstand von einem der Beispiele 20-23 umfassen und kann ferner spezifizieren, dass sich die zweite Oberfläche des ersten Dies über der zweiten Oberfläche des Package-Substrats erstreckt.
  • Beispiel 25 kann den Gegenstand von einem der Beispiele 20-23 umfassen und kann ferner spezifizieren, dass sich die zweite Oberfläche des ersten Dies nicht über der zweiten Oberfläche des Package-Substrats erstreckt.
  • Beispiel 26 kann den Gegenstand von einem der Beispiele 20-25 umfassen und kann ferner spezifizieren, dass die Aussparung eine erste Aussparung ist, das Package-Substrat ferner eine zweite Aussparung in seiner zweiten Oberfläche aufweist und der zweite Die zumindest teilweise in der zweiten Aussparung ist.
  • Beispiel 27 kann den Gegenstand von Beispiel 26 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des Package-Substrats durch vierte Verbindungen gekoppelt ist, die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des zweiten Dies durch fünfte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 28 kann den Gegenstand von einem der Beispiele 20-27 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des Package-Substrats durch vierte Verbindungen gekoppelt ist, die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des ersten Dies durch fünfte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 29 kann den Gegenstand von einem der Beispiele 1-28 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des ersten Dies durch vierte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des ersten Dies und der zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 30 kann den Gegenstand von einem der Beispiele 1-29 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des Package-Substrats durch vierte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und einer zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 31 kann den Gegenstand von einem der Beispiele 1-30 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des Package-Substrats durch vierte Verbindungen gekoppelt ist, die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des ersten Dies durch fünfte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 32 kann den Gegenstand von einem der Beispiele 1-31 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des Package-Substrats durch vierte Verbindungen gekoppelt ist, die zweite Oberfläche des dritten Dies mit der ersten Oberfläche des zweiten Dies durch fünfte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 33 kann den Gegenstand von Beispiel 32 umfassen und kann ferner spezifizieren, dass die zweite Oberfläche des Package-Substrats eine Vertiefung umfasst und der dritte Die zumindest teilweise in der Aussparung ist.
  • Beispiel 34 kann den Gegenstand von einem der Beispiele 1-33 umfassen und kann ferner spezifizieren, dass der erste Die und der zweite Die über einem im Wesentlichen planaren Abschnitt der zweiten Oberfläche des Package-Substrats sind.
  • Beispiel 35 kann den Gegenstand von einem der Beispiele 1-34 umfassen und kann ferner eine Schaltungsplatine umfassen, wobei die Schaltungsplatine durch vierte Verbindungen mit der ersten Oberfläche des Package-Substrats gekoppelt ist.
  • Beispiel 36 kann den Gegenstand von Beispiel 35 umfassen und kann ferner spezifizieren, dass die vierten Verbindungen Lötmittel umfassen.
  • Beispiel 37 kann den Gegenstand von einem der Beispiele 1-36 umfassen und kann ferner spezifizieren, dass das Package-Substrat eine Mehrzahl von leitfähigen Säulen umfasst.
  • Beispiel 38 kann den Gegenstand von einem der Beispiele 1-37 umfassen und kann ferner spezifizieren, dass das Package-Substrat einen Platzierungsring umfasst und der erste Die sich zumindest teilweise in dem Platzierungsrings befindet.
  • Beispiel 39 kann den Gegenstand von einem der Beispiele 1-38 umfassen und kann ferner spezifizieren, dass das Package-Substrat eine gedruckte Schaltungsplatine ist.
  • Beispiel 40 kann den Gegenstand von einem der Beispiele 1-39 umfassen und kann ferner spezifizieren, dass der erste Die einen feldprogrammierbaren Gate-Array-Sendeempfänger umfasst.
  • Beispiel 41 kann den Gegenstand von Beispiel 40 umfassen und kann ferner spezifizieren, dass der zweite Die eine feldprogrammierbare Gate-Array-Logik umfasst.
  • Beispiel 42 kann den Gegenstand von einem der Beispiele 1-41 umfassen und kann ferner spezifizieren, dass der erste Die einen III-V-Verstärker umfasst.
  • Beispiel 43 kann den Gegenstand von einem der Beispiele 1-42 umfassen und kann ferner spezifizieren, dass der erste Die oder der zweite Die eine zentrale Verarbeitungseinheit ist.
  • Beispiel 44 kann den Gegenstand von einem der Beispiele 1-43 umfassen und kann ferner spezifizieren, dass der erste Die oder der zweite Die eine Speichervorrichtung umfasst.
  • Beispiel 45 kann den Gegenstand von einem der Beispiele 1-44 umfassen und kann ferner spezifizieren, dass der zweite Die eine Speichervorrichtung mit hoher Bandbreite ist.
  • Beispiel 46 kann den Gegenstand von einem der Beispiele 1-45 umfassen und kann ferner spezifizieren, dass der zweite Die eine Eingangs-/Ausgangs-Schaltungsanordnung umfasst.
  • Beispiel 47 kann den Gegenstand von Beispiel 46 umfassen und kann ferner spezifizieren, dass der zweite Die eine Peripherie-Komponente-Verbindungs-Express-Schaltungsanordnung oder eine Doppeldatenraten-Übertragungs-Schaltungsanordnung umfasst.
  • Beispiel 48 kann den Gegenstand von einem der Beispiele 1-47 umfassen und kann ferner spezifizieren, dass der zweite Die eine verbesserte dynamische Direktzugriffsspeicher-Vorrichtung ist.
  • Beispiel 49 kann den Gegenstand von einem der Beispiele 1-48 umfassen und kann ferner spezifizieren, dass der zweite Die einer Mehrzahl von zweiten Dies mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche ist, wobei die erste Oberfläche eines individuellen zweiten Dies mit der zweiten Oberfläche des Package-Substrats durch zweite Verbindungen gekoppelt ist, die erste Oberfläche eines individuellen zweiten Dies mit der zweiten Oberfläche des ersten Dies durch dritte Verbindungen gekoppelt ist, und die erste Oberfläche des individuellen zweiten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des zweiten Dies liegt.
  • Beispiel 50 kann den Gegenstand von Beispiel 49 umfassen und kann ferner spezifizieren, dass zumindest einer der Mehrzahl von zweiten Dies eine Ecke des ersten Dies überlappt.
  • Beispiel 51 kann den Gegenstand von einem der Beispiele 49-50 umfassen und kann ferner spezifizieren, dass die zweiten Dies in einem rechteckigen Array angeordnet sind.
  • Beispiel 52 kann den Gegenstand von einem der Beispiele 49-51 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des ersten Dies durch vierte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des ersten Dies und der zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 53 kann den Gegenstand von einem der Beispiele 1-52 umfassen und kann ferner ein Formmaterial umfassen.
  • Beispiel 54 kann den Gegenstand von einem der Beispiele 1-53 umfassen und ferner einen Wärmeverteiler umfassen.
  • Beispiel 55 kann den Gegenstand von einem der Beispiele 1-54 umfassen und kann ferner spezifizieren, dass die mikroelekronische Anordnung in einer Server-Vorrichtung umfasst ist.
  • Beispiel 56 kann den Gegenstand von einem der Beispiele 1-55 umfassen und kann ferner spezifizieren, dass die mikroelektronische Anordnung in einer tragbaren Rechenvorrichtung umfasst ist.
  • Beispiel 57 kann den Gegenstand von einem der Beispiele 1-56 umfassen und kann ferner spezifizieren, dass die mikroelekronische Anordnung in einer tragbaren Rechenvorrichtung umfasst ist.
  • Beispiel 58 ist eine mikroelekronische Anordnung, umfassend: ein Package-Substrat, das eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist; einen ersten Die, der in das Package-Substrat eingebettet ist, wobei der erste Die eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist, der erste Die erste leitfähige Kontakte an der ersten Oberfläche und zweite leitfähige Kontakte an der zweiten Oberfläche aufweist, die ersten leitfähigen Kontakte durch erste Verbindungen mit leitfähigen Pfaden in dem Package-Substrat gekoppelt sind und die zweiten leitfähigen Kontakte durch zweite Verbindungen mit leitfähigen Pfaden in dem Package-Substrat gekoppelt sind; und einen zweiten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des zweiten Dies mit der zweiten Oberfläche des Package-Substrats durch dritte Verbindungen gekoppelt ist, die erste Oberfläche des zweiten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des zweiten Dies liegt und der zweite Die zumindest teilweise über dem ersten Die liegt.
  • Beispiel 59 kann den Gegenstand von Beispiel 58 umfassen und ferner spezifizieren, dass der erste Die zumindest einen Transistor umfasst.
  • Beispiel 60 kann den Gegenstand von Beispiel 58 umfassen und kann ferner spezifizieren, dass der erste Die keinen Transistor umfasst.
  • Beispiel 61 kann den Gegenstand von einem der Beispiele 58-59 umfassen und kann ferner spezifizieren, dass die ersten Verbindungen Lötmittel umfassen.
  • Beispiel 62 kann den Gegenstand von Beispiel 61 umfassen und kann ferner spezifizieren, dass die zweiten Verbindungen kein Lötmittel umfassen.
  • Beispiel 63 kann den Gegenstand von einem der Beispiele 61-62 umfassen und kann ferner spezifizieren, dass die zweiten Verbindungen plattierte Verbindungen sind.
  • Beispiel 64 kann den Gegenstand von einem der Beispiele 58-63 umfassen und ferner spezifizieren, dass die zweiten Verbindungen Lötmittel umfassen.
  • Beispiel 65 kann den Gegenstand von Beispiel 64 umfassen und kann ferner spezifizieren, dass die ersten Verbindungen kein Lötmittel umfassen.
  • Beispiel 66 kann den Gegenstand von einem der Beispiele 64-65 umfassen und kann ferner spezifizieren, dass die ersten Verbindungen plattierte Verbindungen sind.
  • Beispiel 67 kann den Gegenstand von einem der Beispiele 58-66 umfassen und kann ferner spezifizieren, dass die ersten Verbindungen und die zweiten Verbindungen kein Lötmittel umfassen.
  • Beispiel 68 kann den Gegenstand von einem der Beispiele 58-67 umfassen und kann ferner spezifizieren, dass die ersten Verbindungen und die zweiten Verbindungen plattierte Verbindungen sind.
  • Beispiel 69 kann den Gegenstand von einem der Beispiele 58-68 umfassen und kann ferner spezifizieren, dass der zweite Die dritte leitfähige Kontakte und vierte leitfähige Kontakte an seiner ersten Oberfläche aufweist und die dritten leitfähigen Kontakte einen Abstand aufweisen, der kleiner ist als der Abstand der vierten leitfähigen Kontakte.
  • Beispiel 70 kann den Gegenstand von Beispiel 69 umfassen und kann ferner spezifizieren, dass die dritten leitfähigen Kontakte über dem ersten Die sind.
  • Beispiel 71 kann den Gegenstand von einem der Beispiele 69-70 umfassen und kann ferner spezifizieren, dass das Package-Substrat leitfähige Pfade zwischen zumindest einigen der dritten leitfähigen Kontakte des zweiten Dies und zumindest einigen der zweiten leitfähigen Kontakte des ersten Dies aufweist.
  • Beispiel 72 kann den Gegenstand von einem der Beispiele 69-71 umfassen und kann ferner spezifizieren, dass die vierten leitfähigen Kontakte nicht über dem ersten Die sind.
  • Beispiel 73 kann den Gegenstand von einem der Beispiele 69-72 umfassen und kann ferner spezifizieren, dass die mikroelektronische Anordnung zumindest einen leitfähigen Pfad zwischen der ersten Oberfläche des Package-Substrats und zumindest einem der vierten leitfähigen Kontakte umfasst.
  • Beispiel 74 kann den Gegenstand von Beispiel 73 umfassen und kann ferner spezifizieren, dass der zumindest eine leitfähige Pfad ein unterer Pfad ist.
  • Beispiel 75 kann den Gegenstand von einem der Beispiele 58-74 umfassen und kann ferner spezifizieren, dass die mikroelektronische Anordnung zumindest einen leitfähigen Pfad zwischen der ersten Oberfläche des Package-Substrats und zumindest einem der ersten leitfähigen Kontakte umfasst.
  • Beispiel 76 kann den Gegenstand von einem der Beispiele 58-75 umfassen und kann ferner spezifizieren, dass die ersten Verbindungen einen Abstand zwischen 10 Mikrometern und 100 Mikrometern aufweisen.
  • Beispiel 77 kann den Gegenstand von einem der Beispiele 58-76 umfassen und kann ferner spezifizieren, dass die zweiten Verbindungen einen Abstand zwischen 80 Mikrometern und 300 Mikrometern aufweisen.
  • Beispiel 78 kann den Gegenstand von einem der Beispiele 58-77 umfassen und kann ferner spezifizieren, dass die dritten Verbindungen einen Abstand zwischen 80 Mikrometern und 300 Mikrometern aufweisen.
  • Beispiel 79 kann den Gegenstand von einem der Beispiele 58-78 umfassen und kann ferner spezifizieren, dass der zweite Die den ersten Die um eine Distanz zwischen 0,5 Millimeter und 5 Millimeter überlappt.
  • Beispiel 80 kann den Gegenstand von einem der Beispiele 58-79 umfassen und kann ferner spezifizieren, dass der erste Die Silizium umfasst und der zweite Die Silizium umfasst.
  • Beispiel 81 kann den Gegenstand von Beispiel 80 umfassen und kann ferner spezifizieren, dass das Package-Substrat ein organisches Material umfasst.
  • Beispiel 82 kann den Gegenstand von einem der Beispiele 58-81 umfassen und kann ferner spezifizieren, dass ein Abstand der ersten Verbindungen unterschiedlich von einem Abstand der zweiten Verbindungen ist.
  • Beispiel 83 kann den Gegenstand von einem der Beispiele 58-82 umfassen und kann ferner einen dritten Die umfassen, gekoppelt mit der zweiten Oberfläche des Package-Substrats, wobei der dritte Die zumindest teilweise über dem ersten Die ist.
  • Beispiel 84 kann den Gegenstand von Beispiel 83 umfassen und kann ferner spezifizieren, dass der dritte Die leitfähig mit zumindest einem der zweiten leitfähigen Kontakte gekoppelt ist.
  • Beispiel 85 kann den Gegenstand von einem der Beispiele 83-84 umfassen und kann ferner spezifizieren, dass der dritte Die vollständig über dem ersten Die ist.
  • Beispiel 86 kann den Gegenstand von einem der Beispiele 83-85 umfassen und kann ferner spezifizieren, dass der dritte Die fünfte leitfähige Kontakte und sechste leitfähige Kontakte an seiner ersten Oberfläche aufweist und die fünften leitfähigen Kontakte einen Abstand aufweisen, der kleiner ist als ein Abstand der sechsten leitfähigen Kontakte.
  • Beispiel 87 kann den Gegenstand von Beispiel 86 umfassen und kann ferner spezifizieren, dass die fünften leitfähigen Kontakte über dem ersten Die sind.
  • Beispiel 88 kann den Gegenstand von einem der Beispiele 86-87 umfassen und kann ferner spezifizieren, dass das Package-Substrat leitfähige Pfade zwischen zumindest einigen der fünften leitfähigen Kontakte des dritten Dies und zumindest einigen der zweiten leitfähigen Kontakte des ersten Dies aufweist.
  • Beispiel 89 kann den Gegenstand Beispiel 86 umfassen und kann ferner spezifizieren, dass die sechsten leitfähigen Kontakte nicht über dem ersten Die sind.
  • Beispiel 90 kann den Gegenstand von einem der Beispiele 58-89 umfassen und kann ferner spezifizieren, dass das Package-Substrat ein dielektrisches Material zwischen dem ersten Die und der zweiten Oberfläche des Package-Substrats umfasst.
  • Beispiel 91 kann den Gegenstand von einem der Beispiele 58-90 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des Package-Substrats durch vierte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und einer zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 92 kann den Gegenstand von einem der Beispiele 58-91 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des zweiten Dies durch vierte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des zweiten Dies und der zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 93 kann den Gegenstand von einem der Beispiele 58-92 umfassen und kann ferner eine Schaltungsplatine umfassen, wobei die Schaltungsplatine durch vierte Verbindungen mit der ersten Oberfläche des Package-Substrats gekoppelt ist.
  • Beispiel 94 kann den Gegenstand von Beispiel 93 umfassen und kann ferner spezifizieren, dass die vierten Verbindungen Lötmittel umfassen.
  • Beispiel 95 kann den Gegenstand von einem der Beispiele 58-94 umfassen und kann ferner spezifizieren, dass das Package-Substrat eine Mehrzahl von leitfähigen Säulen umfasst.
  • Beispiel 96 kann den Gegenstand von Beispiel 95 umfassen und kann ferner spezifizieren, dass eine einzelne leitfähige Säule ein Aspektverhältnis zwischen 1:1 und 4:1 hat.
  • Beispiel 97 kann den Gegenstand von einem der Beispiele 95-96 umfassen und kann ferner spezifizieren, dass eine einzelne leitfähige Säule einen Durchmesser zwischen 10 Mikrometern und 100 Mikrometern hat.
  • Beispiel 98 kann den Gegenstand von einem der Beispiele 95-97 umfassen und kann ferner spezifizieren, dass eine einzelne leitfähige Säule einen Durchmesser zwischen 50 Mikrometern und 250 Mikrometern hat.
  • Beispiel 99 kann den Gegenstand von einem der Beispiele 58-98 umfassen und kann ferner spezifizieren, dass das Package-Substrat einen Platzierungsring umfasst und der erste Die sich zumindest teilweise in dem Platzierungsrings befindet.
  • Beispiel 100 kann den Gegenstand von einem der Beispiele 58-99 umfassen und kann ferner spezifizieren, dass das Package-Substrat eine Redistributionsschicht zwischen dem ersten Die und der zweiten Oberfläche des Package-Substrats umfasst.
  • Beispiel 101 kann den Gegenstand von einem der Beispiele 58-100 umfassen und kann ferner spezifizieren, dass der erste Die einen feldprogrammierbaren Gate-Array-Sendeempfänger umfasst.
  • Beispiel 102 kann den Gegenstand von Beispiel 101 umfassen und kann ferner spezifizieren, dass der zweite Die eine feldprogrammierbare Gate-Array-Logik umfasst.
  • Beispiel 103 kann den Gegenstand von einem der Beispiele 58-102 umfassen und kann ferner spezifizieren, dass der erste Die einen III-V-Verstärker umfasst.
  • Beispiel 104 kann den Gegenstand von einem der Beispiele 58-103 umfassen und kann ferner spezifizieren, dass der erste Die oder der zweite Die eine zentrale Verarbeitungseinheit ist.
  • Beispiel 105 kann den Gegenstand von einem der Beispiele 58-104 umfassen und kann ferner spezifizieren, dass der erste Die oder der zweite Die eine Speichervorrichtung umfasst.
  • Beispiel 106 kann den Gegenstand von einem der Beispiele 58-105 umfassen und kann ferner spezifizieren, dass der zweite Die eine Speichervorrichtung mit hoher Bandbreite ist.
  • Beispiel 107 kann den Gegenstand von einem der Beispiele 58-106 umfassen und kann ferner spezifizieren, dass der zweite Die eine Eingangs-/Ausgangs-Schaltungsanordnung umfasst.
  • Beispiel 108 kann den Gegenstand von Beispiel 107 umfassen und kann ferner spezifizieren, dass der zweite Die eine Peripherie-Komponente-Verbindungs-Express-Schaltungsanordnung oder eine Doppeldatenraten-Übertragungs-Schaltungsanordnung umfasst.
  • Beispiel 109 kann den Gegenstand von einem der Beispiele 58-68 umfassen und kann ferner spezifizieren, dass der zweite Die eine verbesserte dynamische Direktzugriffsspeicher-Vorrichtung ist.
  • Beispiel 110 kann den Gegenstand von einem der Beispiele 58-68 umfassen und kann ferner spezifizieren, dass der zweite Die einer einer Mehrzahl von zweiten Dies mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche ist, wobei die erste Oberfläche eines individuellen zweiten Dies mit der zweiten Oberfläche des Package-Substrats durch zweite Verbindungen gekoppelt ist, die erste Oberfläche eines individuellen zweiten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des zweiten Dies ist und ein individueller zweiter Die zumindest teilweise über dem ersten Die ist.
  • Beispiel 111 kann den Gegenstand von Beispiel 110 umfassen und kann ferner spezifizieren, dass zumindest einer der Mehrzahl von zweiten Dies eine Ecke des ersten Dies überlappt.
  • Beispiel 112 kann den Gegenstand von einem der Beispiele 110 umfassen und kann ferner spezifizieren, dass die zweiten Dies in einem rechteckigen Array angeordnet sind.
  • Beispiel 113 kann den Gegenstand von einem der Beispiele 110 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des Package-Substrats gekoppelt ist, und der dritte Die vollständig über dem ersten Die liegt.
  • Beispiel 114 kann den Gegenstand von einem der Beispiele 58-68 umfassen und kann ferner ein Formmaterial umfassen.
  • Beispiel 115 kann den Gegenstand von einem der Beispiele 58-68 umfassen und ferner einen Wärmeverteiler umfassen.
  • Beispiel 116 kann den Gegenstand von einem der Beispiele 58-68 umfassen und kann ferner spezifizieren, dass die mikroelekronische Anordnung in einer Server-Vorrichtung umfasst ist.
  • Beispiel 117 kann den Gegenstand von einem der Beispiele 58-68 umfassen und kann ferner spezifizieren, dass die mikroelektronische Anordnung in einer tragbaren Rechenvorrichtung umfasst ist.
  • Beispiel 118 kann den Gegenstand von einem der Beispiele 58-68 umfassen und kann ferner spezifizieren, dass die mikroelekronische Anordnung in einer tragbaren Rechenvorrichtung umfasst ist.
  • Beispiel 119 ist eine mikroelektronische Anordnung, umfassend: ein Package-Substrat mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche; und einen an dem Package-Substrat befestigten Die, wobei der Die eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist, der Die erste leitfähige Kontakte an der ersten Oberfläche und zweite leitfähige Kontakte an der zweiten Oberfläche aufweist und die ersten leitfähigen Kontakte durch erste Nichtlötverbindungen an leitfähige Pfade in dem Package-Substrat gekoppelt sind.
  • Beispiel 120 kann den Gegenstand von Beispiel 119 umfassen und kann ferner spezifizieren, dass der Die zumindest einen Transistor umfasst.
  • Beispiel 121 kann den Gegenstand von Beispiel 119 umfassen und kann ferner spezifizieren, dass der Die keinen Transistor umfasst.
  • Beispiel 122 kann den Gegenstand von Beispiel 119 umfassen und kann ferner spezifizieren, dass die ersten Nichtlötverbindungen plattierte Verbindungen sind.
  • Beispiel 123 kann den Gegenstand von Beispiel 119 umfassen und kann ferner spezifizieren, dass der Die in das Package-Substrat eingebettet ist.
  • Beispiel 124 kann den Gegenstand von Beispiel 119 umfassen und kann ferner spezifizieren, dass die zweiten leitfähigen Kontakte mit leitfähigen Pfaden in dem Package-Substrat durch zweite Nichtlötverbindungen gekoppelt sind.
  • Beispiel 125 kann den Gegenstand von Beispiel 124 umfassen und kann ferner spezifizieren, dass die zweiten Nichtlötverbindungen plattierte Verbindungen sind.
  • Beispiel 126 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner eine Schaltungsplatine umfassen, wobei die Schaltungsplatine durch vierte Verbindungen mit der ersten Oberfläche des Package-Substrats gekoppelt ist.
  • Beispiel 127 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner spezifizieren, dass das Package-Substrat eine Mehrzahl von leitfähigen Säulen umfasst.
  • Beispiel 128 kann den Gegenstand von einem der Beispiele 127 umfassen und kann ferner spezifizieren, dass eine einzelne leitfähige Säule ein Aspektverhältnis zwischen 1:1 und 4:1 hat.
  • Beispiel 129 kann den Gegenstand von einem der Beispiele 127 umfassen und kann ferner spezifizieren, dass eine einzelne leitfähige Säule einen Durchmesser zwischen 10 Mikrometern und 100 Mikrometern hat.
  • Beispiel 130 kann den Gegenstand von einem der Beispiele 127 umfassen und kann ferner spezifizieren, dass eine einzelne leitfähige Säule einen Durchmesser zwischen 50 Mikrometern und 250 Mikrometern hat.
  • Beispiel 131 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner spezifizieren, dass das Package-Substrat einen Platzierungsring umfasst und der Die sich zumindest teilweise in dem Platzierungsring befindet.
  • Beispiel 132 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner spezifizieren, dass das Package-Substrat eine Redistributionsschicht zwischen dem Die und der zweiten Oberfläche des Package-Substrats umfasst.
  • Beispiel 133 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner spezifizieren, dass der Die einen feldprogrammierbaren Gate-Array-Sendeempfänger umfasst.
  • Beispiel 134 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner spezifizieren, dass der Die einen III-V-Verstärker umfasst.
  • Beispiel 135 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner spezifizieren, dass der Die eine zentrale Verarbeitungseinheit ist.
  • Beispiel 136 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner spezifizieren, dass der Die eine Speichervorrichtung umfasst.
  • Beispiel 137 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner spezifizieren, dass der Die eine Speichervorrichtung mit hoher Bandbreite ist.
  • Beispiel 138 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner ein Formmaterial umfassen.
  • Beispiel 139 kann den Gegenstand von einem der Beispiele 119-125 umfassen und ferner einen Wärmeverteiler umfassen.
  • Beispiel 140 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner spezifizieren, dass die mikroelekronische Anordnung in einer Server-Vorrichtung umfasst ist.
  • Beispiel 141 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner spezifizieren, dass die mikroelektronische Anordnung in einer tragbaren Rechenvorrichtung umfasst ist.
  • Beispiel 142 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner spezifizieren, dass die mikroelekronische Anordnung in einer tragbaren Rechenvorrichtung umfasst ist.
  • Beispiel 143 kann den Gegenstand von einem der Beispiele 119-125 umfassen und kann ferner spezifizieren, dass der Die ein erster Dies ist und die mikroelektronische Anordnung ferner folgendes umfasst:
    • einen zweiten Die, der mit der zweiten Oberfläche des Package-Substrats gekoppelt ist.
  • Beispiel 144 ist eine mikroelektronische Anordnung, umfassend: ein Package-Substrat, das eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist, wobei die zweite Oberfläche einen planaren Abschnitt aufweist; einen ersten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des ersten Dies mit dem planaren Abschnitt der zweiten Oberfläche des Package-Substrats durch erste Verbindungen gekoppelt ist und die erste Oberfläche des ersten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des ersten Dies liegt; und einen zweiten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des zweiten Dies mit dem planaren Abschnitt der zweiten Oberfläche des Package-Substrats durch zweite Verbindungen gekoppelt ist, die erste Oberfläche des zweiten Dies mit der zweiten Oberfläche des ersten Dies durch dritte Verbindungen gekoppelt ist, und die erste Oberfläche des zweiten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des zweiten Dies liegt.
  • Beispiel 145 kann den Gegenstand von Beispiel 144 umfassen und kann ferner spezifizieren, dass der erste Die zumindest einen Transistor umfasst.
  • Beispiel 146 kann den Gegenstand von Beispiel 144 umfassen und kann ferner spezifizieren, dass der erste Die keinen Transistor umfasst.
  • Beispiel 147 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass die ersten Verbindungen Lötmittel umfassen.
  • Beispiel 148 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass die ersten Verbindungen ein anisotropes, leitfähiges Material umfassen.
  • Beispiel 149 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass die zweiten Verbindungen Lötmittel umfassen.
  • Beispiel 150 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass die zweiten Verbindungen ein anisotropes, leitfähiges Material umfassen.
  • Beispiel 151 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass die dritten Verbindungen Lötmittel umfassen.
  • Beispiel 152 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass die dritten Verbindungen ein anisotropes, leitfähiges Material umfassen.
  • Beispiel 153 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass die dritten Verbindungen plattierte Verbindungen sind.
  • Beispiel 154 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass die dritten Verbindungen Kupfer-zu-Kupfer-Verbindungen sind.
  • Beispiel 155 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass die dritten Verbindungen kein Lötmittel umfassen.
  • Beispiel 156 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass die dritten Verbindungen einen Abstand zwischen 10 Mikrometern und 100 Mikrometern aufweisen.
  • Beispiel 157 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass die ersten Verbindungen einen Abstand zwischen 80 Mikrometern und 300 Mikrometern aufweisen.
  • Beispiel 158 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass die zweiten Verbindungen einen Abstand zwischen 80 Mikrometern und 300 Mikrometern aufweisen.
  • Beispiel 159 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass der zweite Die den ersten Die um eine Distanz zwischen 0,5 Millimeter und 5 Millimeter überlappt.
  • Beispiel 160 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass der erste Die Silizium umfasst und der zweite Die Silizium umfasst.
  • Beispiel 161 kann den Gegenstand von einem der Beispiele 160 umfassen und kann ferner spezifizieren, dass das Package-Substrat ein organisches Material umfasst.
  • Beispiel 162 kann den Gegenstand von einem der Beispiele 144 umfassen und kann ferner spezifizieren, dass ein Abstand der ersten Verbindungen sich von einem Abstand der zweiten Verbindungen unterscheidet.
  • Beispiel 163 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des ersten Dies durch vierte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des ersten Dies und der zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 164 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des Package-Substrats durch vierte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und einer zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 165 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des Package-Substrats durch vierte Verbindungen gekoppelt ist, die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des ersten Dies durch fünfte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 166 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner spezifizieren, dass der erste Die und der zweite Die über einem im Wesentlichen planaren Abschnitt der zweiten Oberfläche des Package-Substrats sind.
  • Beispiel 167 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner eine Schaltungsplatine umfassen, wobei die Schaltungsplatine durch vierte Verbindungen mit der ersten Oberfläche des Package-Substrats gekoppelt ist.
  • Beispiel 168 kann den Gegenstand von einem der Beispiele 167 umfassen und kann ferner spezifizieren, dass die vierten Verbindungen Lötmittel umfassen.
  • Beispiel 169 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner spezifizieren, dass das Package-Substrat eine Mehrzahl von leitfähigen Säulen umfasst.
  • Beispiel 170 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner spezifizieren, dass das Package-Substrat einen Platzierungsring umfasst und der erste Die sich zumindest teilweise in dem Platzierungsrings befindet.
  • Beispiel 171 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner spezifizieren, dass das Package-Substrat eine gedruckte Schaltungsplatine ist.
  • Beispiel 172 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner spezifizieren, dass der erste Die einen feldprogrammierbaren Gate-Array-Sendeempfänger umfasst.
  • Beispiel 173 kann den Gegenstand von Beispiel 172 umfassen und kann ferner spezifizieren, dass der zweite Die eine feldprogrammierbare Gate-Array-Logik umfasst.
  • Beispiel 174 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner spezifizieren, dass der erste Die einen III-V-Verstärker umfasst.
  • Beispiel 175 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner spezifizieren, dass der erste Die oder der zweite Die eine zentrale Verarbeitungseinheit ist.
  • Beispiel 176 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner spezifizieren, dass der erste Die oder der zweite Die eine Speichervorrichtung umfasst.
  • Beispiel 177 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner spezifizieren, dass der zweite Die eine Speichervorrichtung mit hoher Bandbreite ist.
  • Beispiel 178 kann den Gegenstand von einem der Beispiele 144-162 umfassen und kann ferner spezifizieren, dass der zweite Die eine Eingangs-/Ausgangs-Schaltungsanordnung umfasst.
  • Beispiel 179 kann den Gegenstand von Beispiel 178 umfassen und kann ferner spezifizieren, dass der zweite Die eine Peripherie-Komponente-Verbindungs-Express-Schaltungsanordnung oder eine Doppeldatenraten-Übertragungs-Schaltungsanordnung umfasst.
  • Beispiel 180 kann den Gegenstand von einem der Beispiele 144-179 umfassen und kann ferner spezifizieren, dass der zweite Die eine verbesserte dynamische Direktzugriffsspeicher-Vorrichtung ist.
  • Beispiel 181 kann den Gegenstand von einem der Beispiele 144-180 umfassen und kann ferner spezifizieren, dass der zweite Die einer einer Mehrzahl von zweiten Dies mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche ist, wobei die erste Oberfläche eines individuellen zweiten Dies mit der zweiten Oberfläche des Package-Substrats durch zweite Verbindungen gekoppelt ist, die erste Oberfläche eines individuellen zweiten Dies mit der zweiten Oberfläche des ersten Dies durch dritte Verbindungen gekoppelt ist, und die erste Oberfläche des individuellen zweiten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des zweiten Dies liegt.
  • Beispiel 182 kann den Gegenstand von Beispiel 181 umfassen und kann ferner spezifizieren, dass zumindest einer der Mehrzahl von zweiten Dies eine Ecke des ersten Dies überlappt.
  • Beispiel 183 kann den Gegenstand von einem der Beispiele 181-182 umfassen und kann ferner spezifizieren, dass die zweiten Dies in einem rechteckigen Array angeordnet sind.
  • Beispiel 184 kann den Gegenstand von einem der Beispiele 181-183 umfassen und kann ferner einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche umfassen, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des ersten Dies durch vierte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des ersten Dies und der zweiten Oberfläche des dritten Dies liegt.
  • Beispiel 185 kann den Gegenstand von einem der Beispiele 144-184 umfassen und kann ferner ein Formmaterial umfassen.
  • Beispiel 186 kann den Gegenstand von einem der Beispiele 144-185 umfassen und ferner einen Wärmeverteiler umfassen.
  • Beispiel 187 kann den Gegenstand von einem der Beispiele 144-186 umfassen und kann ferner spezifizieren, dass die mikroelekronische Anordnung in einer Server-Vorrichtung umfasst ist.
  • Beispiel 188 kann den Gegenstand von einem der Beispiele 144-187 umfassen und kann ferner spezifizieren, dass die mikroelektronische Anordnung in einer tragbaren Rechenvorrichtung umfasst ist.
  • Beispiel 189 kann den Gegenstand von einem der Beispiele 144-188 umfassen und kann ferner spezifizieren, dass die mikroelekronische Anordnung in einer tragbaren Rechenvorrichtung umfasst ist.

Claims (40)

  1. Eine mikroelektronische Anordnung, umfassend: ein Package-Substrat, das eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist; einen ersten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des ersten Dies mit der zweiten Oberfläche des Package-Substrats durch erste Verbindungen gekoppelt ist und die erste Oberfläche des ersten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des ersten Dies liegt; und einen zweiten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des zweiten Dies mit der zweiten Oberfläche des Package-Substrats durch zweite Zwischenverbindungen gekoppelt ist, die erste Oberfläche des zweiten Dies mit der zweiten Oberfläche des ersten Dies durch dritte Verbindungen gekoppelt ist, und die erste Oberfläche des zweiten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des zweiten Dies liegt.
  2. Die mikroelekronische Anordnung gemäß Anspruch 1, wobei der erste Die zumindest einen Transistor umfasst.
  3. Die mikroelektronische Anordnung gemäß Anspruch 1, wobei der erste Die keinen Transistor umfasst.
  4. Die mikroelektronische Anordnung gemäß Anspruch 1, wobei die ersten Verbindungen Lötmittel umfassen.
  5. Die mikroelekronische Anordnung gemäß Anspruch 1, wobei die ersten Verbindungen ein anisotropes, leitfähiges Material umfassen.
  6. Die mikroelekronische Anordnung gemäß einem der Ansprüche 1-5, wobei die zweiten Verbindungen Lötmittel umfassen.
  7. Die mikroelekronische Anordnung gemäß einem der Ansprüche 1-5, wobei die zweiten Verbindungen ein anisotropes, leitfähiges Material umfassen.
  8. Die mikroelekronische Anordnung gemäß einem der Ansprüche 1-5, wobei die dritten Verbindungen Lötmittel umfassen.
  9. Die mikroelekronische Anordnung gemäß einem der Ansprüche 1-5, wobei die dritten Verbindungen ein anisotropes, leitfähiges Material umfassen.
  10. Die mikroelekronische Anordnung gemäß einem der Ansprüche 1-5, wobei die dritten Verbindungen plattierte Verbindungen sind.
  11. Eine mikroelektronische Anordnung, umfassend: ein Package-Substrat, das eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist; einen ersten Die, der in das Package-Substrat eingebettet ist, wobei der erste Die eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist, der erste Die erste leitfähige Kontakte an der ersten Oberfläche und zweite leitfähige Kontakte an der zweiten Oberfläche aufweist, die ersten leitfähigen Kontakte durch erste Verbindungen mit leitfähigen Pfaden in dem Package-Substrat gekoppelt sind und die zweiten leitfähigen Kontakte durch zweite Verbindungen mit leitfähigen Pfaden in dem Package-Substrat gekoppelt sind; und einen zweiten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des zweiten Dies mit der zweiten Oberfläche des Package-Substrats durch dritte Verbindungen gekoppelt ist, die erste Oberfläche des zweiten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des zweiten Dies liegt, und der zweite Die zumindest teilweise über dem ersten Die ist.
  12. Die mikroelekronische Anordnung gemäß Anspruch 11, wobei der zweite Die dritte leitfähige Kontakte und vierte leitfähige Kontakte an seiner ersten Oberfläche aufweist und die dritten leitfähigen Kontakte einen Abstand aufweisen, der kleiner ist als der Abstand der vierten leitfähigen Kontakte.
  13. Die mikroelekronische Anordnung gemäß Anspruch 12, wobei sich die dritten leitfähigen Kontakte über dem ersten Die befinden.
  14. Die mikroelekronische Anordnung gemäß Anspruch 12, wobei das Package-Substrat leitfähige Pfade zwischen zumindest einigen der dritten leitfähigen Kontakte des zweiten Dies und zumindest einigen der zweiten leitfähigen Kontakte des ersten Dies aufweist.
  15. Die mikroelekronische Anordnung gemäß Anspruch 12, wobei die vierten leitfähigen Kontakte nicht über dem ersten Die sind.
  16. Die mikroelekronische Anordnung gemäß Anspruch 12, wobei die mikroelektronische Anordnung zumindest einen leitfähigen Pfad zwischen der ersten Oberfläche des Package-Substrats und zumindest einem der vierten leitfähigen Kontakte umfasst.
  17. Die mikroelekronische Anordnung gemäß Anspruch 16, wobei der zumindest eine leitfähige Pfad ein Leistungspfad ist.
  18. Die mikroelekronische Anordnung gemäß einem der Ansprüche 11-17, wobei die mikroelektronische Anordnung zumindest einen leitfähigen Pfad zwischen der ersten Oberfläche des Package-Substrats und zumindest einem der ersten leitfähigen Kontakte umfasst.
  19. Die mikroelekronische Anordnung gemäß einem der Ansprüche 11-17, wobei die ersten Verbindungen einen Abstand zwischen 10 Mikrometern und 100 Mikrometern aufweisen.
  20. Die mikroelekronische Anordnung gemäß einem der Ansprüche 11-17, wobei die zweiten Verbindungen einen Abstand zwischen 80 Mikrometern und 300 Mikrometern aufweisen
  21. Eine mikroelektronische Anordnung, umfassend: ein Package-Substrat, das eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist; und einen Die, der an dem Package-Substrat befestigt ist, wobei der Die eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist, der Die erste leitfähige Kontakte an der ersten Oberfläche und zweite leitfähige Kontakte an der zweiten Oberfläche aufweist und die ersten leitfähigen Kontakte durch erste Nichtlötverbindungen an leitfähige Pfade in dem Package-Substrat gekoppelt sind.
  22. Die mikroelekronische Anordnung gemäß Anspruch 21, wobei das Package-Substrat eine Mehrzahl von leitfähigen Säulen umfasst.
  23. Die mikroelekronische Anordnung gemäß Anspruch 22, wobei eine einzelne leitfähige Säule ein Aspektverhältnis zwischen 1:1 und 4:1 aufweist.
  24. Die mikroelekronische Anordnung gemäß Anspruch 22, wobei eine einzelne leitfähige Säule einen Durchmesser zwischen 10 Mikrometern und 100 Mikrometern hat.
  25. Die mikroelekronische Anordnung gemäß Anspruch 22, wobei eine einzelne leitfähige Säule einen Durchmesser zwischen 50 Mikrometern und 250 Mikrometern hat.
  26. Die mikroelekronische Anordnung gemäß einem der Ansprüche 21-25, wobei das Package-Substrat einen Platzierungsring umfasst und der Die sich zumindest teilweise in dem Platzierungsrings befindet.
  27. Die mikroelekronische Anordnung gemäß einem der Ansprüche 21-25, wobei das Package-Substrat eine Redistributionsschicht zwischen dem Die und der zweiten Oberfläche des Package-Substrats umfasst.
  28. Die mikroelekronische Anordnung gemäß einem der Ansprüche 21-25, wobei der Die einen feldprogrammierbaren Gate-Array-Sendeempfänger umfasst.
  29. Die mikroelekronische Anordnung gemäß einem der Ansprüche 21-25, wobei der Die einen III-V-Verstärker umfasst.
  30. Die mikroelekronische Anordnung gemäß einem der Ansprüche 21-25, wobei der Die eine zentrale Verarbeitungseinheit ist.
  31. Eine mikroelektronische Anordnung, umfassend: ein Package-Substrat, das eine erste Oberfläche und eine gegenüberliegende zweite Oberfläche aufweist, wobei die zweite Oberfläche einen planaren Abschnitt aufweist; einen ersten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des ersten Dies mit dem planaren Abschnitt der zweiten Oberfläche des Package-Substrats durch erste Verbindungen gekoppelt ist und die erste Oberfläche des ersten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des ersten Dies liegt; und einen zweiten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des zweiten Dies mit dem planaren Abschnitt der zweiten Oberfläche des Package-Substrats durch zweite Verbindungen gekoppelt ist, die erste Oberfläche des zweiten Dies mit der zweiten Oberfläche des ersten Dies durch dritte Verbindungen gekoppelt ist, und die erste Oberfläche des zweiten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des zweiten Dies liegt.
  32. Die mikroelekronische Anordnung gemäß Anspruch 31, ferner umfassend: einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des ersten Dies durch vierte Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des ersten Dies und der zweiten Oberfläche des dritten Dies liegt.
  33. Die mikroelekronische Anordnung gemäß Anspruch 31, ferner umfassend: einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des Package-Substrats durch vierte Verbindungen gekoppelt ist und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und einer zweiten Oberfläche des dritten Dies liegt.
  34. Die mikroelekronische Anordnung gemäß Anspruch 31, ferner umfassend: einen dritten Die mit einer ersten Oberfläche und einer gegenüberliegenden zweiten Oberfläche, wobei die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des Package-Substrats durch vierte Verbindungen gekoppelt ist, die erste Oberfläche des dritten Dies mit der zweiten Oberfläche des ersten Dies durch fünftes Verbindungen gekoppelt ist, und die erste Oberfläche des dritten Dies zumindest teilweise zwischen der zweiten Oberfläche des Package-Substrats und der zweiten Oberfläche des dritten Dies liegt.
  35. Die mikroelekronische Anordnung gemäß einem der Ansprüche 31-34, wobei der erste Die und der zweite Die über einem im Wesentlichen planaren Abschnitt der zweiten Oberfläche des Package-Substrats sind.
  36. Die mikroelekronische Anordnung gemäß einem der Ansprüche 31-34, ferner umfassend: eine Schaltungsplatine; wobei die Schaltungsplatine durch vierte Verbindungen mit der ersten Oberfläche des Package-Substrats gekoppelt ist.
  37. Die mikroelekronische Anordnung gemäß Anspruch 36, wobei die vierten Verbindungen Lötmittel umfassen.
  38. Die mikroelekronische Anordnung gemäß einem der Ansprüche 31-34, ferner umfassend: ein Formmaterial.
  39. Die mikroelekronische Anordnung gemäß einem der Ansprüche 31-34, ferner umfassend: einen Wärmeverteiler.
  40. Die mikroelekronische Anordnung gemäß einem der Ansprüche 31-34, wobei die mikroelektronische Anordnung in einer tragbaren Rechenvorrichtung umfasst ist.
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