DE102022119996A1 - Siliziumnitrid-liner zur förderung der form-adhäsion in integriertenschaltungen - Google Patents

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die
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conductive
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Xavier Brun
Jason GAMBA
Srinivas V. Pietambaram
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Original Assignee
Intel Corp
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Abstract

Ein Beispiel für ein IC-Package mit einem Liner zur Förderung der Form-Adhäsion umfasst eine leitfähige Struktur auf einer Trägeroberfläche, ein Formmaterial, das die leitfähige Struktur zumindest teilweise umschließt; und einen Liner auf einer Oberfläche der leitfähigen Struktur zwischen der Oberfläche der leitfähigen Struktur und dem Formmaterial, wobei der Liner ein Material umfasst, das Silizium und Stickstoff umfasst.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich auf Integrierte-Schaltungs (IC) -Vorrichtungen und - Anordnungen. Genauer gesagt bezieht sie sich auf die Verwendung eines Silizium und Stickstoff umfassenden Liners zur Förderung der Form-Adhäsion in IC-Packages.
  • HINTERGRUND
  • Da die Transistordichte mit jedem neuen Siliziumknoten zunimmt, wird es immer schwieriger, große, monolithische Dies herzustellen, was dazu führt, dass die Industrie auf eine Die-Disaggregation drängt. Die dreidimensionale (3D) Packaging-Architektur adressiert diese Probleme beispielsweise unter Verwendung von direkten Verbindungen von einem Package-Träger zu ein oder mehreren Zweite-Ebene-Dies unter Verwendung großer Kupfersäulen in einem Basiskomplex, hierin möglicherweise auch als Interposer bezeichnet, und ein oder mehreren in den Basiskomplex eingebetteten Dies. Die Basiskomplex-Verbindungen können mit mikrologischen Höckern (MLBs; micrologic bumps) zwischen dem Basiskomplex zu dem Zweite-Ebene-Die oder Package-Seite-Höckern (PSBs; package side bumps) zwischen dem Basiskomplex und dem Package-Träger (package support), um eine Routing-Lücke zwischen dem oberen Chip und dem Package-Träger zu überbrücken, definiert werden.
  • Figurenliste
  • Ausführungsbeispiele sind aus der nachfolgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen ohne weiteres offensichtlich. Um diese Beschreibung zu vereinfachen, bezeichnen gleiche Bezugszeichen ähnliche strukturelle Elemente. Ausführungsbeispiele sind in den Figuren der beiliegenden Zeichnungen beispielhaft dargestellt und nicht einschränkend.
    • 1 ist eine schematische Querschnittsansicht eines Beispiel-IC-Packages umfassend einen Basiskomplex mit Kupfersäule und Erste-Ebene-Die-Seitenwand-Linern gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung.
    • 2 ist eine schematische Querschnittsansicht eines anderen Beispiel-IC-Packages umfassend einen Basiskomplex mit Kupfersäule und Erste-Ebene-Die-Seitenwand-Linern gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung.
    • 3 ist eine schematische Querschnittsansicht eines anderen Beispiel-IC-Packages umfassend einen Basiskomplex mit Kupfersäule und Erste-Ebene-Die-Seitenwand-Linern gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung.
    • 4A-4E sind schematische Querschnittsdarstellungen verschiedener Stufen in einem Beispielprozess zur Herstellung des Basiskomplexes des Beispiel-IC-Packages von 1 gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung.
    • 5A-5E sind schematische Querschnittsdarstellungen verschiedener Stufen in einem Beispielprozess zur Herstellung des Basiskomplexes des Beispiel-IC-Packages von 2 gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung.
    • 6A-6E sind schematische Querschnittsdarstellungen verschiedener Stufen in einem Beispielprozess zur Herstellung des Basiskomplexes des Beispiel-IC-Packages von 3 gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung.
    • 7 ist ein Ablaufdiagramm eines Beispielverfahrens zur Herstellung eines Basiskomplexes umfassend Kupfersäule und Erste-Ebene-Die-Liner gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung.
    • 8 ist eine Querschnittsansicht eines Vorrichtungs- (device) Packages, das ein oder mehrere Komponenten gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung umfassen kann.
    • 9 ist eine Querschnittsseitenansicht einer Bauelement- (device) Anordnung, die ein oder mehrere Komponenten gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung umfassen kann.
    • 10 ist ein Blockdiagramm einer Beispiel-Rechenvorrichtung, die ein oder mehrere Komponenten gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung umfassen kann.
  • DETAILLIERTE BESCHREIBUNG
  • Übersicht
  • Zur Veranschaulichung der hier beschriebenen Ausführungsbeispiele ist es wichtig, die Phänomene zu verstehen, die beim Packaging von IC-Strukturen auftreten können. Die folgenden grundlegenden Informationen können als Basis angesehen werden, auf der die vorliegende Offenbarung ordnungsgemäß erklärt werden kann. Solche Informationen werden nur zu Erklärungszwecken angeboten und sollten dementsprechend nicht so ausgelegt werden, dass sie den breiten Schutzbereich der vorliegenden Offenbarung und ihre möglichen Anwendungen einschränken.
  • In bestimmten 3D-Packaging-Architekturen gibt es heute mehrere Form-zu-Form-Schnittstellen. Zusätzlich zu dem Form-zu-Form-Delaminierungs-Risiko besteht auch ein Risiko der Delaminierung an Form-zu-Kupfersäule- und Form-zu- eingebettetem-Chip-Schnittstellen. Es gibt beträchtliche Herausforderungen beim Identifizieren eines Formmaterials, das sowohl zum Form-Unterfüllen (MUF; mold underfill) in der Lage ist als auch mit dem chemisch-mechanischen Polieren (CMP; chemical mechanical polishing) kompatibel ist.
  • Hierin beschriebene Ausführungsbeispiele adressieren diese Delaminierungsprobleme durch Hinzufügen einer Zwischen-Adhäsionsschicht zwischen der Kupfersäule und Formmaterial sowie zwischen ein oder mehreren Oberflächen von dem Erste-Ebene-Die und Formmaterial. Bei bestimmten Ausführungsbeispielen umfasst die Adhäsionsschicht Siliziumnitrid (SiN).
  • Bei einem Aspekt der vorliegenden Offenbarung umfasst ein Beispiel für ein IC-Package eine leitfähige Struktur, ein Formmaterial, das die leitfähige Struktur zumindest teilweise umschließt, und einen Liner auf einer Oberfläche der leitfähigen Struktur zwischen der Oberfläche der leitfähigen Struktur und dem Formmaterial, wobei der Liner ein Material umfasst, das Silizium und Stickstoff umfasst.
  • Nach hiesigem Gebrauch bezieht sich der Begriff „Isoliermaterial“ auf Festkörper (und/oder flüssige Materialien, die sich nach der hierin beschriebenen Verarbeitung verfestigen), die im Wesentlichen elektrisch nicht leitend sind. Sie können, als Beispiele und nicht als Einschränkungen, organische Polymere und Kunststoffe sowie anorganische Materialien wie beispielsweise Ionenkristalle, Porzellan, Glas, Silizium und Aluminiumoxid oder eine Kombination davon umfassen. Sie können dielektrische Materialien, Hohe-Polarisierbarkeit-Materialien und/oder piezoelektrische Materialien umfassen. Sie können transparent oder opak sein, ohne von dem Schutzbereich der vorliegenden Offenbarung abzuweichen. Weitere Beispiele für Isoliermaterialien sind Unterfüllungen und Formen oder formähnliche Materialien, die in Packaging-Anwendungen verwendet werden, umfassend zum Beispiel Materialien, die in organischen Interposern, Package-Trägern und anderen derartigen Komponenten verwendet werden.
  • Alle der Strukturen, Anordnungen, Packages, Verfahren, Vorrichtungen und Systeme der vorliegenden Offenbarung können jeweils mehrere innovative Aspekte aufweisen, von denen kein einzelner allein für die Gesamtheit der hierin offenbarten wünschenswerten Attribute verantwortlich ist. Einzelheiten zu einer oder mehreren Implementierungen des Gegenstands, der in dieser Beschreibung beschrieben ist, sind in der nachfolgenden Beschreibung und den dazugehörigen Zeichnungen ausgeführt.
  • In der nachfolgenden detaillierten Beschreibung sind möglicherweise verschiedene Aspekte der darstellenden Implementierungen unter Verwendung von Begriffen beschrieben, die gemeinhin von Fachleuten auf dem Gebiet verwendet werden, um die Substanz ihrer Arbeit anderen Fachleuten auf dem Gebiet zu übermitteln. Beispielsweise bedeutet der Begriff „verbunden“ eine direkte Verbindung (die eine oder mehrere einer mechanischen, elektrischen und/oder thermischen Verbindung sein kann) zwischen den Dingen, die verbunden sind, ohne irgendwelche Zwischenbauteile, während der Begriff „gekoppelt“ entweder eine direkte Verbindung zwischen den Dingen, die verbunden sind, oder eine indirekte Verbindung durch eine oder mehrere passive oder aktive Zwischenbauelemente bedeutet. Der Begriff „Schaltung“ bedeutet eine oder mehrere passive und/oder aktive Komponenten, die angeordnet sind, um miteinander zusammenwirken, um eine gewünschte Funktion bereitzustellen. Die Begriffe „im Wesentlichen“, „nah“, „ungefähr“, „nahe“ und „etwa“ beziehen sich im Allgemeinen auf innerhalb +/- 20% eines Zielwertes (z.B. innerhalb +/- 5 oder 10% eines Zielwerts), basierend auf dem Kontext eines bestimmten Wertes, wie hierin beschrieben ist oder wie im Stand der Technik bekannt ist. Ähnlich beziehen sich Begriffe, die eine Ausrichtung verschiedener Elemente anzeigen, z.B. „koplanar“, „senkrecht“, „orthogonal“, „parallel“ oder irgendein anderer Winkel zwischen den Elementen, im Allgemeinen auf innerhalb von +/- 5-20% eines Zielwerts, basierend auf dem Kontext eines bestimmten Wertes, wie hierin beschrieben ist oder im Stand der Technik bekannt ist.
  • Die Ausdrücke „über“, „unter“, „zwischen“ und „auf“ beziehen sich nach hiesigem Gebrauch auf eine relative Position einer Materialschicht oder Komponente im Hinblick auf andere Schichten oder Komponenten. Zum Beispiel kann eine Schicht, die über oder unter einer anderen Schicht angeordnet ist, mit der anderen Schicht direkt in Kontakt sein oder kann eine oder mehrere dazwischenliegende Schichten aufweisen. Außerdem kann eine Schicht, die zwischen zwei Schichten angeordnet ist, direkt mit einer oder beiden der zwei Schichten in Kontakt sein, oder sie kann eine oder mehrere dazwischenliegende Schichten aufweisen. Im Gegensatz dazu bezieht sich eine erste Schicht, die als „auf“ einer zweiten Schicht beschrieben ist, auf eine Schicht, die in direktem Kontakt mit dieser zweiten Schicht ist. Ähnlich kann, soweit nichts anderes explizit festgelegt ist, ein Merkmal, das zwischen zwei Merkmalen angeordnet ist, mit den benachbarten Merkmalen in direktem Kontakt sein oder eine oder mehrere dazwischenliegende Schichten aufweisen. Darüber hinaus bezieht sich der hier verwendete Begriff „anordnen“ auf die Position, den Ort, die Platzierung und/oder die Anordnung und nicht auf irgendein bestimmtes Verfahren der Bildung.
  • Zum Zweck der vorliegenden Offenbarung bezeichnet der Ausdruck „A und/oder B“ (A), (B), oder (A und B). Zum Zweck der vorliegenden Offenbarung bezeichnet der Ausdruck „A, B, und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C), oder (A, B und C). Der Ausdruck „zwischen“, wenn er in Bezug auf Messbereiche verwendet wird, schließt die Enden der Messbereiche mit ein. Nach hiesigem Gebrauch bedeutet die Schreibweise „A/B/C“ (A), (B), und/oder (C).
  • Die Beschreibung verwendet die Ausdrücke „bei einem Ausführungsbeispiel“ oder „bei Ausführungsbeispielen“, die sich jeweils auf ein oder mehrere desselben oder unterschiedlicher Ausführungsbeispiele beziehen können. Ferner sind die Ausdrücke „aufweisen“, „umfassen“, „haben“ und ähnliche, wie sie hierin im Hinblick auf Ausführungsbeispiele der vorliegenden Offenbarung verwendet werden, synonym. Die Beschreibung kann auf Perspektive basierende Beschreibungen verwenden, wie beispielsweise „über“, „unter“, „oben“, „unten“ und „Seite“; solche Beschreibungen werden verwendet, um die Erörterung zu erleichtern und sollen nicht die Anwendung der offenbarten Ausführungsbeispiele einschränken. Den beiliegenden Zeichnungen sind nicht notwendigerweise maßstabsgetreu gezeichnet. Ausgenommen es ist anderweitig angegeben, zeigt die Verwendung der Ordinaladjektive „erster“, „zweiter“ und „dritter“ bei der Beschreibung eines gewöhnlichen Gegenstandes nur an, dass unterschiedliche Instanzen ähnlicher Objekte beschrieben werden, und es ist nicht vorgesehen, dass impliziert ist, dass die auf diese Weise beschriebenen Objekte in einer gegebenen Reihenfolge sein müssen, die entweder temporär, räumlich, nach Rang oder in irgendeiner anderen Art und Weise geordnet ist.
  • In der nachfolgenden detaillierten Beschreibung wird Bezug auf die beiliegenden Zeichnungen genommen, die einen Teil derselben bilden, und in denen auf darstellende Weise Ausführungsbeispiele gezeigt sind, die praktiziert werden können. Es sollte darauf hingewiesen werden, dass andere Ausführungsbeispiele verwendet werden können und strukturelle oder logische Änderungen ausgeführt werden können, ohne von dem Schutzbereich der vorliegenden Offenbarung abzuweichen. Daher soll die folgende detaillierte Beschreibung nicht in einem einschränkenden Sinne genommen werden.
  • In den Zeichnungen beziehen sich die gleichen Bezugszeichen auf die gleichen oder analoge Elemente/Materialien, die so gezeigt sind, dass, sofern nicht anders angegeben, Erläuterungen zu einem Element/Material mit einem bestimmten Bezugszeichen, die im Zusammenhang mit einer der Zeichnungen bereitgestellt werden, auch auf andere Zeichnungen anwendbar sind, in denen Elemente/Materialien mit den gleichen Bezugszeichen dargestellt sein können. In den Zeichnungen können einige schematische Darstellungen von beispielhaften Strukturen verschiedener hierin beschriebener Vorrichtungen und Anordnungen mit präzisen rechten Winkeln und geraden Linie gezeigt sein, es ist jedoch zu verstehen, dass derartige schematische Darstellungen reale Prozessbegrenzungen nicht reflektieren könnten, was dazu führen kann, dass die Merkmale nicht so „ideal“ aussehen, wenn eine der hierin beschriebenen Strukturen unter Verwendung von z. B. Bildern eines geeigneten Charakterisierungs-Werkzeugs, wie beispielsweise Abtastungs-Elektronenmikroskopie (SEM) Bildern oder Bildern eines Übertragungs-Elektronenmikroskops (TEM) untersucht wird. In solchen Bildern von realen Strukturen könnten auch mögliche Verarbeitungs- und/oder Oberflächendefekte sichtbar sein, z.B. Oberflächenrauigkeit, Krümmungs- oder Profilabweichung, Vertiefungen oder Kratzer, nicht perfekt gerade Ränder von Materialien, verjüngte Vias oder andere Öffnungen, unbeabsichtigtes Verrunden von Ecken oder Variationen bei den Dicken unterschiedlicher Materialschichten, gelegentliche Schrauben-, Ränder- oder Kombinationsversetzungen innerhalb der kristallinen Region(en) und/oder gelegentliche Versetzungsdefekte von einzelnen Atomen oder Atomclustern. Es können andere Fehler vorliegen, die hier nicht aufgelistet sind, die jedoch innerhalb des Gebiets der Bauelementherstellung und/oder des Packaging häufig auftreten.
  • In den Zeichnungen wird eine bestimmte Anzahl und Anordnung von Strukturen und Komponenten zur Veranschaulichung dargestellt und irgendeine erwünschte Anzahl oder Anordnung solcher Strukturen und Komponenten kann in verschiedenen Ausführungsbeispielen vorhanden sein. Darüber hinaus können die in den Figuren gezeigten Strukturen je nach Materialeigenschaften, Herstellungsprozessen und Betriebsbedingungen irgendeine geeignete Form oder Gestalt annehmen.
  • Verschiedene Operationen können wiederum als mehrere diskrete Handlungen oder Operationen beschrieben werden, auf eine Weise, die beim Verständnis des beanspruchten Gegenstands am hilfreichsten ist. Die Reihenfolge der Beschreibung sollte jedoch nicht derart betrachtet werden, dass sie impliziert, dass diese Operationen notwendigerweise von der Reihenfolge abhängig sind. Genauer gesagt werden diese Operationen möglicherweise nicht in der präsentierten Reihenfolge ausgeführt. Beschriebene Operationen können in einer unterschiedlichen Reihenfolge zu dem beschriebenen Ausführungsbeispiel ausgeführt werden. Verschiedene zusätzliche Operationen können ausgeführt werden und/oder beschriebene Operationen können bei zusätzlichen Ausführungsbeispielen weggelassen sein.
  • Ausführungsbeispiele
  • 1 ist eine schematische Querschnittsdarstellung eines Packages 100 gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung. Wie in 1 dargestellt, kann das Package 100 ein oder mehrere IC-Dies umfassen, die in 1 durch die Dies 102 repräsentiert sind, von denen jeder elektrische Bauelemente umfassen kann, umfassend, aber nicht beschränkt auf Verarbeitungseinheiten (XPUs), elektronische integrierte Schaltungen (EICs) und Speicher, zum Beispiel. Die Dies 102 können ein Halbleitermaterial umfassen, umfassend zum Beispiel N-Typ- oder P-Typ-Materialien. Die Dies 102 können beispielsweise ein kristallines Substrat umfassen, das unter Verwendung von Bulk-Silizium (oder einem anderen Bulk-Halbleitermaterial) oder einer Halbleiter-auf-Isolator (SOI; semiconductor-on-insulator, z. B. Silizium-auf-Isolator) -Struktur gebildet ist. Bei einigen Ausführungsbeispielen können Dies 102 unter Verwendung alternativer Materialien gebildet werden, die mit Silizium kombiniert sein können oder nicht, umfassend, aber nicht beschränkt auf Lithiumniobit, Indiumphosphid, Siliziumdioxid, Germanium, Siliziumgermanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Aluminiumgalliumarsenid, Aluminiumarsenid, Indiumaluminiumarsenid, Aluminiumindiumantimonid, Indiumgalliumarsenid, Galliumnitrid, Indiumgalliumnitrid, Aluminiumindiumnitrid oder Galliumantimonid oder andere Kombinationen von Gruppe III-N oder Gruppe IV -Materialien. Bei einigen Ausführungsbeispiele können die Dies 102 ein nichtkristallines Material wie beispielsweise Polymere umfassen. Bei einigen Ausführungsbeispielen können die Dies 102 inhomogen sein, umfassend ein Träger- (carrier) Material (z. B. Glas oder Siliziumkarbid) als ein Substrat mit einer dünnen Halbleiterschicht, worüber sich eine aktive Seite des Dies 102 befindet. Obwohl hier einige Beispiele für das Material für die Dies 102 beschrieben werden, fällt irgendein(e) Material oder Struktur, das/die als Grundlage dienen kann, auf der IC-Schaltungen und Strukturen, wie hierin beschrieben, gebaut werden können, in das Wesen und den Schutzbereich der vorliegenden Offenbarung als Dies 102.
  • Bei dem gezeigten Ausführungsbeispiel können die Dies 102 über Verbindungen 104 mit ein oder mehreren Dies, die in 1 durch einen Die 106 repräsentiert sind, in einem Formmaterial 108, wie beispielsweise einer Epoxid-Formmasse (EMC; epoxy molding compound), die als ein Interposer fungieren kann, elektrisch gekoppelt sein. Um die Dies 102 ohne Weiteres von dem Die 106 zu unterscheiden, werden die Dies 102 hierin möglicherweise als „Zweite-Ebene-Dies“ oder alternativ als „obere Dies“ bezeichnet, während der Die 106 hierin möglicherweise als „Erste-Ebene-Die“ oder alternativ als ein „eingebetteter Die“ bezeichnet wird. Die Verbindungen 104 können Die-zu-Die (DTD; die-to-die)-Verbindungen zusammen mit zugeordneten leitfähigen Leiterbahnen, Ebenen, Vias, Redistributionsschichten (RDLs; redistribution layers) und Anschlussflächen, die eine elektrische Kopplung zwischen den Zweite-Ebene-Dies 102 und dem Erste-Ebene-Die 106 ermöglichen, umfassen. Es wird darauf hingewiesen, dass einige Komponententeile von Verbindungen in 1 dargestellt, aber nicht gesondert beschriftet sind, um die Zeichnung nicht zu überladen. Bei einigen Ausführungsbeispielen können die Verbindungen 104 Flip-Chip-Verbindungen umfassen, die es dem Package 100 ermöglichen, eine kleinere Grundfläche und eine höhere Die-zu-Package-Package-Träger-Verbindungsdichte zu erreichen, als dies unter Verwendung von herkömmlichen Drahtbondtechniken möglich wäre, wo sich die leitfähigen Kontakte zwischen den Zweite-Ebene-Dies 102 und dem Erste-Ebene-Die 106 an einer Peripherie der Zweite-Ebene-Dies 102 und/oder des Erste-Ebene-Dies 106 befinden. Beispielsweise kann einer der Zweite-Ebene-Dies 102, der eine quadratische Form mit einer Seitenlänge N aufweist, in der Lage sein, 4N Drahtbond-Verbindungen zu bilden, im Gegensatz zu N2 Flip-Chip-Verbindungen, die den gesamten „Vollfeld“-Oberflächenbereich des Zweite-Ebene-Dies 102 nutzen. Die Implementierung der Verbindungen 104 in einer Hohe-Dichte-Konfiguration kann es dem Package 100 ermöglichen, eine viel geringere parasitäre Induktivität relativ zur Verwendung von Drahtbonds aufzuweisen, was zu einer verbesserten Signalintegrität für Hochgeschwindigkeitssignale zwischen den Zweite-Ebene-Dies 102 und dem Erste-Ebene-Die 106 führen kann.
  • Zusätzlich kann durch das Co-Packaging der Zweite-Ebene-Dies 102 mit dem Erste-Ebene-Die 106 unter Verwendung der Verbindungen 104 in einer Hohe-Dichte-Konfiguration die Eingangs-/Ausgangsleistung reduziert werden, indem die elektrische Signalisierung auf Intra-Package-Distanzen beschränkt wird, während gleichzeitig Kosten und Signalverlust reduziert werden (neben anderen Vorteilen). Die dreidimensionale (3D) gestapelte Architektur kann den Leistungsbedarf für eine Datenübertragung beispielsweise auf 2-3 Pikojoule/Bit senken. Die Hohe-Dichte-Konfiguration kann auch die Serialisierung von elektromagnetischen Signalen in den Zweite-Ebene-Dies 102 ermöglichen, was wiederum eine geringere Anzahl von elektrischen Verbindungen mit dem Erste-Ebene-Die 106 ermöglicht. Bei einigen Ausführungsbeispielen können die Verbindungen 104 mit einem Hohe-Dichte-Abstand zwischen ungefähr 18 und 36 Mikrometern gebildet werden. Bei einem Ausführungsbeispiel können die Verbindungen 104 mit einem Hohe-Dichte-Abstand von 25 Mikrometern gebildet werden.
  • Bei einigen Ausführungsbeispielen kann der Erste-Ebene-Die 106 eine IC umfassen, die so ausgebildet ist, dass sie mit einem oder mehreren der Zweite-Ebene-Dies 102 elektrisch integriert werden kann, um eine vorgesehene Funktionalität des Packages 100 zu erreichen. Zum Beispiel kann der Erste-Ebene-Die 106 eine anwendungsspezifische IC (ASIC; Application Specific IC) sein, wie beispielsweise ein Schalterstromkreis (switch circuit) oder eine Treiber-/Empfänger-Schaltung, die in optischen Kommunikationssystemen verwendet wird. Bei einigen Ausführungsbeispielen kann der Erste-Ebene-Die 106 zum Beispiel eine Brückenschaltung umfassen, umfassend eine eingebettete Multi-Die-Verbindungsbrücke, die eine geeignete Schaltungsanordnung auf/in einem Halbleitersubstrat, um eine Verbindung mit Silizium-Verbindungsgeschwindigkeiten mit einer geringen Grundfläche als Teil bestimmter Packaging-Architekturen herzustellen. Bei einigen Ausführungsbeispielen können einer oder mehrere des Erste-Ebene-Dies 106 aktive Komponenten umfassen, umfassend ein oder mehrere Transistoren, Spannungswandler, Transimpedanzverstärker (TIA; trans-impedance amplifier), Takt- und Datenrückgewinnungs (CDR; clock and data recovery) -Komponenten, Mikrocontroller usw. Bei einigen Ausführungsbeispielen kann der Erste-Ebene-Die 106 eine passive Schaltungsanordnung umfassen, die ausreicht, um eine Verbindung zu den Zweite-Ebene-Dies 102 und anderen Komponenten im Package 100 ohne irgendwelche aktiven Komponenten zu ermöglichen. Bei einigen Ausführungsbeispielen kann sich der Erste-Ebene-Die 106 unter einem wesentlichen Bereich der Zweite-Ebene-Dies 102 erstrecken; bei anderen Ausführungsbeispielen kann sich der Erste-Ebene-Die 106 mit den Zweite-Ebene-Dies 102 entlang von ein oder mehreren Rändern überlappen. Bei verschiedenen Ausführungsbeispielen können sich der Erste-Ebene-Die 106 und die Zweite-Ebene-Dies 102 ausreichend überlappen, um eine Anordnung der Verbindungen 104 mit einem erwünschten Abstand und einer Anzahl von Verbindungen zu ermöglichen, die ein angemessenes Funktionieren des Packages 100 ermöglichen.
  • Bei verschiedenen Ausführungsbeispielen kann das Formmaterial 108 irgendein(e) geeignete(s) Formmaterial oder EMC umfassen. Bei alternativen Ausführungsbeispielen kann das Formmaterial 108 Trockenfilm-Dielektrika wie Ajinomoto-Aufbaufilm (ABF; Ajinomoto build-up film) oder Lagenform (sheet mold) umfassen. Die dargestellte 3D-Architektur kann eine kleinere Grundfläche insgesamt für das Package 100 ermöglichen.
  • Verbindungen 110 umfassend Die-zu-Package-Substrat (DTPS; die-to-package-substrate)-Verbindungen und zugeordnete leitfähige Leiterbahnen, Ebenen, Vias, RDLs und Anschlussflächen können eine elektrische Kopplung zwischen dem Erste-Ebene-Die 106 und einem Package-Träger 112 bereitstellen. Der Erste-Ebene-Die 106 kann alternativ mit dem Package-Träger 112 unter Verwendung anderer Mittel zur elektrischen und/oder physischen Kopplung einer IC mit einem Package-Träger gekoppelt werden, wie beispielsweise mit einem Die-Attach-Film (DAF; die attach film). Bei verschiedenen Ausführungsbeispielen kann der Package-Träger 112 ein ein- oder mehrschichtiges Isoliermaterial mit Metallisierung umfassend Ebenen, Leiterbahnen, Vias und passive Komponenten (z. B. Induktivitäten, Kondensatoren) innerhalb des Isoliermaterials und/oder auf den Oberflächen umfassen. Der Package-Träger 112 kann keramisches (z. B. Aluminiumoxid) und/oder organisches Material (z. B. epoxidbasiertes FR4, harzbasiertes Bismaleimidtriazin (BT) oder Polyimid) umfassen und kann in verschiedenen Varianten, umfassend starr und bandförmig, gebildet werden. Der Package-Träger 112 kann einen mechanischen Basis-Träger und geeignete Schnittstellen für den elektrischen Zugriff auf Komponenten im Package 100 bereitstellen. Verbindungen 116 umfassend DTPS-Verbindungen und zugeordnete leitfähige Leiterbahnen, Ebenen, Vias, RDLs, Kupfersäulen 118 und Anschlussflächen können eine elektrische Kopplung zwischen Zweite-Ebene-Dies 102 und Package-Träger 112 bereitstellen.
  • Die Verbindungen 110 und 116 können irgendeine geeignete Verbindung umfassen, umfassend Flip-Chips und Kugelgitterarray (BGA; ball grid array) und entsprechende Metallisierung, Anschlussflächen und Vias, umfassend Substrat-Durchkontaktierungen (TSVs; through-substratevias) durch den Erste-Ebene-Die 106 oder Durchgangsloch-Vias, auch Durch-Formmasse-Vias (TMVs; through-mold-vias) genannt, durch das Formmaterial 108. Es wird darauf hingewiesen, dass die in der Figur gezeigten Formen verschiedener Verbindungen lediglich der Veranschaulichung dienen und nicht als Einschränkungen zu verstehen sind. Die Formen der Verbindungen 104, 110 und/oder 116 können sich beispielsweise aus natürlichen Prozessen ergeben, die während des Lötvorgangs auftreten. Die Formen können von der Materialviskosität im flüssigen Zustand, Temperaturen der Verarbeitung, Oberflächenspannungskräften, Kapillarität und anderen Mechanismen abhängen, die nicht in den Schutzbereich der vorliegenden Offenbarung fallen. Die Verbindungen 104, 110 und 116 können eine gestapelte Packaging-Architektur ermöglichen, die elektrische Niedrigleistungs-, Niedrigverlust-, Hochgeschwindigkeits-Signale zwischen den Zweite-Ebene-Dies 102 und dem Erste-Ebene-Die 106 ermöglicht. Solche Packaging-Architekturen ermöglichen es IC-Chips, horizontal oder vertikal miteinander zu kommunizieren, was eine kleinere Grundfläche, höhere Geschwindigkeiten und einen reduzierten Leistungsverbrauch für das Package 100 ermöglicht.
  • Es wird zu verstehen gegeben, dass ein mehr Ebenen an Unterfüllung und/oder Lötresist (z. B. organisches Polymermaterial, wie beispielsweise Benzotriazol, Imidazol, Polyimid oder Epoxid) im Package 100 bereitgestellt sein können und nicht beschriftet sind, um die Zeichnungen nicht zu überladen. Bei verschiedenen Ausführungsbeispielen können die Ebenen der Unterfüllung dasselbe oder unterschiedliche Isoliermaterialien umfassen. Bei einigen Ausführungsbeispielen können die Ebenen der Unterfüllung wärmehärtende Epoxide mit Siliziumoxidpartikeln umfassen; bei einigen Ausführungsbeispielen können die Ebenen der Unterfüllung irgendein geeignetes Material umfassen, das Unterfüllungsfunktionen durchführen kann, wie beispielsweise das Tragen der Dies und das Reduzieren der thermischen Belastung an Verbindungen. Bei einigen Ausführungsbeispielen kann die Wahl des Unterfüllmaterials auf Designerwägungen basieren, wie beispielsweise Formfaktor, Größe, Belastung, Betriebsbedingungen usw.; bei anderen Ausführungsbeispielen kann die Wahl des Unterfüllmaterials auf Materialeigenschaften und Verarbeitungsbedingungen basieren, wie beispielsweise Aushärtungstemperatur, Glasübergangstemperatur, Viskosität und chemische Beständigkeit, neben anderen Faktoren; bei einigen Ausführungsbeispielen kann die Wahl des Unterfüllmaterials sowohl auf Design- als auch auf Verarbeitungserwägungen basieren. Bei einigen Ausführungsbeispielen kann das Lötresist ein flüssiges oder trockenes Filmmaterial sein, umfassend fotostrukturierbare Polymere. Bei einigen Ausführungsbeispielen kann das Lötresist nicht fotostrukturierbar sein.
  • Bezug nehmend wieder auf 1, wie nachfolgend Bezug nehmend auf 4A-4E detaillierter beschrieben wird, gemäß Merkmalen von hierin beschriebenen Ausführungsbeispielen, ist ein Liner 120 an einer einen oder mehreren Schnittstellen von Formmaterial 108 und Seitenoberflächen von den Kupfersäulen 118 und Die 106 bereitgestellt, um die Adhäsion des Formmaterials an diesen Oberflächen zu fördern. Bei bestimmten Ausführungsbeispielen umfasst der Liner 120 einen Siliziumnitrid (SiN)-Film. Das Verhältnis von Silizium zu Stickstoff im Liner 120 kann ungefähr 3 zu 4 betragen. Abhängig vom verwendeten Abscheidungsprozess können auch Wasserstoff und/oder Sauerstoff in geringen Mengen in dem Liner 120 vorhanden sein. Bei bestimmten Ausführungsbeispielen kann die Dicke des Liners 120 zwischen 100 Nanometer und 1 Mikrometer betragen.
  • Die Zweite-Ebene-Dies 102 können von einer Form 130 umschlossen werden. Bei einigen Ausführungsbeispielen kann sich die Form 130 bis zu den vom Interposer entfernten Oberflächen der Zweite-Ebene-Dies 102 erstrecken, ohne diese Oberflächen zu überlappen, wodurch die Zweite-Ebene-Dies 102 für die direkte Verbindung von Wärmesenken, ein Identifizieren von Markern usw. freigelegt werden. Bei einigen Ausführungsbeispielen kann die Form 130 die vom Interposer entfernten Oberflächen der Zweite-Ebene-Dies 102 abdecken.
  • Auch wenn dies nicht speziell in allen vorliegenden Darstellungen gezeigt wird, um die Zeichnungen nicht zu überladen, kann, wenn DTD- oder DTPS-Verbindungen beschrieben werden, eine Oberfläche einer ersten IC (oder eines ersten Dies) einen ersten Satz leitfähiger Kontakte umfassen und eine Oberfläche einer zweiten IC (oder eines zweiten Dies) oder eines Package-Trägers kann einen zweiten Satz leitfähiger Kontakte umfassen. Ein oder mehrere leitfähige Kontakte des ersten Satzes können dann elektrisch und mechanisch mit einigen der leitfähigen Kontakte des zweiten Satzes durch die DTD- oder DTPS-Verbindungen gekoppelt werden. Bei einigen Ausführungsbeispielen kann sich der Abstand der DTD-Verbindungen vom Abstand der DTPS-Verbindungen unterscheiden, bei anderen Ausführungsbeispielen können diese Abstände jedoch im Wesentlichen gleich sein. Bei einigen Ausführungsbeispielen können die hierin offenbarten DTPS-Verbindungen einen Abstand zwischen ungefähr 80 Mikrometern und 300 Mikrometern aufweisen, während die hierin offenbarten DTD-Verbindungen einen Abstand zwischen ungefähr 7 Mikrometern und 36 Mikrometern aufweisen können. Bei einem Ausführungsbeispiel weisen einige DTD-Verbindungen einen Abstand von 25 Mikrometern auf.
  • Die hierin offenbarten DTPS-Verbindungen können irgendeine geeignete Form annehmen. Bei einigen Ausführungsbeispielen kann ein Satz von DTPS-Verbindungen Lötmittel (z.B. Löthöcker oder -kugeln, die einem thermischen Wiederaufschmelzen (Reflow) unterzogen werden, um die DTPS-Verbindungen zu bilden) umfassen. Die DTPS-Verbindungen, die Lötmittel umfassen, können irgendein geeignetes Lötmaterial umfassen, wie beispielsweise Blei/Zinn, Zinn/Bismut, eutektisches Zinn/Silber, ternäres Zinn/Silber/Kupfer, Zinn/Nickel/Kupfer, Zinn/Bismut/Kupfer, Zinn/Indium/Kupfer, Zinn/Zink/Indium/Bismut oder andere Legierungen. Bei einigen Ausführungsbeispielen kann ein Satz von DTPS-Verbindungen ein antisotropes leitfähiges Material umfassen, wie beispielsweise einen antisotropen leitfähigen Film oder eine antisotrope leitfähige Paste. Ein antisotropes leitfähiges Material kann leitfähige Materialien umfassen, die in einem nicht leitfähigen Material dispergiert sind. Bei einigen Ausführungsbeispielen kann ein anisotropes leitfähiges Material mikroskopische leitfähige Partikel umfassen, die in einem Binder oder einem wärmehärtenden Klebemittelfilm (z.B. einem wärmehärtenden Biphenyl-Typ-Epoxidharz oder einem auf Acryl basierenden Material) eingebettet sind. Bei einigen Ausführungsbeispielen können die leitfähigen Partikel ein Polymer und/oder ein oder mehrere Metalle (z.B. Nickel oder Gold) umfassen. Beispielsweise können die leitfähigen Partikel vernickeltes Gold oder versilbertes Kupfer, das wiederum mit einem Polymer beschichtet ist, umfassen. Bei einem anderen Beispiel können die leitfähigen Partikel Nickel umfassen. Wenn das anisotrope leitfähige Material unkomprimiert ist, gibt es möglicherweise keinen leitfähigen Pfad von einer Seite des Materials zur anderen. Wenn das anisotrope leitfähige Material jedoch angemessen komprimiert ist (z.B. durch leitfähige Kontakte auf jeder Seite des anisotropen leitfähigen Materials), können die leitfähigen Materialien in der Nähe der Region der Komprimierung einander kontaktieren, so dass ein leitfähiger Pfad von einer Seite des Films zu der anderen in der Region der Komprimierung gebildet wird).
  • Die hierin offenbarten DTD-Verbindungen können irgendeine geeignete Form annehmen. Bei einigen Ausführungsbeispielen können einige oder alle von den hier beschriebenen DTD-Verbindungen Metall-zu-Metall-Verbindungen (z.B. Kupfer-zu-Kupfer-Verbindungen oder plattierte Verbindungen) sein. Bei solchen Ausführungsbeispielen können die leitfähigen Kontakte auf jeder Seite der DTD-Verbindungen aneinander gebondet sein (z.B. unter erhöhtem Druck und/oder Temperatur), ohne die Verwendung von dazwischenliegendem Lötmittel oder einem anisotropen leitfähigen Material. Bei einigen Ausführungsbeispielen kann eine dünne Abdeckung eines Lötmittels in einer Metall-zu-Metall-Verbindung verwendet werden, um Planarität Rechnung zu tragen, und dieses Lötmittel kann während einer Verarbeitung zu einer intermetallischen Verbindung werden. Bei einigen Metall-zu-Metall-Verbindungen, die ein Hybridbonden nutzen, kann ein dielektrisches Material (z.B. Siliziumoxid, Siliziumnitrid, Siliziumcarbid oder eine organische Schicht) zwischen den aneinandergebondeten Metallen (z.B. zwischen Kupfer-Anschlussflächen oder Posten, die die zugeordneten leitfähigen Kontakte bereitstellen) vorhanden sein. Bei einigen Ausführungsbeispielen kann eine Seite einer DTD-Verbindung eine Metallsäule (z.B. eine Kupfersäule) umfassen und die andere Seite der DTD-Verbindung kann einen Metallkontakt (z.B. einen Kupferkontakt) umfassen, der in einem Dielektrikum ausgespart ist. Bei einigen Ausführungsbeispielen kann eine Metall-zu-Metall-Verbindung (z.B. eine Kupfer-zu-Kupfer-Verbindung) ein Edelmetall (z.B. Gold) oder ein Metall, dessen Oxide leitfähig sind (z.B. Silber), umfassen. Bei einigen Ausführungsbeispielen kann eine Metall-zu-Metall-Verbindung Metall-Nanostrukturen (z.B. Nanostäbchen) umfassen, die einen reduzierten Schmelzpunkt aufweisen können. Metall-zu-Metall-Verbindungen können in der Lage sein, einen höheren Strom zuverlässig zu leiten als andere Typen von Verbindungen; beispielsweise können einige Lötverbindungen spröde intermetallische Verbindungen bilden, wenn Strom fließt, und der maximale Strom, der durch solche Verbindungen bereitgestellt wird, kann eingeschränkt sein, um einen mechanischen Ausfall zu mindern.
  • Bei einigen Ausführungsbeispielen können die ICs auf jeder Seite eines Satzes von DTD-Verbindungen ungepackagete Dies sein und/oder die DTD-Verbindungen können kleine leitfähige Höcker oder Säulen (z.B. Kupfer-Höcker oder -Säulen) umfassen, die durch ein Lötmittel an den jeweiligen leitfähigen Kontakten angebracht sind. Bei einigen Ausführungsbeispielen können einige oder alle von den DTD-Verbindungen Lötverbindungen sein, die ein Lötmittel mit einem höheren Schmelzpunkt als ein in einigen oder allen von den DTPS-Verbindungen umfasstes Lötmittel. Wenn zum Beispiel die DTD-Verbindungen gebildet werden, bevor die DTPS-Verbindungen gebildet werden, können lötmittelbasierte DTD-Verbindungen ein Höhere-Temperatur-Lötmittel (z.B. mit einem Schmelzpunkt über 200 Grad Celsius) verwenden, während die DTPS-Verbindungen ein Niedrigere-Temperatur-Lötmittel (z.B. mit einem Schmelzpunkt unter 200 Grad Celsius) verwenden können. Bei einigen Ausführungsbeispielen kann ein Höhere-Temperatur-Lötmittel Zinn; Zinn und Gold; oder Zinn, Silber und Kupfer (z.B. 96,5 % Zinn, 3 % Silber und 0,5 % Kupfer) umfassen. Bei einigen Ausführungsbeispielen kann ein Niedrigere-Temperatur-Lötmittel Zinn und Bismut (z.B. eutektisches Zinn- Bismut) oder Zinn, Silber und Bismut umfassen. Bei einigen Ausführungsbeispielen kann ein Niedrigere-Temperatur-Lötmittel Indium, Indium und Zinn oder Gallium umfassen.
  • Bei einigen Ausführungsbeispielen kann ein Satz von DTD-Verbindungen Lötmittel umfassen. DTD-Verbindungen, die Lötmittel umfassen, können irgendein geeignetes Lötmaterial umfassen, wie beispielsweise irgendeines der vorstehend für die DTPS-Verbindungen erörterten Materialien. Bei einigen Ausführungsbeispielen kann ein Satz von DTD-Verbindungen ein anisotropes leitfähiges Material umfassen, wie beispielsweise irgendeines der vorstehend für die DTPS-Verbindungen erörterten Materialien. Bei einigen Ausführungsbeispielen können die DTD-Verbindungen als Datenübertragungspfade verwendet werden, während die DTPS-Verbindungen unter anderem für Leistungs- und Masseleitungen verwendet werden können.
  • Bei den hierin beschriebenen Packages können einige oder alle der DTD-Verbindungen einen feineren Abstand aufweisen als die DTPS-Verbindungen. Bei einigen Ausführungsbeispielen können die DTD-Verbindungen einen zu feinen Abstand aufweisen, um direkt mit dem Package-Substrat zu koppeln (z. B. zu fein, um als DTPS-Verbindungen zu dienen). Die DTD-Verbindungen können einen kleineren Abstand aufweisen als die DTPS-Verbindungen, aufgrund der höheren Ähnlichkeit der Materialien der unterschiedlichen Dies auf beiden Seiten eines Satzes von DTD-Verbindungen als zwischen einem Die und einem Package-Träger auf beiden Seiten eines Satzes von DTPS-Verbindungen. Insbesondere können die Unterschiede in der Materialzusammensetzung von ICs und Package-Trägern zu einem differentiellen Ausdehnen und Zusammenziehen der ICs und des Package-Trägers aufgrund von während des Betriebs erzeugter Wärme (sowie der während verschiedener Herstellungsoperationen angewendeten Wärme) führen. Um durch dieses differentielle Ausdehnen und Zusammenziehen verursachten Schaden (z.B. Rissbildung, Lötbrückenbildung etc.) zu mindern, können die DTPS-Verbindungen in irgendeinem der hierin beschriebenen Packages größer und weiter auseinander gebildet sein als die DTD-Verbindungen, die aufgrund der größeren Materialähnlichkeit des Paares von Dies auf jeder Seite von den DTD-Verbindungen weniger thermische Spannung erfahren können.
  • Verschiedene leitfähige Kontakte, die im Package 100 verwendet werden, zum Beispiel leitfähige Kontakte, die Teil der Verbindungen 104, 110, 116 sind, können mehrere Materialschichten umfassen, die ausgewählt werden können, um unterschiedlichen Zwecken zu dienen. Bei einigen Ausführungsbeispielen können die leitfähigen Kontakte aus Aluminium gebildet sein und können eine Schicht aus Gold (z. B. mit einer Dicke von weniger als 1 Mikrometer) zwischen dem Aluminium und benachbarten Verbindungen umfassen, um die Oberflächenoxidation der Kontakte zu beschränken und die Adhäsion mit benachbarten Kontakten zu verbessern. Alternative Materialien für das Oberflächenfinish umfassen Palladium, Platin, Silber und Zinn. Bei einigen Ausführungsbeispielen können die leitfähigen Kontakte aus Aluminium gebildet sein und können eine Schicht aus einem Barrieremetall wie Nickel sowie eine Schicht aus Gold oder einem anderen geeigneten Material umfassen, wobei die Schicht aus Barrieremetall zwischen Aluminium und Gold angeordnet ist und die Schicht aus Gold zwischen dem Barrieremetall und der benachbarten Verbindung angeordnet ist. Bei derartigen Ausführungsbeispielen kann das Gold oder ein anderes Oberflächenfinish die Barrieremetallfläche vor einer Oxidation vor einem Zusammenbau schützen und das Barrieremetall kann die Diffusion von Lot von den benachbarten Verbindungen in das Aluminium begrenzen. Bei vielen Ausführungsbeispielen können die Oberflächen der Zweite-Ebene-Dies 102 und des Erste-Ebene-Dies 106, die mit dem Lötmittel in Kontakt sind, durch ein geeignetes Lötmaskenmaterial (nicht dargestellt) abgedeckt werden, das verhindert, dass das Lötmittel schmilzt und benachbarte Kontakte während des Lötvorgangs überbrückt.
  • Bei verschiedenen Ausführungsbeispielen können mehr oder weniger der vorangehend beschriebenen Elemente im Package 100 umfasst sein, im Vergleich zu dem, was in 1 dargestellt ist. Bei einigen Ausführungsbeispielen können sich leitfähige Metallisierungsleitungen in die Ebene der Zeichnung hinein und aus dieser heraus erstrecken und leitfähige Pfade bereitstellen, um elektrische zu und/oder von verschiedenen Elementen im Package 100 zu routen. Die leitfähigen Vias und/oder Leitungen, die die leitfähigen Wege in/auf dem Package bereitstellen, können unter Verwendung von beliebigen geeigneten Techniken gebildet werden. Beispiele für derartige Techniken können subtraktive Herstellungstechniken, additive oder halbadditive Herstellungstechniken, einzelne Dramascene-Herstellungstechniken, duale Dramascene-Herstellungstechniken oder andere geeignete Techniken umfassen. Bei einigen Ausführungsbeispielen können Schichten aus Isoliermaterial, wie beispielsweise Oxidmaterial oder Nitridmaterial, verschiedene Strukturen in den leitfähigen Wegen von nahen Strukturen isolieren und/oder sie können als Ätzstopps während einer Herstellung dienen. Bei einigen Ausführungsbeispielen können zusätzliche Schichten wie Diffusionssperrschichten oder/und Adhäsionsschichten zwischen leitfähigem Material und Isoliermaterial in der Nähe angeordnet sein. Diffusionssperrschichten können die Diffusion des leitfähigen Materials in das Isoliermaterial reduzieren. Adhäsionsschichten können die mechanische Adhäsion zwischen dem leitfähigen Material und dem Isoliermaterial verbessern.
  • Es wird darauf hingewiesen, dass in der Figur die Verbindungen 104, 110, 116 lediglich zur Veranschaulichung möglicherweise mit Vias ausgerichtet dargestellt sind. Bei verschiedenen Ausführungsbeispielen können geeignete leitfähige Leiterbahnen es ermöglichen, dass einige Verbindungen, wie z. B. Lötkugeln, entfernt von Vias positioniert werden und umgekehrt. Bei einigen Ausführungsbeispielen kann eine Redistributionsschicht umfassend mindestens eine Schicht aus einem Isoliermaterial und Metallisierung auf den Zweite-Ebene-Dies 102 und dem Erste-Ebene-Die 106 irgendeine erwünschte Platzierung von Lötkugeln in Bezug auf Vias und andere Schaltungsanordnung ermöglichen. Generell können die Verbindungsstrukturen innerhalb des Packages 100 so angeordnet werden, dass elektrische Signale gemäß einer Vielzahl von Designs geroutet werden. Während des Betriebs des Packages 100 können elektrische Signale (wie beispielsweise Leistung, Eingangs-/Ausgangs (I/O)-Signale, umfassend verschiedene Steuersignale für die externe und interne Steuerung der Dies 102), über die leitfähigen Kontakte und leitfähigen Pfade des Packages 100 zu und/oder von den Dies 102 geroutet werden.
  • Es wird darauf hingewiesen, dass 1 dazu vorgesehen ist, die relativen Anordnungen der Komponenten innerhalb ihrer Anordnungen zu zeigen, und dass solche Anordnungen im Allgemeinen andere Komponenten umfassen können, die nicht dargestellt sind (z. B. verschiedene Grenzflächenschichten oder verschiedene andere Komponenten, die mit der Funktionalität, elektrischen Anschlussfähigkeit oder thermischen Entlastung zusammenhängen). Bei einigen weiteren Ausführungsbeispielen können die in 1 gezeigten Anordnungen beispielsweise mehrere Zweite-Ebene-Dies 102 und/oder Erste-Ebene-Die 106 zusammen mit anderen elektrischen Komponenten umfassen.
  • Zusätzlich, obwohl einige Komponenten der Anordnungen in 1 als planare Rechtecke oder als aus rechteckigen Soliden gebildet dargestellt sind, dient dies nur der Vereinfachung der Darstellung, und die Ausführungsbeispiele dieser Anordnungen können gebogen, gerundet oder anderweitig unregelmäßig geformt sein, wie es durch die Herstellungsprozesse, die verwendet werden, um verschiedene Komponenten herzustellen, vorgegeben und manchmal unvermeidlich ist.
  • Bei verschiedenen Ausführungsbeispielen kann irgendeines der hierin Bezug nehmend auf 1 erörterten Merkmale mit irgendwelchen anderen Merkmalen kombiniert werden, um ein Package zu bilden, wie es hierin beschrieben ist, zum Beispiel, um ein modifiziertes Package 100 zu bilden. Einige solcher Kombinationen sind vorangehend beschrieben, aber bei verschiedenen Ausführungsbeispielen sind weitere Kombinationen und Modifikationen möglich.
  • 2 ist eine schematische Querschnittsdarstellung eines Packages 200 gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung. Die Beschreibungen des Packages 100 und seiner Elemente, die Bezug nehmend auf 1 bereitgestellt wurden, sind auf das in 2 gezeigte Package 200 und seine Elemente anwendbar und werden daher im Interesse der Kürze möglicherweise nicht wiederholt, wobei in bestimmten Fällen nur zusätzliche Merkmale oder Unterschiede beschrieben werden.
  • Wie in 2 gezeigt, kann das Package 200 ein oder mehrere IC-Dies umfassen, die in 2 durch Dies 202 repräsentiert sind. Bei dem dargestellten Ausführungsbeispiel können die Dies 202 über Verbindungen 204 mit ein oder mehreren Dies, die in 2 durch einen Die 206 repräsentiert sind, in einem Formmaterial 208, wie beispielsweise einer EMC, das als ein Interposer fungieren kann, elektrisch gekoppelt sein. Wie vorangehend erwähnt, können, um die Dies 202 ohne Weiteres von dem Die 206 zu unterscheiden, die Dies 202 hierin als „Zweite-Ebene-Dies“ oder alternativ als „obere Dies“ bezeichnet werden, während der Die 206 hierin als „Erste-Ebene-Die“ oder alternativ als ein „eingebetteter Die“ bezeichnet werden kann Die Verbindungen 204 können DTD-Verbindungen zusammen mit zugeordneten leitfähigen Leiterbahnen, Ebenen, Vias, RDLs und Anschlussflächen umfassen, die eine elektrische Kopplung zwischen den Zweite-Ebene-Dies 202 und dem Erste-Ebene-Die 206 ermöglichen. Es wird darauf hingewiesen, dass einige Komponententeile von Verbindungen in 2 dargestellt, aber nicht gesondert beschriftet sind, um die Zeichnung nicht zu überladen. Bei einigen Ausführungsbeispielen können die Verbindungen 204 Flip-Chip-Verbindungen umfassen, die es dem Package 200 ermöglichen, eine kleinere Grundfläche und eine höhere DTPS-Verbindungsdichte zu erreichen, als dies unter Verwendung von herkömmlichen Drahtbondtechniken, wie vorangehend beschrieben, möglich wäre.
  • Bei einigen Ausführungsbeispielen kann der Erste-Ebene-Die 206 eine IC umfassen, die so ausgebildet ist, dass sie mit einem oder mehreren der Zweite-Ebene-Dies 202 elektrisch integriert werden kann, um eine vorgesehene Funktionalität des Packages 200 zu erreichen. Zum Beispiel kann der Erste-Ebene-Die 206 eine ASIC sein, wie beispielsweise ein Schalterstromkreis oder eine Treiber-/Empfänger-Schaltung, die in optischen Kommunikationssystemen verwendet wird. Bei einigen Ausführungsbeispielen kann der Erste-Ebene-Die 206 zum Beispiel eine Brückenschaltung umfassen, umfassend eine eingebettete Multi-Die-Verbindungsbrücke, die eine geeignete Schaltungsanordnung auf/in einem Halbleitersubstrat, um eine Verbindung mit Silizium-Verbindungsgeschwindigkeiten mit einer geringen Grundfläche als Teil bestimmter Packaging-Architekturen herzustellen. Bei einigen Ausführungsbeispielen können einer oder mehrere des Erste-Ebene-Dies 206 aktive Komponenten umfassen. Bei einigen Ausführungsbeispielen kann der Erste-Ebene-Die 206 eine passive Schaltungsanordnung umfassen, die ausreicht, um eine Verbindung zu den Zweite-Ebene-Dies 202 und anderen Komponenten im Package 200 ohne irgendwelche aktiven Komponenten zu ermöglichen. Bei einigen Ausführungsbeispielen kann sich der Erste-Ebene-Die 206 unter einem wesentlichen Bereich der Zweite-Ebene-Dies 202 erstrecken; bei anderen Ausführungsbeispielen kann sich der Erste-Ebene-Die 206 mit den Zweite-Ebene-Dies 202 entlang von ein oder mehreren Rändern überlappen. Bei verschiedenen Ausführungsbeispielen können sich der Erste-Ebene-Die 206 und die Zweite-Ebene-Dies 202 ausreichend überlappen, um eine Anordnung der Verbindungen 204 mit einem erwünschten Abstand und einer Anzahl von Verbindungen zu ermöglichen, die ein angemessenes Funktionieren des Packages 200 ermöglichen.
  • Bei verschiedenen Ausführungsbeispielen kann das Formmaterial 208 irgendein(e) geeignete(s) Formmaterial oder EMC umfassen. Bei alternativen Ausführungsbeispielen kann das Formmaterial 208 Trockenfilm-Dielektrika, wie beispielsweise ABF oder Lagenform, umfassen. Die dargestellte 3D-Architektur kann eine kleinere Grundfläche insgesamt für das Package 200 ermöglichen.
  • Verbindungen 210 umfassend DTPS-Verbindungen und zugeordnete leitfähige Leiterbahnen, Ebenen, Vias, RDLs und Anschlussflächen können eine elektrische Kopplung zwischen dem Erste-Ebene-Die 206 und einem Package-Träger 212 bereitstellen. Der Erste-Ebene-Die 206 kann alternativ unter Verwendung anderer Mittel zur elektrischen und/oder physischen Kopplung einer IC mit einem Package-Träger, wie beispielsweise mit einer DAF, mit dem Package-Träger 212 gekoppelt werden. Bei verschiedenen Ausführungsbeispielen kann der Package-Träger 212 ein ein- oder mehrschichtiges Isoliermaterial mit Metallisierung umfassend Ebenen, Leiterbahnen, Vias und passive Komponenten (z. B. Induktivitäten, Kondensatoren) innerhalb des Isoliermaterials und/oder auf den Oberflächen umfassen. Der Package-Träger 212 kann keramisches (z. B. Aluminiumoxid) und/oder organisches Material (z. B. epoxidbasiertes FR4, harzbasiertes BT oder Polyimid) umfassen und kann in verschiedenen Varianten, umfassend starr und bandförmig, gebildet werden. Der Package-Träger 212 kann einen mechanischen Basis-Träger und geeignete Schnittstellen für den elektrischen Zugriff auf Komponenten im Package 200 bereitstellen. Verbindungen 216 umfassend DTPS-Verbindungen und zugeordnete leitfähige Leiterbahnen, Ebenen, Vias, Kupfersäulen 218, RDLs und Anschlussflächen können eine elektrische Kopplung zwischen den Zweite-Ebene-Dies 202 und dem Package-Träger 212 bereitstellen.
  • Die Verbindungen 210 und 216 können irgendeine geeignete Verbindung umfassen, umfassend Flip-Chips und BGA und entsprechende Metallisierung, Anschlussflächen und Vias, umfassend TSVs durch den Erste-Ebene-Die 206 oder TMVs durch den Interposer 208. Es wird darauf hingewiesen, dass die in der Figur gezeigten Formen verschiedener Verbindungen lediglich der Veranschaulichung dienen und nicht als Einschränkungen zu verstehen sind. Die Formen der Verbindungen 204, 210 und/oder 216 können sich beispielsweise aus natürlichen Prozessen ergeben, die während des Lötvorgangs auftreten. Die Formen können von der Materialviskosität im flüssigen Zustand, Temperaturen der Verarbeitung, Oberflächenspannungskräften, Kapillarität und anderen Mechanismen abhängen, die nicht in den Schutzbereich der vorliegenden Offenbarung fallen. Die Verbindungen 204, 210 und 216 können eine Packaging-Architektur ermöglichen, die elektrische Niedrigleistungs-, Niedrigverlust-, Hochgeschwindigkeits-Signale zwischen den Zweite-Ebene-Dies 202 und dem Erste-Ebene-Die 206 ermöglicht. Solche Packaging-Architekturen ermöglichen es IC-Chips, horizontal oder vertikal miteinander zu kommunizieren, was eine kleinere Grundfläche, höhere Geschwindigkeiten und einen reduzierten Leistungsverbrauch für das Package 200 ermöglicht.
  • Es wird zu verstehen gegeben, dass ein mehr Ebenen an Unterfüllung und/oder Lötresist im Package 200 bereitgestellt sein können und nicht beschriftet sind, um die Zeichnungen nicht zu überladen.
  • Bezug nehmend wieder auf 2, wie nachfolgend Bezug nehmend auf 5A-5E detaillierter beschrieben wird, gemäß Merkmalen von hierin beschriebenen Ausführungsbeispielen, ist ein Liner 220 an einer einen oder mehreren Schnittstellen von Formmaterial 208 und Seitenoberflächen von den Kupfersäulen 218 und Die 206 bereitgestellt, um die Adhäsion des Formmaterials an diesen Oberflächen zu fördern. Bei bestimmten Ausführungsbeispielen umfasst der Liner 220 einen SiN-Film. Das Verhältnis von Silizium zu Stickstoff im Liner 120 kann ungefähr 3 zu 4 betragen. Abhängig vom verwendeten Abscheidungsprozess können auch Wasserstoff und/oder Sauerstoff in geringen Mengen in dem Liner 220 vorhanden sein. Bei bestimmten Ausführungsbeispielen kann die Dicke des Liners 220 zwischen 100 Nanometer und 1 Mikrometer betragen.
  • Die Zweite-Ebene-Dies 202 können von einer Form 230 umschlossen werden. Bei einigen Ausführungsbeispielen kann sich die Form 230 bis zu den vom Interposer 208 entfernten Oberflächen der Zweite-Ebene-Dies 202 erstrecken, ohne diese Oberflächen zu überlappen, wodurch die Zweite-Ebene-Dies 202 für die direkte Verbindung von Wärmesenken, ein Identifizieren von Markern usw. freigelegt werden. Bei einigen Ausführungsbeispielen kann die Form 230 die vom Interposer 208 entfernten Oberflächen der Zweite-Ebene-Dies 202 abdecken.
  • Verschiedene leitfähige Kontakte, die im Package 200 verwendet werden, zum Beispiel leitfähige Kontakte, die Teil der Verbindungen 204, 210, 216 sind, können mehrere Materialschichten umfassen, die ausgewählt werden können, um unterschiedlichen Zwecken zu dienen. Bei einigen Ausführungsbeispielen können die leitfähigen Kontakte aus Aluminium gebildet sein und können eine Schicht aus Gold (z. B. mit einer Dicke von weniger als 1 Mikrometer) zwischen dem Aluminium und benachbarten Verbindungen umfassen, um die Oberflächenoxidation der Kontakte zu beschränken und die Adhäsion mit benachbarten Kontakten zu verbessern. Alternative Materialien für das Oberflächenfinish umfassen Palladium, Platin, Silber und Zinn. Bei einigen Ausführungsbeispielen können die leitfähigen Kontakte aus Aluminium gebildet sein und können eine Schicht aus einem Barrieremetall wie Nickel sowie eine Schicht aus Gold oder einem anderen geeigneten Material umfassen, wobei die Schicht aus Barrieremetall zwischen Aluminium und Gold angeordnet ist und die Schicht aus Gold zwischen dem Barrieremetall und der benachbarten Verbindung angeordnet ist. Bei derartigen Ausführungsbeispielen kann das Gold oder ein anderes Oberflächenfinish die Barrieremetallfläche vor einer Oxidation vor einem Zusammenbau schützen und das Barrieremetall kann die Diffusion von Lot von den benachbarten Verbindungen in das Aluminium begrenzen. Bei vielen Ausführungsbeispielen können die Oberflächen von Zweite-Ebene-Dies 202 und Erste-Ebene-Die 206 in Kontakt mit dem Lötmittel durch ein geeignetes Lötmaskenmaterial (nicht dargestellt) abgedeckt werden, das verhindert, dass das Lötmittel schmilzt und benachbarte Kontakte während des Lötvorgangs überbrückt.
  • Bei verschiedenen Ausführungsbeispielen können mehr oder weniger der vorangehend beschriebenen Elemente im Package 200 umfasst sein, im Vergleich zu dem, was in 2 dargestellt ist.
  • Es wird darauf hingewiesen, dass die Verbindungen 204, 210, 216 in der Figur lediglich zur Veranschaulichung möglicherweise mit Vias ausgerichtet oder nicht ausgerichtet dargestellt sind. Bei verschiedenen Ausführungsbeispielen können geeignete leitfähige Leiterbahnen es ermöglichen, dass einige Verbindungen, wie beispielsweise Lötkugeln, entfernt von Vias positioniert werden und umgekehrt. Bei einigen Ausführungsbeispielen kann eine Redistributionsschicht umfassend mindestens eine Schicht aus einem Isoliermaterial und Metallisierung auf den Zweite-Ebene-Dies 202 und dem Erste-Ebene-Die 206 irgendeine erwünschte Platzierung von Lötkugeln in Bezug auf Vias und andere Schaltungsanordnung ermöglichen. Generell können die Verbindungsstrukturen innerhalb des Packages 200 so angeordnet werden, dass elektrische Signale gemäß einer Vielzahl von Designs geroutet werden. Während des Betriebs des Packages 200 können elektrische Signale (wie beispielsweise Leistung, Eingangs-/Ausgangs (I/O)-Signale, umfassend verschiedene Steuersignale für die externe und interne Steuerung der Dies 202), über die leitfähigen Kontakte und leitfähigen Pfade des Packages 200 zu und/oder von den Dies 202 geroutet werden.
  • Es wird darauf hingewiesen, dass 2 dazu vorgesehen ist, die relativen Anordnungen der Komponenten innerhalb ihrer Anordnungen zu zeigen, und dass solche Anordnungen im Allgemeinen andere Komponenten umfassen können, die nicht dargestellt sind (z. B. verschiedene Grenzflächenschichten oder verschiedene andere Komponenten, die mit der Funktionalität, elektrischen Anschlussfähigkeit oder thermischen Entlastung zusammenhängen). Bei einigen weiteren Ausführungsbeispielen können die in 2 gezeigten Anordnungen beispielsweise mehrere Zweite-Ebene-Dies 202 und/oder Erste-Ebene-Die 206 zusammen mit anderen elektrischen Komponenten umfassen.
  • Zusätzlich, obwohl einige Komponenten der Anordnungen in 2 als planare Rechtecke oder als aus rechteckigen Soliden gebildet dargestellt sind, dient dies nur der Vereinfachung der Darstellung, und die Ausführungsbeispiele dieser Anordnungen können gebogen, gerundet oder anderweitig unregelmäßig geformt sein, wie es durch die Herstellungsprozesse, die verwendet werden, um verschiedene Komponenten herzustellen, vorgegeben und manchmal unvermeidlich ist.
  • Bei verschiedenen Ausführungsbeispielen kann irgendeines der hierin Bezug nehmend auf 2 erörterten Merkmale mit irgendwelchen anderen Merkmalen kombiniert werden, um ein Package zu bilden, wie es hierin beschrieben ist, zum Beispiel, um ein modifiziertes Package 200 zu bilden. Einige solcher Kombinationen sind vorangehend beschrieben, aber bei verschiedenen Ausführungsbeispielen sind weitere Kombinationen und Modifikationen möglich.
  • 3 ist eine schematische Querschnittsdarstellung eines Packages 300 gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung. Die Beschreibungen des Packages 100 und seiner Elemente, die Bezug nehmend auf 1 bereitgestellt wurden, sind auf das in 3 gezeigte Package 300 und seine Elemente anwendbar und werden daher im Interesse der Kürze möglicherweise nicht wiederholt, wobei in bestimmten Fällen nur zusätzliche Merkmale oder Unterschiede beschrieben werden.
  • Wie in 3 gezeigt, kann das Package 300 ein oder mehrere IC-Dies umfassen, die in 3 durch Dies 302 repräsentiert sind. Bei dem gezeigten Ausführungsbeispiel können die Dies 302 über Verbindungen 304 mit ein oder mehreren Dies, die in 3 durch einen Die 306 repräsentiert sind, in einem Formmaterial 308, das in dargestellten Ausführungsbeispielen einen Interposer umfassen kann, elektrisch gekoppelt sein. Wie vorangehend erwähnt, können, um die Dies 302 ohne Weiteres von dem Die 306 zu unterscheiden, die Dies 302 hierin als „Zweite-Ebene-Dies“ oder alternativ als „obere Dies“ bezeichnet werden, während der Die 306 hierin als „Erste-Ebene-Die“ oder alternativ als ein „eingebetteter Die“ bezeichnet werden kann Die Verbindungen 304 können DTD-Verbindungen zusammen mit zugeordneten leitfähigen Leiterbahnen, Ebenen, Vias, RDLs und Anschlussflächen umfassen, die eine elektrische Kopplung zwischen den Zweite-Ebene-Dies 302 und dem Erste-Ebene-Die 306 ermöglichen. Es wird darauf hingewiesen, dass einige Komponententeile von Verbindungen in 3 dargestellt, aber nicht gesondert beschriftet sind, um die Zeichnung nicht zu überladen. Bei einigen Ausführungsbeispielen können die Verbindungen 304 Flip-Chip-Verbindungen umfassen, die es dem Package 300 ermöglichen, eine kleinere Grundfläche und eine höhere Die-zu-Package-Package-Träger-Verbindungsdichte zu erreichen, als dies unter Verwendung von herkömmlichen Drahtbondtechniken, wie vorangehend beschrieben, möglich wäre.
  • Bei einigen Ausführungsbeispielen kann der Erste-Ebene-Die 306 eine IC umfassen, die so ausgebildet ist, dass sie mit einem oder mehreren der Zweite-Ebene-Dies 302 elektrisch integriert werden kann, um eine vorgesehene Funktionalität des Packages 300 zu erreichen. Zum Beispiel kann der Erste-Ebene-Die 306 eine anwendungsspezifische IC (ASIC) sein, wie beispielsweise ein Schalterstromkreis oder eine Treiber-/Empfänger-Schaltung, die in optischen Kommunikationssystemen verwendet wird. Bei einigen Ausführungsbeispielen kann der Erste-Ebene-Die 306 zum Beispiel eine Brückenschaltung umfassen, umfassend eine eingebettete Multi-Die-Verbindungsbrücke, die eine geeignete Schaltungsanordnung auf/in einem Halbleitersubstrat, um eine Verbindung mit Silizium-Verbindungsgeschwindigkeiten mit einer geringen Grundfläche als Teil bestimmter Packaging-Architekturen herzustellen. Bei einigen Ausführungsbeispielen können einer oder mehrere des Erste-Ebene-Dies 306 aktive Komponenten umfassen. Bei einigen Ausführungsbeispielen kann der Erste-Ebene-Die 306 eine passive Schaltungsanordnung umfassen, die ausreicht, um eine Verbindung zu den Zweite-Ebene-Dies 302 und anderen Komponenten im Package 300 ohne irgendwelche aktiven Komponenten zu ermöglichen. Bei einigen Ausführungsbeispielen kann sich der Erste-Ebene-Die 306 unter einem wesentlichen Bereich der Zweite-Ebene-Dies 302 erstrecken; bei anderen Ausführungsbeispielen kann sich der Erste-Ebene-Die 306 mit den Zweite-Ebene-Dies 302 entlang von ein oder mehreren Rändern überlappen. Bei verschiedenen Ausführungsbeispielen können sich der Erste-Ebene-Die 306 und die Zweite-Ebene-Dies 302 ausreichend überlappen, um eine Anordnung der Verbindungen 304 mit einem erwünschten Abstand und einer Anzahl von Verbindungen zu ermöglichen, die ein angemessenes Funktionieren des Packages 300 ermöglichen.
  • Bei verschiedenen Ausführungsbeispielen kann das Formmaterial 308 irgendein(e) geeignete(s) Formmaterial oder EMC umfassen. Bei alternativen Ausführungsbeispielen kann das Formmaterial 308 Trockenfilm-Dielektrika, wie beispielsweise ABF oder Lagenform, umfassen. Die dargestellte 3D-Architektur kann eine kleinere Grundfläche insgesamt für das Package 300 ermöglichen.
  • Verbindungen 310 umfassend DTPS-Verbindungen und zugeordnete leitfähige Leiterbahnen, Ebenen, Vias, RDLs und Anschlussflächen können eine elektrische Kopplung zwischen dem Erste-Ebene-Die 306 und einem Package-Träger 312 bereitstellen. Der Erste-Ebene-Die 306 kann alternativ unter Verwendung anderer Mittel zur elektrischen und/oder physischen Kopplung einer IC mit einem Package-Träger, wie beispielsweise mit einer DAF, mit dem Package-Träger 312 gekoppelt werden. Bei verschiedenen Ausführungsbeispielen kann der Package-Träger 312 ein ein- oder mehrschichtiges Isoliermaterial mit Metallisierung umfassend Ebenen, Leiterbahnen, Vias und passive Komponenten (z. B. Induktivitäten, Kondensatoren) innerhalb des Isoliermaterials und/oder auf den Oberflächen umfassen. Der Package-Träger 312 kann keramisches (z. B. Aluminiumoxid) und/oder organisches Material (z. B. epoxidbasiertes FR4, harzbasiertes BT oder Polyimid) umfassen und kann in verschiedenen Varianten, umfassend starr und bandförmig, gebildet werden. Der Package-Träger 312 kann einen mechanischen Basis-Träger und geeignete Schnittstellen für den elektrischen Zugriff auf Komponenten im Package 300 bereitstellen. Verbindungen 316 umfassend DTPS-Verbindungen und zugeordnete leitfähige Leiterbahnen, Ebenen, Vias, Kupfersäulen 318, RDLs und Anschlussflächen können eine elektrische Kopplung zwischen den Zweite-Ebene-Dies 302 und dem Package-Träger 312 bereitstellen.
  • Die Verbindungen 310 und 316 können irgendeine geeignete Verbindung umfassen, umfassend Flip-Chips und BGA und entsprechende Metallisierung, Anschlussflächen und Vias, umfassend TSVs durch den Erste-Ebene-Die 306 oder TMVs durch den Interposer 308. Es wird darauf hingewiesen, dass die in der Figur gezeigten Formen verschiedener Verbindungen lediglich der Veranschaulichung dienen und nicht als Einschränkungen zu verstehen sind. Die Formen der Verbindungen 304, 305, 310 und/oder 316 können sich beispielsweise aus natürlichen Prozessen ergeben, die während des Lötvorgangs auftreten. Die Formen können von der Materialviskosität im flüssigen Zustand, Temperaturen der Verarbeitung, Oberflächenspannungskräften, Kapillarität und anderen Mechanismen abhängen, die nicht in den Schutzbereich der vorliegenden Offenbarung fallen. Die Verbindungen 304, 310 und 316 können eine Packaging-Architektur ermöglichen, die elektrische Niedrigleistungs-, Niedrigverlust-, Hochgeschwindigkeits-Signale zwischen den Zweite-Ebene-Dies 202 und dem Erste-Ebene-Die 206 ermöglicht. Solche Packaging-Architekturen ermöglichen es IC-Chips, horizontal oder vertikal miteinander zu kommunizieren, was eine kleinere Grundfläche, höhere Geschwindigkeiten und einen reduzierten Leistungsverbrauch für das Package 300 ermöglicht.
  • Es wird zu verstehen gegeben, dass ein mehr Ebenen an Unterfüllung und/oder Lötresist im Package 300 bereitgestellt sein können und nicht beschriftet sind, um die Zeichnungen nicht zu überladen.
  • Bezug nehmend wieder auf 3, wie nachfolgend Bezug nehmend auf 6A-6E detaillierter beschrieben wird, gemäß Merkmalen von hierin beschriebenen Ausführungsbeispielen, ist ein Liner 320 an einer einen oder mehreren Schnittstellen von Formmaterial 308 und Seitenoberflächen von den Kupfersäulen 318 und Die 306 bereitgestellt, um die Adhäsion des Formmaterials an diesen Oberflächen zu fördern. Bei bestimmten Ausführungsbeispielen umfasst der Liner 320 einen SiN-Film. Das Verhältnis von Silizium zu Stickstoff im Liner 320 kann ungefähr 3 zu 4 betragen. Abhängig vom verwendeten Abscheidungsprozess können auch Wasserstoff und/oder Sauerstoff in geringen Mengen in dem Liner 320 vorhanden sein. Bei bestimmten Ausführungsbeispielen kann die Dicke des Liners 320 zwischen 100 Nanometer und 1 Mikrometer betragen.
  • Die Zweite-Ebene-Dies 302 können von einer Form 330 umschlossen werden. Bei einigen Ausführungsbeispielen kann sich die Form 330 bis zu den vom Interposer 308 entfernten Oberflächen der Zweite-Ebene-Dies 302 erstrecken, ohne diese Oberflächen zu überlappen, wodurch die Zweite-Ebene-Dies 302 für die direkte Verbindung von Wärmesenken, ein Identifizieren von Markern usw. freigelegt werden. Bei einigen Ausführungsbeispielen kann die Form 330 die vom Interposer 308 entfernten Oberflächen der Zweite-Ebene-Dies 302 abdecken.
  • Verschiedene leitfähige Kontakte, die im Package 300 verwendet werden, zum Beispiel leitfähige Kontakte, die Teil der Verbindungen 304, 310, 316 sind, können mehrere Materialschichten umfassen, die ausgewählt werden können, um unterschiedlichen Zwecken zu dienen. Bei einigen Ausführungsbeispielen können die leitfähigen Kontakte aus Aluminium gebildet sein und können eine Schicht aus Gold (z. B. mit einer Dicke von weniger als 1 Mikrometer) zwischen dem Aluminium und benachbarten Verbindungen umfassen, um die Oberflächenoxidation der Kontakte zu beschränken und die Adhäsion mit benachbarten Kontakten zu verbessern. Alternative Materialien für das Oberflächenfinish umfassen Palladium, Platin, Silber und Zinn. Bei einigen Ausführungsbeispielen können die leitfähigen Kontakte aus Aluminium gebildet sein und können eine Schicht aus einem Barrieremetall wie Nickel sowie eine Schicht aus Gold oder einem anderen geeigneten Material umfassen, wobei die Schicht aus Barrieremetall zwischen Aluminium und Gold angeordnet ist und die Schicht aus Gold zwischen dem Barrieremetall und der benachbarten Verbindung angeordnet ist. Bei derartigen Ausführungsbeispielen kann das Gold oder ein anderes Oberflächenfinish die Barrieremetallfläche vor einer Oxidation vor einem Zusammenbau schützen und das Barrieremetall kann die Diffusion von Lötmittel von den benachbarten Verbindungen in das Aluminium begrenzen. Bei vielen Ausführungsbeispielen können Oberflächen von Zweite-Ebene-Dies 302 und Erste-Ebene-Die 306 in Kontakt mit dem Lötmittel durch ein geeignetes Lötmaskenmaterial (nicht dargestellt) abgedeckt werden, das verhindert, dass das Lötmittel schmilzt und benachbarte Kontakte während des Lötvorgangs überbrückt.
  • Bei verschiedenen Ausführungsbeispielen können mehr oder weniger der vorangehend beschriebenen Elemente im Package 300 umfasst sein, im Vergleich zu dem, was in 3 dargestellt ist.
  • Es wird darauf hingewiesen, dass die Verbindungen 304, 310, 316 in der Figur lediglich zur Veranschaulichung möglicherweise mit Vias ausgerichtet oder nicht ausgerichtet dargestellt sind. Bei verschiedenen Ausführungsbeispielen können geeignete leitfähige Leiterbahnen es ermöglichen, dass einige Verbindungen, wie beispielsweise Lötkugeln, entfernt von Vias positioniert werden und umgekehrt. Bei einigen Ausführungsbeispielen kann eine Redistributionsschicht umfassend mindestens eine Schicht aus einem Isoliermaterial und Metallisierung auf den Zweite-Ebene-Dies 302 und dem Erste-Ebene-Die 306 irgendeine erwünschte Platzierung von Lötkugeln in Bezug auf Vias und andere Schaltungsanordnung ermöglichen. Generell können die Verbindungsstrukturen innerhalb des Packages 300 so angeordnet werden, dass elektrische Signale gemäß einer Vielzahl von Designs geroutet werden. Während des Betriebs des Packages 300 können elektrische Signale (wie beispielsweise Leistung, Eingangs-/Ausgangs (I/O)-Signale, umfassend verschiedene Steuersignale für die externe und interne Steuerung der Dies 302), über die leitfähigen Kontakte und leitfähigen Pfade des Packages 300 zu und/oder von den Dies 302 geroutet werden.
  • Es wird darauf hingewiesen, dass 3 dazu vorgesehen ist, die relativen Anordnungen der Komponenten innerhalb ihrer Anordnungen zu zeigen, und dass solche Anordnungen im Allgemeinen andere Komponenten umfassen können, die nicht dargestellt sind (z. B. verschiedene Grenzflächenschichten oder verschiedene andere Komponenten, die mit der Funktionalität, elektrischen Anschlussfähigkeit oder thermischen Entlastung zusammenhängen). Bei einigen weiteren Ausführungsbeispielen können die in 3 gezeigten Anordnungen beispielsweise mehrere Zweite-Ebene-Dies 302 und/oder Erste-Ebene-Die 306 zusammen mit anderen elektrischen Komponenten umfassen.
  • Zusätzlich, obwohl einige Komponenten der Anordnungen in 3 als planare Rechtecke oder als aus rechteckigen Soliden gebildet dargestellt sind, dient dies nur der Vereinfachung der Darstellung, und die Ausführungsbeispiele dieser Anordnungen können gebogen, gerundet oder anderweitig unregelmäßig geformt sein, wie es durch die Herstellungsprozesse, die verwendet werden, um verschiedene Komponenten herzustellen, vorgegeben und manchmal unvermeidlich ist.
  • Bei verschiedenen Ausführungsbeispielen kann irgendeines der hierin Bezug nehmend auf 3 erörterten Merkmale mit irgendwelchen anderen Merkmalen kombiniert werden, um ein Package zu bilden, wie es hierin beschrieben ist, zum Beispiel, um ein modifiziertes Package 300 zu bilden. Einige solcher Kombinationen sind vorangehend beschrieben, aber bei verschiedenen Ausführungsbeispielen sind weitere Kombinationen und Modifikationen möglich.
  • Wie in den 1-3 dargestellt, sind die Packages 100 und 200 Beispiele für Oberer-Die-zuletzt-Package-Architekturen, während das Package 300 ein Beispiel für eine Oberer-Die-zuerst-Architektur ist.
  • Beispielhafte Verfahren
  • 4A-4E sind schematische Querschnittsdarstellungen verschiedener Stufen in einem Beispielprozess zur Herstellung eines Basiskomplexes eines Beispiel-IC-Packages, wie beispielsweise des Packages 100, gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung. Obwohl die 4A-4E verschiedene Operationen darstellen, die in einer bestimmten Reihenfolge durchgeführt werden, dient dies nur der Veranschaulichung, und die hierin erörterten Operationen können neu geordnet und/oder wiederholt werden, wie es geeignet ist. Darüber hinaus können zusätzliche Prozesse, die nicht dargestellt sind, ebenfalls durchgeführt werden, ohne von dem Schutzbereich der vorliegenden Offenbarung abzuweichen. Auch können verschiedene der hierin im Hinblick auf die 4A-4E erörterten Operationen gemäß der vorliegenden Offenbarung modifiziert werden, um andere Ausführungsbeispiele und/oder Komponenten des Packages 100, wie hierin offenbart, herzustellen.
  • 4A zeigt eine Mikroelektronik-Anordnung 400 (alternativ hierin einfach als „Anordnung“ bezeichnet) umfassend einen Träger 402 und eine Basiskomplex-Package-Träger-Oberfläche 403, plattiert oder anderweitig abgeschieden mit leitfähigem Material, wie beispielsweise Kupfer, um Leiterbahnen (nicht dargestellt), Ebenen (nicht dargestellt) und Säulen 404 zu erzeugen. Bei bestimmten Ausführungsbeispielen umfasst die Package-Träger-Oberfläche 403 eine Freigabeschicht und/oder mehrere Schichten aus strukturiertem Metall und dielektrischer Schaltungsanordnung. Die Freigabeschicht kann irgendein Material umfassen, umfassend organisches Material, das die Freigabe des Basiskomplexes von dem Träger 402 später im Prozess ermöglicht, und kann einen Laser-Freigabefilm, einen thermischen Freigabefilm und/oder eine mechanische Freigabe-/Abziehschicht umfassen. Zur Herstellung der in 4A gezeigten Anordnung 400 kann irgendeine geeignete Herstellungstechnik (z. B. additiv, subtraktiv, semiadditiv usw.) verwendet werden. Bei verschiedenen Ausführungsbeispielen kann die Metallisierung unter Verwendung von irgendeinem Prozess, der im Stand der Technik bekannt ist, umfassend Elektroplattieren, Photolithographie usw., gebildet werden. Bei verschiedenen Ausführungsbeispielen kann der Träger 402 ein Halbleitermaterial umfassen. Bei einigen Ausführungsbeispielen kann der Träger 402 irgendein starres, nicht leitfähiges Material umfassen, wie beispielsweise Aluminiumoxid, das der abgeschiedenen Metallisierung einen mechanischen Träger bereitstellen kann. Bei verschiedenen Ausführungsbeispielen kann die Metallisierung Kupfer umfassen; bei einigen Ausführungsbeispielen kann die Metallisierung Aluminium umfassen; bei einigen Ausführungsbeispielen kann die Metallisierung Metalllegierungen verschiedener Zusammensetzungen umfassen. Zusätzlich, obwohl die Säulen 404 als paarweise angeordnet dargestellt sind, wird zu verstehen gegeben, dass Säulen an verschiedenen Orten auf dem Träger 402 im Hinblick auf andere Elemente darauf positioniert werden können, ohne vom Wesen oder Schutzbereich der hierin beschriebenen Ausführungsbeispiele abzuweichen.
  • 4B zeigt eine Anordnung 410, die die Anordnung 400 (4A) umfasst, an der eine IC-Struktur 412 an der Trägeroberfläche 403 des Trägers 402 angebracht wurde. Obwohl die IC-Struktur 412 so dargestellt ist, dass sie zwischen den Säulen 404 positioniert ist, wird zu verstehen gegeben, dass ein Die an verschiedenen Orten über dem Träger 402 im Hinblick auf die Säulen positioniert werden kann, ohne vom Wesen oder Schutzbereich der hierin beschriebenen Ausführungsbeispiele abzuweichen. Wie in 4B dargestellt, ist die IC-Struktur 412 an der Träger-oberfläche 403 des Trägers 402 durch eine DAF (nicht dargestellt) angebracht.
  • 4C zeigt eine Anordnung 420, nachdem ein Liner 422 auf Oberflächen der Anordnung 410 (4B) abgeschieden ist. Insbesondere wird der Liner 422 auf den Ober- und Seitenoberflächen der Säulen 404 und IC-Struktur 412 sowie Abschnitten der freiliegenden Oberflächen der Träger-oberfläche 403 abgeschieden. Bei bestimmten Ausführungsbeispielen werden vor dem Abscheiden des Materials, das den Liner 422 umfasst, ein oder mehrere Ätzprozesse an der Anordnung 410 durchgeführt, um die Oberflächen vorzubereiten, auf denen der Liner 422 abgeschieden werden soll. Ein erster Ätzprozess (oder Satz von Ätzprozessen) umfasst ein Keimmetallätzen, das eine oder mehrere Nasschemieätzungen umfasst, um Keimkupfer oder Keimkupfer-Titan zu entfernen, die zur Strukturierung der Säulen 404 verwendet werden. Ein zweiter Ätzprozess, der nach dem ersten Ätzprozess durchgeführt wird, umfasst einen Nasschemieätzprozess zum Aufrauen der Oberflächen der Säulen 404, um die mechanische Adhäsion des Liner-Materials an den Kupfersäulenoberflächen zu fördern. Bei einigen Ausführungsbeispielen kann der zweite Ätzprozess ein weiches induktiv gekoppeltes Plasma- (ICP; inductively coupled plasma) Ätzen oder Ähnliches umfassen. Gemäß Merkmalen von hierin beschriebenen Ausführungsbeispielen wird die Abscheidung des SiN-Films bei einer niedrigen Temperatur (z. B. weniger als 250 Grad Celsius, was die maximal zulässige Temperatur für viele zusammengesetzte Komponenten der Anordnung 410 ist) durchgeführt. Bei einem Ausführungsbeispiel erfolgt die Abscheidung unter Verwendung eines physikalischen Gasphasenabscheidungsverfahrens (PVD; physical vapor deposition), bei dem die SiN-Abscheidung unter Verwendung wiederholter Zyklen der erwärmten Abscheidung mit anschließender Abkühlung zusammen mit einem kontinuierlichen Anstieg der Abscheidetemperatur durchgeführt wird. Alternativ kann das Abscheiden des SiN-Films unter Verwendung einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD; plasma-enhanced chemical vapor deposition) und/oder anderer bekannter Abscheidungsverfahren durchgeführt werden. Bei bestimmten Ausführungsbeispielen ist der abgeschiedene Film zwischen 100 Nanometer und 1 Mikrometer groß. Wenn PVD zum Abscheiden des SiN-Films verwendet wird, können Wasserstoff und/oder Sauerstoff in geringen Mengen in dem Liner beobachtet werden. Wenn PECVD zum Abscheiden des SiN-Films verwendet wird, können Wasserstoff und/oder Sauerstoff in größeren Mengen als bei der Verwendung von PVD in dem Liner beobachtet werden.
  • 4D zeigt eine Anordnung 430, nachdem ein Formmaterial 432 auf Oberflächen der Anordnung 420 (4C) abgeschieden ist. Wie in 4D gezeigt, befindet sich der Liner 422 an Schnittstellen zwischen den Säulen 404 und dem Formmaterial 432 sowie der IC-Struktur 412 und dem Formmaterial, um die Adhäsion des Formmaterials 432 an den Säulen 404 und der IC-Struktur 412 zu fördern.
  • 4E zeigt eine Anordnung 440, nachdem eine obere Oberfläche der Anordnung 430 planarisiert wurde, um überschüssiges Formmaterial 432 zu entfernen und um die Oberseiten der Säulen 404 und Oberseiten von Vias 442, umfassend über der IC-Struktur 412 bereitgestellte DTD-Verbindungsstrukturen, freizulegen.
  • 5A-5E sind schematische Querschnittsdarstellungen verschiedener Stufen in einem Beispielprozess zur Herstellung eines Basiskomplexes eines Beispiel-IC-Packages, wie beispielsweise des Packages 200, gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung. Obwohl die 5A-5E verschiedene Operationen darstellen, die in einer bestimmten Reihenfolge durchgeführt werden, dient dies nur der Veranschaulichung, und die hierin erörterten Operationen können neu geordnet und/oder wiederholt werden, wie es geeignet ist. Darüber hinaus können zusätzliche Prozesse, die nicht dargestellt sind, ebenfalls durchgeführt werden, ohne von dem Schutzbereich der vorliegenden Offenbarung abzuweichen. Auch können verschiedene der hierin im Hinblick auf die 5A-5E erörterten Operationen gemäß der vorliegenden Offenbarung modifiziert werden, um andere Ausführungsbeispiele und/oder Komponenten des Packages 200, wie hierin offenbart, herzustellen.
  • 5A zeigt eine Mikroelektronik-Anordnung 500 (alternativ hierin einfach als „Anordnung“ bezeichnet) umfassend einen Träger 502 und eine Basiskomplex-Package-Träger-Oberfläche, die plattiert oder anderweitig abgeschieden wurde mit leitfähigem Material, wie beispielsweise Kupfer, um Leiterbahnen (nicht dargestellt), Ebenen (nicht dargestellt), Säulen 504 und DTPS-Verbindungsstrukturen 506, 508 zu erzeugen. Bei bestimmten Ausführungsbeispielen umfasst die Package-Träger-Oberfläche 503 eine Freigabeschicht und/oder mehrere Schichten aus strukturiertem Metall und dielektrischer Schaltungsanordnung. Die Freigabeschicht kann irgendein Material umfassen, umfassend organisches Material, das die Freigabe des Basiskomplexes von dem Träger 502 später im Prozess ermöglicht, und kann einen Laser-Freigabefilm, einen thermischen Freigabefilm und/oder eine mechanische Freigabe-/Abziehschicht umfassen. Zur Herstellung der in 5A gezeigten Anordnung 500 kann irgendeine geeignete Herstellungstechnik (z. B. additiv, subtraktiv, semiadditiv usw.) verwendet werden. Bei verschiedenen Ausführungsbeispielen kann die Metallisierung unter Verwendung von irgendeinem Prozess, der im Stand der Technik bekannt ist, umfassend Elektroplattieren, Photolithographie usw., gebildet werden. Bei verschiedenen Ausführungsbeispielen kann der Träger 502 ein Halbleitermaterial umfassen. Bei einigen Ausführungsbeispielen kann der Träger 502 irgendein starres, nicht leitfähiges Material umfassen, wie beispielsweise Aluminiumoxid, das der abgeschiedenen Metallisierung einen mechanischen Träger bereitstellen kann. Bei verschiedenen Ausführungsbeispielen kann die Metallisierung Kupfer umfassen; bei einigen Ausführungsbeispielen kann die Metallisierung Aluminium umfassen; bei einigen Ausführungsbeispielen kann die Metallisierung Metalllegierungen verschiedener Zusammensetzungen umfassen. Zusätzlich, obwohl die Säulen 504 als paarweise angeordnet dargestellt sind, wird zu verstehen gegeben, dass Säulen an verschiedenen Orten auf der Trägeroberfläche 503 über dem Träger 502 im Hinblick auf andere Elemente darauf positioniert werden können, ohne vom Wesen oder Schutzbereich der hierin beschriebenen Ausführungsbeispiele abzuweichen. Auf den Verbindungsstrukturen 508 wird Lötmittel 509 bereitgestellt.
  • 5B zeigt eine Anordnung 510, die die Anordnung 500 (5A) umfasst, an der eine IC-Struktur 512 an der Trägeroberfläche 503 über dem Träger 502 angebracht wurde. Obwohl die IC-Struktur 512 so dargestellt ist, dass sie zwischen den Säulen 504 positioniert ist, wird zu verstehen gegeben, dass ein Die an verschiedenen Orten über dem Träger 502 im Hinblick auf die Säulen positioniert werden kann, ohne vom Wesen oder Schutzbereich der hierin beschriebenen Ausführungsbeispiele abzuweichen. Wie in 5B dargestellt, sind DTPS-Verbindungsstrukturen 514, die auf der IC-Struktur 512 bereitgestellt sind, durch das Lötmittel 509 auf den Verbindungsstrukturen 508 an der Trägeroberfläche 503 angebracht.
  • 5C zeigt eine Anordnung 520, nachdem ein Liner 522 auf Oberflächen der Anordnung 510 (5B) abgeschieden ist. Insbesondere wird der Liner 522 auf den Ober- und Seitenoberflächen der Säulen 504 und IC-Struktur 512 sowie Abschnitten der freiliegenden Oberflächen der Trägeroberfläche 503 abgeschieden. Bei bestimmten Ausführungsbeispielen werden vor dem Abscheiden des Materials, das den Liner 522 umfasst, ein oder mehrere Ätzprozesse an der Anordnung 410 durchgeführt, um die Oberflächen vorzubereiten, auf denen der Liner 522 abgeschieden werden soll. Ein erster Ätzprozess (oder Satz von Ätzprozessen) umfasst ein Keimmetallätzen, das eine oder mehrere Nasschemieätzungen umfasst, um Keimkupfer oder Keimkupfer-Titan zu entfernen, die zur Strukturierung der Säulen 504 verwendet werden. Ein zweiter Ätzprozess, der nach dem ersten Ätzprozess durchgeführt wird, umfasst einen Nasschemieätzprozess zum Aufrauen der Oberflächen der Säulen 504, um die mechanische Adhäsion des Liner-Materials an den Kupfersäulenoberflächen zu fördern. Bei einigen Ausführungsbeispielen kann der zweite Ätzprozess ein weiches ICP-Ätzen oder Ähnliches umfassen. Gemäß Merkmalen von hierin beschriebenen Ausführungsbeispielen wird die Abscheidung des SiN-Films bei einer niedrigen Temperatur (z. B. weniger als 250 Grad Celsius, was die maximal zulässige Temperatur für viele zusammengesetzte Komponenten der Anordnung 510 ist) durchgeführt. Bei einem Ausführungsbeispiel erfolgt die Abscheidung unter Verwendung eines PVD-Verfahrens. Alternativ kann die Abscheidung des SiN-Films unter Verwendung von PECVD und/oder anderer bekannter Abscheidungsverfahren durchgeführt werden. Bei bestimmten Ausführungsbeispielen ist der abgeschiedene Film zwischen 100 Nanometer und 1 Mikrometer groß. Wenn PVD zum Abscheiden des SiN-Films verwendet wird, können Wasserstoff und/oder Sauerstoff in geringen Mengen in dem Liner beobachtet werden. Wenn PECVD zum Abscheiden des SiN-Films verwendet wird, können Wasserstoff und/oder Sauerstoff in größeren Mengen als bei der Verwendung von PVD in dem Liner beobachtet werden.
  • 5D zeigt eine Anordnung 530, nachdem ein Formmaterial 532 auf Oberflächen der Anordnung 520 (5C) abgeschieden ist. Wie in 5D gezeigt, befindet sich der Liner 522 an Schnittstellen zwischen den Säulen 504 und dem Formmaterial 532 sowie der IC-Struktur 512 und dem Formmaterial, um die Adhäsion des Formmaterials 532 an den Säulen 504 und der IC-Struktur 512 zu fördern.
  • 5E zeigt eine Anordnung 540, nachdem eine obere Oberfläche der Anordnung 530 planarisiert wurde, um überschüssiges Formmaterial 532 zu entfernen und um die Oberseiten der Säulen 504 und Oberseiten von Vias 542, umfassend über der IC-Struktur 512 bereitgestellte DTD-Verbindungsstrukturen, freizulegen.
  • 6A-6E sind schematische Querschnittsdarstellungen verschiedener Stufen in einem Beispielprozess zur Herstellung eines Basiskomplexes eines Beispiel-IC-Packages, wie beispielsweise des Packages 300, gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung. Obwohl die 6A-6E verschiedene Operationen darstellen, die in einer bestimmten Reihenfolge durchgeführt werden, dient dies nur der Veranschaulichung, und die hierin erörterten Operationen können neu geordnet und/oder wiederholt werden, wie es geeignet ist. Darüber hinaus können zusätzliche Prozesse, die nicht dargestellt sind, ebenfalls durchgeführt werden, ohne von dem Schutzbereich der vorliegenden Offenbarung abzuweichen. Auch können verschiedene der hierin im Hinblick auf die 6A-6E erörterten Operationen gemäß der vorliegenden Offenbarung modifiziert werden, um andere Ausführungsbeispiele und/oder Komponenten des Packages 300, wie hierin offenbart, herzustellen.
  • 6A zeigt eine Mikroelektronik-Anordnung 600 (alternativ hierin einfach als „Anordnung“ bezeichnet) umfassend einen Träger 602 und eine Basiskomplex-Package-Träger-Oberfläche 603, die plattiert oder anderweitig abgeschieden wurde mit leitfähigem Material, wie beispielsweise Kupfer, um Leiterbahnen (nicht dargestellt), Ebenen (nicht dargestellt), Säulen 604 und DTD-Verbindungsstrukturen 606, 608 zu erzeugen. Bei bestimmten Ausführungsbeispielen umfasst die Package-Träger-Oberfläche 603 eine Freigabeschicht und/oder mehrere Schichten aus strukturiertem Metall und dielektrischer Schaltungsanordnung. Die Freigabeschicht kann irgendein Material umfassen, umfassend organisches Material, das die Freigabe des Basiskomplexes von dem Träger 602 später im Prozess ermöglicht, und kann einen Laser-Freigabefilm, einen thermischen Freigabefilm und/oder eine mechanische Freigabe-/Abziehschicht umfassen. Zur Herstellung der in 6A gezeigten Anordnung 600 kann irgendeine geeignete Herstellungstechnik (z. B. additiv, subtraktiv, semiadditiv usw.) verwendet werden. Bei verschiedenen Ausführungsbeispielen kann die Metallisierung unter Verwendung von irgendeinem Prozess, der im Stand der Technik bekannt ist, umfassend Elektroplattieren, Photolithographie usw., gebildet werden. Bei verschiedenen Ausführungsbeispielen kann der Träger 602 ein Halbleitermaterial umfassen. Bei einigen Ausführungsbeispielen kann der Träger 602 irgendein starres, nicht leitfähiges Material umfassen, wie beispielsweise Aluminiumoxid, das der abgeschiedenen Metallisierung einen mechanischen Träger bereitstellen kann. Bei verschiedenen Ausführungsbeispielen kann die Metallisierung Kupfer umfassen; bei einigen Ausführungsbeispielen kann die Metallisierung Aluminium umfassen; bei einigen Ausführungsbeispielen kann die Metallisierung Metalllegierungen verschiedener Zusammensetzungen umfassen. Zusätzlich, obwohl die Säulen 604 als paarweise angeordnet dargestellt sind, wird zu verstehen gegeben, dass Säulen an verschiedenen Orten auf der Trägeroberfläche 603 über dem Träger 602 im Hinblick auf andere Elemente darauf positioniert werden können, ohne vom Wesen oder Schutzbereich der hierin beschriebenen Ausführungsbeispiele abzuweichen. Auf den Verbindungsstrukturen 608 wird ein Lötmittel 609 bereitgestellt.
  • 6B zeigt eine Anordnung 610, die eine Anordnung 600 (6A) umfasst, an der eine IC-Struktur 612 an der Trägeroberfläche 603 über dem Träger 602 angebracht wurde. Obwohl die IC-Struktur 612 so dargestellt ist, dass sie zwischen den Säulen 604 positioniert ist, wird zu verstehen gegeben, dass ein Die an verschiedenen Orten über dem Träger 602 im Hinblick auf die Säulen positioniert werden kann, ohne vom Wesen oder Schutzbereich der hierin beschriebenen Ausführungsbeispiele abzuweichen. Wie in 6B dargestellt, sind DTD-Verbindungsstrukturen 614, die auf der IC-Struktur 612 bereitgestellt sind, durch das Lötmittel 609 an den Verbindungsstrukturen 608 auf der Trägeroberfläche 603 angebracht.
  • 6C zeigt eine Anordnung 620, nachdem ein Liner 622 auf Oberflächen der Anordnung 610 (6B) abgeschieden ist. Insbesondere wird der Liner 622 auf den Ober- und Seitenoberflächen der Säulen 604 und IC-Struktur 612 sowie Abschnitten der freiliegenden Oberflächen der Trägeroberfläche 603 abgeschieden. Bei bestimmten Ausführungsbeispielen werden vor dem Abscheiden des Materials, das den Liner 622 umfasst, ein oder mehrere Ätzprozesse an der Anordnung 410 durchgeführt, um die Oberflächen vorzubereiten, auf denen der Liner 622 abgeschieden werden soll. Ein erster Ätzprozess (oder Satz von Ätzprozessen) umfasst ein Keimmetallätzen, das eine oder mehrere Nasschemieätzungen umfasst, um Keimkupfer oder Keimkupfer-Titan zu entfernen, die zur Strukturierung der Säulen 604 verwendet werden. Ein zweiter Ätzprozess, der nach dem ersten Ätzprozess durchgeführt wird, umfasst einen Nasschemieätzprozess zum Aufrauen der Oberflächen der Säulen 604, um die mechanische Adhäsion des Liner-Materials an den Kupfersäulenoberflächen zu fördern. Bei einigen Ausführungsbeispielen kann der zweite Ätzprozess ein weiches ICP-Ätzen oder Ähnliches umfassen. Gemäß Merkmalen von hierin beschriebenen Ausführungsbeispielen wird die Abscheidung des SiN-Films bei einer niedrigen Temperatur (z. B. weniger als 260 Grad Celsius, was die maximal zulässige Temperatur für viele zusammengesetzte Komponenten der Anordnung 610 ist) durchgeführt. Bei einem Ausführungsbeispiel erfolgt die Abscheidung unter Verwendung eines PVD-Verfahrens. Alternativ kann die Abscheidung des SiN-Films unter Verwendung von PECVD und/oder anderer bekannter Abscheidungsverfahren durchgeführt werden. Bei bestimmten Ausführungsbeispielen ist der abgeschiedene Film zwischen 100 Nanometer und 1 Mikrometer groß. Wenn PVD zum Abscheiden des SiN-Films verwendet wird, können Wasserstoff und/oder Sauerstoff in geringen Mengen in dem Liner beobachtet werden. Wenn PECVD zum Abscheiden des SiN-Films verwendet wird, können Wasserstoff und/oder Sauerstoff in größeren Mengen als bei der Verwendung von PVD in dem Liner beobachtet werden.
  • 6D zeigt eine Anordnung 630, nachdem ein Formmaterial 632 auf Oberflächen der Anordnung 620 (6C) abgeschieden ist. Wie in 6D gezeigt, befindet sich der Liner 622 an Schnittstellen zwischen den Säulen 604 und dem Formmaterial 632 sowie der IC-Struktur 612 und dem Formmaterial, um die Adhäsion des Formmaterials 632 an den Säulen 604 und der IC-Struktur 612 zu fördern.
  • 6E zeigt eine Anordnung 640, nachdem eine obere Oberfläche der Anordnung 630 planarisiert wurde, um überschüssiges Formmaterial 632 zu entfernen und um die Oberseiten der Säulen 604 und Oberseiten von Vias 642, umfassend über der IC-Struktur 612 bereitgestellte DTPS-Verbindungsstrukturen, freizulegen.
  • Verschiedene Typen von Vorrichtungen und/oder Packages können unter Verwendung der hierin beschriebenen Techniken hergestellt werden. Bei einigen Implementierungen kann die Wahl des Herstellungsprozesses oder anderer Techniken davon abhängen, wie Dies gekoppelt werden (z. B. unter Verwendung einer Flip-Chip-Anordnung oder unter Verwendung einer anderen Anordnung). Bei einem anderen Beispiel, bei einigen Implementierungen, kann die Wahl einer Technik von der Größe, Anordnung und/oder Identität der Vorrichtung oder Vorrichtungen abhängen. Bei wiederum anderen Beispielen kann die Wahl der Technik von der Einfachheit der Verarbeitung und der Verfügbarkeit verschiedener Materialien abhängen.
  • 7 ist ein Ablaufdiagramm eines Beispielverfahrens 700 zur Herstellung eines Basiskomplexes, umfassend eine Kupfersäule und Erste-Ebene-Die-Liner, gemäß verschiedenen Ausführungsbeispielen der vorliegenden Offenbarung.
  • Bei 702 wird ein Die an einem Träger angebracht, auf dem Kupfersäulen gebildet wurden. Auf dem Träger können auch Verbindungsstrukturen gebildet werden. Es wird zu verstehen gegeben, dass die Kupfersäulen und die Verbindungsstrukturen unter Verwendung von ein oder mehreren von irgendeiner Anzahl herkömmlicher Prozesse zur Bildung von leitfähigen Strukturen auf einem Träger gebildet werden können. Bei bestimmten Ausführungsbeispielen kann der Träger ein Trägerwafer (d. h. ein kreisförmiger Träger) sein, während bei anderen Ausführungsbeispielen der Träger ein Panel-Träger (d. h. ein rechteckiger Träger) sein kann. Der Die kann unter Verwendung von ein oder mehreren aus irgendeiner Anzahl von Prozessen zum Anbringen eines Dies an einem Träger an dem Träger angebracht werden, wie in einer oder mehreren der 4A-4E, 5A-5E und 6A-6E dargestellt. Die relativen Orte und Positionen der Kupfersäule und des Dies auf dem Träger können von irgendeiner Anzahl unterschiedlicher Erwägungen vorgegeben werden, umfassend eine vorgesehene Anwendung des zu konstruierenden Basiskomplexes.
  • Bei 704 werden ein oder mehrere Ätzprozesse an der Anordnung durchgeführt. Zum Beispiel kann ein erster Ätzprozess (oder Satz von Ätzprozessen) ein Keimmetallätzen umfassen, das ein oder mehrere Nasschemieätzungen umfasst, um Keimkupfer oder Keimkupfer-Titan zu entfernen, die zur Strukturierung der Säulen verwendet werden. Ein zweiter Ätzprozess, der nach dem ersten Ätzprozess durchgeführt wird, kann einen Nasschemieätzprozess zum Aufrauen der Oberflächen der Säulen, um die mechanische Adhäsion des Liner-Materials an den Kupfersäulenoberflächen zu fördern, umfassen. Bei einigen Ausführungsbeispielen kann der zweite Ätzprozess ein weiches ICP-Ätzen oder Ähnliches umfassen.
  • Bei 706 erfolgt die Abscheidung eines SiN-Films bei einer niedrigen Temperatur (z. B. weniger als 250 Grad Celsius, was die maximal zulässige Temperatur für viele zusammengesetzte Komponenten einer mikroelektronischen Anordnung ist). Bei einem Ausführungsbeispiel erfolgt die Abscheidung unter Verwendung eines PVD-Verfahrens. Alternativ kann die Abscheidung des SiN-Films unter Verwendung von PECVD und/oder anderer bekannter Abscheidungsverfahren durchgeführt werden. Bei bestimmten Ausführungsbeispielen ist der abgeschiedene Film zwischen 100 Nanometer und 1 Mikrometer groß. Wenn PVD zum Abscheiden des SiN-Films verwendet wird, können Wasserstoff und/oder Sauerstoff in geringen Mengen in dem Liner beobachtet werden. Wenn PECVD zum Abscheiden des SiN-Films verwendet wird, können Wasserstoff und/oder Sauerstoff in größeren Mengen als bei der Verwendung von PVD in dem Liner beobachtet werden.
  • Bei 708 wird die Anordnung mit einem Formmaterial verkapselt, wobei der bei 706 abgeschiedene SiN-Film als ein Liner zwischen Oberflächen der Kupfersäulen und des Dies, worauf der Film abgeschieden wurde, und dem Formmaterial dient.
  • Bei 710, nachdem die mit dem Formmaterial verkapselte Anordnung ausgehärtet ist, wird die Oberfläche der Anordnung zurückgeschliffen (z. B. unter Verwendung eines CMP-Prozesses), um die Kupfersäulen und/oder leitfähigen Strukturen auf einer oberen Oberfläche des Dies freizulegen.
  • Bei 712 werden auf einer oberen Oberfläche der Anordnung Verbindungen umfassend leitfähige Höcker gebildet und die Anordnung wird von dem Träger abgenommen. Alternativ kann die Anordnung von dem Träger abgenommen werden, bevor die Verbindungen gebildet werden. Bei bestimmten Ausführungsbeispielen (z. B. wie in den 4A-4E und 5A-5E dargestellt) umfassen die leitfähigen Höcker DTD-Verbindungsstrukturen. Bei anderen Ausführungsbeispielen (z. B. wie in den 6A-6E dargestellt) umfassen die leitfähigen Höcker DTPS-Verbindungsstrukturen.
  • Obwohl die Operationen des Verfahrens 700 in 7 jeweils einmal und in einer bestimmten Reihenfolge dargestellt sind, können die Operationen in irgendeiner geeigneten Reihenfolge durchgeführt und beliebig wiederholt werden. Zum Beispiel können eine oder mehrere Operationen parallel zur Herstellung mehrerer Bauelemente und/oder Package im Wesentlichen gleichzeitig durchgeführt werden. Bei einem anderen Beispiel können die Operationen in einer anderen Reihenfolge durchgeführt werden, um die Struktur eines bestimmten Packages widerzuspiegeln, in Verbindung mit dem das Verfahren 500 implementiert wird.
  • Darüber hinaus können die in 7 dargestellten Operationen kombiniert werden oder können mehr Details als beschrieben umfassen. Darüber hinaus kann das in 7 gezeigte Verfahren 700 auch andere Herstellungsoperationen umfassen, die sich auf die Herstellung anderer Komponenten von Packages beziehen, in Verbindung mit denen das Verfahren 700 implementiert wird. Beispielsweise kann das Verfahren 700 verschiedene Reinigungsoperationen, Oberflächenplanarisierungsoperationen (z. B. unter Verwendung von CMP), Operationen zum Oberflächenaufrauen, Operationen zum Umfassen von Sperr- und/oder Adhäsionsschichten, wie erwünscht, und/oder Operationen zum Einbinden von Packages, wie hierin beschrieben, in oder mit einer IC-Komponente, einer Rechenvorrichtung oder irgendeiner erwünschten Struktur oder Vorrichtung umfassen.
  • Beispiele für Vorrichtungen und Komponenten
  • Die hierin offenbarten Package-Komponenten, z. B. irgendwelche der in den Figuren gezeigten Ausführungsbeispiele oder irgendwelche weiteren hierin beschriebenen Ausführungsbeispiele, können in irgendeiner geeigneten Komponente umfasst sein. 8-10 zeigen verschiedene Beispiele von Packages, Anordnungen und Vorrichtungen, die mit irgendwelchen der hierin offenbarten Package-Komponenten verwendet werden können oder diese umfassen können.
  • 8 ist eine seitliche Querschnittsansicht eines beispielhaften IC-Packages 2200, das Package-Komponenten gemäß irgendeinem der hierin offenbarten Ausführungsbeispiele umfassen kann. Bei einigen Ausführungsbeispielen kann das IC-Package 2200 ein System-in-Package (SiP; system-in-package) sein.
  • Wie in 8 gezeigt, kann das Package-Substrat 2252 aus einem Isoliermaterial (z.B. einer Keramik, einem Aufbaufilm, einem Epoxidfilm, der Füllstoffpartikeln darin aufweist, etc.) gebildet sein, und kann leitfähige Pfade aufweisen, die sich durch das Isoliermaterial zwischen der ersten Fläche 2272 und der zweiten Fläche 2274 oder zwischen unterschiedlichen Orten auf der ersten Fläche 2272 und/oder zwischen unterschiedlichen Orten auf der zweiten Fläche 2274 erstrecken. Diese leitfähigen Pfade können z.B. die Form irgendwelcher der vorangehend Bezug nehmend auf die Figuren erörterten Verbindungsstrukturen annehmen, umfassend Leitungen und/oder Vias.
  • Der Package-Träger 2252 kann leitfähige Kontakte 2263 umfassen, die mit leitfähigen Pfaden 2262 durch den Package-Träger 2252 gekoppelt sind, was es der Schaltungsanordnung innerhalb von Dies 2256 und/oder Interposer 2257 erlaubt, elektrisch mit verschiedenen von leitfähigen Kontakten 2264 (oder mit anderen Bauelementen, die in dem Package-Träger 2252, nicht gezeigt, umfasst sind) zu koppeln.
  • Das IC-Package 2200 kann den Interposer 2257 umfassen, der mit dem Package-Träger 2252 über leitfähige Kontakte 2261 des Interposers 2257, Erste-Ebene-Verbindungen 2265 und leitfähige Kontakte 2263 des Package-Trägers 2252 gekoppelt ist. Bei den in 8 dargestellten Erste-Ebene-Verbindungen 2265 handelt es sich um Löthöcker, es können jedoch irgendwelche geeigneten Erste-Ebene-Verbindungen 2265 verwendet werden, wie beispielsweise Löthöcker, Lötstützpunkte oder Bonddrähte.
  • Das IC-Package 2200 kann ein oder mehrere Dies 2256 umfassen, die mit dem Interposer 2257 über leitfähige Kontakte 2254 der Dies 2256, Erste-Ebene-Verbindungen 2258 und leitfähige Kontakte 2260 des Interposers 2257 gekoppelt sind. Die leitfähigen Kontakte 2260 können mit leitfähigen Pfaden (nicht gezeigt) durch den Interposer 2257 gekoppelt sein, was es der Schaltungsanordnung innerhalb der Dies 2256 erlaubt, elektrisch mit verschiedenen der leitfähigen Kontakte 2261 (oder mit anderen Bauelementen, die in dem Interposer 2257 umfasst sind, nicht gezeigt) zu koppeln. Bei den in 8 dargestellten Erste-Ebene-Verbindungen 2258 handelt es sich um Löthöcker, es können jedoch irgendwelche geeigneten Erste-Ebene-Verbindungen 2258 verwendet werden, wie beispielsweise Löthöcker, Lötstützpunkte oder Bonddrähte. Nachhiesigem Gebrauch, kann sich ein „leitfähiger Kontakt“ auf einen Abschnitt aus elektrisch leitfähigem Material (z.B. Metall) beziehen, der als eine Schnittstelle zwischen unterschiedlichen Komponenten dient; leitfähige Kontakte können in einer Oberfläche einer Komponente ausgespart sein, mit dieser bündig sein oder sich von dieser weg erstrecken, und können irgendeine geeignete Form (z.B. eine leitfähige Anschlussfläche oder Buchse) annehmen.
  • Bei einigen Ausführungsbeispielen kann ein Unterfüllmaterial 2266 zwischen dem Package-Träger 2252 und dem Interposer 2257 um die Erste-Ebene-Verbindungen 2265 angeordnet werden und eine Form 2268 kann um die Dies 2256 und den Interposer 2257 und in Kontakt mit dem Package-Träger 2252 angeordnet werden. Bei einigen Ausführungsbeispielen kann das Unterfüllmaterial 2266 das gleiche sein wie die Form 2268. Beispiel-Materialien, die für das Unterfüllmaterial 2266 und die Form 2268 verwendet werden können, sind geeignete Epoxide. Zweite-Ebene-Verbindungen 2270 können mit den leitfähigen Kontakten 2264 gekoppelt sein. Die Zweite-Ebene-Verbindungen 2270, die in 8 dargestellt sind, sind Lötkugeln (z. B. für eine BGA-Anordnung), aber es können irgendwelche geeigneten Zweite-Ebene-Verbindungen 2270 verwendet werden (z. B. Pins in einer Pin-Gitterarray-Anordnung oder Anschlussflächen in einer Landegitterarray-Anordnung). Die Zweite-Ebene-Verbindungen 2270 können verwendet werden, um das IC-Package 2200 mit einer anderen Komponente, wie beispielsweise einer Schaltungsplatine (z. B. einer Hauptplatine), einem Interposer oder einem anderen IC-Package, zu koppeln, wie im Stand der Technik bekannt ist und wie nachfolgend Bezug nehmend auf 9 erörtert ist.
  • Bei Ausführungsbeispielen, bei denen das IC-Package 2200 mehrere Dies 2256 umfasst, kann das IC-Package 2200 als ein Mehrfach-Chip-Package (MCP; multi-chip package) bezeichnet werden. Die Dies 2256 können eine Schaltungsanordnung umfassen, um irgendeine erwünschte Funktionalität auszuführen. Beispielsweise können ein oder mehrere der Dies 2256 Logik-Dies (z. B. siliziumbasierte Dies) sein, können ein oder mehrere der Dies 2256 Speicher-Dies (z. B. Speicher mit hoher Bandbreite) sein, usw.
  • Obwohl das IC-Package 2200, das in 8 dargestellt ist, ein Flip-Chip-Package ist, können andere Package-Architekturen verwendet werden. Beispielsweise kann das IC-Package 2200 ein BGA-Package sein, wie beispielsweise ein eingebettetes Waferebene-Kugelgitterarray- (eWLB-; embedded wafer-level ball grid array) Package. Bei einem anderen Beispiel kann das IC-Package 2200 ein Waferebene-Chip-Größenordnungs-Package (WLCSP; wafer-level chip scale package) oder ein Panel-Fan-Out (FO) -Package sein. Obwohl zwei Dies 2256 in dem IC-Package 2200 dargestellt sind, kann das IC-Package 2200 irgendeine erwünschte Anzahl der Dies 2256 umfassen. Das IC-Package 2200 kann zusätzliche passive Komponenten umfassen, wie beispielsweise oberflächenbefestigte Widerstände, Kondensatoren und Induktivitäten, die über der ersten Fläche 2272 oder der zweiten Fläche 2274 des Package-Trägers 2252 oder auf beiden Flächen des Interposers 2257 angeordnet sind. Allgemeiner kann das IC-Package 2200 irgendwelche anderen aktiven oder passiven Komponenten, die im Stand der Technik bekannt sind, umfassen.
  • Bei einigen Ausführungsbeispielen ist möglicherweise kein Interposer 2257 in dem IC-Package 2200 umfasst; stattdessen können die Dies 2256 direkt mit den leitfähigen Kontakten 2263 an der ersten Fläche 2272 durch Erste-Ebene-Verbindungen 2265 gekoppelt sein.
  • 9 ist eine Querschnittsseitenansicht einer IC-Bauelementanordnung 2300, die Komponenten umfassen kann, die ein oder mehrere Package-Komponenten 100 gemäß irgendeinem der hierin offenbarten Ausführungsbeispiele aufweisen kann. Die IC-Bauelementanordnung 2300 umfasst eine Anzahl von Komponenten, die auf einer Schaltungsplatine 2302 (die z. B. eine Hauptplatine sein kann) angeordnet sind. Die IC-Bauelementanordnung 2300 umfasst Komponenten, die über einer ersten Fläche 2340 der Schaltungsplatine 2302 und einer gegenüberliegenden zweiten Fläche 2342 der Schaltungsplatine 2302 angeordnet sind; im Allgemeinen können Komponenten über einer oder beiden Flächen 2340 und 2342 angeordnet sein. Insbesondere können irgendwelche geeigneten der Komponenten der IC-Bauelementanordnung 2300 irgendwelche der ein oder mehreren Package-Komponenten 100 gemäß irgendeinem der hierin offenbarten Ausführungsbeispiele umfassen; z. B. kann irgendeines der nachfolgend Bezug nehmend auf die IC-Bauelementanordnung 2300 erörterten IC-Packages die Form von irgendeinen der vorangehend Bezug nehmend auf 8 erörterten Ausführungsbeispiele des IC-Packages 2200 annehmen.
  • Bei einigen Ausführungsbeispielen kann die Schaltungsplatine 2302 eine gedruckte Schaltungsplatine (PCB; printed circuit board) sein, umfassend mehrere Metallschichten, die voneinander durch Schichten aus Isoliermaterial getrennt und durch elektrisch leitfähige Vias verbunden sind. Irgendeine oder mehrere der Metallschichten können in einer gewünschten Schaltungsstruktur gebildet sein, um elektrische Signale (optional in Verbindung mit anderen Metallschichten) zwischen den Komponenten zu routen, die mit der Schaltungsplatine 2302 gekoppelt sind. Bei anderen Ausführungsbeispielen kann die Schaltungsplatine 2302 ein Nicht-PCB-Package-Träger sein.
  • 9 zeigt, dass bei einigen Ausführungsbeispielen die IC-Bauelementanordnung 2300 eine Package-auf-Interposer-Struktur 2336 umfassen kann, die über Kopplungskomponenten 2316 mit der ersten Fläche 2340 der Schaltungsplatine 2302 gekoppelt ist. Die Kopplungskomponenten 2316 können die Package-auf-Interposer-Struktur 2336 elektrisch und mechanisch mit der Schaltungsplatine 2302 koppeln und können Lötkugeln (wie gezeigt ist), Stecker und Buchse, ein Klebemittel, ein Unterfüllmaterial und/oder irgendeine andere geeignete elektrische und/oder mechanische Kopplungsstruktur umfassen.
  • Die Package-auf-Interposer-Struktur 2336 kann ein IC-Package 2320 umfassen, das mit einem Interposer 2304 durch Kopplungskomponenten 2318 gekoppelt ist. Die Kupplungskomponenten 2318 können abhängig von den erwünschten Funktionalitäten irgendeine geeignete Form annehmen, wie die vorangehend Bezug nehmend auf die Kupplungskomponenten 2316 erörterten Formen. Bei einigen Ausführungsbeispielen kann das IC-Package 2320 das IC-Package 2200 sein oder umfassen, z. B. wie vorangehend Bezug nehmend auf 8 beschrieben. Bei einigen Ausführungsbeispielen kann das IC-Package 2320 zumindest eine Package-Komponente 100, wie hierin beschrieben, umfassen. Die Package-Komponente 100 ist in 9 nicht speziell dargestellt, um die Zeichnung nicht zu überladen.
  • Obwohl ein einzelnes IC-Package 2320 in 9 gezeigt ist, können mehrere IC-Packages mit dem Interposer 2304 gekoppelt sein; tatsächlich können zusätzliche Interposer mit dem Interposer 2304 gekoppelt sein. Der Interposer 2304 kann einen dazwischenliegenden Package-Träger bereitstellen, der zur Überbrückung der Schaltungsplatine 2302 und des IC-Packages 2320 verwendet wird. Im Allgemeinen kann der Interposer 2304 eine Verbindung zu einem breiteren Abstand ausbreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umleiten. Zum Beispiel kann der Interposer 2304 das IC-Package 2320 mit einem BGA der Kopplungskomponenten 2316 für ein Koppeln mit der Schaltungsplatine 2302 koppeln.
  • Bei dem in 9 dargestellten Ausführungsbeispiel sind das IC-Package 2320 und die Schaltungsplatine 2302 an gegenüberliegende Seiten des Interposers 2304 angebracht. Bei anderen Ausführungsbeispielen können das IC-Package 2320 und die Schaltungsplatine 2302 an einer gleichen Seite des Interposers 2304 angebracht sein. Bei einigen Ausführungsbeispielen können drei oder mehr Komponenten zum Beispiel über den Interposer 2304 miteinander verbunden werden, wie in den 1-3 dargestellt.
  • Der Interposer 2304 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie beispielsweise Polyimid, gebildet sein. Bei einigen Implementierungen kann der Interposer 2304 aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien umfassen können, die vorangehend zur Verwendung in einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V- und Gruppe-IV-Materialien. Der Interposer 2304 kann Metall-Verbindungen 2308 und Vias 2310 umfassen, umfassend, aber nicht beschränkt auf TSVs 2306. Der Interposer 2304 kann ferner eingebettete Bauelemente 2314 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen möglicherweise, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren, Elektrostatische-Entladungs (ESD; electrostatic discharge) -Bauelemente und Speicherbauelemente. Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und Mikroelektromechanisches-System- (MEMS-) Bauelemente können ebenfalls auf dem Interposer 2304 gebildet sein. Die Package-auf-Interposer-Struktur 2336 kann die Form irgendeiner der Package-auf-Interposer-Strukturen annehmen, die im Stand der Technik bekannt sind.
  • Bei einigen Ausführungsbeispielen kann die IC-Bauelementanordnung 2300 ein IC-Package 2324 umfassen, das mit der ersten Fläche 2340 der Schaltungsplatine 2302 durch Kopplungskomponenten 2322 gekoppelt ist. Die Kopplungskomponenten 2322 können die Form von irgendwelchen der Ausführungsbeispiele annehmen, die vorangehend Bezug nehmend auf die Kopplungskomponenten 2316 erörtert wurden, und das IC-Package 2324 kann die Form von irgendwelchen der Ausführungsbeispiele annehmen, die vorangehend Bezug nehmend auf das IC-Package 2320 erörtert wurden.
  • In einigen Ausführungsformen kann die IC-Bauelementanordnung 2300 eine Package-auf-Package-Struktur 2334 umfassen, die über Kopplungskomponenten 2328 mit der zweiten Fläche 2342 der Schaltungsplatine 2302 verbunden ist. Die Package-auf-Package-Struktur 2334 kann ein IC-Package 2326 und ein IC-Package 2332 umfassen, die miteinander durch Kopplungskomponenten 2330 derart gekoppelt sind, dass das IC-Package 2326 zwischen der Schaltungsplatine 2302 und dem IC-Package 2332 angeordnet ist. Kopplungskomponenten 2328 und 2330 können die Form von irgendwelchen der Ausführungsbeispiele der Kopplungskomponenten 2316 annehmen, die vorangehend erörtert wurden, und die IC-Packages 2326 und/oder 2332 können die Form von irgendwelchen der Ausführungsbeispiele des vorangehend erörterten IC-Packages 2320 annehmen. Die Package-auf-Package-Struktur 2334 kann gemäß irgendeiner der im Stand der Technik bekannten Package-auf-Package-Strukturen ausgebildet sein.
  • 10 ist ein Blockdiagramm einer beispielhaften Rechenvorrichtung 2400, die eine oder mehrere Package-Komponenten gemäß irgendeinem der hierin offenbarten Ausführungsbeispiele umfassen kann. Beispielsweise können irgendein oder mehrere der Komponenten der Rechenvorrichtung 2400 irgendwelche Ausführungsbeispiele des IC-Packages 2200 (z. B. wie in 8 gezeigt) umfassen. Bei einem noch anderen Beispiel können irgendein oder mehrere der Komponenten der Rechenvorrichtung 2400 eine IC-Bauelementanordnung 2300 umfassen (z. B. wie in 9 gezeigt).
  • Eine Anzahl von Komponenten ist in 10 als in der Rechenvorrichtung 2400 umfasst dargestellt, aber irgendeine oder mehrere dieser Komponenten können weggelassen oder dupliziert werden, wie es für die Anwendung geeignet ist. Bei einigen Ausführungsbeispielen können einige oder alle der Komponenten, die in der Rechenvorrichtung 2400 umfasst sind, an eine oder mehrere Hauptplatinen angebracht sein. Bei einigen Ausführungsbeispielen sind einige oder alle dieser Komponenten auf einen einzelnen System-auf-einem-Chip (SoC; system-on-a-chip) -Die gefertigt.
  • Zusätzlich kann bei verschiedenen Ausführungsbeispielen die Rechenvorrichtung 2400 möglicherweise eine oder mehrere der Komponenten, die in 10 dargestellt sind, nicht umfassen, sondern die Rechenvorrichtung 2400 kann eine Schnittstellenschaltungsanordnung zum Koppeln mit der einen oder den mehreren Komponenten umfassen. Zum Beispiel umfasst die Rechenvorrichtung 2400 möglicherweise keine Anzeigevorrichtung 2406 sondern kann eine Anzeigevorrichtungs-Schnittstellenschaltungsanordnung (z.B. einen Verbinder und eine Treiber-Schaltungsanordnung) umfassen, mit der eine Anzeigevorrichtung 2406 gekoppelt sein kann. Bei einem anderen Satz von Beispielen umfasst die Rechenvorrichtung 2400 möglicherweise keine Audio-Eingabevorrichtung 2418 oder Audio-Ausgabevorrichtung 2408 sondern kann eine Audio-Eingabe- oder -Ausgabevorrichtungs-Schnittstellenschaltungsanordnung (z.B. Verbinder und unterstützende Schaltungsanordnung) umfassen, mit der eine Audio-Eingabevorrichtung 2418 oder Audio-Ausgabevorrichtung 2408 gekoppelt sein kann.
  • Die Rechenvorrichtung 2400 kann ein Verarbeitungsbauelement 2402 (z.B. ein oder mehrere Verarbeitungsbauelemente) umfassen. Nach hiesigem Gebrauch kann sich der Ausdruck „Verarbeitungsbauelement“ oder „Prozessor“ auf irgendein Bauelement oder irgendeinen Abschnitt eines Bauelements beziehen, das/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder Speicher gespeichert werden können. Das Verarbeitungsbauelement 2402 kann einen oder mehrere digitale Signalprozessoren (DSPs; digital signal processors), ASICs, CPUs, GPUs, Kryptoprozessoren (spezialisierte Prozessoren, die kryptographische Algorithmen innerhalb von Hardware ausführen), Serverprozessoren oder irgendwelche anderen geeigneten Verarbeitungsbauelemente umfassen. Die Rechenvorrichtung 2400 kann einen Speicher 2404 umfassen, der selbst ein oder mehrere Speicherbauelemente umfassen kann, wie beispielsweise flüchtigen Speicher (z.B. dynamischen Direktzugriffsspeicher (DRAM - Direct Random Access Memory), nichtflüchtigen Speicher (z.B. Nurlesespeicher (ROM; Read-Only Memory)), Flash-Speicher, Festkörperspeicher (solid state memory) und/oder eine Festplatte. Bei einigen Ausführungsbeispielen kann der Speicher 2404 einen Speicher umfassen, der einen Die gemeinschaftlich mit dem Verarbeitungsbauelement 2402 verwendet. Dieser Speicher kann als Cache-Speicher verwendet werden und kann einen eingebetteten dynamischen Direktzugriffsspeicher (eDRAM; embedded dynamic random access memory) oder einen Spin-Transfer-Torque-MRAM (STT-MRAM; spin transfer torque magnetic random access memory) umfassen.
  • Bei einigen Ausführungsbeispielen kann die Rechenvorrichtung 2400 einen Kommunikationschip 2412 (z.B. einen oder mehrere Kommunikationschips) umfassen. Zum Beispiel kann der Kommunikationschip 2412 für ein Verwalten drahtloser Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 2400 ausgebildet sein. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte umfassen, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun.
  • Der Kommunikationschip 2412 kann irgendeine Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend aber nicht beschränkt auf Standards des Institute for Electrical and Electronic Engineers (IEEE), umfassend Wi-Fi (IEEE 802.11-Familie), IEEE 802.16 Standards (z.B., IEEE 802.16-2005 Amendment), das Long-Term Evolution (LTE) Projekt zusammen mit jeglichen Ergänzungen, Aktualisierungen und/oder Revisionen (z.B., Advanced LTE Projekt, Ultra Mobile Broadband (UMB) Projekt (auch als „3GPP2“ bezeichnet), etc.). Mit IEEE 802.16 kompatible drahtlose Breitbandzugriffs- (BWA-; Broadband Wireless Access) Netzwerke werden allgemein bezeichnet als WiMAX-Netzwerke, ein Akronym, das für Worldwide Interoperability for Microwave Access steht, was ein Gütezeichen ist für Produkte, die Konformitäts- und Kompatibilitäts-Tests für die IEEE 802.16 Standards bestehen. Der Kommunikationschip 2412 kann gemäß einem Global System for Mobile Communication (GSM), General Packet Radio Service (GPRS), Universal Mobile Telecommunications System (UMTS), High Speed Packet Access (HSPA), Evolved HSPA (E-HSPA) oder LTE -Netzwerk arbeiten. Der Kommunikationschip 2412 kann gemäß Enhanced Data for GSM Evolution (EDGE), GSM EDGE Radio Access Network (GERAN), Universal Terrestrial Radio Access Network (UTRAN), oder Evolved UTRAN (E-UTRAN) arbeiten. Der Kommunikationschip 2412 kann gemäß Codemultiplexzugriff (CDMA; Code Division Multiple Access), Zeitmultiplexzugriff (TDMA; Time Division Multiple Access), Digital Enhanced Cordless Telecommunications (DECT), Evolution-Data Optimized (EV-DO), und Ableitungen davon, sowie jeglichen anderen drahtlosen Protokollen, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus, arbeiten. Der Kommunikationschip 2412 kann bei anderen Ausführungsbeispielen gemäß anderen drahtlosen Protokollen arbeiten. Die Rechenvorrichtung 2400 kann eine Antenne 2422 zum Ermöglichen drahtloser Kommunikationen und/oder zum Empfangen anderer drahtloser Kommunikationen (wie beispielsweise AM- oder FM-Funkübertragungen) umfassen.
  • Bei einigen Ausführungsbeispielen kann der Kommunikationschip 2412 verdrahtete Kommunikationen managen, wie beispielsweise elektrische, optische oder irgendwelche anderen geeigneten Kommunikationsprotokolle (z.B. das Ethernet). Wie vorangehend erwähnt wurde, kann der Kommunikationschip 2412 mehrere Kommunikationschips umfassen. Zum Beispiel kann ein erster Kommunikationschip 2412 zweckgebunden sein für drahtlose Kommunikationen mit kürzerem Bereich, wie beispielsweise Wi-Fi oder Bluetooth, und ein zweiter Kommunikationschip 2412 kann zweckgebunden sein für drahtlose Kommunikationen mit längerem Bereich, wie beispielsweise GPS (global positioning system), EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, oder andere. Bei einigen Ausführungsbeispielen kann ein erster Kommunikationschip 2412 zweckgebunden sein für drahtlose Kommunikationen, und ein zweiter Kommunikationschip 2412 kann zweckgebunden sein für verdrahtete Kommunikationen.
  • Die Rechenvorrichtung 2400 kann eine Batterie/Leistungsschaltungsanordnung 2414 umfassen. Die Batterie/Leistungsschaltungsanordnung 2414 kann ein oder mehrere Energiespeicherbauelemente (z.B. Batterien oder Kondensatoren) und/oder Schaltungsanordnungen umfassen, um Komponenten der Rechenvorrichtung 2400 an eine Energiequelle zu koppeln, die getrennt ist von der Rechenvorrichtung 2400 (z.B. Wechselstrom-Leitungs-Leistung).
  • Die Rechenvorrichtung 2400 kann eine Anzeigevorrichtung 2406 (oder entsprechende Schnittstellenschaltungsanordnung, wie vorangehend erörtert wurde) umfassen. Die Anzeigevorrichtung 2406 kann irgendwelche visuellen Indikatoren umfassen, wie beispielsweise ein Head-up-Display (HUD; heads-up display), einen Computermonitor, einen Projektor, eine Touchscreen-Anzeige, eine Flüssigkristallanzeige (LCD; liquid crystal display) eine lichtemittierende Dioden-Anzeige oder eine Flachbildschirmanzeige, zum Beispiel.
  • Die Rechenvorrichtung 2400 kann eine Audio-Ausgabevorrichtung 2408 (oder entsprechende Schnittstellenschaltungsanordnung, wie vorangehend erörtert wurde) umfassen. Die Audio-Ausgabevorrichtung 2408 kann irgendeine Vorrichtung umfassen, die einen hörbaren Indikator erzeugt, wie beispielsweise Lautsprecher, Headsets oder Ohrhörer, zum Beispiel.
  • Die Rechenvorrichtung 2400 kann eine Audio-Eingabevorrichtung 2418 (oder entsprechende Schnittstellenschaltungsanordnung, wie vorangehend erörtert wurde) umfassen. Die Audio-Eingabevorrichtung 2418 kann irgendeine Vorrichtung umfassen, die ein Signal erzeugt, das einen Klang repräsentiert, wie beispielsweise Mikrofone, Mikrofon-Arrays oder digitale Instrumente (z.B. Instrumente mit einem MIDI (musical instrument digital interface) -Ausgang).
  • Die Rechenvorrichtung 2400 kann ein GPS-Bauelement 2416 (oder eine entsprechende Schnittstellenschaltungsanordnung, wie vorangehend erörtert wurde) umfassen. Das GPS-Bauelement 2416 kann in Kommunikation mit einem Satelliten-basierten System sein und kann einen Ort der Rechenvorrichtung 2400 empfangen, wie es im Stand der Technik bekannt ist.
  • Die Rechenvorrichtung 2400 kann eine andere Ausgabevorrichtung 2410 (oder entsprechende Schnittstellenschaltungsanordnung, wie vorangehend erörtert wurde) umfassen. Beispiele der anderen Ausgabe-Vorrichtung 2410 können einen Audio-Codec, einen Video-Codec, einen Drucker, einen verdrahteten oder drahtlosen Sender zum Bereitstellen von Informationen an andere Bauelemente oder ein zusätzliches Speicherungsbauelement umfassen.
  • Die Rechenvorrichtung 2400 kann eine andere Eingabevorrichtung 2420 (oder entsprechende Schnittstellenschaltungsanordnung, wie vorangehend erörtert wurde) umfassen. Beispiele der anderen Eingabevorrichtung 2420 können einen Beschleunigungssensor, ein Gyroskop, einen Kompass, eine Bilderfassungsvorrichtung, eine Tastatur, eine Cursor-Steuervorrichtung, wie beispielsweise eine Maus, einen Stift, ein Touchpad, einen Strichcodeleser, einen Codeleser für Quick Response (QR), irgendeinen Sensor oder einen Leser für Radiofrequenz-Identifikation (RFID; radio frequency identification) umfassen.
  • Die Rechenvorrichtung 2400 kann irgendeinen gewünschten Formfaktor aufweisen, wie beispielsweise eine handgehaltene oder mobile Rechenvorrichtung (z.B. ein Mobiltelefon, ein Smartphone, eine mobile Internetvorrichtung, einen Musikspieler, einen Tablet-Computer, einen Laptop-Computer, einen Netbook-Computer, einen Ultrabook-Computer, einen persönlichen digitalen Assistent (PDA), einen ultramobilen Personal-Computer, etc.), eine Desktop-Rechenvorrichtung, einen Server oder eine andere vernetzte Rechenkomponente, einen Drucker, einen Scanner, einen Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit, eine Fahrzeug-Steuereinheit, eine digitale Kamera, einen digitalen Videorecorder oder eine tragbare Rechenvorrichtung. Bei einigen Ausführungsbeispielen kann die Rechenvorrichtung 2400 irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • Ausgewählte Beispiele
  • Die nachfolgenden Absätze stellen verschiedene Beispiele der hierin offenbarten Ausführungsbeispiele bereit.
  • Beispiel 1 stellt ein IC-Package bereit, umfassend eine leitfähige Struktur; ein Formmaterial, das die leitfähige Struktur zumindest teilweise umschließt; und einen Liner auf einer Oberfläche der IC-Komponente zwischen der Oberfläche der leitfähigen Struktur und dem Formmaterial, wobei der Liner ein Material umfasst, das Silizium und Stickstoff umfasst.
  • Beispiel 2 stellt das IC-Package aus Beispiel 1 bereit, wobei die leitfähige Struktur eine Säule umfasst, die Kupfer umfasst.
  • Beispiel 3 stellt das IC-Package aus einem der Beispiele 1-2 bereit, wobei die leitfähige Struktur mit einer Trägeroberfläche verbunden ist.
  • Beispiel 4 stellt das IC-Package aus Beispiel 3 bereit, wobei der Liner einen ersten Liner umfasst, wobei das IC-Package ferner einen zweiten Liner auf mindestens einem Abschnitt der Trägeroberfläche umfasst.
  • Beispiel 5 stellt das IC-Package aus Beispiel 4 bereit, wobei der zweite Liner ein Material aufweist, das Silizium und Stickstoff umfasst.
  • Beispiel 6 stellt das IC IC-Package von Beispiel 3 bereit, ferner umfassend einen IC-Die in der Nähe der leitfähigen Struktur, der mit der Stützoberfläche verbunden ist, wobei der IC-Die eine erste, der Stützoberfläche zugewandte Fläche, eine zweite, der ersten Fläche gegenüberliegende Fläche und mindestens eine Seite umfassen, die sich zwischen der ersten Fläche und der zweiten Fläche erstreckt.
  • Beispiel 7 stellt das IC-Package von Beispiel 6 bereit, wobei der Liner einen ersten Liner umfasst, wobei das IC-Package ferner einen zweiten Liner auf der mindestens einen Seite des IC-Dies zwischen der mindestens einen Seite des IC-Dies und dem Formmaterial umfasst.
  • Beispiel 8 stellt das IC-Package aus Beispiel 7 bereit, wobei der zweite Liner ein Material aufweist, das Silizium und Stickstoff umfasst.
  • Beispiel 9 stellt das IC-Package aus Beispiel 6 bereit, wobei der Liner einen ersten Liner umfasst, wobei das IC-Package ferner Formmaterial auf mindestens einem Abschnitt der ersten Fläche des IC-Dies und einen zweiten Liner auf mindestens einem Abschnitt der Stützoberfläche zwischen dem Formmaterial auf dem Abschnitt der ersten Fläche des IC-Dies und dem mindestens einen Abschnitt der Trägeroberfläche umfasst.
  • Beispiel 10 stellt das IC-Package aus Beispiel 9 bereit, wobei der zweite Liner ein Material aufweist, das Silizium und Stickstoff umfasst.
  • Beispiel 11 stellt das IC-Package aus einem der Beispiele 1-2 bereit, wobei die leitfähige Struktur eine Säule umfasst, die Kupfer umfasst.
  • Beispiel 12 stellt das IC-Package aus einem der Beispiele 1-2 bereit, wobei die leitfähige Struktur eine Mehrzahl von leitfähigen Strukturen umfasst.
  • Beispiel 13 stellt das IC-Package aus Beispiel 12 bereit, wobei die Mehrzahl der leitfähigen Strukturen Säulen umfasst, die Kupfer umfassen.
  • Beispiel 14 stellt das IC-Package aus einem der Beispiele 1-2 bereit, wobei eine Dicke des Liners zwischen etwa 100 Nanometer und 1 Mikrometer liegt.
  • Beispiel 15 stellt das IC-Package aus einem der Beispiele 1-2 bereit, wobei der Liner Silizium und Stickstoff in einem Verhältnis von etwa 3 zu 4 enthält.
  • Beispiel 16 stellt das IC-Package aus Beispiel 3 bereit, bei dem die Trägeroberfläche über einem Package-Träger liegt.
  • Beispiel 17 stellt das IC-Package aus Beispiel 16 bereit, wobei sich die IC-Struktur zwischen dem Packageträger und der Trägeroberfläche befindet.
  • Beispiel 18 stellt das IC-Package aus Beispiel 16 bereit, wobei sich die IC-Struktur zwischen dem Packageträger und der IC-Struktur befindet.
  • Beispiel 19 stellt das IC-Package aus Beispiel 3 bereit, das ferner eine Trägerstruktur umfasst, wobei sich die Trägeroberfläche zwischen der Trägerstruktur und der IC-Struktur befindet.
  • Beispiel 20 stellt eine mikroelektronische Anordnung bereit, umfassend eine leitfähige Struktur, die eine Säule umfasst, die Kupfer umfasst; einen IC-Die in der Nähe der leitfähigen Struktur, wobei der IC-Die eine erste und eine zweite gegenüberliegende Fläche und eine Mehrzahl von Seiten umfasst, die sich zwischen der ersten und der zweiten Fläche erstrecken; ein Formmaterial, das mindestens einen Abschnitt der IC-Komponente und der leitfähigen Struktur umschließt; einen ersten Liner auf einer Oberfläche der leitfähigen Struktur zwischen der Oberfläche der leitfähigen Struktur und dem Formmaterial; und einen zweiten Liner auf der Mehrzahl von Seiten des IC-Dies zwischen den Seiten des IC-Dies und dem Formmaterial, wobei der erste und der zweite Liner ein Material umfassen, das Silizium und Stickstoff umfasst.
  • Beispiel 21 stellt die mikroelektronische Anordnung von Beispiel 20 bereit, bei der der IC-Die einen ersten IC-Die umfasst, wobei die mikroelektronische Anordnung ferner einen Package-Träger und einen zweiten IC-Die, der elektrisch mit dem ersten IC-Die gekoppelt ist, umfasst.
  • Beispiel 22 stellt die mikroelektronische Anordnung von Beispiel 21 bereit, wobei sich mindestens ein Abschnitt des ersten IC-Dies zwischen dem Package-Träger und dem zweiten IC-Die befindet.
  • Beispiel 23 stellt die mikroelektronische Anordnung von Beispiel 20 bereit, wobei der IC-Die einen ersten IC-Die umfasst, wobei die mikroelektronische Anordnung ferner einen Package-Träger und einen zweiten IC-Die, elektrisch mit der leitfähigen Struktur gekoppelt, umfasst.
  • Beispiel 24 stellt die mikroelektronische Anordnung von Beispiel 23 bereit, wobei zumindest ein Abschnitt der leitfähigen Struktur zwischen dem Package-Träger und dem zweiten IC-Die ist.
  • Beispiel 25 stellt die mikroelektronische Anordnung von irgendeinem der Beispiele 20-25 bereit, wobei die leitfähige Struktur eine Mehrzahl von leitfähigen Strukturen umfasst.
  • Beispiel 26 stellt die mikroelektronische Anordnung von irgendeinem der Beispiele 20-25 bereit, ferner umfassend eine Trägeroberfläche, mit der die leitfähige Struktur und der IC-Die verbunden sind, wobei die mikroelektronische Anordnung ferner einen dritten Liner auf mindestens einem Abschnitt der Trägeroberfläche zwischen dem Formmaterial und dem mindestens einen Abschnitt der Trägeroberfläche umfasst.
  • Beispiel 27 stellt die mikroelektronische Anordnung von Beispiel 26 bereit, wobei der dritte Liner ein Material umfasst, das Silizium und Stickstoff umfasst.
  • Beispiel 28 stellt die mikroelektronische Anordnung von irgendeinem der Beispiele 20-25 bereit, ferner umfassend eine Trägeroberfläche, mit der der IC-Die verbunden ist, wobei die mikroelektronische Anordnung ferner das Formmaterial auf mindestens einem Abschnitt der ersten Fläche des IC-Dies, die der Trägeroberfläche zugewandt ist, und einen dritten Liner zwischen mindestens einem Abschnitt des Formmaterials auf mindestens einem Abschnitt der ersten Fläche des IC-Dies und einem Abschnitt der Trägeroberfläche umfasst.
  • Beispiel 29 stellt die mikroelektronische Anordnung von Beispiel 28 bereit, wobei der dritte Liner ein Material umfasst, das Silizium und Stickstoff umfasst.
  • Beispiel 30 stellt die mikroelektronische Anordnung von irgendeinem der Beispiele 20-25 bereit, wobei eine Dicke von mindestens einem von dem ersten und dem zweiten Liner zwischen etwa 100 Nanometern und 1 Mikrometer liegt.
  • Beispiel 31 stellt die mikroelektronische Anordnung von irgendeinem der Beispiele 20-25 bereit, wobei mindestens einer von dem ersten und dem zweiten Liner Silizium und Stickstoff in einem Verhältnis von etwa 3 zu 4 umfasst.
  • Beispiel 32 stellt die mikroelektronische Anordnung von irgendeinem der Beispiele 20-25bereit, ferner umfassend eine Trägeroberfläche, wobei mindestens eines von der leitfähigen Struktur und dem IC-Die mit der Trägeroberfläche verbunden ist.
  • Beispiel 33 stellt die mikroelektronische Anordnung von Beispiel 32 bereit, wobei die Trägeroberfläche über einem Package-Träger ist.
  • Beispiel 34 stellt die mikroelektronische Anordnung von Beispiel 32 bereit, wobei das mindestens eine aus dem IC-Die und der leitfähigen Struktur zwischen dem Package-Träger und der Trägeroberfläche ist.
  • Beispiel 35 stellt die mikroelektronische Anordnung von Beispiel 32 bereit, wobei die Trägeroberfläche zwischen dem Package-Träger und dem mindestens einen aus der leitfähigen Struktur und dem IC-Die ist.
  • Beispiel 36 stellt die mikroelektronische Anordnung von Beispiel 32 bereit, ferner umfassend eine Trägerstruktur, wobei sich die Trägeroberfläche zwischen der Trägerstruktur und dem mindestens einen aus der leitfähigen Struktur und dem IC-Die befindet.
  • Beispiel 37 stellt ein Verfahren zur Herstellung einer mikroelektronischen Anordnung bereit, das Verfahren umfassend ein Abscheiden eines Films über einer Oberfläche einer IC-Struktur auf einem Träger, wobei die IC-Struktur mindestens eines aus einem IC-Die und einer leitfähigen Struktur umfasst und der Film Silizium und Stickstoff umfasst; und nach der Abscheidung Verkapselung der IC-Struktur und des abgeschiedenen Films in einem Formmaterial.
  • Beispiel 38 stellt das Verfahren gemäß Beispiel 37 bereit, wobei die Abscheidung bei einer Temperatur von etwa gleich 250 Grad Celsius oder weniger durchgeführt wird.
  • Beispiel 39 stellt das Verfahren gemäß irgendeinem der Beispiele 37-38 bereit, wobei eine Dicke des abgeschiedenen Films zwischen etwa 100 Nanometer und 1 Mikrometer liegt.
  • Beispiel 40 stellt das Verfahren gemäß irgendeinem der Beispiele 37-38 bereit, ferner umfassend, vor der Abscheidung, das Ätzen der IC-Struktur.
  • Beispiel 43 stellt das Verfahren gemäß irgendeinem der Beispiele 37-38 bereit, wobei die Abscheidung unter Verwendung eines PVD-Verfahrens erfolgt.
  • Beispiel 44 stellt das Verfahren gemäß irgendeinem der Beispiele 37-38 bereit, ferner umfassend, nach der Verkapselung, ein Schleifen von mindestens einer Oberfläche der mikroelektronischen Anordnung.
  • Beispiel 45 stellt das Verfahren gemäß irgendeinem der Beispiele 37-38 bereit, wobei die IC-Struktur einen IC-Die umfasst.
  • Beispiel 46 stellt das Verfahren gemäß irgendeinem der Beispiele 37-38 bereit, wobei die IC-Struktur eine leitfähige Struktur umfasst.
  • Beispiel 47 stellt das Verfahren von Beispiel 46 bereit, wobei die leitfähige Struktur eine Säule umfasst, die Kupfer umfasst.
  • Beispiel 48 stellt das Verfahren gemäß irgendeinem der Beispiele 37-38 bereit, wobei die IC-Struktur eine leitfähige Struktur und einen IC-Die umfasst.
  • Beispiel 49 stellt das Verfahren gemäß irgendeinem der Beispiele 37-38 bereit, ferner umfassend ein Abnehmen der verkapselten IC-Struktur von dem Träger.
  • Beispiel 50 stellt das Verfahren von Beispiel 49 bereit, ferner umfassend ein Bereitstellen von Verbindungen auf der verkapselten IC-Struktur.
  • Beispiel 51 stellt das Verfahren von Beispiel 50 bereit, ferner umfassend ein Verbinden der verkapselten IC-Struktur mit einem Die mithilfe der Verbindungen.
  • Beispiel 52 stellt das Verfahren von Beispiel 50 bereit, ferner umfassend ein Verbinden der verkapselten IC-Struktur mit einem Package-Träger mithilfe der Verbindungen.
  • Die vorangegangene Beschreibung von darstellenden Implementierungen der Offenbarung, umfassend was in der Zusammenfassung beschrieben ist, ist nicht als erschöpfend auszulegen oder um die Offenbarung auf die präzisen offenbarten Formen zu begrenzen. Während spezifische Implementierungen und Beispiele der Offenbarung hierin zur Veranschaulichung beschrieben werden, sind verschiedene äquivalente Modifikationen innerhalb des Schutzbereichs der Offenbarung möglich, wie es Fachleute auf dem relevanten Gebiet erkennen werden.

Claims (25)

  1. Ein Integrierte-Schaltungs (IC) -Package, umfassend: eine leitfähige Struktur; ein Formmaterial, das die leitfähige Struktur zumindest teilweise umschließt; und einen Liner auf einer Oberfläche der leitfähigen Struktur zwischen der Oberfläche der leitfähigen Struktur und dem Formmaterial, wobei der Liner aus einem Material besteht, das Silizium und Stickstoff umfasst.
  2. Das IC-Package gemäß Anspruch 1, wobei die leitfähige Struktur eine Säule umfasst, die Kupfer umfasst.
  3. Das IC-Package gemäß einem der Ansprüche 1-2, wobei die leitfähige Struktur mit einer Trägeroberfläche verbunden ist.
  4. Das IC-Package gemäß Anspruch 3, wobei der Liner einen ersten Liner umfasst, wobei das IC-Package ferner einen zweiten Liner auf mindestens einem Teil der Trägeroberfläche umfasst.
  5. Das IC-Package gemäß Anspruch 4, wobei der zweite Liner ein Material aufweist, das Silizium und Stickstoff umfasst.
  6. Das IC-Package gemäß einem der Ansprüche 3 bis 5, ferner umfassend einen IC-Die in der Nähe der leitfähigen Struktur und verbunden mit der Trägeroberfläche, wobei der IC-Die eine erste, der Trägeroberfläche zugewandte Fläche, eine zweite, der ersten Fläche gegenüberliegende Fläche und mindestens eine Seite aufweist, die sich zwischen der ersten Fläche und der zweiten Fläche erstreckt.
  7. Das IC-Package gemäß Anspruch 6, wobei der Liner einen ersten Liner umfasst, wobei das IC-Package ferner einen zweiten Liner auf der mindestens einen Seite des IC-Dies zwischen der mindestens einen Seite des IC-Dies und dem Formmaterial umfasst.
  8. Das IC-Package gemäß Anspruch 7, wobei der zweite Liner ein Material aufweist, das Silizium und Stickstoff umfasst.
  9. Das IC-Package gemäß Anspruch 6, wobei der Liner einen ersten Liner umfasst, wobei das IC-Package ferner Formmaterial auf mindestens einem Abschnitt der ersten Fläche des IC-Dies und einen zweiten Liner auf mindestens einem Abschnitt der Trägeroberfläche zwischen dem Formmaterial auf dem Abschnitt der ersten Fläche des IC-Dies und dem mindestens einen Abschnitt der Stützoberfläche umfasst.
  10. Das IC-Package gemäß Anspruch 9, wobei der zweite Liner ein Material aufweist, das Silizium und Stickstoff umfasst.
  11. Das IC-Package gemäß einem der Ansprüche 3-10, wobei sich die IC-Struktur zwischen dem Packageträger und der Trägeroberfläche befindet.
  12. Das IC-Package gemäß einem der Ansprüche 3 bis 11, das ferner eine Trägerstruktur umfasst, wobei sich die Trägeroberfläche zwischen der Trägerstruktur und der IC-Struktur befindet.
  13. Das IC-Package gemäß einem der Ansprüche 3 bis 12, wobei sich die Trägeroberfläche zwischen der leitfähigen Struktur und einem Packageträger befindet.
  14. Das IC-Package gemäß einem der Ansprüche 1-13, wobei eine Dicke des Liners zwischen etwa 100 Nanometer und 1 Mikrometer liegt.
  15. Das IC-Package gemäß einem der Ansprüche 1-14, wobei der Liner Silizium und Stickstoff in einem Verhältnis von etwa 3 zu 4 umfasst.
  16. Das IC-Package gemäß einem der Ansprüche 1-15, wobei die leitfähige Struktur eine Säule umfasst, die Kupfer umfasst.
  17. Das IC-Package gemäß einem der Ansprüche 1-16, wobei die leitfähige Struktur eine Mehrzahl von leitfähigen Strukturen umfasst.
  18. Das IC-Package gemäß Anspruch 17, wobei die Mehrzahl der leitfähigen Strukturen Säulen umfasst, die Kupfer umfassen.
  19. Ein Verfahren zum Herstellen einer mikroelektronischen Anordnung, das Verfahren umfassend: Abscheiden eines Films über einer Oberfläche einer integrierten Schaltungsstruktur (IC) auf einem Träger, wobei die IC-Struktur mindestens eines aus einem IC-Die und einer leitfähigen Struktur umfasst und der Film Silizium und Stickstoff umfasst; und nach der Abscheidung, Verkapselung der IC-Struktur und des abgeschiedenen Films in einem Formmaterial.
  20. Das Verfahren gemäß Anspruch 19, wobei die Abscheidung bei einer Temperatur von etwa gleich 250 Grad Celsius oder weniger durchgeführt wird.
  21. Das Verfahren gemäß einem der Ansprüche 1-20, wobei eine Dicke des abgeschiedenen Films zwischen etwa 100 Nanometer und 1 Mikrometer liegt.
  22. Das Verfahren gemäß einem der Ansprüche 19 bis 21, ferner umfassend, vor der Abscheidung, das Ätzen der IC-Struktur.
  23. Das Verfahren gemäß Anspruch 22, wobei die Abscheidung unter Verwendung eines physikalischen Gasphasenabscheidungsverfahrens (PVD) erfolgt.
  24. Das Verfahren gemäß einem der Ansprüche 19-23, das ferner das Entfernen mindestens eines Abschnitts des Formmaterials umfasst, um mindestens einen Abschnitt der IC-Struktur freizulegen.
  25. Das Verfahren gemäß einem der Ansprüche 19-24, wobei die IC-Struktur mindestens einen IC-Die und mindestens eine leitfähige Struktur umfassend Kupfer umfasst.
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