KR102154039B1 - 접속 조인트부의 크랙이 억제된 칩 내장형 패키지 - Google Patents

접속 조인트부의 크랙이 억제된 칩 내장형 패키지 Download PDF

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Abstract

패키지 기판 내부에 내장된 제1반도체 칩, 기판의 일면 상에 실장된 제2반도체 칩, 및 패키지 기판 일면 상에 상기 제2반도체 칩의 일 측면에 대향되도록 이격된 위치에 그룹(group)을 이루며 밀집 배치된 외부 접속 조인트(joint)부들을 포함하는 칩 내장형 패키지를 제시한다.

Description

접속 조인트부의 크랙이 억제된 칩 내장형 패키지{Embedded package with suppressing cracks on connecting joints}
본 출원은 패키지 기술에 관한 것으로서, 보다 상세하게는 접속 조인트(joint)부의 크랙(crack)이 억제된 칩 내장형 패키지(embedded pacakage)에 관한 것이다.
칩 스마트 폰(smart phone)과 같은 전자 제품의 경량 및 소형화에 따라 반도체 소자의 패키지 또한 얇은 두께 및 작은 크기의 제품이 요구되고 있다. 또한, 단일 패키지 제품에 고용량 또는 다기능을 요구하고 있어, 다층으로 반도체 칩(chip) 또는 집적회로 칩들을 적층한 적층 패키지 형태를 보다 얇고 작은 크기로 구현하고자 노력하고 있다. 패키지의 두께를 얇게 구현하기 위한 일예로 칩 내장형 패키지(embedded package)가 시도되고 있다.
칩 내장형 패키지는, 반도체 칩을 실장하는 패키지 기판 표면 위에 실장(mounting)하던 수동 소자 및 능동 소자를 기판 내부에 삽입시킨 구조의 패키지를 의미한다. 주로 수동 소자만은 기판 내부에 삽입시킨 구조가 이용되고 있지만, 최근에는 수동 소자 뿐만 아니라 반도체 칩과 같은 능동 소자가 내장되는 구조에 대한 연구가 활발하게 이루어지고 있으며, 내장되는 능동 소자 또한 디지털 집적회로에서 아날로그 집적회로까지 점점 확대되고 있는 추세이다.
칩 내장형 패키지에서 기판 내에 내장되는 능동 소자는 단일 칩 구조로 이루어질 수 있다. 반도체 패키지의 고용량화 또는 고집적화 등의 요구에 따라 2개 이상의 칩들을 기판 내에 실장시킨 칩 내장형 패키지(embedded Package)에 대한 관심도 점점 더 커지고 있다. 이와 같은 칩 내장형 패키지에 있어서, 2개 이상의 칩들과 기판과의 연결 배선 구조를 구현하기 위한 노력 또한 다양하게 시도되고 있다.
칩 내장형 패키지는 모듈(module) 기판과 접속하고 기계적으로 연결되기 위해서 솔더볼(solder ball)과 같은 접속 조인트부를 패키지 기판 표면에 구비할 수 있다. 접속 조인트부들은 패키지의 균형을 맞추기 위해서 패키지 기판의 가장 자리 부분 표면에 가장 자리를 따라 장방형 라인(line) 형태를 이루는 배열로 배치될 수 있다. 패키지가 주위 환경에 노출될 때 접속 조인트부들에는 열적 또는 기계적 충격에 의해 많은 응력(stress)가 집중될 수 있다. 온도 변화에 의해 패키지가 신축 또는 팽창될 수 있으며, 이러한 신축 또는 팽창에 수반되어 응력이 유발될 수 있다. 또한, 외부의 충격에 의해 접속 조인트부에 응력이 유발될 수 있ㄷ. 이러한 응력에 의해 접속 조인트부에 크랙(crack)이 유발될 수 있어, 접속 조인트부에 크랙을 억제하고자 하는 노력하고 있다.
본 출원은 접속 조인트부에 크랙을 억제할 수 있는 칩 내장형 패키지를 제시하고자 한다.
본 출원은 패키지 전체 두께를 얇게 구현하며 다수의 반도체 칩들이 실장될 수 있는 칩 내장형 패키지를 제시하고자 한다.
본 출원의 일 관점은, 패키지 기판 내부에 내장된 제1반도체 칩; 상기 패키지 기판의 일면 상에 실장된 제2반도체 칩; 및 상기 패키지 기판 일면 상에 상기 제2반도체 칩의 일 측면에 대향되도록 이격된 위치에 그룹(group)을 이루며 밀집 배치된 외부 접속 조인트(joint)부들;을 포함하는 칩 내장형 패키지를 제시한다.
본 발명의 다른 일 관점은, 캐비티(cavity)를 가지는 코어(core)층; 상기 캐비티 내에 위치하는 제1반도체 칩; 상기 코어층 및 상기 제1반도체 칩을 덮는 제1유전층; 상기 제1유전층 상에 실장된 제2반도체 칩; 상기 제1유전층 상에 상기 제2반도체 칩의 일 측면에 대향되도록 이격된 위치에 그룹(group)을 이루며 밀집 배치된 외부 접속 조인트(joint)부들; 및 상기 제2반도체 칩을 덮는 제2유전층;을 포함하는 칩 내장형 패키지를 제시한다.
본 발명의 다른 일 관점은, 코어(core)층 상에 나란히 실장된 다수의 제1반도체 칩들; 상기 코어층 및 상기 제1반도체 칩들을 덮는 제1유전층; 상기 제1유전층 상에 실장된 제2반도체 칩; 상기 제1유전층 상에 상기 제2반도체 칩의 일 측면에 대향되도록 이격된 위치에 그룹(group)을 이루며 밀집 배치된 외부 접속 조인트(joint)부들; 및 상기 제2반도체 칩을 덮는 제2유전층;을 포함하는 칩 내장형 패키지를 제시한다.
본 출원의 예에 따르면, 접속 조인트부에 크랙을 억제할 수 있는 칩 내장형 패키지를 제시할 수 있다. 또한, 패키지 전체 두께를 얇게 구현하며 다수의 반도체 칩들이 실장될 수 있는 칩 내장형 패키지를 제시할 수 있다.
도 1 내지 도 5는 일 예에 따른 칩 내장형 패키지를 설명하기 위해서 제시한 도면들이다.
도 6 내지 도 9는 다른 일 예들에 따른 칩 내장형 패키지들을 설명하기 위해서 제시한 도면들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. 반도체 칩은 전자 회로가 집적된 반도체 기판이 칩(chip) 형태로 절단 가공된 형태를 의미할 수 있다. 반도체 기판 또는 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나 반도체 기판이거나 논리 집적회로가 집적된 로직(logic) 칩을 의미할 수 있다.
도 1은 일 예에 따른 칩 내장형 패키지(10)를 보여주는 단면도이고, 도 2는 외부 접속 조인트부(600)들의 위치를 보여주는 평면도이다. 도 3은 칩 내장형 패키지(10)가 다른 부재에 접속된 형상을 보여준다. 도 4는 제1회로 배선부(210)의 일례를 보여주는 평면도이고, 도 5는 제3회로 배선부(250)의 일례를 보여주는 평면도이다.
도 1 및 도 2, 도 3을 함께 참조하면, 칩 내장형 패키지(10)는, 패키지 기판(101) 내부에 제1반도체 칩(310)을 내장할 수 있다. 패키지 기판(101)의 일면 상에 제2반도체 칩(330)이 실장될 수 있고, 제2반도체 칩(330)이 실장된 패키지 기판(101) 일면 상에 외부 접속 조인트부(600)들이 배치될 수 있다. 외부 접속 조인트부(600)는 솔더볼(solder ball) 형태를 가질 수 있고, 패키지(10)가 모듈(module) 기판(도 3의 700)이나 다른 제품에 실장될 때, 모듈 기판(700)과 패키지(10)를 전기적으로 접속시키고 또한 기계적으로 체결시키는 역할을 할 수 있다.
외부 접속 조인트부(600)들은 제2반도체 칩(330)의 일 측면(331)에 대향되도록 이격된 위치에서 그룹(group)을 이루며 집단화되도록 밀집 배치될 수 있다. 외부 접속 조인트부(600)들이 위치하는 조인트 영역(11)과 제2반도체 칩(330)이 실장될 칩 표면 실장 영역(13)이 구분되어 패키지 기판(101) 상에 구획될 수 있다. 조인트 영역(11)은 도 2에 제시된 바와 같이 일측 가장자리(608) 테두리 부분이 제2반도체 칩(330)이 실장된 칩 표면 실장 영역(13)의 가장자리(308) 테두리 부분에 대향되고, 그 외에 다른 가장자리 테두리 부분들은 패키지 기판(101)의 가장자리 테두리 부분에 대향되게 구획된 영역으로 설정될 수 있다. 예컨대, 도 2에 제시된 바와 같이, 조인트 영역(11)과 칩 표면 실장 영역(13)은 패키지 기판(101)의 상호 대향되는 두 가장자리(102, 103)에 각각 인근하는 두 가장자리 부분에 각각 위치하도록 설정될 수 있다.
패키지 기판(101)에 한 쪽으로 치우친 국부 영역을 조인트 영역(11)으로 설정하고, 이러한 조인트 영역(11)에만 솔더볼과 같은 외부 접속 조인트부(600)들이 배치되도록 함으로써, 외부 접속 조인트부(600)들이 모듈 기판(도 3의 700)과 같은 외부 부재에 접속 체결된 상태에서 외부 충격이나 열적 변형, 팽창 또는 수축에 수반되는 응력(stress)에 저항하여 견디는 내성을 증가시킬 수 있다. 외부 접속 조인트부(600)들은 조인트 영역(11)에 좌우로 적어도 2열 이상 또는 2행 이상 상호 간에 행렬을 이루게 배치될 수 있다. 솔더볼과 같은 외부 접속 조인트부(600)들이 국부적 영역에서 밀집되어 배치되므로, 패키지 기판의 가장자리 테두리 부분을 따라 장방형을 이루며 일렬로 배열된 경우에 비해, 상호 간의 거리가 전체적으로 짧아질 수 있어, 온도 변화에 따른 열적 충격이나 외부의 물리적 충격에 수반되는 응력에 대해 저항하는 정도가 개선될 수 있다. 하나의 솔더볼 주위에 다수의 솔더볼이 배치된 환경을 제공할 수 있으므로, 응력에 보다 유효하게 저항하여 크랙이 외부 접속 조인트부(600)들에 유발되는 것이 유효하게 억제될 수 있다.
외부 접속 조인트부(600)에 대한 크랙을 유효하게 억제할 수 있으므로, 외부 접속 조인트부(600)를 보다 작은 피치(fine pitch) 또는 작은 크기의 솔더볼로 구현하는 것이 가능하다. 또한, 솔더볼 형태의 외부 접속 조인트부(600)들이 조인트 영역(11)과 같이 국부적 영역에만 배치되므로, 나머지 패키지 기판(101)의 빈 표면에 제2반도체 칩(330)을 하나 또는 다수 개 실장시킬 수 있다. 이에 따라, 내장형 패키지(10)의 전체 두께, 예컨대 솔더볼의 끝단 팁(tip)에서 반대쪽의 표면까지의 두께를 보다 얇게 유도하면서도 적어도 2개의 반도체 칩(310, 330)이 적층된 패키지를 구현할 수 있다.
도 1 및 도 3를 다시 참조하면, 패키지 기판(101)은 캐비티(cavity: 130)를 예컨대 중앙 부분에 가지는 유전 물질의 코어(core)층(100)을 포함하여 구비될 수 있다. 코어층(100)의 가운데 부분에 형성되는 캐비티(130)는 코어층(100)을 관통하는 홈 또는 그루브(groove) 형태로 형성될 수 있다. 코어층(100)의 캐비티(130)는 하부 바닥 부분에 코어층(100)의 일부가 잔존하여 유지된 홈 또는 그루브 형태, 즉, 해프 캐비티(half cavity) 형상을 가지도록 형성될 수도 있다. 캐비티(130)는 조인트 영역(11)과 칩 표면 실장 영역(13) 사이에 위치하여, 조인트 영역(11)과 칩 표면 실장 영역(13)은 캐비티(130)를 사이에 두고 상호 대향되는 패키지 기판(101)의 두 가장자리 부분에 각각 위치하도록 구획될 수 있다.
코어층(100)의 캐비티(130) 내에 제1반도체 칩(310)이 위치하여 코어층(100)에 내장되는 형상이 구비될 수 있다. 코어층(100)을 관통하는 캐비티(130) 내에 제1반도체 칩(310)을 실장하기 위해서, 도시되지는 않았으나 캐리어(carrier) 기판과 같은 공정을 보조하는 기판 상에 제1반도체 칩(310)을 WBL(Wafer Backside Lamination) 필름이나 에폭시 접착층을 이용하여 부착하여 캐비티(130) 내에 제1반도체 칩(310)이 위치하도록 유도할 수 있다.
코어층(100)은 앞면 표면에 제1회로 배선부(210)를 이루는 도전 패턴들이 예컨대 구리층을 포함하여 구비할 수 있고, 또한, 앞면 표면에 대향되는 반대쪽의 뒷면 표면에 제2회로 배선부(230)를 이루는 도전 패턴들이 예컨대 구리층을 포함하여 구비할 수 있다. 이러한 제1 및 제2회로 배선부들(210, 230)은 패키지(10)의 전기적 회로 배선부 구조를 구현하는 데 이용될 수 있다.
캐비티(130)에 내장된 제1반도체 칩(310)은, 표면에 외부와의 접속을 위한 제1접촉부(315)들을 구비할 수 있고, 제1접촉부(315)에 대향되는 제3접촉부(316)들을 구비할 수 있다. 제1접촉부(315)는 제1반도체 칩(310)의 일측 가장자리 부분에 위치하는 접촉 패드(pad) 형상을 가질 수 있으며, 제3접촉부(316)는 반대측 가장자리 부분에 위치하는 접촉 패드 형상을 가질 수 있다. 또는, 제1 및 제3접촉부(315, 316)은 범프 형태를 가질 수도 있다. 제1반도체 칩(310)은 메모리 소자와 같은 집적 회로가 집적된 반도체 기판 또는 웨이퍼를 칩 형태로 자른 형태의 개별 반도체 기판 또는 개별 소자일 수 있다.
코어층(100) 상에 제1유전층(410)을 도포하여, 캐비티(130) 내의 제1반도체 칩(310)이 코어층(100)과 제1유전층(410)에 의해 패키지 기판(101) 내에 내장되도록 한다. 제1유전층(410)은 제1반도체 칩(310)을 캐비티(130) 내에 고정시켜 보호하도록 코어층(100)과 제1반도체 칩(310)을 덮도록 형성될 수 있다. 제1유전층(410)은 유전 물질의 층 또는 필름, 예컨대, 에폭시 성분의 수지나 빌드 업 필름(build up film)을 이용하여 형성될 수 있다.
제1유전층(410) 상에 제2반도체 칩(330)이 칩 표면 실장 영역(13)에 실장된다. 제2반도체 칩(330)은 제1반도체 칩(310)과 동일한 형태 또는 기능을 가지는 반도체 칩일 수 있고, 또는, 다른 형태 또는 기능을 가지는 칩일 수도 있다. 제2반도체 칩(330)은 일측 가장자리 부분이 제1유전층(410) 아래에 내장된 제1반도체 칩(310)의 일측 가장자리 부분에 겹쳐 중첩되도록 위치할 수 있다. 예컨대, 제2반도체 칩(330)의 표면에 구비된 외부와의 전기적 연결 접속을 위한 제2접촉부(335)들과 이에 대향되도록 이격되어 위치하는 제4접촉부(336)들을 구비할 수 있다. 제2 및 제4접촉부(335, 336)은 접촉 패드 형태나 또는 범프 형태를 가질 수 있다. 제2접촉부(335)들이 아래에 위치하는 제1반도체 칩(310)의 제1접촉부(315)에 중첩되게 정렬되도록 제2반도체 칩(330)이 제1유전층(410) 상에 위치할 수 있다. 이에 따라, 제1 및 제2반도체 칩(310, 330)은 상호 간에 플립칩(flip chip) 형상으로 적층된 구조를 보일 수 있고, 또한, 상호 간에 계단 형태로 적층된 형상을 보일 수 있다.
제1 및 제2반도체 칩들(310, 330)을 외부와의 접속을 위한 외부 접속 조인트부(600)들에 전기적으로 연결시키는 회로 배선부 구조를 이루는 일부로서, 제1접촉부(315)와 제2접촉부(335)를 전기적으로 각각 연결하여 접속시키는 내부 제1접속부(255)들이 구비될 수 있다. 내부 제1접속부(255)는 개개의 제1접촉부(351)들과 개개의 제2접촉부(335)들을 직접적으로 연결하도록 다수 개 형성될 수 있으며, 실질적으로 수직하게 상호 연결시키도록 제1유전층(410)을 관통하는 형상으로 형성될 수 있다. 내부 제1접속부(351)는 도전 비아(via) 형태나 또는 도전 범프(bump) 형태로 구비될 수 있다. 제1반도체 칩(310)의 제1접촉부(315)는 제1반도체 칩(310)의 출력단일 수 있으며, 이러한 제1반도체 칩(310)의 출력단에 제2반도체 칩(330)의 제2접촉부(335)가 전기적으로 접속하여, 제1반도체 칩(310)과 제2반도체 칩(330)이 상호 전기적 및 신호적으로 연결될 수 있다.
제1유전층(410) 상에는 회로 배선부 구조를 이루는 일부로서 제3회로 배선부(250)가 구비될 수 있다. 제3회로 배선부(250)는 도금 과정 및 선택적 식각 과정에 의해 형성될 수 있는 도전 패턴들 예컨대 구리층을 포함하여 구비될 수 있다. 제3회로 배선부(250)는 제1유전층(410)을 관통하게 연장되어 하부에 내장된 제1반도체 칩(310)과 외부 접속 조인트부(600)를 전기적으로 연결할 수 있다. 제3회로 배선부(250)를 이루는 일부 패턴일 수 있는 회로 배선 제1라인(line)부(253)는 제1반도체 칩(310)의 제3접촉부(316)에 전기적으로 접속되는 내부 제3접속부(254)를 구비할 수 있다. 내부 제3접속부(254)는 회로 배선 제1라인부(253)으로부터 연장되어 실질적으로 수직하게 제1유전층(410)을 관통하는 일부로 형성될 수 있다. 또는 내부 제3접속부(254)는 실질적으로 수직하게 제1유전층(410)을 관통하는 도전 비아 형태나 도전 범프 형태로 구비될 수 있다.
제2반도체 칩(330)의 제4접촉부(336)를 외부 접속 조인트부(600)에 전기적으로 연결하기 위해서, 제1회로 배선부(210)를 이루는 일부 패턴일 수 있는 회로 배선 제2라인부(216)와 제4접촉부(336)를 연결하는 내부 제2접속부(256)이 구비될 수 있다. 내부 제2접속부(256)는 제1유전층(410)을 관통하는 도전 비아 형태나 도전 범프 형태로 구비될 수 있다. 내부 제2접속부(256)가 접속되는 회로 배선 제2라인부(216)는 제1회로 배선부(210)의 회로 패턴을 경유하여 외부 접속 조인트부(600)에 전기적으로 접속되어, 제2반도체 칩(330)을 외부 접속 조인트부(600)에 전기적으로 연결하는 경로의 일부로 구비될 수 있다.
제3회로 배선부(250)를 이루는 일부 패턴일 수 있는 조인트 접촉부(251)들은 외부 접속 조인트부(600)들이 접촉할 위치에 위치하는 도전 패턴으로 구비될 수 있다. 조인트 접촉부(251)들은 실질적으로 조인트 영역(11)에 위치하는 도전 패턴들로 구비될 수 있다. 조인트 접촉부(251)와 제1유전층(410) 아래에 코어층(100) 앞면 표면 상에 위치하는 제1회로 배선부(210)의 배선 접촉부(211)가 전기적으로 연결되도록, 제1유전층(410)을 실질적으로 수직하게 관통하는 내부 제4접속부(252)들이 구비될 수 있다. 내부 제4접속부(252)는 조인트 접촉부(251)로부터 연장되어 실질적으로 수직하게 제1유전층(410)을 관통하는 일부로 형성될 수 있다. 또는 내부 제4접속부(252)는 실질적으로 수직하게 제1유전층(410)을 관통하는 도전 비아 형태나 도전 범프 형태로 구비될 수 있다.
조인트 접촉부(251), 회로 배선 제1라인부(253), 내부 제1접속부(255), 내부 제2접속부(256), 내부 제3접속부(254) 및 내부 제4접속부(252)들은 제3회로 배선부(250) 구조를 이루도록 구비될 수 있어, 제3회로 배선부(250) 구조를 구현하는 과정, 예컨대, 비아홀(via hole) 형성, 시드(seed)층 형성, 도금 및 선택적 식각 과정 등으로 형성될 수 있다.
제2회로 배선부(230)를 덮어 절연 또는 보호하는 제1보호층(510)을 구비하고, 또한, 조인트 접촉부(251)를 노출하고 다른 제3회로 배선부(250) 부분을 덮어 절연하는 제2보호층(530)을 구비할 수 있다. 제1 및 제2보호층(510, 530)은 솔더 레지스트(solder resist)층을 포함하여 형성될 수 있다. 이때, 제2보호층(530)은 제2반도체 칩(330)이 실장되는 칩 표면 실장 영역(13)에 실장될 수 있도록, 칩 표면 실장 영역에 위치하는 제1유전층(410) 부분을 열어 노출하도록 패터닝될 수 있다. 제2보호층(530)에 의해 열려 노출된 조인트 접촉부(251) 부분에 솔더볼과 같은 외부 접속 조인트부(600)들이 연결될 수 있다.
칩 내장 패키지(10)는 제2반도체 칩(330)을 덮는 제2유전층(430) 더 구비할 수 있다. 제1반도체 칩(310)에 대해 비대칭적으로 계단 형상을 이루며 실장된 제2반도체 칩(330)을 외부 환경으로부터 보호하기 위해서 제2반도체 칩(330)을 덮는 제2유전층(430)을 제1유전층(410) 상에 구비한다.
도 1 및 도 2를 다시 참조하면, 접속 조인트부(600)들이 조인트 영역(11)에 집중되어 배치되므로, 반대쪽에 위치하는 칩 표면 실장 영역(13)에는 패키지(10) 전체의 균형을 맞춰주도록 제2반도체 칩(330)이 실장될 수 있다. 도 3에 제시된 바와 같이, 모듈 기판(700)과 같은 외부 부재에 패키지(10)를 실장할 때, 모듈 기판(700)의 모듈 접촉부(710)에 체결되는 외부 접속 조인트부(600)들이 치우친 국부 영역에만 위치하므로, 패키지 기판(10)의 균형이 무너질 수 있다. 이를 보상하여 균형을 맞추기 위해서, 제2반도체 칩(330)을 덮는 제2유전층(430)과 모듈 기판(700)의 대응하는 접촉 부분(730) 사이의 계면에 접착층(750)을 도입할 수 있다. 접착층(750)은 실질적으로 제2반도체 칩(330) 부분을 포함하는 칩 표면 실장 영역(13) 부분을 모듈 기판(700)에 접착시켜, 패키지(10)의 균형을 보상하여 맞춰주는 역할을 할 수 있다. 또한, 접착층(750)은 모듈 기판(700)과의 접속 조인트부(600)와의 접착력을 보완 또는 보강해주는 역할을 할 수 있다.
도 1과 함께 제1회로 배선부(210)의 평면 형상의 일례를 보여주는 도 4를 참조하면, 코어층(100) 상에 구비된 제1회로 배선부(210)를 이루는 일부 패턴일 수 있는 배선 접촉부(211)는 제3회로 배선부(250)를 이루는 일부 패턴일 수 있는 조인트 접촉부(251)와 내부 제4접속부(252)를 통해 연결될 수 있고, 제3회로 배선부(250)를 경유하여 외부 접속 조인트부(600)에 전기적으로 연결될 수 있다. 배선 접촉부(211)는 제2반도체 칩(330)의 제4접촉부(336)와 전기적으로 연결되는 회로 배선 제2라인부(216)와 회로 배선 제3라인부(215)를 경유하여 전기적으로 연결될 수 있다. 회로 배선 제2라인부(216)는 코어층(100) 상에 위치하고 있으므로, 회로 배선 제3라인부(215)는 코어층(100) 상에 위치하며 캐비티(130)의 측부를 돌아 지나는 연장 라인 형상을 가질 수 있다. 이러한 경유 경로를 이용하여 제2반도체 칩(330)은 외부 접속 조인트부(600)에 전기적으로 연결될 수 있다.
도 1과 함께 제3회로 배선부(250)의 평면 형상의 일례를 보여주는 도 5를 참조하면, 제1유전층(410) 상에 구비된 제3회로 배선부(250)를 이루는 일부 패턴일 수 있는 조인트 접촉부(251)는 제2반도체 칩(330)의 제4접촉부(336)에 전기적으로 연결되는 내부 제2접속부(256)와, 회로 배선 제4라인부(258)을 경유하여 전기적 또는 신호적으로 연결될 수 있다. 회로 배선 제4라인부(258)는 제1유전층(410) 상에 위치하여 칩 표면 실장 영역(13)으로부터 조인트 영역(11)으로 연장되는 라인 형상을 가질 수 있다. 회로 배선 제4라인부(258)는 도 4의 회로 배선 제3라인부(215)의 역할을 대체할 수 있으며, 반대로 회로 배선 제3라인부(215)가 회로 배선 제4라인부(258)를 대체하는 연결 라인부로 이용될 수도 있다.
제2반도체 칩(330)의 제2접촉부(335) 및 제1반도체 칩(310)의 제1접촉부(315)를 연결하는 내부 제1접속부(255)와 조인트 접촉부(251)를 전기적으로 연결하는 회로 배선 제5라인부(257)이 제1유전층(410) 상에 더 구비될 수도 있다. 또한, 제1반도체 칩(310)의 제3접촉부(316)에 연결되는 내부 제3접속부(254)에 연결되는 회로 배선 제1라인부(253) 또한 이러한 회로 배선 제4 및 제5라인부들(257, 258)과 나란히 연장되는 라인 형상으로 구비될 수 있다. 이러한 회로 배선 제1, 제4 및 제5라인부들(253, 257, 258)들은 캐비티(130)의 위치에 무관하게 제1유전층(410) 상에 위치할 수 있어, 캐비티(130) 상측을 가로지는 라인 형상으로 구비될 수도 있다.
도 4 및 도 5에 제시된 바와 같이, 제1회로 배선부(210) 및 제2회로 배선부(230)가 제1유전층(410)의 하면 및 상면에 접촉하도록 배치되어 다층 배선 구조를 구현할 수 있어, 솔더볼과 같은 외부 접속 조인트부(600)들이 패키지 기판(101)의 일측 영역인 조인트 영역(11)에 국부적으로 국한되게 배치됨에도 불구하고, 제1 및 제2반도체 칩(310, 330)들과 조인트부(600)들 간의 전기적 및 신호적 연결을 효율적으로 구현할 수 있다.
도 6은 다른 일 예에 따른 칩 내장형 패키지(20)를 보여준다. 도 6을 참조하면, 칩 내장형 패키지(20)는 패키지 기판(2101) 내부에 제1반도체 칩(2310)을 내장할 수 있다. 패키지 기판(2101)의 일면 상에 제2반도체 칩(2330)이 실장될 수 있고, 제2반도체 칩(2330)이 실장된 패키지 기판(2101) 일면 상에 외부 접속 조인트부(2600)들이 배치될 수 있다. 외부 접속 조인트부(2600)들은 제2반도체 칩(2330)의 일 측면에 대향되도록 이격된 위치에서 그룹(group)을 이루며 집단화되도록 밀집 배치될 수 있다.
패키지 기판(2101)은 캐비티(2130)를 예컨대 중앙 부분에 가지는 유전 물질의 코어층(2100)을 포함하여 구비될 수 있다. 코어층(2100)의 캐비티(2130) 내에 제1반도체 칩(2310)이 위치하여 코어층(2100)에 내장되는 형상이 구비될 수 있다. 코어층(2100)은 앞면 표면에 제1회로 배선부(2210)를 구비하고, 반대쪽의 뒷면 표면에 제2회로 배선부(2230)를 구비할 수 있다. 캐비티(2130)에 내장된 제1반도체 칩(2310)은, 표면에 외부와의 접속을 위한 제1접촉부(2315)들을 구비할 수 있고, 제1접촉부(2315)에 대향되는 제3접촉부(2316)들을 구비할 수 있다.
코어층(2100) 상에 제1유전층(2410)을 구비하고, 제1유전층(2410) 상에 제2반도체 칩(2330)이 칩 표면 실장 영역(13)에 실장된다. 제2반도체 칩(2330)은 일측 가장자리 부분이 제1유전층(2410) 아래에 내장된 제1반도체 칩(2310)의 일측 가장자리 부분에 겹쳐 중첩되도록 위치할 수 있다. 예컨대, 제2반도체 칩(2330)의 표면에 구비된 제2접촉부(2335)들과 이에 대향되도록 이격되어 위치하는 제4접촉부(2336)들을 구비할 수 있다. 제2접촉부(2335)들이 아래에 위치하는 제1반도체 칩(2310)의 제1접촉부(2315)에 중첩되게 정렬되도록 제2반도체 칩(2330)이 제1유전층(2410) 상에 위치할 수 있다.
제1 및 제2반도체 칩들(2310, 2330)을 외부와의 접속을 위한 외부 접속 조인트부(2600)들에 전기적으로 연결시키는 회로 배선부 구조를 이루는 일부로서, 제1접촉부(2315)와 제2접촉부(2335)를 전기적으로 각각 연결하여 접속시키는 내부 제1접속부(2255)들이 구비될 수 있다. 내부 제1접속부(2255)는 실질적으로 수직하게 제1유전층(2410)을 관통하는 형상으로 형성될 수 있다. 제1반도체 칩(2310)의 제1접촉부(2315)는 제1반도체 칩(2310)의 출력단일 수 있으며, 이러한 제1반도체 칩(2310)의 출력단에 제2반도체 칩(2330)이 전기적 및 신호적으로 연결될 수 있다.
제1유전층(2410) 상에는 회로 배선부 구조를 이루는 일부로서 제3회로 배선부(2250)가 구비될 수 있다. 제3회로 배선부(2250)는 제1유전층(2410)을 관통하게 연장되어 하부에 내장된 제1반도체 칩(2310)과 외부 접속 조인트부(2600)를 전기적으로 연결할 수 있다. 제3회로 배선부(2250)를 이루는 일부 패턴일 수 있는 회로 배선 제1라인부(2253)는 제1반도체 칩(2310)의 제3접촉부(2316)에 전기적으로 접속되는 내부 제3접속부(2254)를 구비할 수 있다. 제2반도체 칩(2330)의 제4접촉부(2336)를 외부 접속 조인트부(2600)에 전기적으로 연결하기 위해서, 제1회로 배선부(2210)를 이루는 일부 패턴일 수 있는 회로 배선 제2라인부(2216)와 제4접촉부(2336)를 연결하는 내부 제2접속부(2256)이 구비될 수 있다. 내부 제2접속부(2256)가 접속되는 회로 배선 제2라인부(2216)는 제1회로 배선부(2210)의 회로 패턴을 경유하여 외부 접속 조인트부(2600)에 전기적으로 접속되어, 제2반도체 칩(2330)을 외부 접속 조인트부(2600)에 전기적으로 연결하는 경로의 일부로 구비될 수 있다.
제3회로 배선부(2250)를 이루는 일부 패턴일 수 있는 조인트 접촉부(2251)들은 외부 접속 조인트부(2600)들이 접촉할 위치에 위치하는 도전 패턴으로 구비될 수 있다. 조인트 접촉부(2251)와 제1유전층(2410) 아래에 코어층(2100) 앞면 표면 상에 위치하는 제1회로 배선부(2210)의 배선 접촉부(2211)가 전기적으로 연결되도록, 제1유전층(2410)을 실질적으로 수직하게 관통하는 내부 제4접속부(2252)들이 구비될 수 있다.
제2회로 배선부(2230)를 덮어 절연 또는 보호하는 제1보호층(2510)을 구비하고, 또한, 조인트 접촉부(2251)를 노출하고 다른 제3회로 배선부(2250) 부분을 덮어 절연하는 제2보호층(2530)을 구비할 수 있다. 칩 내장 패키지(20)는 제2반도체 칩(2330)을 덮는 제2유전층(2430) 더 구비할 수 있다. 제1유전층(2410) 상에서 제2반도체 칩(2330)과 조인트부(2600)들 사이에 제3반도체 칩(2350)이 더 구비될 수 있다. 제3반도체 칩(2350)은 별도의 EMC 몰딩(molding)층과 같은 보호층(도시되지 않음)에 의해 칩이 보호된 또 다른 패키지 형태로 도입될 수 있다. 제3반도체 칩(2350)은 접속부(2351)에 의해 제3회로 배선부(2250)에 전기적으로 접속 연결될 수 있다. 이러한 제3반도체 칩(2350)은 커패시터와 같은 수동 소자의 칩이거나 콘트롤러(controller) 칩과 같은 로직 칩일 수 있다. 제3반도체 칩(2350)은 제2반도체 칩(2330) 보다 크기가 작은 칩일 수 있어, 제2반도체 칩(2330)과 조인트부(600) 사이의 상대적으로 협소한 공간에 위치할 수 있다.
도 7은 또 다른 일 예에 따른 칩 내장형 패키지(30)를 보여준다. 도 7을 참조하면, 칩 내장형 패키지(30)는 패키지 기판(3101) 내부에 제1반도체 칩(3310)을 내장할 수 있다. 패키지 기판(3101)의 일면 상에 제2반도체 칩(3330)이 실장될 수 있고, 제2반도체 칩(3330)이 실장된 패키지 기판(3101) 일면 상에 외부 접속 조인트부(3600)들이 배치될 수 있다. 외부 접속 조인트부(3600)들은 제2반도체 칩(3330)의 일 측면에 대향되도록 이격된 위치에서 그룹을 이루며 집단화되도록 밀집 배치될 수 있다.
패키지 기판(3101)은 캐비티(3130)를 예컨대 중앙 부분에 가지는 유전 물질의 코어층(3100)을 포함하여 구비될 수 있다. 캐비티(3130)은 해프 캐비티 형상을 가질 수 있다. 즉, 바닥 부분에 코어층(3100) 부분이 잔존하는 홈 또는 그루브 형태로 캐비티(3130)이 구비될 수 있다. 코어층(3100)의 캐비티(3130) 내에 제1반도체 칩(3310)이 위치하여 코어층(3100)에 내장되는 형상이 구비될 수 있다. 이때, 제1반도체 칩(3310) 하면에 WBL이나 에폭시 접착층의 바닥 접착층(3317)이 구비되어 제1반도체 칩(3310)을 캐비티(3100) 내에 고정시킬 수 있다. 코어층(3100)은 앞면 표면에 제1회로 배선부(3210)를 구비하고, 반대쪽의 뒷면 표면에 제2회로 배선부(3230)를 구비할 수 있다. 캐비티(3130)에 내장된 제1반도체 칩(3310)은, 표면에 외부와의 접속을 위한 제1접촉부(3315)들을 구비할 수 있고, 제1접촉부(3315)에 대향되는 제3접촉부(3316)들을 구비할 수 있다.
코어층(3100) 상에 제1유전층(3410)을 구비하고, 제1유전층(3410) 상에 제2반도체 칩(3330)이 칩 표면 실장 영역(13)에 실장된다. 제2반도체 칩(3330)은 일측 가장자리 부분이 제1유전층(3410) 아래에 내장된 제1반도체 칩(3310)의 일측 가장자리 부분에 겹쳐 중첩되도록 위치할 수 있다. 예컨대, 제2반도체 칩(3330)의 표면에 구비된 제2접촉부(3335)들과 이에 대향되도록 이격되어 위치하는 제4접촉부(3336)들을 구비할 수 있다. 제2접촉부(3335)들이 아래에 위치하는 제1반도체 칩(3310)의 제1접촉부(3315)에 중첩되게 정렬되도록 제2반도체 칩(3330)이 제1유전층(3410) 상에 위치할 수 있다.
제1 및 제2반도체 칩들(3310, 3330)을 외부와의 접속을 위한 외부 접속 조인트부(3600)들에 전기적으로 연결시키는 회로 배선부 구조를 이루는 일부로서, 제1접촉부(3315)와 제2접촉부(3335)를 전기적으로 각각 연결하여 접속시키는 내부 제1접속부(3255)들이 구비될 수 있다. 내부 제1접속부(3255)는 실질적으로 수직하게 제1유전층(3410)을 관통하는 형상으로 형성될 수 있다. 제1반도체 칩(3310)의 제1접촉부(3315)는 제1반도체 칩(3310)의 출력단일 수 있으며, 이러한 제1반도체 칩(3310)의 출력단에 제2반도체 칩(3330)이 전기적 및 신호적으로 연결될 수 있다.
제1유전층(3410) 상에는 회로 배선부 구조를 이루는 일부로서 제3회로 배선부(3250)가 구비될 수 있다. 제3회로 배선부(3250)는 제1유전층(3410)을 관통하게 연장되어 하부에 내장된 제1반도체 칩(3310)과 외부 접속 조인트부(3600)를 전기적으로 연결할 수 있다. 제3회로 배선부(3250)를 이루는 일부 패턴일 수 있는 회로 배선 제1라인부(3253)는 제1반도체 칩(3310)의 제3접촉부(3316)에 전기적으로 접속되는 내부 제3접속부(3254)를 구비할 수 있다. 제2반도체 칩(3330)의 제4접촉부(3336)를 외부 접속 조인트부(3600)에 전기적으로 연결하기 위해서, 제1회로 배선부(3210)를 이루는 일부 패턴일 수 있는 회로 배선 제2라인부(3216)와 제4접촉부(3336)를 연결하는 내부 제2접속부(3256)이 구비될 수 있다. 내부 제2접속부(3256)가 접속되는 회로 배선 제2라인부(3216)는 제1회로 배선부(3210)의 회로 패턴을 경유하여 외부 접속 조인트부(3600)에 전기적으로 접속되어, 제2반도체 칩(3330)을 외부 접속 조인트부(3600)에 전기적으로 연결하는 경로의 일부로 구비될 수 있다.
제3회로 배선부(3250)를 이루는 일부 패턴일 수 있는 조인트 접촉부(3251)들은 외부 접속 조인트부(3600)들이 접촉할 위치에 위치하는 도전 패턴으로 구비될 수 있다. 조인트 접촉부(3251)와 제1유전층(3410) 아래에 코어층(3100) 앞면 표면 상에 위치하는 제1회로 배선부(3210)의 배선 접촉부(3211)가 전기적으로 연결되도록, 제1유전층(3410)을 실질적으로 수직하게 관통하는 내부 제4접속부(3252)들이 구비될 수 있다.
제2회로 배선부(3230)를 덮어 절연 또는 보호하는 제1보호층(3510)을 구비하고, 또한, 조인트 접촉부(3251)를 노출하고 다른 제3회로 배선부(3250) 부분을 덮어 절연하는 제2보호층(3530)을 구비할 수 있다. 칩 내장 패키지(30)는 제2반도체 칩(3330)을 덮는 제2유전층(3430) 더 구비할 수 있다.
도 8은 다른 일 예에 따른 칩 내장형 패키지(40)를 보여준다. 도 8을 참조하면, 칩 내장형 패키지(40)는 패키지 기판(4101) 내부에 다수의 제1반도체 칩들(4310, 4350, 4370)을 내장할 수 있다. 패키지 기판(4101)의 일면 상에 제2반도체 칩(4330)이 실장될 수 있고, 제2반도체 칩(4330)이 실장된 패키지 기판(4101) 일면 상에 외부 접속 조인트부(4600)들이 배치될 수 있다. 외부 접속 조인트부(4600)들은 제2반도체 칩(4330)의 일 측면에 대향되도록 이격된 위치에서 그룹을 이루며 집단화되도록 밀집 배치될 수 있다.
패키지 기판(4101)은 코어층(4100) 및 제1유전층(4410)을 포함하여 구비될 수 있다. 코어층(4100)의 일 표면 상에 제1반도체 칩들(4310, 4350, 4370)이 나란히 위치할 수 있으며, 제1반도체 칩들(4310, 4350, 4370)들 및 코어층(4100)을 덮도록 제1유전층(4410)이 형성될 수 있다. 제1반도체 칩들(4310, 4350, 4370)의 배후에는 바닥 접착층(4317)이 도입되어 코어층(4100) 표면에 제1반도체 칩들(4310, 4350, 4370)이 부착되도록 할 수 있다. 캐비티를 구비하지 않아 다수의 제1반도체 칩들(4310, 4350, 4370)을 코어층(4100)에 실장할 수 있다. 제1반도체 칩들(4310, 4350, 4370)이 구비된 앞면에 반대되는 코어층(4100)의 뒷면 표면에 제1회로 배선부(4230)를 구비할 수 있다.
제2반도체 칩(4330)은 일측 가장자리 부분이 제1유전층(4410) 아래에 내장된 어느 하나의 제1반도체 제1칩(4310)의 일측 가장자리 부분에 겹쳐 중첩되도록 위치할 수 있다. 내장된 제1반도체 제1칩(4310)은, 표면에 외부와의 접속을 위한 제1접촉부(4315)들을 구비할 수 있고, 제1접촉부(4315)에 대향되는 제3접촉부(4316)들을 구비할 수 있다. 제2반도체 칩(4330)의 표면에 구비된 제2접촉부(4335)들과 이에 대향되도록 이격되어 위치하는 제4접촉부(4336)들을 구비할 수 있다. 제2접촉부(4335)들이 아래에 위치하는 제1반도체 제1칩(4310)의 제1접촉부(4315)에 중첩되게 정렬되도록 제2반도체 칩(4330)이 제1유전층(4410) 상에 위치할 수 있다.
제1 및 제2반도체 칩들(4310, 4330)을 외부와의 접속을 위한 외부 접속 조인트부(4600)들에 전기적으로 연결시키는 회로 배선부 구조를 이루는 일부로서, 제1접촉부(4315)와 제2접촉부(4335)를 전기적으로 각각 연결하여 접속시키는 내부 제1접속부(4255)들이 구비될 수 있다. 내부 제1접속부(4255)는 실질적으로 수직하게 제1유전층(4410)을 관통하는 형상으로 형성될 수 있다. 제1반도체 제1칩(4310)의 제1접촉부(4315)는 제1반도체 제1칩(4310)의 출력단일 수 있으며, 이러한 제1반도체 제1칩(4310)의 출력단에 제2반도체 칩(4330)이 전기적 및 신호적으로 연결될 수 있다.
제1유전층(4410) 상에는 회로 배선부 구조를 이루는 일부로서 제2회로 배선부(4250)가 구비될 수 있다. 제2회로 배선부(4250)는 제1유전층(4410)을 관통하게 연장되어 하부에 내장된 제1반도체 제1칩(4310)과 외부 접속 조인트부(4600)를 전기적으로 연결할 수 있다. 제2회로 배선부(4250)를 이루는 일부 패턴일 수 있는 회로 배선 제1라인부(4253)는 제1반도체 제1칩(4310)의 제3접촉부(4316)에 전기적으로 접속되는 내부 제3접속부(4254)를 구비할 수 있다. 제2반도체 칩(4330)의 제4접촉부(4336)를 외부 접속 조인트부(4600)에 전기적으로 연결하기 위해서, 제4접촉부(4336)에 연결되는 내부 제2접속부(4256)이 구비될 수 있다. 내부 제2접속부(4256)는 제2회로 배선부(4250)를 경유하여 외부 접속 조인트부(4600)에 전기적으로 접속되어, 제2반도체 칩(4330)을 외부 접속 조인트부(4600)에 전기적으로 연결하는 경로의 일부로 구비될 수 있다.
제2회로 배선부(4250)를 이루는 일부 패턴일 수 있는 조인트 접촉부(4251)들은 외부 접속 조인트부(4600)들이 접촉할 위치에 위치하는 도전 패턴으로 구비될 수 있다. 조인트 접촉부(4251)와 제1유전층(4410) 아래에 코어층(4100) 앞면 표면 상에 위치하는 제1반도체 제2칩(4350)의 제5접촉부(4351)가 전기적으로 연결되도록, 제1유전층(4410)을 실질적으로 수직하게 관통하는 내부 제4접속부(4252)들이 구비될 수 있다. 이때, 제1반도체 제2칩(4350)은 외부 접속 조인트부(600)들 아래에 중첩되도록 위치할 수 있다. 또한, 제1반도체 제3칩(4370)은 제2반도체 칩(4330) 아래에 중첩되도록 위치할 수 있다. 제1반도체 제3칩(4370)의 제6접촉부(4371)는 제1유전층(4410)을 실질적으로 수직하게 관통하는 내부 제5접속부(4259)에 의해 제2반도체 칩(4330)의 제7접촉부(4339)와 전기적으로 접속될 수 있다.
제1회로 배선부(4230)를 덮어 절연 또는 보호하는 제1보호층(4510)을 구비하고, 또한, 조인트 접촉부(4251)를 노출하고 다른 제2회로 배선부(4250) 부분을 덮어 절연하는 제2보호층(4530)을 구비할 수 있다. 칩 내장 패키지(40)는 제2반도체 칩(4330)을 덮는 제2유전층(4430) 더 구비할 수 있다.
도 9는 또 다른 일 예에 따른 칩 내장형 패키지(50)를 보여준다.
도 9를 참조하면, 칩 내장형 패키지(50)는 패키지 기판(5101) 내부에 제1반도체 칩(5310)을 내장할 수 있다. 패키지 기판(5101)의 일면 상에 제2반도체 칩(5330)이 실장될 수 있고, 제2반도체 칩(5330)이 실장된 패키지 기판(5101) 일면 상에 외부 접속 조인트부(3600)들이 배치될 수 있다. 외부 접속 조인트부(5600)들은 제2반도체 칩(5330)의 일 측면에 대향되도록 이격된 위치에서 그룹을 이루며 집단화되도록 밀집 배치될 수 있다.
제2반도체 칩(5330) 상에 제3반도체 칩(5331)들이 다수 개 적층되어 제2반도체 칩(5330)과 제3반도체 칩(5331)들의 적층체(5339)가 구비될 수 있다. 제2반도체 칩(5330)과 제3반도체 칩(5331)들은 상호 간에 관통실리콘비아(TSV) 구조와 같은 관통전극(5337)을 이용한 체결 구조를 구비할 수 있다. 제2반도체 칩(5330)과 다수의 제3반도체 칩(5331)들은 동일한 칩이거나 또는 서로 다른 기능을 가지는 칩일 수도 있다.
패키지 기판(5101)은 캐비티(5130)를 예컨대 중앙 부분에 가지는 유전 물질의 코어층(5100)을 포함하여 구비될 수 있다. 캐비티(5130)는 해프 캐비티 형상을 가질 수 있다. 즉, 바닥 부분에 코어층(5100) 부분이 잔존하는 홈 또는 그루브 형태로 캐비티(5130)가 구비될 수 있다. 코어층(5100)의 캐비티(5130) 내에 제1반도체 칩(5310)이 위치하여 코어층(5100)에 내장되는 형상이 구비될 수 있다. 이때, 제1반도체 칩(5310) 하면에 WBL이나 에폭시 접착층의 바닥 접착층(5317)이 구비될 수 있다. 코어층(5100)은 앞면 표면에 제1회로 배선부(5210)를 구비하고, 반대쪽의 뒷면 표면에 제2회로 배선부(5230)를 구비할 수 있다. 캐비티(5130)에 내장된 제1반도체 칩(5310)은, 표면에 외부와의 접속을 위한 제1접촉부(5315)들을 구비할 수 있고, 제1접촉부(5315)에 대향되는 제3접촉부(5316)들을 구비할 수 있다.
코어층(5100) 상에 제1유전층(5410)을 구비하고, 제1유전층(5410) 상에 제2반도체 칩(5330)이 칩 표면 실장 영역(13)에 실장된다. 제2반도체 칩(5330)은 일측 가장자리 부분이 제1유전층(5410) 아래에 내장된 제1반도체 칩(5310)의 일측 가장자리 부분에 겹쳐 중첩되도록 위치할 수 있다. 예컨대, 제2반도체 칩(5330)의 표면에 구비된 제2접촉부(5335)들과 이에 대향되도록 이격되어 위치하는 제4접촉부(5336)들을 구비할 수 있다. 제2접촉부(5335)들이 아래에 위치하는 제1반도체 칩(5310)의 제1접촉부(5315)에 중첩되게 정렬되도록 제2반도체 칩(5330)이 제1유전층(5410) 상에 위치할 수 있다.
제1 및 제2반도체 칩들(5310, 5330)을 외부와의 접속을 위한 외부 접속 조인트부(5600)들에 전기적으로 연결시키는 회로 배선부 구조를 이루는 일부로서, 제1접촉부(5315)와 제2접촉부(5335)를 전기적으로 각각 연결하여 접속시키는 내부 제1접속부(5255)들이 구비될 수 있다. 내부 제1접속부(5255)는 실질적으로 수직하게 제1유전층(5410)을 관통하는 형상으로 형성될 수 있다. 제1반도체 칩(5310)의 제1접촉부(5315)는 제1반도체 칩(5310)의 출력단일 수 있으며, 이러한 제1반도체 칩(5310)의 출력단에 제2반도체 칩(5330)이 전기적 및 신호적으로 연결될 수 있다.
제1유전층(5410) 상에는 회로 배선부 구조를 이루는 일부로서 제3회로 배선부(5250)가 구비될 수 있다. 제3회로 배선부(5250)는 제1유전층(5410)을 관통하게 연장되어 하부에 내장된 제1반도체 칩(5310)과 외부 접속 조인트부(5600)를 전기적으로 연결할 수 있다. 제3회로 배선부(5250)를 이루는 일부 패턴일 수 있는 회로 배선 제1라인부(5253)는 제1반도체 칩(5310)의 제3접촉부(5316)에 전기적으로 접속되는 내부 제3접속부(5254)를 구비할 수 있다. 제2반도체 칩(5330)의 제4접촉부(5336)를 외부 접속 조인트부(5600)에 전기적으로 연결하기 위해서, 제1회로 배선부(5210)를 이루는 일부 패턴일 수 있는 회로 배선 제2라인부(5216)와 제4접촉부(5336)를 연결하는 내부 제2접속부(5256)이 구비될 수 있다. 내부 제2접속부(5256)가 접속되는 회로 배선 제2라인부(5216)는 제1회로 배선부(5210)의 회로 패턴을 경유하여 외부 접속 조인트부(5600)에 전기적으로 접속되어, 제2반도체 칩(5330)을 외부 접속 조인트부(5600)에 전기적으로 연결하는 경로의 일부로 구비될 수 있다.
제3회로 배선부(5250)를 이루는 일부 패턴일 수 있는 조인트 접촉부(5251)들은 외부 접속 조인트부(5600)들이 접촉할 위치에 위치하는 도전 패턴으로 구비될 수 있다. 조인트 접촉부(5251)와 제1유전층(5410) 아래에 코어층(5100) 앞면 표면 상에 위치하는 제1회로 배선부(5210)의 배선 접촉부(5211)가 전기적으로 연결되도록, 제1유전층(5410)을 실질적으로 수직하게 관통하는 내부 제4접속부(5252)들이 구비될 수 있다.
제2회로 배선부(5230)를 덮어 절연 또는 보호하는 제1보호층(5510)을 구비하고, 또한, 조인트 접촉부(5251)를 노출하고 다른 제3회로 배선부(5250) 부분을 덮어 절연하는 제2보호층(5530)을 구비할 수 있다. 칩 내장 패키지(50)는 제2반도체 칩(5330) 및 제3반도체 칩(5331)들이 적층된 적층체(5339)를 덮는 제2유전층(5430) 더 구비할 수 있다. 이러한 패키지(50)는 다수의 칩들이 적층되므로, 칩의 집적도를 크게 높일 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 코어층, 310, 330: 반도체 칩,
410, 430: 유전층, 600: 외부 접속 조인트부.

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  11. 캐비티(cavity)를 가지는 코어(core)층;
    상기 캐비티 내에 위치하는 제1반도체 칩;
    상기 코어층 및 상기 제1반도체 칩을 덮는 제1유전층;
    상기 제1유전층 상에 실장된 제2반도체 칩;
    상기 제1유전층 상에 상기 제2반도체 칩의 일 측면에 대향되도록 이격된 위치에 그룹(group)을 이루며 밀집 배치된 외부 접속 조인트(joint)부들;
    상기 제2반도체 칩을 덮는 제2유전층; 및
    상기 외부 접속 조인트부들에 상기 제1 및 제2반도체 칩들을 전기적으로 연결시키는 회로 배선부를 더 포함하고,
    상기 회로 배선부는
    상기 제1반도체 칩의 제1접촉부와 상기 제2반도체 칩의 제2접촉부를 실질적으로 수직하게 상호 연결시키도록 상기 제1유전층을 관통하는 내부 제1접속부를 포함하는 칩 내장형 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 외부 접속 조인트부들이 위치하는 조인트 영역은 일측 가장자리가 상기 제2반도체 칩이 실장된 칩 표면 실장 영역에 대향되고 다른 가장자리들은 상기 코어층의 가장자리에 대향되게 구획된 칩 내장형 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 조인트 영역과 상기 칩 표면 실장 영역은
    상기 코어층의 상기 캐비티를 가운데 두고 상호 대향되는 두 가장자리 부분에 각각 위치하도록 구획된 칩 내장형 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 캐비티는
    상기 코어층의 일부를 바닥 부분에 유지한 홈 또는 그루브 형태를 가지는 칩 내장형 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 캐비티는
    상기 코어층을 관통하는 홈 또는 그루브 형태를 가지는 칩 내장형 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 외부 접속 조인트부는
    솔더볼(solder ball) 형태를 가지는 칩 내장형 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 외부 접속 조인트부들은
    적어도 둘 이상의 행 및 둘 이상의 열을 가지게 배치된 칩 내장형 패키지.
  18. 삭제
  19. 삭제
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2반도체 칩은
    상기 제1반도체 칩의 가장자리 부분에 가장자리 부분이 상기 제1유전층 부분을 사이에 두고 겹쳐 중첩되도록 위치하는 칩 내장형 패키지.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 회로 배선부는
    상기 제1유전층을 관통하여 상기 제1반도체 칩의 제1접촉부에 대향되는 제3접촉부와 전기적으로 연결되도록 상기 제1유전층 상에 위치하는 회로 배선 제1라인(line)부; 및
    상기 제2반도체 칩의 제2접촉부에 대향되는 제4접촉부에 전기적으로 연결되고 회로 배선 제2라인부를 포함하는 칩 내장형 패키지.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 회로 배선 제2라인부는 상기 코어층 상에 위치하고,
    상기 회로 배선 제2라인부와 상기 제4접촉부를 전기적으로 연결하도록 상기 제1유전층 부분을 관통하는 내부 제2접속부를 더 포함하는 칩 내장형 패키지.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2반도체 칩 상에
    다수의 제3반도체 칩들이 적층된 칩 내장형 패키지.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제2반도체 칩과 상기 다수의 제3반도체 칩들은 상호 간에 관통전극을 이용하여 체결된 칩 내장형 패키지.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2유전층 상에 위치하여,
    상기 외부 접속 조인트부들이 접속될 모듈(module) 기판과 상기 제2유전층을 접착시키는 접착층을 더 포함하는 칩 내장형 패키지.
  26. 코어(core)층 상에 나란히 실장된 다수의 제1반도체 칩들;
    상기 코어층 및 상기 제1반도체 칩들을 덮는 제1유전층;
    상기 제1유전층 상에 실장된 제2반도체 칩;
    상기 제1유전층 상에 상기 제2반도체 칩의 일 측면에 대향되도록 이격된 위치에 그룹(group)을 이루며 밀집 배치된 외부 접속 조인트(joint)부들;
    상기 제2반도체 칩을 덮는 제2유전층; 및
    상기 외부 접속 조인트부들에 상기 제1 및 제2반도체 칩들을 전기적으로 연결시키는 회로 배선부를 포함하고,
    상기 회로 배선부는
    상기 제1반도체 칩들 중 어느 하나 또는 둘과 상기 제2반도체 칩을 실질적으로 수직하게 상호 연결시키도록 상기 제1유전층을 관통하는 내부 제1접속부들을 포함하는 칩 내장형 패키지.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 외부 접속 조인트부들이 위치하는 조인트 영역은 일측 가장자리가 상기상기 제2반도체 칩이 실장된 칩 표면 실장 영역에 대향되고 다른 가장자리들은 상기 코어층의 가장자리에 대향되게 구획된 칩 내장형 패키지.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 외부 접속 조인트부는
    솔더볼(solder ball) 형태를 가지는 칩 내장형 패키지.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 외부 접속 조인트부들은
    적어도 둘 이상의 행 및 둘 이상의 열을 가지게 배치된 칩 내장형 패키지.
  30. 삭제
  31. 삭제
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 제2반도체 칩은
    상기 제1반도체 칩들 중 어느 하나의 가장자리 부분에 가장자리 부분이 상기 제1유전층 부분을 사이에 두고 겹쳐 중첩되도록 위치하는 칩 내장형 패키지.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 회로 배선부는
    상기 제1유전층 상에 위치하는 칩 내장형 패키지.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 제2유전층 상에 위치하여,
    상기 외부 접속 조인트부들이 접속될 모듈(module) 기판과 상기 제2유전층을 접착시키는 접착층을 더 포함하는 칩 내장형 패키지.
  35. ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 외부 접속 조인트부들과 상기 제2반도체 칩 사이의 상기 제2유전층 상에 위치하는 제3반도체 칩을 더 포함하는 칩 내장형 패키지.
  36. ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈
    제35항에 있어서,
    상기 제3반도체 칩은
    수동 소자의 칩이거나 또는 로직(logic) 칩인 칩 내장형 패키지.
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