JP5715334B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5715334B2
JP5715334B2 JP2009238499A JP2009238499A JP5715334B2 JP 5715334 B2 JP5715334 B2 JP 5715334B2 JP 2009238499 A JP2009238499 A JP 2009238499A JP 2009238499 A JP2009238499 A JP 2009238499A JP 5715334 B2 JP5715334 B2 JP 5715334B2
Authority
JP
Japan
Prior art keywords
wiring
main surface
interposer
chip
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009238499A
Other languages
English (en)
Other versions
JP2011086767A (ja
Inventor
栗田 洋一郎
洋一郎 栗田
Original Assignee
ルネサスエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ルネサスエレクトロニクス株式会社 filed Critical ルネサスエレクトロニクス株式会社
Priority to JP2009238499A priority Critical patent/JP5715334B2/ja
Publication of JP2011086767A publication Critical patent/JP2011086767A/ja
Application granted granted Critical
Publication of JP5715334B2 publication Critical patent/JP5715334B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L51/00
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13025Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

半導体チップを備える半導体装置が知られている。半導体装置には、半導体チップを他の装置と電気的に接続するために、接続手段が設けられる。その接続手段は、例えば、ボンディングワイヤや、インターポーザ基板に備えられた配線により実現される。

関連技術が、特許文献1(特開2006−19433号公報)に記載されている。特許文献1に記載された半導体装置は、平板状の配線体と、この配線体の一方の面に設けられた第1の半導体素子と、一方の面及び第1の半導体素子の側面を被覆する封止樹脂と、配線体の他方の面に設けられた第2の半導体素子とを有する。配線体は、配線層と、配線層を支持する支持層と、配線層及び支持層を貫通する貫通電極とを備える。配線体を介して第1の半導体素子と第2の半導体素子とが電気的に接続される。

他の関連技術が、特許文献2(特開2008−159805号公報)に記載されている。特許文献2には、部品実装面を有する第1の基材と、部品実装面に実装された、貫通電極を有する内蔵部品と、第1の基材に内蔵部品を覆う絶縁層を介して積層された第2の基材と、第2の基材に設けられ、内蔵部品の貫通電極に連通する穴部と、第2の基材に実装されて穴部を介し貫通電極に直接回路接続された外装部品とを具備したことを特徴とするプリント配線基板、が開示されている。貫通電極は、内蔵部品の他の配線パターンと回路接続されない、いわゆるオープンパッドに接合されている。

その他に本発明者が知りえた関連技術として、特許文献3(特開2004−327474号公報)、及び特許文献4(特開2006−301863号公報)が挙げられる。

特開2006−19433号公報 特開2008−159805号公報 特開2004−327474号公報 特開2006−301863号公報

接続手段としてボンディングワイヤが用いられる場合、そのボンディングワイヤは、半導体チップの回路形成面に接続される。回路形成面に接続することのできるボンディングワイヤの本数には、制限がある。従って、使用可能なボンディングワイヤの本数により、半導体チップの機能も制限されてしまう。

一方、特許文献1に記載された半導体装置では、半導体チップ(第1、第2の半導体素子)に接続される接続手段が、配線体(インターポーザ)に形成される。配線体に形成することのできる配線密度には限界がある。従って、この半導体装置においても、半導体チップの機能が制限されてしまう。特に、消費電力が高い回路が形成された半導体チップが用いられる場合には、電源を供給するための配線の幅を広くする必要がある。その結果、インターポーザにおいて、信号の入出力などを行う配線を配置するスペースが更に制限され、半導体チップの機能が更に制限される、という問題点がある。

尚、特許文献2には、半導体チップ(内蔵部品)に接続される配線のスペースを十分に確保するための工夫は、特に記載されていない。

本発明に係る半導体装置は、主面に回路が形成された、第1チップと、前記第1チップの裏面に接する、第1インターポーザと、裏面で、前記第1チップの主面に接する、第2インターポーザと、前記第2インターポーザの主面上に搭載された第2チップ群とを具備する。前記第1チップには、裏面と主面とを接続する貫通電極が設けられている。前記第2インターポーザには、前記第1チップの主面で前記第1チップに設けられた回路と接続される、第1チップ第2配線が設けられている。前記第1インターポーザには、前記第1チップの裏面で前記貫通電極に接する、第1チップ第1配線が設けられている。

この発明によれば、第1チップ第1配線と第1チップ第2配線との双方が、第1チップの主面に形成された回路と電気的に接続される。電源供給用配線などの大容量を必要とする接続経路を、第1インターポーザ及び貫通電極を通過する経路として設計することが可能となる。これにより、第2インターポーザに配置される第1チップ第2配線を高密度に配置することができる。従って、第1チップの機能を高機能化することが可能となる。

本発明に係る半導体装置は、主面に回路が形成された、第1チップと、前記第1チップの裏面に接する、第1インターポーザと、裏面で、前記第1チップの主面に接する、第2インターポーザとを具備する。前記第1チップには、裏面と主面とを接続する貫通電極が設けられている。前記第2インターポーザには、前記第1チップの主面で前記第1チップに設けられた信号端子と接続される、第1チップ信号配線が形成されている。前記第1インターポーザには、前記第1チップに電源電圧を供給する、第1チップ電源配線が形成されている。前記第1チップ電源配線は、前記第1チップの裏面で前記貫通電極に接している。

本発明に係る半導体装置の製造方法は、主面に回路が形成された、第1チップを作成する工程と、第1チップ第1配線が形成された、第1インターポーザを作成する工程と、第1チップ第2配線が形成された、第2インターポーザを作成する工程と、第2チップ群を作成する工程と、前記第1チップに、主面と裏面とを接続する貫通電極を形成する工程と、前記第2インターポーザの主面上に、前記第2チップ群を搭載する工程と、前記第1チップ第2配線が前記第1チップの主面に設けられた回路と接続されるように、前記第2インターポーザの裏面上に前記第1チップを配置する工程と、前記第1チップ第1配線が前記第1チップの裏面で前記貫通電極に接するように、前記第1インターポーザ上に前記第1チップを配置する工程とを具備する。

本発明によれば、インターポーザの高密度で接続手段を配置することのできる、半導体装置及びその製造方法が提供される。

第1の実施形態に係る半導体装置を示す概略断面図である。 第1の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第1の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第1の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第1の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第1の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第1の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第1の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第1の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第1の実施形態に係る半導体装置の製造方法の変形例を示す工程断面図である。 第1の実施形態に係る半導体装置の製造方法の変形例を示す工程断面図である。 第1の実施形態に係る半導体装置の製造方法の変形例を示す工程断面図である。 第2の実施形態に係る半導体装置を示す概略断面図である。 第3の実施形態に係る半導体装置を示す概略断面図である。

(第1の実施形態)
以下に、図面を参照しつつ、本発明の第1の実施形態について説明する。

図1は、本実施形態に係る半導体装置1を示す概略断面図である。図1に示されるように、半導体装置1は、第1チップ2、第2チップ群3、第1インターポーザ6、第2インターポーザ7、封止体4、及び外形保持部材5を備えている。

第1インターポーザ6は、第1チップ2及び第2チップ群3を、図示しない外部装置と電気的に接続するために設けられている。第1インターポーザ6には、第2チップ外部配線12、第1チップ第1配線10、及び配線11が形成されている。第2チップ外部配線12は、第2チップ群3を外部装置と電気的に接続するために設けられている。第1チップ第1配線10は、第1チップ2に電源電圧を供給するために設けられている。尚、本明細書で言う電源電圧には、接地電圧も含まれるものとする。配線11は、第1チップ2と外部装置との間で信号の入出力を行うための信号配線である。

第1インターポーザ6の裏面には、外部電極8が設けられている。外部電極8は、例えば、半田ボールなどである。第1チップ第1配線10、第2チップ外部配線12、及び配線11は、それぞれ、一端で外部電極8に接続されている。これらは、外部電極8を介して、外部装置と電気的に接続される。

第1インターポーザ6の主面には、第1チップ2に対応する形状の凹部が形成されている。この凹部には、第1チップ2が埋め込まれている。第1インターポーザ6の主面と第1チップ2の主面とは、同一平面内に位置している。

上述のような第1インターポーザ6の材質としては、特に限定されない。

続いて、第1チップ2について説明する。

第1チップ2には、主面に、回路素子が形成されている。すなわち、第1チップの主面は、回路形成面21である。この回路素子は、ロジック機能を有しているものとする。この回路素子には、図示しない電源端子及び信号端子が含まれている。また、第1チップ2には、主面と裏面とを接続する、貫通電極15が設けられている。貫通電極15は、回路素子の電源端子に接続されており、裏面で第1チップ第1配線10と接続されている。すなわち、第1チップ2に形成された回路素子に対しては、外部装置から、第1チップ第1配線10及び貫通電極15を介して、電源電圧が供給される。すなわち、第1チップ第1配線は、電源配線として機能する。貫通電極15は、金属電極により形成される。

続いて、第2インターポーザ7について説明する。

第2インターポーザ7は、第1インタ−ポーザ6の主面上に配置されている。第2インターポーザ7は、第1チップ1よりも広く、第1チップ1の主面を覆っている。第2インターポーザ7は、第1チップ1の主面に接している。

第2インターポーザ7には、貫通ヴィア14、第1チップ第2配線9、及び第2チップ外部接続配線13が形成されている。これらは、金属層により形成される。

貫通ヴィア14は、第1チップ2と第2チップ群3とを電気的に接続するために設けられている。貫通ヴィア14は、第2インターポーザ7を貫通するように設けられている。貫通ヴィア14は、裏面で、第1チップ2の主面に設けられた回路素子に接続されている。

第1チップ第2配線9は、第1チップ2の信号端子を外部装置と電気的に接続するために設けられている。すなわち、第1チップ第2配線は、信号配線として機能する。第1チップ第2配線9は、一端で、第1チップ2に設けられた回路素子の信号端子に接続されている。第1チップ第2配線9の他端は、第1インターポーザ6に設けられた配線11に接続されている。すなわち、第1チップ2の信号端子は、第1チップ第2配線9、配線11、及び外部電極8を介して、外部装置と電気的に接続される。

第2チップ外部接続配線13は、第2チップ群3を外部装置と電気的に接続するために設けられている。第2チップ外部接続配線13の一端は、第2インターポーザ7の裏面で、第1インターポーザ6に設けられた第2チップ外部配線12と接続されている。また、第2チップ外部接続用配線13の他端は、第2インターポーザ7の主面に露出している。

上述のように、第2インターポーザ7には、多数の配線(貫通ヴィア14、第1チップ第2配線9、及び第2チップ外部接続配線13)が形成される。また、第1チップ2のロジック機能が高機能であるほど、信号端子の数が多くなる。その結果、第1チップ第2配線9が高密度に配置されることが求められる。これらの観点から、第2インターポーザ7の材質としては、配線を第1インターポーザよりも高密度で配置することのできるものが用いられる。第2インターポーザ7としては、例えば、有機絶縁樹脂層(例えば、ポリイミド樹脂層、及びエポキシ樹脂層)内または上に銅などの金属配線が形成されたものなどを用いることが好ましい。更に、微細配線を形成することができる観点からは、シリコン、セラミック、及びガラスなどにより形成される支持層と、CuやAlによって支持層に形成された配線層及び貫通ヴィアを備えるインターポーザを用いることも好ましい。

続いて、第2チップ群3について説明する。

第2チップ群3は、第2インターポーザ7の主面上に搭載されている。第2チップ群3は、積層された複数の第2チップを備えている。各第2チップには、メモリ機能を有する回路素子が形成されている。各第2チップには、第2チップ貫通配線16が形成されている。最下層の第2チップは、第2チップ外部接続用配線13及び貫通ヴィア14と接続されている。各第2チップは、第2チップ貫通配線16を介して、第2チップ外部接続用配線13及び貫通ヴィア14と電気的に接続されている。

続いて、封止体4及び外形保持部材4について説明する。

封止体4は、第2インターポーザ7及び第2チップ群3を保護するために設けられている。封止体4は、第2インターポーザ7の主面上に設けられている。封止体4は、第2チップ群3を被覆するように設けられている。封止体4は、例えば樹脂層により形成される。

外形保持部材4は、この半導体装置1の外形を保持するために設けられている。外形保持部材4は、第1インターポーザ6の主面上に設けられている。外形保持部材4は、第2インターポーザ7及び封止体4の側部を覆うように、設けられている。

以上のような構成を採用することにより、以下の様な作用が奏される。

本実施形態によれば、第2インターポーザ7を用いることにより、ロジックチップ(第1チップ2)とメモリチップ群(第2チップ群3)とを、短距離で接続することが可能である。ここで、第1チップ2として、消費電力が高いチップが用いられることがある。この場合、第1チップ2に対して十分な量の電力を供給するために、電力供給用の配線幅を広く設定する必要がある。本実施形態との比較のため、第1チップ2に対して電源電圧を供給するための配線が第2インターポーザ7に設けられる場合について考える。この場合、第2インターポーザ7に設けられる他の配線(第1チップ第2配線9、貫通ヴィア14、及び第2チップ外部接続用配線13)を配置できるスペースが、狭くなってしまう。これに対して、本実施形態では、第1チップ2に対する電源電圧の供給は、第1チップ第1配線10及び貫通電極15を介して、行われる。すなわち、第1チップ2の裏面側から電力を供給することが可能である。その結果、第2インターポーザ7に、第1チップ2に対して電源電圧を供給するための配線を設ける必要がなくなる。従って、第2インターポーザ7において、信号配線などの他の配線を配置するスペースを、十分に確保することが可能になる。

尚、第1チップ2に対する電力供給経路は、複数であってもよい。このような場合には、少なくとも一本の電力供給経路が貫通電極15を介する経路であればよい。一部の電力経路が第2インターポーザ7を通過するように設けられていても、第2インターポーザ7の配線密度を高くするという作用については、享受することができる。

また、本実施形態では、貫通電極15を介して、第1チップ2に電源電圧が供給される場合について説明した。但し、電源供給用の配線ではなく、配線容量として大容量が必要とされる他の信号配線の一部などが、貫通電極15を介して第1チップ2の回路素子に接続されてもよい。このような構成を採用しても、第2インターポーザ7において、スペースを十分に確保することが可能になる。

加えて、本実施形態によれば、優れた放熱性能が提供される。すなわち、本実施形態では、第1チップ2の回路形成面(主面)が、第2インターポーザ7によって被覆されている。このような構成は、第1チップ2と第2チップ群3を短距離で接続できるものの、回路形成面において発生した熱が蓄積しやすい。しかし、本実施形態では、第1チップ2の主面が、貫通電極15及び第1チップ第1配線10を介して、第1インターポーザ6の裏面に接続されている。貫通電極15及び第1チップ第1配線10が金属層により形成されているので、第1チップ2の主面と第1インターポーザ6の裏面とをつなぐ放熱パスが形成される。この放熱パスにより、第1チップ2の主面で熱が蓄積してしまうことが防止され、第1チップ2の信頼性を高めることが可能となる。

尚、本実施形態では、第2チップ群3が複数の第2チップを備えている場合について説明した。ただし、第2チップは必ずしも複数である必要はなく、第2チップは単一であってもよい。

また、本実施形態では、第1チップ2が単一である。しかし、第1チップ2を複数用意し、これらを積層した構成を採用することも可能である。

続いて、本実施形態に係る半導体装置の製造方法について説明する。図2A乃至図2Hは、半導体装置の製造方法を示す工程断面図である。

まず、図2Aに示されるように、支持体17を用意し、この支持体17上に第2インターポーザ7を形成する。この際、第2インターポーザ7には、貫通ヴィア14、第2チップ外部接続配線13、及び第1チップ第2配線9が形成される。支持体17としては、剛性が高い材料が好適に用いられる。また、支持体17としては、熱膨張係数が第1チップ2及び第2チップ群3に近い材料が、好適に用いられる。これら観点から、支持体17として、具体的には、シリコン基板、ガラス基板、及びセラミック基板などが、好適に用いられる。また、第2インターポーザ7としては、例えば、有機絶縁樹脂層(例えば、ポリイミド樹脂層やエポキシ樹脂層)に、金属配線層(Cu配線層)が形成されたものを用いることができる。

次に、第2チップ群を作成する。そして、図2Bに示されるように、第2インターポーザ7の主面上に、第2チップ群3を搭載する。この際、第2チップ群3は、第2チップ接続配線13及び貫通ヴィア14と接続されるように、搭載される。

次に、図2Cに示されるように、第2インターポーザ7の主面上に、封止体4を形成する。封止体4は、第2チップ群3が被覆されるように、形成される。

次に、図2Dに示されるように、第2インターポーザ7から、支持体17を剥離させる。これにより、第2インターポーザ7の裏面が露出する。

次に、貫通電極15及び回路素子を有する第1チップを作成する。そして、図2Eに示されるように、第2インターポーザ7の裏面上に、第1チップ2を配置する。この際、第1チップ2は、回路形成面21が第2インターポーザ7側を向くように、配置される。また、第1チップ2は、回路素子の信号端子が第1チップ第2配線9と接続されるように、配置される。

以上の図2A乃至図2Dに示した工程は、生産性の観点から、多数のモジュールをウェハもしくは大判の基板上で行われることが望ましい。第1チップ2を配置した後に、切断により、個々のモジュールとしてチップ積層体19が得られる。

次いで、第1インターポーザ6を作成する。作成された第1インターポーザ6は、主面に第1チップ2に対応する形状の凹部20を有している。また、既述のように、第1インターポーザ6には、第1チップ第1配線10、配線11、及び第2チップ外部配線12が形成される。

既述のように、第1インターポーザ6の作成方法としては、特に限定されない。例えば、製造コストの観点からは、一括積層により、多層構造の第1インターポーザ6を作成する手法を採用することが好ましい。この手法の場合には、まず、配線シートとして、絶縁層上にパターニングされた配線層を形成する。配線シート上には、半硬化樹脂(プリプレグ)が配置される。また、導電性ヴィアを有するヴィアシートを準備する。そして、これらを積層し、プレスなどを行うことにより、一括接続する。但し、第1インターポーザ6は、通常のビルドアップ配線基板で採用されているような逐次積層方式によって作成されてもよい。

次いで、図2Fに示されるように、第1インターポーザ6の主面上に、チップ積層体19を搭載する。この際、チップ積層体19は、第1チップ2が凹部20に配置されるように、搭載される。これにより、第1チップ2の貫通電極15は、第1チップ2の裏面で、第1チップ第1配線10に接続される。また、外部接続配線13及び第1チップ第2配線9は、それぞれ、第2チップ外部配線12及び配線11に接続される。

次いで、図2Gに示されるように、第1インターポーザ6の主面上に、封止体4及び第2インターポーザ7を取り囲むように、外形保持部材5を配置する。外形保持部材5としては、金属などにより作成されるスティフナーなどを用いることが可能である。尚、外形保持部材5は、樹脂層であってもよい。外形保持部材5が樹脂層により形成される場合には、外形保持部材5を、第1インターポーザ6を作成する際の一括積層工程と同時に形成することもできる。この場合には、一括積層工程時に、外形保持部材5用の半硬化樹脂を、第1インターポーザ6上に配置しておけばよい。

次いで、図2Hに示されるように、第1インターポーザ6の裏面に、外部電極8を形成する。これにより、本実施形態に係る半導体装置が得られる。

以上説明したように、本実施形態によれば、第2インターポーザ7に、第1チップ2に対する電源供給用の配線を設ける必要がない。これにより、第2インターポーザ2に、他の配線を配置するスペースを十分に確保することが可能になる。

また、本実施形態によれば、第1チップ2の回路形成面から第1インターポーザ6の裏面に達する放熱パスが形成される。これにより、第1チップ2の回路形成面に熱が蓄積されることが防止でき、第1チップ2の信頼性を高めることが可能になる。

尚、本実施形態では、貫通電極15が形成された第1チップ2が、第2インターポーザ7の裏面に搭載される場合について説明した。但し、第1チップ2を第2インターポーザ7の裏面上に搭載した後に、貫通電極15が形成されてもよい。図3A乃至図3Cは、そのような製造方法を概略的に示す模式断面図である。まず、図3Aに示されるように、第2インターポーザ7の主面上に、第2チップ群3及び封止体4を形成する。その後、図3Bに示されるように、第2インターポーザ7の裏面に、第1チップ2を配置する。この段階では、第1チップ2に、貫通電極15は形成されていない。その後、図3Cに示されるように、第1チップ2に貫通電極15を形成する。以降の工程は、本実施形態で述べた工程と同様である。図3A乃至図3Cに示される製造方法を採用しても、本実施形態と同様の作用効果を奏することができる。

また、本実施形態では、第2インターポーザ7を作成するにあたり、支持体17が用いられる場合について説明した。但し、第2インターポーザ7が例えばシリコン、セラミック、ガラスなどの剛性の高い材料により形成される場合には、必ずしも支持体17が用いられる必要はない。支持体17を用いることなく、第2インターポーザ7の両面に、第2チップ群3及び第1チップ2が配置されてもよい。

(第2の実施形態)
続いて、本発明の第2の実施形態について説明する。

図4は、本実施形態に係る半導体装置を示す概略断面図である。本実施形態では、第1チップ2が、回路形成面21側で、第1インターポーザ6と接している。すなわち、第1の実施形態に対して、第1チップ2の表裏が逆になっている。その他の点については、第1の実施形態と同様とすることができるので、詳細な説明は省略する。

本実施形態では、第1インターポーザ6に設けられた第1チップ第1配線10は、第1チップ2の回路形成面21で、回路素子に接続されている。一方、第2インターポーザ7に設けられた第1チップ第2配線9は、回路形成面21とは反対側の面で、貫通電極15に接続されている。すなわち、第1チップ第2配線9は、貫通電極15を介して、回路素子に接続されている。

本実施形態のような構成を採用しても、第1チップ2に対し、第1チップ2の両面から配線を接続することができる。従って、第1チップの片面側からのみ配線を接続する場合と比較して、第2インターポーザ7に配置されるべき配線の本数を減らすことができる。

(第3の実施形態)
続いて、本発明の第3の実施形態について説明する。

図5は、本実施形態に係る半導体装置1を示す概略断面図である。第1の実施形態では、外部電極8が第1インターポーザ6に形成される場合について説明した。すなわち、第1の実施形態に係る半導体装置1は、第1インターポーザ6側で、プリント配線基板などの上に、実装される。これに対して、本実施形態に係る半導体装置1では、外部電極8が、外形保持部材5及び封止体4に設けられている。すなわち、本実施形態に係る半導体装置1は、第1の実施形態に対して、実装時における上下が逆になっている。尚、第1の実施形態と同様の箇所については、詳細な説明が省略される。

図5に示されるように、本実施形態に係る半導体装置1では、封止体4に、導体層23が設けられている。また、外形保持部材4に、導体層22が設けられている。第1インターポーザ6は、第2インターポーザ7及び外形保持材5の上に配置されている。また、第1インターポーザ6上には、電極25を介して搭載部品24(受動部品など)が搭載されている。

第1インターポーザ6において、第1チップ第1配線10、第2チップ外部配線12、及び配線11は、それぞれ、電極25を介して搭載部品24に接続されている。また、第2チップ外部接続配線12は、導体層22を介して、外部電極8に接続されている。

第2インターポーザ7において、第2チップ外部接続配線13は、導体層23を介して、外部電極8に接続されている。

本実施形態に示される構成を採用しても、第1チップ2の回路形成面21に対して、第1チップの両面から配線を接続することができる。このため、既述の実施形態と同様に、第2インターポーザ7に配置されるべき配線の本数を減らすことができる。

加えて、本実施形態では、第1インターポーザ6上に搭載部品24を実装することができる。従って、半導体装置1の機能を、既述の実施形態よりも高機能化することが可能である。

以上、第1〜第3の実施形態について説明した。これらは、互いに独立するものではなく、矛盾のない範囲内で組み合わせて使用することも可能である。

1 半導体装置
2 第1チップ
3 第2チップ群
4 封止体
5 外形保持部材
6 第1インターポーザ
7 第2インターポーザ
8 外部電極
9 第1チップ第2配線
10 第1チップ第1配線
11 配線
12 第2チップ外部配線
13 第2チップ外部接続配線
14 貫通ヴィア
15 貫通電極
16 第2チップ貫通配線
17 支持体
19 チップ積層体
20 凹部
21 回路形成面
22 導体層
23 導体層
24 搭載部品
25 電極

Claims (13)

  1. 回路素子が形成された第1主面と、前記第1主面とは反対側の第2主面と、前記回路素子に電気的に接続され前記第1主面から前記第2主面を貫通する第1貫通電極とを含む第1半導体チップと、
    前記第1半導体チップの前記第1主面と接する表面と、前記表面とは反対側で第1外部電極および第2外部電極が配置された裏面とを含む第1インターポーザと、
    第3主面と前記第3主面とは反対側の第4主面を有し、前記第3主面と前記第4主面を貫通する第1貫通配線とを含む第2半導体チップと、
    前記第1半導体チップの前記第1主面と前記第2半導体チップの前記第3主面との間に配置され、一端が前記第1主面上の前記回路素子へ電気的に接続され、他端が前記第3主面より露出した前記第1貫通配線へ電気的に接続された貫通ヴィアを含む第2インターポーザと
    を具備し、
    前記第1インターポーザは、前記表面上に前記第1半導体チップが設置された第1領域と、前記第1領域以外の第2領域とを有し、前記第2領域において前記第2インターポーザと接触し、一端が前記第1貫通電極を介して前記第1主面の前記回路素子へ電気的に接続され、他端が前記第1外部電極に電気的に接続された第1の配線と、一端が前記第2外部電極と電気的に接続され、他端が前記第2領域に露出する第2の配線とを含み、
    前記第2インターポーザは、一端が前記第1半導体チップの前記第1主面上の前記回路素子へ電気的に接続され、他端が前記第2領域に露出する前記第2配線と機械的および電気的に接続された第3配線を含み、
    前記第2インターポーザの前記第3の配線は、断面視において前記貫通ヴィアより前記第2インターポーザの外周側に配置され、
    前記第1インターポーザの前記第2の配線は、断面視において前記第1の配線より前記第1インターポーザの外周側に配置された
    半導体装置。
  2. 請求項1に記載された半導体装置であって、
    前記第2インターポーザは、有機絶縁体層の内部および表面に、金属配線および金属ヴィアを用いて配線を形成した
    半導体装置。
  3. 請求項1または請求項2に記載された半導体装置であって、
    前記第2半導体チップは、前記第3主面と前記第4主面を貫通する第2貫通配線を含み、
    前記第1インターポーザは、裏面に配置された第3外部電極と、一端が前記第3外部電極と電気的に接続され、他端が前記第2領域に露出する第4の配線を含み、
    前記第2インターポーザは、一端が前記第3主面より露出した前記第2貫通配線へ電気的に接続され、他端が前記第2領域より露出した前記第4の配線へ電気的に接続された第5の配線を含む
    半導体装置。
  4. 請求項1乃至請求項3の何れかに記載された半導体装置であって、
    前記第2インターポーザの前記第3配線は、前記第1半導体チップの前記第1主面に設置された前記回路素子の信号端子へ電気的に接続され、
    前記第1インターポーザの前記第1の配線は、前記第1半導体チップの前記第1主面に設置された前記回路素子の電源端子に接続されている
    半導体装置。
  5. 請求項1乃至請求項4の何れかに記載された半導体装置であって、
    第5主面と前記第5主面とは反対側の第6主面を有し、前記第5主面と前記第6主面を貫通する第3通配線とを含む第3半導体チップを備え、
    前記第5主面に露出した前記第3貫通配線と前記第4主面に露出した前記第1貫通配線が電気的に接続されている
    半導体装置。
  6. 請求項1乃至請求項5の何れかに記載された半導体装置であって、
    前記第1インターポーザは、断面視において、前記第2領域の厚みは前記第1領域の厚みより厚い
    半導体装置。
  7. 請求項1乃至請求項6の何れかに記載された半導体装置であって、
    前記第1インターポーザは、断面視で凹部を有する
    半導体装置。
  8. 請求項1乃至請求項7の何れかに記載された半導体装置であって、
    前記第1半導体チップには、ロジック機能を有する回路が形成されており、
    前記第2半導体チップには、メモリ機能を有する回路が形成されている
    半導体装置。
  9. 請求項5に記載された半導体装置であって、
    前記第3半導体チップには、メモリ機能を有する回路が形成されている半導体装置。
  10. 請求項に記載された半導体装置であって、
    断面視において、前記第1外部電極が前記第1インターポーザの裏面の中央部に配置され、前記第3外部電極が前記第1インターポーザの外周部に設置され、前記第2外部電極が前記第1外部電極と前記第3外部電極の間に位置する
    半導体装置。
  11. 請求項10に記載された半導体装置であって、
    断面視において、前記第1の配線が前記第1インターポーザの中央部に配置され、前記第4の配線が前記第1インターポーザの外周部に設置され、前記第2の配線が前記第1の配線と前記第2の配線の間に位置する
    半導体装置。
  12. 請求項に記載された半導体装置であって、
    断面視において、前記貫通ヴィアが前記第2インターポーザの中央部に配置され、前記第5の配線が前記第2インターポーザの外周部に設置され、前記第3の配線が前記貫通ヴィアと前記第の配線の間に位置する
    半導体装置。
  13. 請求項に記載された半導体装置であって、
    第5主面と前記第5主面とは反対側の第6主面を有し、前記第5主面と前記第6主面を貫通する第3貫通配線とを含む第3半導体チップを備え、
    前記第5主面に露出した前記第3貫通配線と前記第4主面に露出した前記第1貫通配線が電気的に接続され、
    前記第3半導体チップは、前記第5主面と前記第6主面を貫通する第4通配線を備え、
    前記第5主面に露出した前記第4貫通配線と前記第4主面に露出した前記第2貫通配線が電気的に接続されている
    半導体装置。
JP2009238499A 2009-10-15 2009-10-15 半導体装置 Active JP5715334B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009238499A JP5715334B2 (ja) 2009-10-15 2009-10-15 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009238499A JP5715334B2 (ja) 2009-10-15 2009-10-15 半導体装置
US12/905,167 US8349649B2 (en) 2009-10-15 2010-10-15 Semiconductor device and manufacturing method thereof
CN201010513364.1A CN102074556B (zh) 2009-10-15 2010-10-15 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
JP2011086767A JP2011086767A (ja) 2011-04-28
JP5715334B2 true JP5715334B2 (ja) 2015-05-07

Family

ID=43878673

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009238499A Active JP5715334B2 (ja) 2009-10-15 2009-10-15 半導体装置

Country Status (3)

Country Link
US (1) US8349649B2 (ja)
JP (1) JP5715334B2 (ja)
CN (1) CN102074556B (ja)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
EP2183770B1 (en) 2007-07-31 2020-05-13 Invensas Corporation Method of forming through-substrate vias and corresponding decvice
KR20110059054A (ko) * 2009-11-27 2011-06-02 삼성전기주식회사 집적 수동 소자 어셈블리
KR101710178B1 (ko) * 2010-06-29 2017-02-24 삼성전자 주식회사 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
KR20120019091A (ko) * 2010-08-25 2012-03-06 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8637968B2 (en) * 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8552567B2 (en) 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8937309B2 (en) * 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
TWI500123B (zh) * 2011-08-09 2015-09-11 Soitec Silicon On Insulator 包含內有一個或多個電性、光學及流體互連之互連層之黏附半導體構造之形成方法及應用此等方法形成之黏附半導體構造
JP5864180B2 (ja) * 2011-09-21 2016-02-17 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP5834907B2 (ja) * 2011-12-28 2015-12-24 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
WO2013105153A1 (ja) 2012-01-12 2013-07-18 パナソニック株式会社 半導体装置
JP5904856B2 (ja) * 2012-04-23 2016-04-20 キヤノン株式会社 プリント配線板、半導体パッケージ及びプリント回路板
US10115671B2 (en) * 2012-08-03 2018-10-30 Snaptrack, Inc. Incorporation of passives and fine pitch through via for package on package
JP2014063974A (ja) * 2012-08-27 2014-04-10 Ps4 Luxco S A R L チップ積層体、該チップ積層体を備えた半導体装置、及び半導体装置の製造方法
US9496211B2 (en) * 2012-11-21 2016-11-15 Intel Corporation Logic die and other components embedded in build-up layers
US8901748B2 (en) * 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
US9147663B2 (en) 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures
EP3447942A1 (en) * 2013-08-26 2019-02-27 Commscope Technologies LLC Wave division multiplexer arrangement for small cell networks
US9978719B2 (en) * 2014-01-28 2018-05-22 Infineon Technologies Austria Ag Electronic component, arrangement and method
TWI616979B (zh) * 2014-03-14 2018-03-01 Toshiba Memory Corp 半導體裝置及其製造方法
JP6259737B2 (ja) * 2014-03-14 2018-01-10 東芝メモリ株式会社 半導体装置及びその製造方法
US20160174365A1 (en) * 2014-12-15 2016-06-16 Bridge Semiconductor Corporation Wiring board with dual wiring structures integrated together and method of making the same
US10062663B2 (en) * 2015-04-01 2018-08-28 Bridge Semiconductor Corporation Semiconductor assembly with built-in stiffener and integrated dual routing circuitries and method of making the same
US10177130B2 (en) 2015-04-01 2019-01-08 Bridge Semiconductor Corporation Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener
US9570372B1 (en) * 2016-03-24 2017-02-14 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with heat spreader and integrated dual build-up circuitries and method of making the same
WO2018004618A1 (en) * 2016-06-30 2018-01-04 Chavali Sri Chaitra Jyotsna High density organic interconnect structures
KR20180005463A (ko) * 2016-07-06 2018-01-16 삼성전자주식회사 반도체 패키지
KR20180015853A (ko) * 2016-08-04 2018-02-14 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US20180102311A1 (en) * 2016-10-06 2018-04-12 Micron Technology, Inc. Semiconductor package utilizing embedded bridge through-silicon-via interconnect component
JP2019054160A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
US10529693B2 (en) * 2017-11-29 2020-01-07 Advanced Micro Devices, Inc. 3D stacked dies with disparate interconnect footprints

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035964A (ja) * 1999-07-26 2001-02-09 Toshiba Corp 高密度ic実装構造
US6444576B1 (en) * 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
US6933673B2 (en) * 2001-04-27 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Luminescent device and process of manufacturing the same
JP2004186422A (ja) * 2002-12-03 2004-07-02 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4790297B2 (ja) * 2005-04-06 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4345705B2 (ja) 2005-04-19 2009-10-14 エルピーダメモリ株式会社 メモリモジュール
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP4976840B2 (ja) 2006-12-22 2012-07-18 株式会社東芝 プリント配線板、プリント配線板の製造方法および電子機器
JP2008235783A (ja) * 2007-03-23 2008-10-02 Kyocera Corp 電子装置
JP2008263005A (ja) * 2007-04-11 2008-10-30 Toyobo Co Ltd インターポーザ
JP2009141169A (ja) * 2007-12-07 2009-06-25 Shinko Electric Ind Co Ltd 半導体装置
KR101420817B1 (ko) * 2008-01-15 2014-07-21 삼성전자주식회사 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로장치 및 그 장치의 형성방법
JP2009176994A (ja) * 2008-01-25 2009-08-06 Nec Corp 半導体内蔵基板およびその構成方法

Also Published As

Publication number Publication date
US20110089573A1 (en) 2011-04-21
CN102074556B (zh) 2014-09-03
JP2011086767A (ja) 2011-04-28
US8349649B2 (en) 2013-01-08
CN102074556A (zh) 2011-05-25

Similar Documents

Publication Publication Date Title
US9330942B2 (en) Semiconductor device with wiring substrate including conductive pads and testing conductive pads
US8633587B2 (en) Package structure
US7687899B1 (en) Dual laminate package structure with embedded elements
JP5470510B2 (ja) 埋め込まれた導電性ポストを備える半導体パッケージ
KR100770934B1 (ko) 반도체 패키지와 그를 이용한 반도체 시스템 패키지
KR101501739B1 (ko) 반도체 패키지 제조 방법
KR100821374B1 (ko) 반도체 패키지
US7968991B2 (en) Stacked package module and board having exposed ends
JP4264375B2 (ja) パワー半導体モジュール
TWI505755B (zh) 封裝載板及其製作方法
JP3960479B1 (ja) 両面電極構造の半導体装置の製造方法
JP4751351B2 (ja) 半導体装置とそれを用いた半導体モジュール
US7550857B1 (en) Stacked redistribution layer (RDL) die assembly package
KR101479461B1 (ko) 적층 패키지 및 이의 제조 방법
US7074696B1 (en) Semiconductor circuit module and method for fabricating semiconductor circuit modules
US6057601A (en) Heat spreader with a placement recess and bottom saw-teeth for connection to ground planes on a thin two-sided single-core BGA substrate
JP4581768B2 (ja) 半導体装置の製造方法
JP4768012B2 (ja) 集積回路の他の集積回路への積層構造
JP5661225B2 (ja) 半導体デバイスのパッケージング方法
NL1025639C2 (nl) Interposer, interposerbehuizing en inrichtingssamenstel, dat deze interposer en interposerbehuizing toepast.
JP4512545B2 (ja) 積層型半導体モジュール
US7514770B2 (en) Stack structure of carrier board embedded with semiconductor components and method for fabricating the same
JP4298559B2 (ja) 電子部品実装構造及びその製造方法
US7023085B2 (en) Semiconductor package structure with reduced parasite capacitance and method of fabricating the same
JP4473807B2 (ja) 積層半導体装置及び積層半導体装置の下層モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120717

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130416

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140313

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141224

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150223

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150310

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150313

R150 Certificate of patent or registration of utility model

Ref document number: 5715334

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350