JP5715334B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体チップを備える半導体装置が知られている。半導体装置には、半導体チップを他の装置と電気的に接続するために、接続手段が設けられる。その接続手段は、例えば、ボンディングワイヤや、インターポーザ基板に備えられた配線により実現される。
関連技術が、特許文献１（特開２００６−１９４３３号公報）に記載されている。特許文献１に記載された半導体装置は、平板状の配線体と、この配線体の一方の面に設けられた第１の半導体素子と、一方の面及び第１の半導体素子の側面を被覆する封止樹脂と、配線体の他方の面に設けられた第２の半導体素子とを有する。配線体は、配線層と、配線層を支持する支持層と、配線層及び支持層を貫通する貫通電極とを備える。配線体を介して第１の半導体素子と第２の半導体素子とが電気的に接続される。
他の関連技術が、特許文献２（特開２００８−１５９８０５号公報）に記載されている。特許文献２には、部品実装面を有する第１の基材と、部品実装面に実装された、貫通電極を有する内蔵部品と、第１の基材に内蔵部品を覆う絶縁層を介して積層された第２の基材と、第２の基材に設けられ、内蔵部品の貫通電極に連通する穴部と、第２の基材に実装されて穴部を介し貫通電極に直接回路接続された外装部品とを具備したことを特徴とするプリント配線基板、が開示されている。貫通電極は、内蔵部品の他の配線パターンと回路接続されない、いわゆるオープンパッドに接合されている。
その他に本発明者が知りえた関連技術として、特許文献３（特開２００４−３２７４７４号公報）、及び特許文献４（特開２００６−３０１８６３号公報）が挙げられる。
特開２００６−１９４３３号公報 特開２００８−１５９８０５号公報 特開２００４−３２７４７４号公報 特開２００６−３０１８６３号公報
接続手段としてボンディングワイヤが用いられる場合、そのボンディングワイヤは、半導体チップの回路形成面に接続される。回路形成面に接続することのできるボンディングワイヤの本数には、制限がある。従って、使用可能なボンディングワイヤの本数により、半導体チップの機能も制限されてしまう。
一方、特許文献１に記載された半導体装置では、半導体チップ（第１、第２の半導体素子）に接続される接続手段が、配線体（インターポーザ）に形成される。配線体に形成することのできる配線密度には限界がある。従って、この半導体装置においても、半導体チップの機能が制限されてしまう。特に、消費電力が高い回路が形成された半導体チップが用いられる場合には、電源を供給するための配線の幅を広くする必要がある。その結果、インターポーザにおいて、信号の入出力などを行う配線を配置するスペースが更に制限され、半導体チップの機能が更に制限される、という問題点がある。
尚、特許文献２には、半導体チップ（内蔵部品）に接続される配線のスペースを十分に確保するための工夫は、特に記載されていない。
本発明に係る半導体装置は、主面に回路が形成された、第１チップと、前記第１チップの裏面に接する、第１インターポーザと、裏面で、前記第１チップの主面に接する、第２インターポーザと、前記第２インターポーザの主面上に搭載された第２チップ群とを具備する。前記第１チップには、裏面と主面とを接続する貫通電極が設けられている。前記第２インターポーザには、前記第１チップの主面で前記第１チップに設けられた回路と接続される、第１チップ第２配線が設けられている。前記第１インターポーザには、前記第１チップの裏面で前記貫通電極に接する、第１チップ第１配線が設けられている。
この発明によれば、第１チップ第１配線と第１チップ第２配線との双方が、第１チップの主面に形成された回路と電気的に接続される。電源供給用配線などの大容量を必要とする接続経路を、第１インターポーザ及び貫通電極を通過する経路として設計することが可能となる。これにより、第２インターポーザに配置される第１チップ第２配線を高密度に配置することができる。従って、第１チップの機能を高機能化することが可能となる。
本発明に係る半導体装置は、主面に回路が形成された、第１チップと、前記第１チップの裏面に接する、第１インターポーザと、裏面で、前記第１チップの主面に接する、第２インターポーザとを具備する。前記第１チップには、裏面と主面とを接続する貫通電極が設けられている。前記第２インターポーザには、前記第１チップの主面で前記第１チップに設けられた信号端子と接続される、第１チップ信号配線が形成されている。前記第１インターポーザには、前記第１チップに電源電圧を供給する、第１チップ電源配線が形成されている。前記第１チップ電源配線は、前記第１チップの裏面で前記貫通電極に接している。
本発明に係る半導体装置の製造方法は、主面に回路が形成された、第１チップを作成する工程と、第１チップ第１配線が形成された、第１インターポーザを作成する工程と、第１チップ第２配線が形成された、第２インターポーザを作成する工程と、第２チップ群を作成する工程と、前記第１チップに、主面と裏面とを接続する貫通電極を形成する工程と、前記第２インターポーザの主面上に、前記第２チップ群を搭載する工程と、前記第１チップ第２配線が前記第１チップの主面に設けられた回路と接続されるように、前記第２インターポーザの裏面上に前記第１チップを配置する工程と、前記第１チップ第１配線が前記第１チップの裏面で前記貫通電極に接するように、前記第１インターポーザ上に前記第１チップを配置する工程とを具備する。
本発明によれば、インターポーザの高密度で接続手段を配置することのできる、半導体装置及びその製造方法が提供される。
第１の実施形態に係る半導体装置を示す概略断面図である。 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 第１の実施形態に係る半導体装置の製造方法の変形例を示す工程断面図である。 第１の実施形態に係る半導体装置の製造方法の変形例を示す工程断面図である。 第１の実施形態に係る半導体装置の製造方法の変形例を示す工程断面図である。 第２の実施形態に係る半導体装置を示す概略断面図である。 第３の実施形態に係る半導体装置を示す概略断面図である。
（第１の実施形態）
以下に、図面を参照しつつ、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置１を示す概略断面図である。図１に示されるように、半導体装置１は、第１チップ２、第２チップ群３、第１インターポーザ６、第２インターポーザ７、封止体４、及び外形保持部材５を備えている。
第１インターポーザ６は、第１チップ２及び第２チップ群３を、図示しない外部装置と電気的に接続するために設けられている。第１インターポーザ６には、第２チップ外部配線１２、第１チップ第１配線１０、及び配線１１が形成されている。第２チップ外部配線１２は、第２チップ群３を外部装置と電気的に接続するために設けられている。第１チップ第１配線１０は、第１チップ２に電源電圧を供給するために設けられている。尚、本明細書で言う電源電圧には、接地電圧も含まれるものとする。配線１１は、第１チップ２と外部装置との間で信号の入出力を行うための信号配線である。
第１インターポーザ６の裏面には、外部電極８が設けられている。外部電極８は、例えば、半田ボールなどである。第１チップ第１配線１０、第２チップ外部配線１２、及び配線１１は、それぞれ、一端で外部電極８に接続されている。これらは、外部電極８を介して、外部装置と電気的に接続される。
第１インターポーザ６の主面には、第１チップ２に対応する形状の凹部が形成されている。この凹部には、第１チップ２が埋め込まれている。第１インターポーザ６の主面と第１チップ２の主面とは、同一平面内に位置している。
上述のような第１インターポーザ６の材質としては、特に限定されない。
続いて、第１チップ２について説明する。
第１チップ２には、主面に、回路素子が形成されている。すなわち、第１チップの主面は、回路形成面２１である。この回路素子は、ロジック機能を有しているものとする。この回路素子には、図示しない電源端子及び信号端子が含まれている。また、第１チップ２には、主面と裏面とを接続する、貫通電極１５が設けられている。貫通電極１５は、回路素子の電源端子に接続されており、裏面で第１チップ第１配線１０と接続されている。すなわち、第１チップ２に形成された回路素子に対しては、外部装置から、第１チップ第１配線１０及び貫通電極１５を介して、電源電圧が供給される。すなわち、第１チップ第１配線は、電源配線として機能する。貫通電極１５は、金属電極により形成される。
続いて、第２インターポーザ７について説明する。
第２インターポーザ７は、第１インタ−ポーザ６の主面上に配置されている。第２インターポーザ７は、第１チップ１よりも広く、第１チップ１の主面を覆っている。第２インターポーザ７は、第１チップ１の主面に接している。
第２インターポーザ７には、貫通ヴィア１４、第１チップ第２配線９、及び第２チップ外部接続配線１３が形成されている。これらは、金属層により形成される。
貫通ヴィア１４は、第１チップ２と第２チップ群３とを電気的に接続するために設けられている。貫通ヴィア１４は、第２インターポーザ７を貫通するように設けられている。貫通ヴィア１４は、裏面で、第１チップ２の主面に設けられた回路素子に接続されている。
第１チップ第２配線９は、第１チップ２の信号端子を外部装置と電気的に接続するために設けられている。すなわち、第１チップ第２配線は、信号配線として機能する。第１チップ第２配線９は、一端で、第１チップ２に設けられた回路素子の信号端子に接続されている。第１チップ第２配線９の他端は、第１インターポーザ６に設けられた配線１１に接続されている。すなわち、第１チップ２の信号端子は、第１チップ第２配線９、配線１１、及び外部電極８を介して、外部装置と電気的に接続される。
第２チップ外部接続配線１３は、第２チップ群３を外部装置と電気的に接続するために設けられている。第２チップ外部接続配線１３の一端は、第２インターポーザ７の裏面で、第１インターポーザ６に設けられた第２チップ外部配線１２と接続されている。また、第２チップ外部接続用配線１３の他端は、第２インターポーザ７の主面に露出している。
上述のように、第２インターポーザ７には、多数の配線（貫通ヴィア１４、第１チップ第２配線９、及び第２チップ外部接続配線１３）が形成される。また、第１チップ２のロジック機能が高機能であるほど、信号端子の数が多くなる。その結果、第１チップ第２配線９が高密度に配置されることが求められる。これらの観点から、第２インターポーザ７の材質としては、配線を第１インターポーザよりも高密度で配置することのできるものが用いられる。第２インターポーザ７としては、例えば、有機絶縁樹脂層（例えば、ポリイミド樹脂層、及びエポキシ樹脂層）内または上に銅などの金属配線が形成されたものなどを用いることが好ましい。更に、微細配線を形成することができる観点からは、シリコン、セラミック、及びガラスなどにより形成される支持層と、ＣｕやＡｌによって支持層に形成された配線層及び貫通ヴィアを備えるインターポーザを用いることも好ましい。
続いて、第２チップ群３について説明する。
第２チップ群３は、第２インターポーザ７の主面上に搭載されている。第２チップ群３は、積層された複数の第２チップを備えている。各第２チップには、メモリ機能を有する回路素子が形成されている。各第２チップには、第２チップ貫通配線１６が形成されている。最下層の第２チップは、第２チップ外部接続用配線１３及び貫通ヴィア１４と接続されている。各第２チップは、第２チップ貫通配線１６を介して、第２チップ外部接続用配線１３及び貫通ヴィア１４と電気的に接続されている。
続いて、封止体４及び外形保持部材４について説明する。
封止体４は、第２インターポーザ７及び第２チップ群３を保護するために設けられている。封止体４は、第２インターポーザ７の主面上に設けられている。封止体４は、第２チップ群３を被覆するように設けられている。封止体４は、例えば樹脂層により形成される。
外形保持部材４は、この半導体装置１の外形を保持するために設けられている。外形保持部材４は、第１インターポーザ６の主面上に設けられている。外形保持部材４は、第２インターポーザ７及び封止体４の側部を覆うように、設けられている。
以上のような構成を採用することにより、以下の様な作用が奏される。
本実施形態によれば、第２インターポーザ７を用いることにより、ロジックチップ（第１チップ２）とメモリチップ群（第２チップ群３）とを、短距離で接続することが可能である。ここで、第１チップ２として、消費電力が高いチップが用いられることがある。この場合、第１チップ２に対して十分な量の電力を供給するために、電力供給用の配線幅を広く設定する必要がある。本実施形態との比較のため、第１チップ２に対して電源電圧を供給するための配線が第２インターポーザ７に設けられる場合について考える。この場合、第２インターポーザ７に設けられる他の配線（第１チップ第２配線９、貫通ヴィア１４、及び第２チップ外部接続用配線１３）を配置できるスペースが、狭くなってしまう。これに対して、本実施形態では、第１チップ２に対する電源電圧の供給は、第１チップ第１配線１０及び貫通電極１５を介して、行われる。すなわち、第１チップ２の裏面側から電力を供給することが可能である。その結果、第２インターポーザ７に、第１チップ２に対して電源電圧を供給するための配線を設ける必要がなくなる。従って、第２インターポーザ７において、信号配線などの他の配線を配置するスペースを、十分に確保することが可能になる。
尚、第１チップ２に対する電力供給経路は、複数であってもよい。このような場合には、少なくとも一本の電力供給経路が貫通電極１５を介する経路であればよい。一部の電力経路が第２インターポーザ７を通過するように設けられていても、第２インターポーザ７の配線密度を高くするという作用については、享受することができる。
また、本実施形態では、貫通電極１５を介して、第１チップ２に電源電圧が供給される場合について説明した。但し、電源供給用の配線ではなく、配線容量として大容量が必要とされる他の信号配線の一部などが、貫通電極１５を介して第１チップ２の回路素子に接続されてもよい。このような構成を採用しても、第２インターポーザ７において、スペースを十分に確保することが可能になる。
加えて、本実施形態によれば、優れた放熱性能が提供される。すなわち、本実施形態では、第１チップ２の回路形成面（主面）が、第２インターポーザ７によって被覆されている。このような構成は、第１チップ２と第２チップ群３を短距離で接続できるものの、回路形成面において発生した熱が蓄積しやすい。しかし、本実施形態では、第１チップ２の主面が、貫通電極１５及び第１チップ第１配線１０を介して、第１インターポーザ６の裏面に接続されている。貫通電極１５及び第１チップ第１配線１０が金属層により形成されているので、第１チップ２の主面と第１インターポーザ６の裏面とをつなぐ放熱パスが形成される。この放熱パスにより、第１チップ２の主面で熱が蓄積してしまうことが防止され、第１チップ２の信頼性を高めることが可能となる。
尚、本実施形態では、第２チップ群３が複数の第２チップを備えている場合について説明した。ただし、第２チップは必ずしも複数である必要はなく、第２チップは単一であってもよい。
また、本実施形態では、第１チップ２が単一である。しかし、第１チップ２を複数用意し、これらを積層した構成を採用することも可能である。
続いて、本実施形態に係る半導体装置の製造方法について説明する。図２Ａ乃至図２Ｈは、半導体装置の製造方法を示す工程断面図である。
まず、図２Ａに示されるように、支持体１７を用意し、この支持体１７上に第２インターポーザ７を形成する。この際、第２インターポーザ７には、貫通ヴィア１４、第２チップ外部接続配線１３、及び第１チップ第２配線９が形成される。支持体１７としては、剛性が高い材料が好適に用いられる。また、支持体１７としては、熱膨張係数が第１チップ２及び第２チップ群３に近い材料が、好適に用いられる。これら観点から、支持体１７として、具体的には、シリコン基板、ガラス基板、及びセラミック基板などが、好適に用いられる。また、第２インターポーザ７としては、例えば、有機絶縁樹脂層（例えば、ポリイミド樹脂層やエポキシ樹脂層）に、金属配線層（Ｃｕ配線層）が形成されたものを用いることができる。
次に、第２チップ群を作成する。そして、図２Ｂに示されるように、第２インターポーザ７の主面上に、第２チップ群３を搭載する。この際、第２チップ群３は、第２チップ接続配線１３及び貫通ヴィア１４と接続されるように、搭載される。
次に、図２Ｃに示されるように、第２インターポーザ７の主面上に、封止体４を形成する。封止体４は、第２チップ群３が被覆されるように、形成される。
次に、図２Ｄに示されるように、第２インターポーザ７から、支持体１７を剥離させる。これにより、第２インターポーザ７の裏面が露出する。
次に、貫通電極１５及び回路素子を有する第１チップを作成する。そして、図２Ｅに示されるように、第２インターポーザ７の裏面上に、第１チップ２を配置する。この際、第１チップ２は、回路形成面２１が第２インターポーザ７側を向くように、配置される。また、第１チップ２は、回路素子の信号端子が第１チップ第２配線９と接続されるように、配置される。
以上の図２Ａ乃至図２Ｄに示した工程は、生産性の観点から、多数のモジュールをウェハもしくは大判の基板上で行われることが望ましい。第１チップ２を配置した後に、切断により、個々のモジュールとしてチップ積層体１９が得られる。
次いで、第１インターポーザ６を作成する。作成された第１インターポーザ６は、主面に第１チップ２に対応する形状の凹部２０を有している。また、既述のように、第１インターポーザ６には、第１チップ第１配線１０、配線１１、及び第２チップ外部配線１２が形成される。
既述のように、第１インターポーザ６の作成方法としては、特に限定されない。例えば、製造コストの観点からは、一括積層により、多層構造の第１インターポーザ６を作成する手法を採用することが好ましい。この手法の場合には、まず、配線シートとして、絶縁層上にパターニングされた配線層を形成する。配線シート上には、半硬化樹脂（プリプレグ）が配置される。また、導電性ヴィアを有するヴィアシートを準備する。そして、これらを積層し、プレスなどを行うことにより、一括接続する。但し、第１インターポーザ６は、通常のビルドアップ配線基板で採用されているような逐次積層方式によって作成されてもよい。
次いで、図２Ｆに示されるように、第１インターポーザ６の主面上に、チップ積層体１９を搭載する。この際、チップ積層体１９は、第１チップ２が凹部２０に配置されるように、搭載される。これにより、第１チップ２の貫通電極１５は、第１チップ２の裏面で、第１チップ第１配線１０に接続される。また、外部接続配線１３及び第１チップ第２配線９は、それぞれ、第２チップ外部配線１２及び配線１１に接続される。
次いで、図２Ｇに示されるように、第１インターポーザ６の主面上に、封止体４及び第２インターポーザ７を取り囲むように、外形保持部材５を配置する。外形保持部材５としては、金属などにより作成されるスティフナーなどを用いることが可能である。尚、外形保持部材５は、樹脂層であってもよい。外形保持部材５が樹脂層により形成される場合には、外形保持部材５を、第１インターポーザ６を作成する際の一括積層工程と同時に形成することもできる。この場合には、一括積層工程時に、外形保持部材５用の半硬化樹脂を、第１インターポーザ６上に配置しておけばよい。
次いで、図２Ｈに示されるように、第１インターポーザ６の裏面に、外部電極８を形成する。これにより、本実施形態に係る半導体装置が得られる。
以上説明したように、本実施形態によれば、第２インターポーザ７に、第１チップ２に対する電源供給用の配線を設ける必要がない。これにより、第２インターポーザ２に、他の配線を配置するスペースを十分に確保することが可能になる。
また、本実施形態によれば、第１チップ２の回路形成面から第１インターポーザ６の裏面に達する放熱パスが形成される。これにより、第１チップ２の回路形成面に熱が蓄積されることが防止でき、第１チップ２の信頼性を高めることが可能になる。
尚、本実施形態では、貫通電極１５が形成された第１チップ２が、第２インターポーザ７の裏面に搭載される場合について説明した。但し、第１チップ２を第２インターポーザ７の裏面上に搭載した後に、貫通電極１５が形成されてもよい。図３Ａ乃至図３Ｃは、そのような製造方法を概略的に示す模式断面図である。まず、図３Ａに示されるように、第２インターポーザ７の主面上に、第２チップ群３及び封止体４を形成する。その後、図３Ｂに示されるように、第２インターポーザ７の裏面に、第１チップ２を配置する。この段階では、第１チップ２に、貫通電極１５は形成されていない。その後、図３Ｃに示されるように、第１チップ２に貫通電極１５を形成する。以降の工程は、本実施形態で述べた工程と同様である。図３Ａ乃至図３Ｃに示される製造方法を採用しても、本実施形態と同様の作用効果を奏することができる。
また、本実施形態では、第２インターポーザ７を作成するにあたり、支持体１７が用いられる場合について説明した。但し、第２インターポーザ７が例えばシリコン、セラミック、ガラスなどの剛性の高い材料により形成される場合には、必ずしも支持体１７が用いられる必要はない。支持体１７を用いることなく、第２インターポーザ７の両面に、第２チップ群３及び第１チップ２が配置されてもよい。
（第２の実施形態）
続いて、本発明の第２の実施形態について説明する。
図４は、本実施形態に係る半導体装置を示す概略断面図である。本実施形態では、第１チップ２が、回路形成面２１側で、第１インターポーザ６と接している。すなわち、第１の実施形態に対して、第１チップ２の表裏が逆になっている。その他の点については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。
本実施形態では、第１インターポーザ６に設けられた第１チップ第１配線１０は、第１チップ２の回路形成面２１で、回路素子に接続されている。一方、第２インターポーザ７に設けられた第１チップ第２配線９は、回路形成面２１とは反対側の面で、貫通電極１５に接続されている。すなわち、第１チップ第２配線９は、貫通電極１５を介して、回路素子に接続されている。
本実施形態のような構成を採用しても、第１チップ２に対し、第１チップ２の両面から配線を接続することができる。従って、第１チップの片面側からのみ配線を接続する場合と比較して、第２インターポーザ７に配置されるべき配線の本数を減らすことができる。
（第３の実施形態）
続いて、本発明の第３の実施形態について説明する。
図５は、本実施形態に係る半導体装置１を示す概略断面図である。第１の実施形態では、外部電極８が第１インターポーザ６に形成される場合について説明した。すなわち、第１の実施形態に係る半導体装置１は、第１インターポーザ６側で、プリント配線基板などの上に、実装される。これに対して、本実施形態に係る半導体装置１では、外部電極８が、外形保持部材５及び封止体４に設けられている。すなわち、本実施形態に係る半導体装置１は、第１の実施形態に対して、実装時における上下が逆になっている。尚、第１の実施形態と同様の箇所については、詳細な説明が省略される。
図５に示されるように、本実施形態に係る半導体装置１では、封止体４に、導体層２３が設けられている。また、外形保持部材４に、導体層２２が設けられている。第１インターポーザ６は、第２インターポーザ７及び外形保持材５の上に配置されている。また、第１インターポーザ６上には、電極２５を介して搭載部品２４（受動部品など）が搭載されている。
第１インターポーザ６において、第１チップ第１配線１０、第２チップ外部配線１２、及び配線１１は、それぞれ、電極２５を介して搭載部品２４に接続されている。また、第２チップ外部接続配線１２は、導体層２２を介して、外部電極８に接続されている。
第２インターポーザ７において、第２チップ外部接続配線１３は、導体層２３を介して、外部電極８に接続されている。
本実施形態に示される構成を採用しても、第１チップ２の回路形成面２１に対して、第１チップの両面から配線を接続することができる。このため、既述の実施形態と同様に、第２インターポーザ７に配置されるべき配線の本数を減らすことができる。
加えて、本実施形態では、第１インターポーザ６上に搭載部品２４を実装することができる。従って、半導体装置１の機能を、既述の実施形態よりも高機能化することが可能である。
以上、第１〜第３の実施形態について説明した。これらは、互いに独立するものではなく、矛盾のない範囲内で組み合わせて使用することも可能である。
１ 半導体装置
２ 第１チップ
３ 第２チップ群
４ 封止体
５ 外形保持部材
６ 第１インターポーザ
７ 第２インターポーザ
８ 外部電極
９ 第１チップ第２配線
１０ 第１チップ第１配線
１１ 配線
１２ 第２チップ外部配線
１３ 第２チップ外部接続配線
１４ 貫通ヴィア
１５ 貫通電極
１６ 第２チップ貫通配線
１７ 支持体
１９ チップ積層体
２０ 凹部
２１ 回路形成面
２２ 導体層
２３ 導体層
２４ 搭載部品
２５ 電極

Claims (13)

  1. 回路素子が形成された第１主面と、前記第１主面とは反対側の第２主面と、前記回路素子に電気的に接続され前記第１主面から前記第２主面を貫通する第１貫通電極とを含む第１半導体チップと、
    前記第１半導体チップの前記第１主面と接する表面と、前記表面とは反対側で第１外部電極および第２外部電極が配置された裏面とを含む第１インターポーザと、
    第３主面と前記第３主面とは反対側の第４主面を有し、前記第３主面と前記第４主面を貫通する第１貫通配線とを含む第２半導体チップと、
    前記第１半導体チップの前記第１主面と前記第２半導体チップの前記第３主面との間に配置され、一端が前記第１主面上の前記回路素子へ電気的に接続され、他端が前記第３主面より露出した前記第１貫通配線へ電気的に接続された貫通ヴィアを含む第２インターポーザと
    を具備し、
    前記第１インターポーザは、前記表面上に前記第１半導体チップが設置された第１領域と、前記第１領域以外の第２領域とを有し、前記第２領域において前記第２インターポーザと接触し、一端が前記第１貫通電極を介して前記第１主面の前記回路素子へ電気的に接続され、他端が前記第１外部電極に電気的に接続された第１の配線と、一端が前記第２外部電極と電気的に接続され、他端が前記第２領域に露出する第２の配線とを含み、
    前記第２インターポーザは、一端が前記第１半導体チップの前記第１主面上の前記回路素子へ電気的に接続され、他端が前記第２領域に露出する前記第２配線と機械的および電気的に接続された第３配線を含み、
    前記第２インターポーザの前記第３の配線は、断面視において前記貫通ヴィアより前記第２インターポーザの外周側に配置され、
    前記第１インターポーザの前記第２の配線は、断面視において前記第１の配線より前記第１インターポーザの外周側に配置された
    半導体装置。
  2. 請求項１に記載された半導体装置であって、
    前記第２インターポーザは、有機絶縁体層の内部および表面に、金属配線および金属ヴィアを用いて配線を形成した
    半導体装置。
  3. 請求項１または請求項２に記載された半導体装置であって、
    前記第２半導体チップは、前記第３主面と前記第４主面を貫通する第２貫通配線を含み、
    前記第１インターポーザは、裏面に配置された第３外部電極と、一端が前記第３外部電極と電気的に接続され、他端が前記第２領域に露出する第４の配線を含み、
    前記第２インターポーザは、一端が前記第３主面より露出した前記第２貫通配線へ電気的に接続され、他端が前記第２領域より露出した前記第４の配線へ電気的に接続された第５の配線を含む
    半導体装置。
  4. 請求項１乃至請求項３の何れかに記載された半導体装置であって、
    前記第２インターポーザの前記第３配線は、前記第１半導体チップの前記第１主面に設置された前記回路素子の信号端子へ電気的に接続され、
    前記第１インターポーザの前記第１の配線は、前記第１半導体チップの前記第１主面に設置された前記回路素子の電源端子に接続されている
    半導体装置。
  5. 請求項１乃至請求項４の何れかに記載された半導体装置であって、
    第５主面と前記第５主面とは反対側の第６主面を有し、前記第５主面と前記第６主面を貫通する第３貫通配線とを含む第３半導体チップを備え、
    前記第５主面に露出した前記第３貫通配線と前記第４主面に露出した前記第１貫通配線が電気的に接続されている
    半導体装置。
  6. 請求項１乃至請求項５の何れかに記載された半導体装置であって、
    前記第１インターポーザは、断面視において、前記第２領域の厚みは前記第１領域の厚みより厚い
    半導体装置。
  7. 請求項１乃至請求項６の何れかに記載された半導体装置であって、
    前記第１インターポーザは、断面視で凹部を有する
    半導体装置。
  8. 請求項１乃至請求項７の何れかに記載された半導体装置であって、
    前記第１半導体チップには、ロジック機能を有する回路が形成されており、
    前記第２半導体チップには、メモリ機能を有する回路が形成されている
    半導体装置。
  9. 請求項５に記載された半導体装置であって、
    前記第３半導体チップには、メモリ機能を有する回路が形成されている半導体装置。
  10. 請求項３に記載された半導体装置であって、
    断面視において、前記第１外部電極が前記第１インターポーザの裏面の中央部に配置され、前記第３外部電極が前記第１インターポーザの外周部に設置され、前記第２外部電極が前記第１外部電極と前記第３外部電極の間に位置する
    半導体装置。
  11. 請求項１０に記載された半導体装置であって、
    断面視において、前記第１の配線が前記第１インターポーザの中央部に配置され、前記第４の配線が前記第１インターポーザの外周部に設置され、前記第２の配線が前記第１の配線と前記第２の配線の間に位置する
    半導体装置。
  12. 請求項３に記載された半導体装置であって、
    断面視において、前記貫通ヴィアが前記第２インターポーザの中央部に配置され、前記第５の配線が前記第２インターポーザの外周部に設置され、前記第３の配線が前記貫通ヴィアと前記第５の配線の間に位置する
    半導体装置。
  13. 請求項３に記載された半導体装置であって、
    第５主面と前記第５主面とは反対側の第６主面を有し、前記第５主面と前記第６主面を貫通する第３貫通配線とを含む第３半導体チップを備え、
    前記第５主面に露出した前記第３貫通配線と前記第４主面に露出した前記第１貫通配線が電気的に接続され、
    前記第３半導体チップは、前記第５主面と前記第６主面を貫通する第４貫通配線を備え、
    前記第５主面に露出した前記第４貫通配線と前記第４主面に露出した前記第２貫通配線が電気的に接続されている
    半導体装置。
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