CN111710672A - 一种半导体封装件及其制备方法 - Google Patents

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Abstract

本申请公开了一种半导体封装件及其制备方法，其中，该半导体封装件包括：基板，基板上设置有第一布线层和第二布线层，第一布线层的第一触点区连接有第一芯片，在第二触点区和第三触点区电连接导电柱；在第二布线层的第四触点区连接有第二芯片；包覆第一芯片及导电柱的第一封装层，第一封装层暴露导电柱的背离基板的端面；以及形成于第一封装层上的再布线金属层，再布线金属层其中一面的触点与导电柱一一对应电连接，另一面的各触点分别连接接触件。本申请通过在基板的两面进行两个芯片的装载，并结合BVA和再分配布线层技术，使得本申请的封装体具有超细间距，更薄的尺寸，以及更强的电路布局灵活性，改善了封装结构的整合性能和信号传输性能。

Description

一种半导体封装件及其制备方法
技术领域
本申请一般涉及半导体制备技术领域，具体涉及一种半导体封装件及其制备方法。
背景技术
当前AP（Application processor device）封装件是将存储器芯片堆叠于逻辑芯片之上，逻辑芯片与储存器芯片是通过常规的直通模具过孔连接，且逻辑芯片和存储器芯片上的电路元件之间是通过植入锡球的方式产生电连接（如图1和图2所示）。其中，传统的直通模孔只能使用通孔形成技术和方法，激光钻孔具有高成本，而且机械钻孔容易引起通孔位置公差；此外，现有的堆叠方式不仅使得封装件的尺寸较大，而且在封装过程中需要附加清洗工艺，例如助焊剂清洗、等离子清洗等，使得制备工艺较为复杂。
发明内容
鉴于现有技术中的上述缺陷或不足，本申请期望提供一种半导体封装件及其制备方法。
作为本申请的第一方面，本申请提供一种半导体封装件。
作为优选，所述半导体封装件包括：
基板，所述基板上设置有第一布线层和第二布线层，所述第一布线层和所述第二布线层分置于所述基板相背的两面；
所述第一布线层具有第一触点区、第二触点区及第三触点区，所述第一触点区连接有第一芯片，第一触点区的触点与所述第二触点区的触点对应电连接，所述第三触点区与所述第二布线层电连接；在所述第二触点区和所述第三触点区的各触点均电连接导电柱；
所述第二布线层具有第四触点区及第五触点区，所述第四触点区连接有第二芯片，所述第四触点区的触点与所述第五触点区的触点对应电连接，且所述第五触点区与所述第一布线层的第三触点区电连接；
包覆所述第一芯片及所述各导电柱的第一封装层，所述第一封装层暴露所述导电柱的背离基板的端面；
形成于第一封装层上的再布线金属层，所述再布线金属层其中一面的触点与所述导电柱一一对应电连接，另一面的各触点分别连接接触件。
作为优选，还包括包覆所述第二芯片的第二封装层。
作为优选，所述导电柱竖直分布于所述基板的第一布线层的第二触点区和第三触点区。
作为优选，所述第一芯片为逻辑芯片，所述第一芯片倒装于所述基板的第一布线层的第一触点区。
作为优选，所述第二芯片为存储器芯片，所述第二芯片正装于所述基板的第二布线层的第四触点区。
作为优选，所述接触件为焊球或导电柱。
作为本申请的第二方面，本申请提供一种如第一方面所述的半导体封装件的制备方法。
作为优选，所述制备方法包括以下步骤：
在基板上分别形成第一布线层和第二布线层，所述第一布线层和所述第二布线层分置于所述基板相背的两面，其中，所述第一布线层具有第一触点区、第二触点区及第三触点区，所述第一触点区的触点与所述第二触点区的触点对应电连接，所述第三触点区与所述第二布线层电连接；所述第二布线层具有第四触点区及第五触点区，所述第四触点区的触点与所述第五触点区的触点对应电连接，所述第五触点区与所述第一布线层的第三触点区电连接；
在第一触点区设置第一芯片；
在第二触点区和第三触点区设置导电柱，各所述导电柱与所述第二触点区和所述第三触点区的各触点均一一对应电连接；
在所述基板的第一布线层形成包覆所述第一芯片和导电柱的第一封装层，并使所述第一封装层暴露所述导电柱的背离基板的端面；
在第四触点区设置第二芯片；
在所述第一封装层上形成再布线金属层，再布线金属层其中一面的触点与所述导电柱一一对应电连接；
在所述再布线金属层的另一面的各触点形成接触件。
作为优选，在第四触点区设置第二芯片之后且在所述第一封装层上形成再布线金属层之前，还包括：
在所述基板的第二布线层形成包覆所述第二芯片的第二封装层。
作为优选，所述导电柱以垂直互联方式形成于所述基板的第一布线层的第二触点区和第三触点区。
作为优选，使所述第一封装层暴露所述导电柱的背离基板的端面包括：
减薄所述第一封装层的上端面，使所述导电柱的背离基板的端部暴露于所述第一封装层的上端面。
本申请的有益效果：
本申请通过在基板相背的两面进行至少两个芯片的装载，并结合垂直互联技术（BVA）和再分配布线层技术（RDL）使得所制备的封装体具有超细间距，更薄的尺寸，以及更强的电路布局灵活性，并且改善了封装结构的整合性能和信号传输性能，使封装件具有更高的IO计数能力，也使两个芯片之间的信号响应速度更快。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1为现有技术的半导体封装件的截面示意图；
图2为图1所示的半导体封装件的截面的局部放大示意图；
图3为本申请一种优选的实施方式的半导体封装件的截面示意图；
图4为本申请一种优选的实施方式的第一封装层、再布线金属层和接触件的连接示意图；
图5为本申请一种优选的实施方式的基板、第一封装层、再布线金属层和接触件连接的局部放大示意图；
图6为本申请另一种优选的实施方式的基板第二布线层上的布设示意图；
图7为本申请再一种优选的实施方式的基板第二布线层上的布设示意图；
图8为本申请一种优选的实施方式的半导体封装件制备方法的流程图；
图9为对第一封装层的上端面进行减薄处理后的示意图；
图10为本申请一种优选的实施方式的半导体封装件制备方法的结构示意图。
附图标记：基板1，第一布线层11，第二布线层12，第一触点区111，第二触点区112，第三触点区113，第四触点区121，第五触点区122，第一芯片2，第二芯片3，导电柱4，再布线金属层5，重配线50，内侧面51，外侧面52，介质层53，第一介质层531，第二介质层532，第三介质层533，第一金属化图案501，第二金属化图案502，第三金属化图案503，第一封装层6，上端面60，第二封装层7，接触件8，焊盘9，无源部件10。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
需要说明的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“左”、“右”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
需要说明的是，在本申请的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
根据本申请的第一方面，请参照图3，示出了本申请一种优选的实施方式的半导体封装件，包括基板1、第一芯片2、第二芯片3、导电柱4、再布线金属层5和第一封装层6；
其中，所述基板1上设置有第一布线层11和第二布线层12，所述第一布线层11和所述第二布线层12分置于所述基板1相背的两面，也即分置于所述基板1相背的正面和背面；
所述第一布线层11具有第一触点区111、第二触点区112及第三触点区113，所述第一触点区111连接第一芯片2，第一触点区111的触点与所述第二触点区112的触点对应电连接，所述第三触点区113与所述第二布线层12电连接；在所述第二触点区112和所述第三触点区113的各触点均电连接导电柱4；
所述第二布线层12具有第四触点区121及第五触点区122，所述第四触点区121连接第二芯片3，所述第四触点区121的触点与所述第五触点区122的触点对应电连接，且所述第五触点区122与所述第一布线层11的第三触点区113电连接；
其中，所述第一封装层6形成于所述基板1的第一布线层11所在的一面，包覆所述第一芯片2及所述各导电柱4，所述第一封装层6暴露所述导电柱4的背离基板1的端面；
其中，所述再布线金属层5形成于所述第一封装层6之上，所述再布线金属层5其中一面的触点与所述导电柱4一一对应电连接，另一面的各触点分别连接接触件8。
在本实施方式中，第一芯片2和第二芯片3装载于基板1的两面，从而形成双面封装的封装件。基板1为半导体封装件中的承载元件，可以为第一芯片2和第二芯片3提供电连接、保护、支撑、散热、组装等功效。在本申请的一些方式中，基板1为印刷电路板，位于其相背的两个表面的第一布线层11和第二布线层12包括用于传输电流的走线导体，其中，位于各触点区的触点可以为功能凸点。各触点区的触点分别用于使设置于相应触点区的元器件与基板实现电连接，并实现各元器件之间的电连接。
在本实施方式中，导电柱4一端连接于所述基板1的第一布线层11，另一端向朝向再布线金属层5的方向延伸。导电柱4可利用合适的处理技术来形成，例如可通过溅射、印刷、电镀、化学镀、CVD等形成。并且导电柱4可由多个合适的材料来形成，可以包括但不限于金属材料，诸如铜、钛、镍、金、及其组合或合金。在本申请一些优选的实施方式中，所述导电柱4是通过垂直互联技术（Bond Via Array，BVA）形成于基板1的第一布线层11的第二触点区112和第三触点区113的铜柱。
其中，在基板1的第二触点区112和第三触点区113具有图案化的导通孔（viahole），通过结合BVA技术使所述导电柱4与导通孔结合，使得导电柱4与导通孔结合的位置准确性得以提高。BVA 利用现有的制造设施消除了昂贵互连制程的需求，例如激光钻孔、镀铜或硅穿孔，使得封装成本和难度降低。本申请通过采用导电柱4代替传统封装件中以植入锡球的方式进行电连接，至少具有以下优点：1）采用导电柱4使得若干导电柱4之间具有超细间距，间距可以达到0.30mm，从而能够在有限的空间内布置更多的导电柱4；2）避免了植入锡球需要采用的锡焊工艺，使得封装体无需进行额外的清洗工艺以去除助焊剂，无化学残留物，包装了封装体的精度。
在本申请一些优选的实施方式中，所述导电柱4竖直分布于所述基板的第一布线层11的第二触点区112和第三触点区113，即所述导电柱4的长度方向与基板1垂直。
在本实施方式中，请参照图4，再布线金属层5（Redistribution layer，RDL）位于第一封装层6之上，具有相对的内侧面51和外侧面52，所述内侧面51和外侧面52分别具有触点，位于内侧面51的触点与所述导电柱4一一对应电连接，通过所述导电柱4键合至基板1，位于外侧面52的触点分别连接有接触件8，其中，再布线金属层5的内侧面51与第一封装层6的上端面60连接。
更具体而言，再布线金属层5包括介质层53和位于介质层53中的多个内嵌的重配线50，重配线50的两个端部分别暴露于再布线金属层5的内侧面51和外侧面52，从而在再布线金属层5的内侧面51和外侧面52形成导通的触点。其中，重配线50可通过形成金属(例如铜)图案来生成。另选地，可通过沉积(例如溅镀)和蚀刻来形成重配线50。重配线50的材料可包括但不限于金属材料，诸如铜、钛、镍、金、及其组合或合金。重配线50的金属图案被嵌入在介质层53中，介质层53可以是任何合适的材料，诸如氧化物或聚合物(例如聚酰亚胺)。其中，再布线金属层5可通过逐层工艺形成，并且可利用薄膜技术形成。在本实施方式中，再布线金属层5可具有比传统有机或层合衬底小的厚度，和与传统有机或层合衬底相比更窄的微细间距，其厚度可由重配线50和介质层53的数量以及形成方式来决定。
其中，再布线金属层5还可充当散热器，适用于扩散第一芯片2散发的热量。
在本实施方式中，第一封装层6形成于基板1第一布线层11所在的那一面，位于所述基板1与所述再布线金属层5的内侧面51之间，包封所述第一芯片2和导电柱4。第一封装层6可通过利用模塑料诸如热固性交联树脂(例如环氧树脂、环氧树脂、酚醛树脂、有机硅树脂、不饱和聚酯树脂、聚酰亚胺胶等)、液体或颗粒、片材或膜所形成，发挥安放、固定、密封、保护第一芯片2和导电柱4的作用，同时具有增强电热性能、防水、防潮、防震、防尘、散热、绝缘等作用，确保了封装件的良好性能和可靠性。其中，封装可利用合适的技术来实现，诸如但不限于传递模塑或压缩模塑、液体包封剂注射和层合。
在本实施方式中，接触件8位于再布线金属层5的外侧面52上，与再布线金属层5外侧面上的触点电连接。
具体而言，在形成再布线金属层5之后，多个接触件8可附接到再布线金属层5或在再布线金属层5上生长。对于接触件8可使用多种结构，例如，可以是BGA连接件、焊球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块等。形成接触件8的材料包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些方式中，可通过诸如蒸发、电镀、印刷、焊料转移、植球等常用的方法来形成接触件8。
在本申请一些优选的实施方式中，接触件8为焊球或导电柱。
在本申请一些优选的实施方式中，请参照图5，在形成再布线金属层5之后，在再布线金属层5的外侧面52形成结合焊盘9的开口，在该开口处设置焊盘9，在每一个露出的焊盘9上设置接触件8，所述接触件8依次通过位于再布线金属层5中的重配线50和位于基板1的导电柱4与基板1电连接。
本申请通过设置再布线金属层5和重配线50，使得再布线金属层5外侧面52的接触件8的设置位置更加灵活，具体而言，位于基板1呈竖直分布的导电柱4可能与最终装配于再布线金属层5外侧面52的接触件8的所在位置不匹配，使得接触件8无法或难于与基板1电连接，通过改变位于再布线金属层5中的重配线50的走线能够使得接触件8在再布线金属层5外侧面52的位置任意变化，满足不同的封装需求。其中，在一些封装需求中，可通过一个重配线50将两个或多个导电柱4的信号合并后输入一个接触件8；在另一些封装需求中，可通过多个重配线50将一个导电柱4的信号同时输入至多个接触件8中。本申请通过上述走线连接方式使得封装件结构布置合理，可以提高封装件结构的整合性能与信号传输效率。
进一步地，在本申请一些优选的实施方式中，请参照图3，所述半导体封装件还包括第二封装层7，所述第二封装层7位于所述基板1第二布线层12所在的表面，包封所述第二芯片3。第二封装层7的形成请参考第一封装层6。
进一步地，在本申请一些优选的实施方式中，所述第一芯片2为逻辑芯片，所述第二芯片3为存储器芯片。
其中，逻辑芯片（logic die）可以是例如具有总线接口单元（bus interfaceunit）和记忆存取单元（memory access unit）的中央处理单元、微控制器等。存储器芯片（memory die）可以是例如动态随机存取存储器芯片（dynamic random access memory，DRAM）、静态随机存取储存器芯片（SRAM）、晶闸管随机存取存储器(TRAM)、零电容器随机存取存储器(ZRAM)、双晶体管随机存取存储器(TTRAM)、非易式存储器芯片、闪存芯片或相变存储器芯片（phase change memory chip）等。
进一步地，在本申请一些优选的实施方式中，所述第一芯片2倒装于所述基板1的第一布线层11的第一触点区111。具体而言，第一芯片2可通过常规的倒装固晶( FlipChip)的方式承载于基板1的第一触点区111，也可通过表面贴装(Surface MountTechnology，SMT)技术设置于该基板1的第一触点区111。
进一步地，在本申请一些优选的实施方式中，所述第二芯片3正装于所述基板1的第二布线层12的第四触点区121。具体而言，第二芯片3可通过常规的晶片接合( Die Bond)工艺承载于基板1的第四触点区121，如通过打线接合( Wire Bond )工艺连接至基板1的第四触点区121。
在一些优选的方式中，如图3所述，在所述基板1的第一触点区111设置有一个第一芯片2，在所述基板1的第四触点区121设置有一个第二芯片3，所述第一芯片2为逻辑芯片，所述第二芯片3为存储器芯片。
在另一些优选的方式中，如图6所示，在所述基板1的第一触点区111设置有一个第一芯片2，在所述基板1的第四触点区121设置有一个第二芯片3，所述第一芯片2为逻辑芯片，所述第二芯片3为存储器芯片，在所述基板1的第五触点区122还设置有若干个无源部件10，所述无源部件10分布于所述第二芯片3的两侧，其中，所述无源部件10包括但不限于为电容器或电感器。
在另一些优选的方式中，如图7所示，在所述基板1的第一触点区111设置有一个第一芯片2，在所述基板1的第四触点区121设置有一个多个堆叠的第二芯片3，所述第一芯片2为逻辑芯片，所述第二芯片3为存储器芯片，在所述基板1的第五触点区122还设置有若干个无源部件10，所述无源部件10分布于所述多个堆叠的第二芯片3的两侧，其中，所述无源部件10包括但不限于为电容器或电感器。本实施方式的封装件使得多条数据能够在多个堆叠的第二芯片3之间合并。
根据本申请的第二方面，请参照图8，示出了本申请一种优选的实施方式的半导体封装件的制备方法，包括如下步骤：
步骤S10：在基板1上分别形成第一布线层11和第二布线层12，所述第一布线层11和所述第二布线层12分置于所述基板1相背的两面，其中，所述第一布线层11具有第一触点区111、第二触点区112及第三触点区113，所述第一触点区111的触点与所述第二触点区112的触点对应电连接，所述第三触点区113与所述第二布线层12电连接；所述第二布线层12具有第四触点区121及第五触点区122，所述第四触点区121的触点与所述第五触点区122的触点对应电连接，所述第五触点区122与所述第一布线层11的第三触点区113电连接；
步骤S20：在第一触点区111设置第一芯片2；
步骤S30：在第二触点区112和第三触点区113设置导电柱4，各所述导电柱4与所述第二触点区112和所述第三触点区113的各触点均一一对应电连接；
步骤S40：在所述基板1的第一布线层11形成包覆所述第一芯片2和导电柱4的第一封装层6，并使所述第一封装层6暴露所述导电柱4的背离基板1的端面；
步骤S50：在第四触点区121设置第二芯片3；
步骤S60：在所述第一封装层6上形成再布线金属层5，再布线金属层5其中一面的触点与所述导电柱4一一对应电连接；
步骤S70：在所述再布线金属层5的另一面的各触点形成接触件8。
优选地，在步骤S10中，可采用本领域的常规技术形成具有多个触点区的基板1。
优选地，在步骤S20中，第一芯片2可通过表面贴装(Surface Mount Technology，SMT)技术或倒装固晶( Flip Chip)的方式设置于基板1的第一触点区111。
优选地，在步骤S30中，导电柱4可通过垂直互联技术（Bond Via Array，BVA）结合图案化后的导通孔（via hole）形成于基板1的第二触点区112和第三触点区113，其中，导电柱4的一端连接至所述基板1的第二触点区112和第三触点区113，另一端垂直于基板1向远离基板1的第一布线层11的方向延伸。
优选地，在步骤S40中，可通过采用例如模塑料将第一芯片2和导电柱4掩埋其中，并经固化处理形成第一封装层6，固化处理可以是热固化、UV固化或它们的组合；并通过采用合适的方式使所述第一封装层6暴露所述导电柱4的背离基板的端面。
优选地，在步骤S50中，第二芯片3可通过打线接合( Wire Bond )工艺连接至基板1的第四触点区121。
优选地，在步骤S60中，结合图4，在所述第一封装层6的上方形成第一介质层531，第一介质层531通过任何可接受的沉积工艺诸如旋涂、化学气相沉积（CVD）、层压或它们的组合形成；进一步地，在第一介质层531中形成第一金属化图案501，例如在第一介质层531上方使用PVD形成晶种层，然后在晶种层上形成并且图案化光刻胶，该光刻胶的图案对应于第一金属化图案501，图案化光刻胶形成后穿出光刻胶的开口暴露晶种层，在光刻胶的开口中以及在晶种层的暴露部分形成导电材料（如铜、钛、钨、铝等），然后采用灰化或剥离工艺去除光刻胶以及晶种层上未形成导电材料的部分，晶种层的剩余部分和导电材料即形成第一金属化图案501；进一步地，在第一介质层531和第一金属化图案501之上形成第二介质层532，并在第二介质层532中形成第二金属化图案502；进一步地，在第二介质层532和第二金属化图案502之上形成第三介质层533，并在第三介质层533中形成第三金属化图案503；进一步地，对第三介质层533的上方进行曝光显影形成开口，以暴露第三金属化图案503的一部分，该部分用于连接上述接触件8。其中，第一介质层531、第二介质层532和第三介质层533共同构成再布线金属层50，第一金属化图案501、第二金属化图案502和第三金属化图案503构成重配线50。
重配线50的两个端部分别形成位于再布线金属层5内侧面51和外侧面52的触点，分别连接导电柱4和接触件8，再布线金属层5的内侧面51与第一封装层6的上端面60连接。
在一些优选的方式中，请结合图4，在第一封装层6的上端面60与再布线金属层5的内侧面51之间还具有介电层，所述介电层介导导电柱4与重配线50的电连接。
优选地，在步骤S70中，在所述再布线金属层5的外侧面52具有开口，开口处连接有焊盘9，在每一个露出的焊盘9上设置接触件8，从而在再布线金属层5的外侧面52上形成多个接触件8，该接触件8可以为焊球或导电柱。
进一步地，在本申请一些优选的实施方式中，在第四触点区121设置第二芯片3之后且在所述第一封装层6上形成再布线金属层5之前，还包括：
在所述基板1的第二布线层12形成包覆所述第二芯片3的第二封装层7。
优选地，在本步骤中，通过采用例如模塑料将第二芯片3掩埋其中，并经固化处理形成第二封装层7，固化处理可以是热固化、UV固化或它们的组合。
进一步地，在本申请一些优选的实施方式中，使所述第一封装层6暴露所述导电柱4的背离基板的端面包括：
减薄所述第一封装层6的上端面60，使所述导电柱4的背离基板1的端部暴露于所述第一封装层6的上端面60。
优选地，由于在步骤S40中，为在封装过程中保护第一芯片2和导电柱4，第一封装层6完全包覆第一芯片2和导电柱4，为使再布线金属层5的触点能够与导电柱4键合，需对第一封装层6的高度进行调整和控制，以使导电柱4用于与再布线金属层5的触点键合的端部暴露于所述第一封装层6的上端面60。暴露可以通过多种方式来实现，例如，第一封装层6的的上端面60可在模塑包封操作期间使用的模塑腔来控制；或可使用磨削(例如机械抛光)来减小第一封装层6的厚度，使得导电柱4的端部得以暴露。也可以采用化学抛光或蚀刻操作。经过减薄处理后，第一封装层6的上端面60与所述导电柱4的暴露的端部共面（图9）。
进一步地，请参照图10，示出了本申请优选的实施方式的封装件制备方法的结构示意图，其中，在基板1的第一触点区111装载第一芯片2后，在基板1的第二触点区112和第三触点区113装载导电柱4，所述导电柱4分布于第一芯片2的周围；进一步地，在基板1的第一布线层11形成第一封装层6，该第一封装层6完全包覆所述第一芯片2和导电柱4；进一步地，将基板1倒置，在基板1的第四触点区121装载第二芯片3；进一步地，在基板1的第二布线层12形成第二封装层7，该第二封装层7完全包覆所述第二芯片3；进一步地，将基板1倒置，并对第一封装层6的上端面60进行减薄处理，使导电柱4的端部暴露于所述第一封装层6的上端面60；进一步地，在第一封装层6的上端面60形成再布线金属层5，使第一封装层6的上端面60与再布线金属层5的内侧面51连接，并在再布线金属层5的外侧面52布设多个接触件8，完成本申请封装件的制备。
进一步地，在本申请一些优选的实施方式中，为实现多个封装件的批量生产，提高生产效率，首先在基板1上阵列形成多个封装体，然后对基板1进行切割即可获得单个封装件。其中，切割可采用激光切割或机械切割方式。
本申请通过在基板1的两面进行两个芯片的装载，并结合垂直互联技术（BVA）和再分配布线层技术（RDL），使得本申请的封装体具有超细间距，更薄的尺寸，以及更强的电路布局灵活性，并且改善了封装结构的整合性能和信号传输性能，使其具有更高的IO计数能力，也使两个芯片之间的信号响应速度更快。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (10)

1.一种半导体封装件，其特征在于，包括：
基板，所述基板上设置有第一布线层和第二布线层，所述第一布线层和所述第二布线层分置于所述基板相背的两面；
所述第一布线层具有第一触点区、第二触点区及第三触点区，所述第一触点区连接有第一芯片，第一触点区的触点与所述第二触点区的触点对应电连接，所述第三触点区与所述第二布线层电连接；在所述第二触点区和所述第三触点区的各触点均电连接导电柱；
所述第二布线层具有第四触点区及第五触点区，所述第四触点区连接有第二芯片，所述第四触点区的触点与所述第五触点区的触点对应电连接，且所述第五触点区与所述第一布线层的第三触点区电连接；
包覆所述第一芯片及所述各导电柱的第一封装层，所述第一封装层暴露所述导电柱的背离基板的端面；
形成于第一封装层上的再布线金属层，所述再布线金属层其中一面的触点与所述导电柱一一对应电连接，另一面的各触点分别连接接触件。
2.根据权利要求1所述的半导体封装件，其特征在于，还包括包覆所述第二芯片的第二封装层。
3.根据权利要求1所述的半导体封装件，其特征在于，所述导电柱竖直分布于所述基板的第一布线层的第二触点区和第三触点区。
4.根据权利要求1所述的半导体封装件，其特征在于，所述第一芯片为逻辑芯片，所述第一芯片倒装于所述基板的第一布线层的第一触点区。
5.根据权利要求1所述的半导体封装件，其特征在于，所述第二芯片为存储器芯片，所述第二芯片正装于所述基板的第二布线层的第四触点区。
6.根据权利要求1所述的半导体封装件，其特征在于，所述接触件为焊球或导电柱。
7.一种如权利要求1~6任一项所述的半导体封装件的制备方法，其特征在于，包括如下步骤：
在基板上分别形成第一布线层和第二布线层，所述第一布线层和所述第二布线层分置于所述基板相背的两面，其中，所述第一布线层具有第一触点区、第二触点区及第三触点区，所述第一触点区的触点与所述第二触点区的触点对应电连接，所述第三触点区与所述第二布线层电连接；所述第二布线层具有第四触点区及第五触点区，所述第四触点区的触点与所述第五触点区的触点对应电连接，所述第五触点区与所述第一布线层的第三触点区电连接；
在第一触点区设置第一芯片；
在第二触点区和第三触点区设置导电柱，各所述导电柱与所述第二触点区和所述第三触点区的各触点均一一对应电连接；
在所述基板的第一布线层形成包覆所述第一芯片和导电柱的第一封装层，并使所述第一封装层暴露所述导电柱的背离基板的端面；
在第四触点区设置第二芯片；
在所述第一封装层上形成再布线金属层，再布线金属层其中一面的触点与所述导电柱一一对应电连接；
在所述再布线金属层的另一面的各触点形成接触件。
8.根据权利要求7所述的制备方法，其特征在于，在第四触点区设置第二芯片之后且在所述第一封装层上形成再布线金属层之前，还包括：
在所述基板的第二布线层形成包覆所述第二芯片的第二封装层。
9.根据权利要求7所述的制备方法，其特征在于，所述导电柱以垂直互联方式形成于所述基板的第一布线层的第二触点区和第三触点区。
10.根据权利要求7所述的制备方法，其特征在于，使所述第一封装层暴露所述导电柱的背离基板的端面包括：
减薄所述第一封装层的上端面，使所述导电柱的背离基板的端部暴露于所述第一封装层的上端面。
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US20240213223A1 (en) Semiconductor package and method of manufacturing the semiconductor package

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