KR100925665B1 - 시스템 인 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 회로가 형성되어 있는 베이스 웨이퍼를 절단한 기판과, 상기 기판 상면에 형성된 도전성 포스트와, 상기 기판 상면에 적층된 적어도 하나의 반도체 칩과, 상기 기판 상면에 형성되어 상기 도전성 포스트와 반도체 칩을 적어도 부분적으로 커버하는 매립층과, 상기 도전성 포스트와 전기적으로 연결되는 외부 접속용 범프를 포함하는 시스템 인 패키지를 제공한다. 본 발명의 시스템 인 패키지는 웨이퍼 레벨에서 베이스 웨이퍼 상면에 복수의 반도체 칩을 적층하고 매립층을 형성하며, 도전성 포스트에 의하여 전기적인 통로를 구현하고, 패키지 상면 및 하면의 연마를 통하여 두께를 박형화할 수 있다. 또한, 전기적 동작 특성이 크게 개선되고 생산성을 향상시킬 수 있다.
통합형 패키지, SIP, 매립, 박형화

Description

시스템 인 패키지 및 그 제조 방법{SYSTEM IN PACKAGE AND FABRICATION METHOD THEREOF}
본 발명은 시스템 인 패키지(System-In-Package : SIP) 및 그 제조 방법에 관한 것으로, 웨이퍼 레벨에서 베이스 기판과 반도체 칩을 적층하고 매립층을 형성하여 두께가 박형화된 새로운 통합형 패키지를 제안한다.
반도체 부품을 기판 내에 집적하여 시스템 사이즈를 축소시킴과 동시에 집적도는 향상시키는 기술이 지속적으로 발전하고 있으며, 많은 회로 부품을 하나의 칩에 집적해내는 시스템 온 칩(SoC)이 제안된 바 있다. 그러나 하나의 칩 위에 여러 가지 회로를 층층이 쌓아올리는 시스템 온 칩 방식만으로는 회로 통합에 기술적인 한계가 있고, 최근에는 시스템 인 패키지(SiP), 시스템 온 패키지(SoP), 패키지 온 패키지 (PoP),·멀티칩패키지(MCP) 등의 다양한 적층 기술이 회로집적의 한계를 극복하기 위한 대안으로 제시되고 있다.
메모리 칩을 여러 개 집적하는 MCP 기술의 경우에는 최근 메모리를 16단까지 적층하여 고용량의 패키지를 구현한 바 있다. MCP가 메모리만을 적층하는데 반하여, SiP, SoP, PoP 등은 메모리와 시스템반도체 등의 비메모리 또는 시스템반도체 와 시스템반도체를 하나로 통합한다. SiP, SoP, PoP 등은 다양한 기능을 지닌 각 층을 쌓아 올리거나 좌우로 연결하며, SiP의 경우 별개의 칩으로 구성되어 있는 복수의 회로를 옆으로 연결해 하나의 패키지로 실장한다.
MCP, SiP 등 통합형 패키지에 대한 연구가 국내외에서 빠르게 진행되고 있으며, 휴대형 통신 기기 등의 고성능화 및 박형화 수단으로 첨단의 통합형 패키지에 대한 시장의 요구가 증가하고 있다. 특히, 모바일폰, PDA, DSC 등의 응용 제품의 소형화, 고기능화, 슬림화 등의 추세로 인하여 패키지 기판 및 메인 보드 내부에 수동 소자 및 능동 소자를 매립하려는 시도가 활발히 이루어지고 있다.
기존의 통합형 패키지는 패키지 기판 또는 메인 보드 등의 기판에 레진 등의 절연 재료를 라미네이션(lamination)하고 여기에 소자를 매립할 수 있도록 홀을 형성한 후, 형성된 홀에 능동 소자나 수동 소자를 매립하고, 상부에 다시 층간 절연막을 형성하는 순차적인 축성(sequential build-up) 방식으로 매립형 적층 구조를 완성한다.
그런데 이와 같은 매립 및 순차 축성 방식의 패키지는 패키지 기판 또는 메인 보드 상에서 매립 및 적층을 수행하기 때문에 미세 피치를 대응하여 소자의 사이즈를 줄이는데 한계가 있다. 또한, 고속 동작용 반도체 소자 등이 내장되는 경우에는 열방출의 해결이 심각하게 대두되지만 구조적으로 대응하는데 한계가 있어 소자의 안정적인 동작에 문제점이 있다.
뿐만 아니라, 패키지의 크기 및 두께가 적층용 기판에 영향을 받기 때문에 박형화에 한계가 있으며, 반도체 칩으로부터 범프에 이르기까지 배선 경로가 길어 고속 및 대용량 신호 처리에 어려움이 있다.
따라서, 본 발명의 목적은 새로운 구조의 통합형 패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 웨이퍼 레벨 공정이 가능한 새로운 시스템 인 패키지를 제공하는데 있다.
본 발명의 또 다른 목적은 열방출이 용이하고 고속 동작시 신호 처리가 원활한 시스템 인 패키지를 제공하는데 있다.
기타, 본 발명의 목적 및 특징은 이하의 상세한 설명에서 보다 구체적으로 제시될 것이다.
본 발명은 반도체 회로가 형성되어 있는 베이스 웨이퍼를 절단한 기판과, 상기 기판 상면에 형성된 도전성 포스트와, 상기 기판 상면에 적층된 적어도 하나의 반도체 칩과, 상기 기판 상면에 형성되어 상기 도전성 포스트와 반도체 칩을 적어도 부분적으로 커버하는 매립층과, 상기 도전성 포스트와 전기적으로 연결되는 외부 접속용 범프를 포함하는 시스템 인 패키지를 제공한다.
상기 기판 상면에는 반도체 회로의 전극 패드와 전기적으로 연결되는 재배치 도전층이 형성될 수 있으며, 또한 기판 상면에 박막형 전자 소자가 더 형성될 수 있다.
상기 반도체 칩은 플립칩 본딩으로 기판과 직접적으로 전기적으로 연결되거 나, 반도체 칩의 일면은 기판 상면에 접합되고 상기 도전성 포스트를 거쳐 간접적인 방식에 의해 기판과 전기적으로 연결될 수도 있다.
상기 매립층은 수지계 몰드, 적층된 유전막, 또는 코팅된 유전 물질로 구성될 수 있으며, 매립층을 반도체 칩의 일면을 노출시키도록 형성할 수도 있다.
상기 도전성 포스트는 직접적으로 외부 접속용 범프와 연결될 수 있으며, 재배치 도전층에 의하여 간접적으로 상기 외부 접속용 범프와 연결될 수도 있다.
본 발명은 또한, 웨이퍼 레벨에서 베이스 웨이퍼 상면에 도전성 포스트를 형성하고, 상기 베이스 웨이퍼 상면에 반도체 칩을 적층하고, 상기 베이스 웨이퍼 상면에 상기 도전성 포스트와 반도체 칩을 커버하는 매립층을 형성하고, 상기 매립층 상부를 연마하여 상기 도전성 포스트를 노출시키고, 상기 도전성 포스트에 외부 접속용 범프를 형성하는 단계를 포함하는 시스템 인 패키지 제조 방법을 제공한다.
상기 매립층의 상부 및 반도체 칩을 함께 연마하여 상기 반도체 칩의 일면을 노출시킴과 동시에 반도체 칩의 두께를 줄일 수 있다. 또한, 상기 베이스 웨이퍼 하면을 연마하는 단계를 더 포함하여 시스템 인 패키지의 전체 두께를 현저하게 줄일 수 있다.
본 발명에 따르면, 별도의 적층용 기판이 없이 베이스 웨이퍼와 하나 이상의 반도체 칩 간의 축성 및 웨이퍼와 반도체 칩의 연마를 통해 전체 패키지 두께를 극히 작게 형성하여 소비자 전자 제품(consuming electronic device)의 소형화에 부응할 수 있다.
또한, 반도체 칩과 베이스 웨이퍼 간 전기적 통로를 최소화시킴으로써 전기적 특성이 우수하고 고속 동작에 유리하다.
또한, 테스트 후 동작 특성에 문제가 없는 선별된 반도체 칩을 대상으로 웨이퍼 레벨에서 시스템 인 패키지를 구현함으로써 제조 공정을 단순화시키고 제조 비용을 절감할 수 있다.
뿐만 아니라, 적층된 반도체 칩 표면을 외부에 노출시켜 열방출이 용이하며, 별도의 열방출체(heat spreader)와의 결합이 매우 용이하다.
본 발명은 웨이퍼 레벨에서 반도체 웨이퍼와 반도체 칩을 적층하는 한편, 매립층을 형성하고 솔더 범프를 형성함으로써 공정이 단순화되고 제품 동작 특성이 개선되며 제품 사이즈를 현저히 감소시킨 새로운 매립형 시스템 인 패키지에 관한 것이다.
도 1은 본 발명의 시스템 인 패키지의 일실시예를 보인 단면도이다. 도시된 바에 따르면, 베이스 기판(100) 위에 반도체 칩(200)이 적층되어 있다. 상기 베이스 기판은 트랜지스터 등의 반도체 회로가 형성되어 있는 반도체 웨이퍼를 이용할 수 있으며, 원하는 패키지 단위로 베이스 웨이퍼가 절단된 형태에 해당한다.
상기 반도체 칩(200)은 범프(210)가 형성되어 있고, 이 범프를 통해 베이스 기판(100) 상면에 플립칩 본딩 방식에 의해 전기적으로 연결되어 있다. 반도체 칩(200)은 도시된 바와 같이 기판 상면의 전극 패드(103)와 전기적으로 연결되는 재배치 도전층(106)을 통해 기판에 적층될 수도 있으나, 재배치 도전층을 매개로 하지 않은 채로 전극 패드와 직접 연결될 수도 있다. 상기 반도체 칩(200)은 도전성 범프(210)와 전기적으로 연결되는 재배치 도전층(미도시)을 포함할 수 있다.
또한, 도시된 바와 달리, 베이스 기판(100)에 적층되는 반도체 칩의 수를 더 증가시킬 수도 있을 것이다.
상기 기판 상면에는 하나 또는 둘 이상의 도전성 포스트(120)가 형성되어 있다. 이 도전성 포스트(120)의 일면은 기판 표면에 형성된 전극 패드(102)와 직접 연결되거나 하부 금속층(under bump metal : UBM)(104)을 매개로 연결될 수 있으며, 도전성 포스트의 다른 일면은 후술하는 바와 같이 외부 접속용 범프와 직간접적으로 연결된다.
상기 도전성 포스트(120)는 포토리지스트 공정에 의하여 형성할 수 있으며, 사용되는 물질로는 도전성이 우수한 금속 및 합금이 적당하다. 본 발명의 일실시예에서는 구리(Cu)를 사용하지만, 도전성 포스트 재질을 특별히 한정할 필요는 없다. 또한, 도시된 바와 달리 미세 피치 구현을 위하여 도전성 포스트의 형태가 수평 폭 보다 수직 높이가 큰 기둥 형태로 형성하는 것도 가능하다. 한편, 도전성 포스트의 높이는 반도체 칩(200)의 두께와 같거나 비슷한 것이 바람직하다.
도전성 포스트가 형성된 부분을 제외하고 기판 표면에는 유전층(110)이 형성되어 있다.
상기 기판(100) 상면에는 상기 도전성 포스트(120)와 반도체 칩(200)을 적어도 부분적으로 커버하는 매립층(130)이 형성되어 있다. 이 매립층은 도전성 포스트 간의 전기적 연결을 방지함과 동시에 반도체 칩을 내장하여 보호하며, 이와 더불어 전체적인 패키지의 구조적인 안정성을 유지하는 역할을 한다.
매립층의 재질로는 에폭시 수지 등을 사용할 수 있고, 기타 고분자 계열의 유전 재료를 이용할 수도 있다.
상기 도전성 포스트(120)는 외부 접속용 범프(122)와 전기적으로 연결된다. 외부 접속용 범프와 도전성 포스트는 재배치 도전층(107, 108)을 매개로 연결될 수도 있으며, 도전성 포스트와 외부 접속용 범프 사이에는 하부 금속층(UBM)이 더 포함될 수 있다.
본 발명에 따른 시스템 인 패키지는 후술하는 바와 같이 상기 베이스 기판(100)과 매립층, 도전성 포스트, 반도체 칩을 포함하는 기판 상부 적층물을 웨이퍼 레벨에서 각각 연마함으로써 전체 두께를 극히 얇게 형성할 수 있는 장점이 있다.
또한, 웨이퍼 레벨에서 베이스 기판 위에 복수의 반도체 칩 및 기타 적층물을 형성한 후 원하는 단위로 웨이퍼를 절단(sawing)하여 소비자 제품의 요구에 적합한 다양한 시스템 인 패키지를 대량으로 생산할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 시스템 인 패키지를 보인 단면도이다. 매립층(130)이 도전성 포스트(120)와 반도체 칩(200)의 측부에 형성되어 있고, 반도체 칩(200)의 일면은 노출되어 있다. 이와 같은 시스템 인 패키지에서는 베이스 기판(100) 및 베이스 기판에 적층된 반도체 칩의 열방출이 용이하며, 특히 별도의 열방출체(heat spreader or heat sink)와의 결합이 용이하다. 따라서, 시스템 인 패키지 동작시 발열로 인한 오작동을 방지하고 제품의 신뢰성을 향상시킬 수 있다.
또한, 앞선 실시예에서와 달리 베이스 기판(100) 상면에 박막형 전자 소자(A)가 형성되어 있다. 이 박막형 전자 소자는 예를 들어, 저항이나 커패시터 등의 수동 소자일 수 있으며, 재배치 도전층(106) 및 유전층(110) 과정에서 함께 형성될 수도 있고, 별도의 마스크를 사용하여 별개로 형성하는 것도 무방하다.
상기 박막형 전자 소자(A)는 매립층(130)에 의하여 커버되어 외부와 차단되며, 재배치 도전층 등에 의하여 전기적으로 연결될 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 시스템 인 패키지를 보인 단면도로서, 매립층(130)에 의하여 측부가 커버되는 도전성 포스트의 표면이 외부로 노출되어 있으며, 도전성 포스트(120)와 외부 접속용 범프(122)가 재배치 도전층을 매개로 하지 않고 직접 접촉되어 있는 것을 볼 수 있다. 또한, 매립층(130) 표면에 별도의 유전층이 형성되어 있지 않다. 도시되지는 않았으나 도전성 포스트(120)와 외부 접속용 범프(122) 사이에는 접착성을 향상시키기 위하여 하부 금속층이 더 형성될 수도 있다.
도 4는 본 발명의 또 다른 실시예에 따른 시스템 인 패키지를 보인 것으로, 이 실시예에서는 반도체 칩(200)의 일면이 베이스 기판(100) 상면에 직접 접합되어 있다. 이와 같이 반도체 칩을 베이스 기판에 접합하는 경우에는 예를 들어 접합제를 매개로 다이 어태치 방식에 의하여 반도체 칩을 베이스 기판에 적층시킬 수 있을 것이다.
반도체 칩의 다른 면에는 도전성 범프 또는 도전성 포스트(220)가 형성되어 재배치 도전층(108)을 통해 베이스 기판 상면에 형성된 도전성 포스트(120)와 전기 적으로 연결된다.
이상에서 살펴본 각 실시예들은 이해를 돕기 위한 예시적인 것이며, 범프의 수, 적층되는 반도체 칩의 수, 재배치 도전층의 위치 등은 다양하게 변형될 수 있을 것이다.
이하에서는 본 발명에 따른 시스템 인 패키지를 웨이퍼 레벨에서 제조하는 방법의 바람직한 실시예를 설명한다.
도 5를 참조하면, 웨이퍼 레벨에서 박막 회로가 형성된 베이스 기판(100)이 도시되어 있다. 편의상 반도체 웨이퍼의 일부분을 도시하였지만, 상기 베이스 기판(100)은 복수의 단위 집적 회로가 형성되어 있는 하나의 반도체 웨이퍼를 의미한다.
베이스 기판(100)에는 박막 회로(미도시)의 전기적 배선들의 외부 접속용 단자인 전극 패드(102, 103)가 형성되어 있고, 이 전극 패드 중 일부에는 재배치 도전층(106)이 연결되어 있으며, 다층의 유전층(또는 보호층)(110)에 의하여 전극 패드 또는 재배치 도전층이 국부적으로 외부에 노출되어 있다.
베이스 기판(100) 상면에 전극 단자(102)와 연결되도록 도전성 포스트(120)를 형성한다. 이 도전성 포스트는 베이스 기판(100) 및 후술하는 반도체 칩을 외부와 전기적으로 연결하기 위한 매개부 역할을 한다. 도전성 포스트의 형성은 일반적인 포토리지스트 공정에 의하여 수행할 수 있을 것이다.
다음으로, 도 6에 도시한 바와 같이 베이스 기판(100) 상면에 반도체 칩(200)을 적층한다. 상기 반도체 칩(200)은 도시된 바와 같이 범프(210)를 매개로 플립칩 본딩에 의하여 베이스 기판에 적층될 수 있으며, 이와 달리 도 4의 실시예에서와 같이 다이 어태치 방식으로 기판 상면에 적층될 수도 있다.
편의상 하나의 반도체 칩만을 도시하였으나 복수의 반도체 칩이 2차원적으로 베이스 기판 상면에 적층될 수 있을 것이다. 상기 반도체 칩으로는 예를 들어 고주파 소자, 기능성 집적 회로 소자 등 다양한 어플리케이션에 이용될 수 있는 각종 반도체 소자를 포괄할 수 있다. 또한, 상기 반도체 칩은 예를 들어 동작 테스트를 거쳐 선별된 제품(good die)만을 이용하는 것이 웨이퍼 레벨 패키지 공정에 적합하다.
다음으로, 도 7에 도시한 바와 같이 베이스 기판(100) 상면에 상기 도전성 포스트(120)와 반도체 칩(200)을 커버하는 매립층(130)을 형성한다. 상기 매립층은 예를 들어 수지계 몰드를 사용하여 도전성 포스트와 반도체 칩을 커버하도록 형성할 수 있다. 이와 달리, 복수의 유전막을 적층하거나, 유전 물질을 기판 상면에 코팅하여 매립층을 형성할 수도 있다.
매립층의 형성 후에는 상기 매립층 상부를 연마하여 도전성 포스트를 외부에 노출시킨다(도 8). 이러한 매립층 연마 과정에서 상기 반도체 칩(200)의 상면도 연마될 수 있다. 따라서, 반도체 칩의 두께를 더욱 얇게 형성할 수 있다. 이 경우 베이스 기판은 매립층과 반도체 칩의 연마를 위한 지지부로서 작용한다.
다음으로, 노출된 상기 도전성 포스트와 전기적으로 연결되는 재배치 도전층(107, 108)을 형성할 수 있다(도 9). 재배치 도전층의 형성 후에는 재배치 도전층에서 범프 접속 영역을 제외한 매립층 상면 및 반도체 칩 상면에 유전층(또는 보 호층)(112)을 형성한다(도 10). 열방출을 용이하게 하기 위하여 반도체 칩 상면에는 유전층을 형성하지 않을 수도 있을 것이다.
만일, 도전성 포스트와 외부 접속용 범프를 직접 연결하는 경우에는 재배치 도전층(107, 108) 및 유전층(112) 형성 과정에 생략될 수 있다.
도 8의 공정 후, 또는 도 10의 공정 후에 베이스 기판(100) 하면을 연마하는 단계를 더 포함할 수 있다. 이러한 베이스 기판의 연마를 통하여 전체적인 시스템 인 패키지의 두께는 마이크로미터 수준으로 극히 얇게 변하게 된다.
마지막으로, 노출된 재배치 도전층(107, 108)에 외부 접속용 범프(122)를 형성하고, 절단선(X)을 따라 단위 패키지 영역으로 절단한다(도 11)
이러한 웨이퍼 레벨 시스템 인 패키지 제조 공정은 보다 간단한 방법으로 복수의 패키지를 제조할 수 있으며, 반도체 칩이 매립되어 있는 시스템 인 패키지의 두께를 극히 낮은 수준으로 형성하기에 매우 적합하다.
본 발명에 따른 시스템 인 패키지는 각종 전자 기기의 핵심 부품으로 이용될 수 있으며, PCB 등의 외부 기판에 실장되거나 복수의 시스템 인 패키지를 상호 수평적 또는 수직적으로 적층함으로써 다양한 응용 제품을 개발할 수 있을 것이다.
이상에서 바람직한 실시예를 통하여 본 발명을 예시적으로 설명하였으나, 본 발명은 이와 같은 특정 실시예에만 한정되는 것은 아니며 본 발명에서 제시한 기술적 사상, 구체적으로는 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 시스템 인 패키지를 보인 단면도.
도 2는 본 발명의 다른 실시예에 따른 시스템 인 패키지를 보인 단면도.
도 3은 본 발명의 또 다른 실시예에 따른 시스템 인 패키지를 보인 단면도.
도 4는 본 발명의 또 다른 실시예에 따른 시스템 인 패키지를 보인 단면도.
도 5 내지 11은 본 발명에 따른 시스템 인 패키지 제조 방법의 일례를 보인 공정도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100:베이스 기판 102:전극 패드
106:재배치 도전층 110:유전층
120:도전성 포스트 122:범프
130:매립층 200:반도체 칩
210:범프

Claims (19)

  1. 반도체 회로가 형성되어 있는 베이스 웨이퍼를 절단한 기판과,
    상기 기판 상면에 형성된 도전성 포스트와,
    상기 기판 상면에 적층된 적어도 하나의 반도체 칩과,
    상기 기판 상면에 형성되어 상기 도전성 포스트와 반도체 칩을 적어도 부분적으로 커버하는 매립층과,
    상기 도전성 포스트와 전기적으로 연결되는 외부 접속용 범프를 포함하며,
    상기 기판 상면에는 반도체 회로의 전극 패드와 전기적으로 연결되는 재배치 도전층이 형성되어 있고, 상기 기판 상면에는 박막형 전자 소자가 더 형성되어 있으며 이 박막형 전자 소자는 상기 매립층에 의하여 커버되는 것을 특징으로 하는
    시스템 인 패키지.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 반도체 칩은 플립칩 본딩으로 기판과 전기적으로 연결되어 있는 시스템 인 패키지.
  5. 제1항에 있어서, 상기 반도체 칩의 일면은 상기 기판 상면에 접합되어 있는 시스템 인 패키지.
  6. 제1항에 있어서, 상기 매립층은 수지계 몰드, 적층된 유전막, 또는 코팅된 유전 물질로 구성되는 시스템 인 패키지.
  7. 제1항에 있어서, 상기 매립층은 반도체 칩의 일면을 노출시키는 시스템 인 패키지.
  8. 제7항에 있어서, 상기 노출된 반도체 칩에는 열방출체가 부착되어 있는 시스템 인 패키지.
  9. 제1항에 있어서, 상기 도전성 포스트는 재배치 도전층에 의하여 상기 외부 접속용 범프와 전기적으로 연결되는 시스템 인 패키지.
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