KR101653856B1 - 반도체 장치 및 그 제조방법 - Google Patents

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시게노리 사와치
오사무 야마가타
히로시 이노우에
사토루 이타쿠라
도모시게 치카이
마사히코 호리
아키오 가쓰마타
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가부시키가이샤 제이디바이스
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Abstract

반도체 소자와, 지지기판과, 상기 반도체 소자 및 그 주변을 밀봉하는 절연 재료층과, 상기 절연 재료층내에 마련되어 일부가 외부 표면에 노출되어 있는 금속 박막 배선층과, 상기 절연 재료층내에 마련되어 상기 금속 박막 배선층에 전기 접속하고 있는 금속 비어를 포함한 반도체 장치로서, 상기 반도체 소자는 복수개로 이루어지고, 각 반도체 소자는 그 회로면을 상기 금속 박막 배선층측을 향하여 절연 재료를 사이에 두고 적층되어 있고, 각 반도체 소자의 전극 패드는 그 상방에 적층된 반도체 소자에 의해서 은폐되는 일 없이 노출되어, 상기 금속 박막 배선층과 전기적으로 접속되어 있는 반도체 장치이다. 상기 반도체 장치는 복수의 반도체 칩을 수직 적층 구조로 하는 것에 의해, 반도체 장치를 소형화, 박형화로 제조될 수 있고, 제조 공정 수가 감소될 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치, 및 그 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 복수의 반도체 칩을 복수 수직으로 적층한 구조를 가지는 멀티칩 패키지 타입(multi chip package-type)의 반도체 장치 및 그 제조방법에 관한 것이다.
최근의 전자기기의 고기능화 및 경박 단소화의 요구에 수반하여, 전자부품의 고밀도 집적화, 나아가서는 고밀도 실장화가 진행되고 있고, 이들의 전자기기에 사용되는 반도체 장치가, 종래에도 증가하여 소형화가 진행되고 있다.
LSI 유닛이나 IC모듈과 같은 반도체 장치를 제조하는 방법으로서는, 도 10에 도시하는 바와 같이, 우선, 지지기판(support substrate)(43)상에, 전기특성시험에서 양품으로 판정된 복수개의 반도체 소자(semiconductor element)(2)를 그 회로면을 같은 방향을 향하고, 또한 각 반도체 소자의 전극 패드(electrode pad)(도시하지 않음)가 다른 반도체 소자에 의해서 은폐되는 일 없이 노출되도록 적층한 후, 와이어 본딩(46)으로 반도체 소자의 전극 패드와 지지기판(43)과 전기적 접속을 행한 후, 밀봉 수지(55)에 의해서 수지 밀봉하여, 외부 접속 단자(external connecting terminal)인 솔더 볼(solder ball)(56)을 형성한 후, 반도체 장치를 1개마다 절단하여 완성시키는 Stacked MCP(Multi Chip Module)가 있다(예를 들면, 특허문헌 1 참조).
그러나, 이와 같이 하여 얻을 수 있는 종래의 반도체 장치에 있어서는, 와이어 본딩으로 접속하기 위한 반도체 소자의 한쪽, 혹은 양쪽에서밖에 지지기판과 전기적인 접속을 할 수 없기 때문에, 동시에 동작시킬 수 있는 반도체 소자는 2매까지라고 하는 제한이 있었다.
또한, 복수의 반도체 소자를 적층하는 패키지의 두께를 얇게 하는 요구가 되고 있어, 이 요구에 따르기 위해서는, 반도체 소자를 얇게 하여 그것을 탑재하고, 와이어 본딩 등의 접속 부재의 높이를 낮게 할 필요가 있다.
그러나, 반도체 소자에 접속되는 와이어 본딩의 접속부는 탑재된 반도체 소자의 위를 통과할 필요가 있지만, 접속 부재의 높이가 낮으면 반도체 소자와 접속하여 쇼트 불량을 일으킨다.
그 때문에, 반도체 소자의 전극 이외의 부분과 와이어 본딩과의 접촉을 방지하기 위해, 도 11에 도시하는 바와 같이 반도체 소자(2)의 전극 형성부의 일부나 측면, 이면에 보호 수지층으로서의 절연 재료층(insulating material layer)(34)을 형성하여 쇼트 불량을 방지하고 있다(예를 들면, 특허문헌 2 참조).
2매보다 많은 반도체 소자를 동시 동작을 시키기 위해서는, 동작시키는 2매의 반도체 소자와 직결시켜, 상기 2매의 반도체 소자와 동시 동작하도록 반도체 소자를 적층시킬 필요가 있기 때문에 반도체 장치가 커지고, 또한 적층 구조의 저방열성으로부터 반도체 소자의 정크션 온도(junction temperature)가 상승하여, 동시 동작을 할 수 없다고 하는 문제가 있었다.
최근의 경향에서는, 반도체 패키지 사이즈의 소형화 및 반도체 소자의 탑재수의 증가가 요구되고 있다. 이들의 요구에 대응하는 것으로서, 반도체 패키지상에 다른 반도체 패키지나 회로기판을 적층한 POP(Package on Package) 구조의 반도체 장치(특허문헌 3) 및 TSV(Through Silicon Via) 구조의 반도체 장치(특허문헌 4)가 제안되어 개발되고 있다.
도 8에 기초하여 종래의 POP구조의 반도체 장치에 대해 설명한다. POP(Package on Package)는, 복수의 다른 LSI를 각각 개별의 패키지에 조립, 테스트한 후에, 그러한 패키지를 더 적층한 패키지 형태이다.
반도체 장치(40)는, 반도체 패키지(41)상에 다른 반도체 패키지(42)가 적층되어 구성되어 있다. 하측의 반도체 패키지(41)의 기판(43)상에는 반도체 소자(44)가 마운트되어, 반도체 소자(44)의 테두리부에 형성된 전극 패드(도시 생략)와 기판상의 전극 패드(45)가 와이어(46)를 사이에 두고 전기적으로 접속되어 있다. 반도체 소자(44)는, 그 전체면이 밀봉 부재(sealing member)(47)에 의해서 밀봉되어 있다. 그리고, 반도체 패키지(41)와 반도체 패키지(42)는, 반도체 패키지(42)의 하면에 형성된 외부 접속단자(48)(솔더 볼)를 사이에 두고 리플로우에 의해 서로 전기적으로 접속된다.
POP는 상기와 같이 복수의 패키지를 적층하는 것에 의해 기기 탑재시의 실장 면적을 보다 많이 확보할 수 있고, 또한, 각각의 패키지를 개별적으로 테스트할 수 있기 때문에, 수율 손실을 저감할 수 있다고 하는 이점을 가지고 있다. 그러나, POP는 개개의 패키지를 개개에 어셈블리하여, 완성된 패키지를 적층하기 때문에, 반도체 소자 사이즈의 축소(shrinkage)에 의한 조립 비용 삭감이 곤란하여, 적층 모듈의 조립 비용이 매우 고가가 된다고 하는 과제를 가지고 있다.
다음에, 도 9에 기초하여 종래의 TSV 구조의 반도체 장치를 설명한다. 도 9에 도시하는 바와 같이, 반도체 장치(50)는, 서로 동일한 기능, 구조를 가지고, 각각 동일한 제조 마스크로 제작된 복수매의 반도체 소자(51) 및 1매의 인터포저 기판(interposer substrate)(52)이 수지층(53)을 사이에 두고 적층된 구조를 가지고 있다. 반도체 소자(51)는 실리콘 기판을 이용한 반도체 소자이며, 실리콘 기판을 관통하는 다수의 관통 전극(TSV: Through Silicon Via)(54)에 의해서 상하에 인접하는 반도체 소자와 전기적으로 접속되는 동시에 밀봉 수지(55)에 의해서 밀봉되어 있다. 한편, 인터포저 기판(52)은 수지로 이루어지는 회로기판이며, 그 이면에는 복수의 외부 접속 단자(솔더 볼)(56)가 형성되어 있다.
종래의 TSV(Through Silicon Via) 적층 모듈 구조에서는, 개개의 반도체 소자 각각에 대해서 관통구멍을 형성하기 때문에 반도체 소자가 손상을 받을 가능성이 있고, 게다가 관통구멍내에 비어(via) 전극을 형성한다고 하는 복잡하고 고비용의 웨이퍼 공정을 복수 추가할 필요가 있다. 따라서, 세로형 적층 모듈 전체의 대폭적인 비용 상승을 초래하고 있었다. 또한, 종래 구조에서는 다른 사이즈의 칩을 포함한 적층 실장이 곤란하여, 메모리 디바이스 등의 동일 칩 적층시에 필수가 되는 "층마다 다른 재배선층의 부여"에 의해, 통상의 메모리 디바이스 모듈보다 제조비용이 큰 폭으로 더 상승하여, 양산 효과에 의한 가격 저하를 그다지 바랄 수 없다고 하는 문제가 내재되어 있었다.
일본 공개특허공보 2002-33442 호 일본 공개특허공보 2009-49118 호 일본 공개특허공보 2008-218505 호 일본 공개특허공보 2010-278334 호
본 발명은, 복수의 반도체 칩을 수직 적층 구조로 하는 것에 의해, 반도체 장치를 소형화, 박형화하는 것이 가능하고, 제조를 위한 공정 수를 큰 폭으로 감소할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위해서, 반도체 소자와, 상기 반도체 소자 및 그 주변을 밀봉하는 절연 재료층과, 상기 절연 재료층내에 마련되어, 일부가 외부 표면에 노출되어 있는 금속 박막 배선층(metal thin film wiring layer)과, 상기 절연 재료층내에 마련되어 상기 금속 박막 배선층에 전기 접속하고 있는 금속 비어를 포함하고, 상기 반도체 소자는 복수개로 이루어지고, 각 반도체 소자는 그 회로면을 상기 금속 박막 배선층측을 향하여 적층되어 있고, 각 반도체 소자의 전극 패드는 그 상방에 적층된 반도체 소자에 의해서 은폐되는 일 없이 노출되어, 상기 금속 박막 배선층과 전기적으로 접속되어 이루어지는 구조를 단위 구조 요소로 하는 것에 의해서 상기 과제를 해결할 수 있는 것을 발견하여 본 발명을 완성하였다.
즉, 본 발명은 이하에 기재된 바와 같다.
(1) 반도체 소자와,
지지기판과,
상기 반도체 소자 및 그 주변을 밀봉하는 절연 재료층과,
상기 절연 재료층내에 마련되어, 일부가 외부 표면에 노출되어 있는 금속 박막 배선층과,
상기 절연 재료층내에 마련되어 상기 금속 박막 배선층에 전기 접속하고 있는 금속 비어를 포함하고,
상기 반도체 소자는 복수개로 이루어지고, 각 반도체 소자는 그 회로면을 상기 금속 박막 배선층측을 향하여 절연 재료를 사이에 두고 적층되고 있고,
각 반도체 소자의 전극 패드는 그 상방에 적층된 반도체 소자에 의해서 은폐되는 일 없이 노출되어, 상기 금속 박막 배선층과 전기적으로 접속되어 있는 것에 의해, 하나의 금속 박막 배선층에 복수개의 반도체 소자가 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
(2) 반도체 소자와,
상기 반도체 소자 및 그 주변을 밀봉하는 절연 재료층과,
상기 절연 재료층내에 마련되어, 일부가 외부 표면에 노출되어 있는 금속 박막 배선층과, 상기 절연 재료층내에 마련되어 상기 금속 박막 배선층에 전기 접속하고 있는 금속 비어를 포함하고,
상기 반도체 소자는 복수개로 이루어지고, 각 반도체 소자는 그 회로면을 상기 금속 박막 배선층측을 향하여 적층되어 있고,
각 반도체 소자의 전극 패드는 그 상방에 적층된 반도체 소자에 의해서 은폐되는 일 없이 노출되어, 상기 금속 박막 배선층과 전기적으로 접속되는 것에 의해, 하나의 금속 박막 배선층에 복수개의 반도체 소자가 전기적으로 접속되어 이루어지는 구조를 단위 구조 요소로 하여, 이 단위 구조 요소를, 지지기판상에 복수개 적층하고, 각 단위 구조 요소를 상기 금속 비어에 의해서 전기적으로 접속한 것을 특징으로 하는 반도체 장치.
(3) 상기 절연 재료층이 각각 다른 절연 재료로 이루어지는 복수의 절연 재료층에 의해서 형성되어 있는 것을 특징으로 하는 (1) 또는 (2)에 기재된 반도체 장치.
(4) 절연성 재료층을 감광성 절연수지층과 비감광성 절연수지층으로 형성한 것을 특징으로 하는 (1)∼(3) 중의 어느 한 항에 기재된 반도체 장치.
(5) 상기 지지기판이 금속재료로 이루어지고, 이 지지기판이 GND와 접속되어 있는 것을 특징으로 하는 (1)∼(4) 중의 어느 한 항에 기재된 반도체 장치.
(6) 상기 지지기판이 유기재료로 이루어지거나, 또는 유기재료와 금속 도체로 이루어지는 것을 특징으로 하는 (1)∼(4) 중의 어느 한 항에 기재된 반도체 장치.
(7) 상기 지지기판을 사이에 두고 상기 다른 반도체 패키지 또는 전자부품이 적층되고, 상기 지지기판에 형성된 도통구멍을 통하여 다른 반도체 패키지 또는 전자부품과 전기적으로 접속되어 있는 것을 특징으로 하는 (6)에 기재된 반도체 장치.
(8) 지지기판에, 복수개의 반도체 소자를 그 회로면을 같은 방향을 향해서, 또한 각 반도체 소자의 전극 패드가 다른 반도체 소자에 의해서 은폐되는 일 없이 노출되도록 적층 고착하는 공정,
반도체 소자 및 그 주변을 밀봉하는 제 1 절연 재료층을 형성하는 공정,
상기 제 1 절연 재료층에 금속 비어 형성용 개구(opening) 및 전극 패드의 전기적 접속을 행하기 위한 개구를 형성하는 공정,
상기 제 1 절연 재료층 표면에 금속 박막 시드층(seed layer)을 형성하는 공정,
상기 개구에 도전성 재료를 충전하는 동시에 금속 박막 시드층의 소정 영역에 금속 박막 배선층을 형성하는 공정,
상기 금속 박막 배선층 형성 영역을 제외한 제 1 절연 재료층 표면의 상기 금속 박막 시드층을 제거하는 공정,
상기 금속 박막 배선층을 형성한 제 1 절연성 재료층상에 제 2 절연성 재료층을 형성하는 공정을 포함한, (1)에 기재된 반도체 장치의 제조방법.
(9) 지지기판에, 복수개의 반도체 소자를 그 회로면을 같은 방향을 향해서, 또한 각 반도체 소자의 전극 패드가 다른 반도체 소자에 의해서 은폐되는 일 없이 노출되도록 적층 고착하는 공정,
반도체 소자 및 그 주변을 밀봉하는 제 1 절연 재료층을 형성하는 공정,
상기 제 1 절연 재료층에 금속 비어 형성용 개구 및 전극 패드의 전기적 접속을 행하기 위한 개구를 형성하는 공정,
상기 제 1 절연 재료층 표면에 금속 박막 시드층을 형성하는 공정,
상기 개구에 도전성 재료를 충전하는 동시에 금속 박막 시드층의 소정 영역에 금속 박막 배선층을 형성하는 공정,
상기 금속 박막 배선층 형성 영역을 제외한 제 1 절연 재료층 표면상의 상기 금속 박막 시드층을 제거하는 공정,
상기 금속 박막 배선층을 형성한 제 1 절연성 재료층상에 제 2 절연성 재료층을 형성하는 공정에 의해 반도체 소자 적층체를 단위 구조 요소로서 형성하고,
상기 제 2 절연성 재료층상에 상기의 일련의 공정을 반복하는 것에 의해 상기 단위 구조 요소를 적층하는 공정을 포함하고, 각 단위 구조 요소를 상기 금속 비어 형성용 개구에 도전성 재료를 충전하여 형성된 금속 비어에 의해서 전기적으로 접속한, (2)에 기재된 반도체 장치의 제조방법.
본 발명의 반도체 장치는 이하에 기재하는 바와 같은 효과를 이룰 수 있다.
멀티칩 패키지의 제조 공정에 있어서 배선층 형성 공정 수를 삭감할 수 있다. 재배선 기술(rewiring technology)로 적층된 반도체 소자와 전기적으로 접속을 할 수 있다. 지지기판으로서 금속 지지기판 및 유기 지지기판의 양쪽 모두가 사용 가능하다.
도 1은 본 발명의 반도체 장치의 실시형태 1을 나타내는 도면이다.
도 2A, 2B는 반도체 소자를 적층할 때의 적층예를 나타내는 도면이다.
도 3A 내지 도 3T는 실시형태 1의 반도체 장치를 제조하는 방법의 공정을 나타내는 도면이다.
도 4는 본 발명의 반도체 장치의 실시형태 2를 나타내는 도면이다
도 5는 본 발명의 반도체 장치의 실시형태 3을 나타내는 도면이다.
도 6은 참고예인 반도체 장치의 일례를 나타내는 단면도이다.
도 7A 내지 도 7S는 도 6에 나타낸 반도체 장치를 제조하는 방법의 공정을 나타내는 도면이다.
도 8은 종래의 POP 구조의 반도체 장치의 구조를 나타내는 도면이다.
도 9는 종래의 TSV 구조의 반도체 장치의 구조를 나타내는 도면이다.
도 10은 종래의 LSI 유닛이나 IC모듈과 같은 반도체 장치의 구조를 나타내는 도면이다.
도 11은 종래의 반도체 소자에 있어서의 쇼트 방지하기 위한 구조를 나타내는 도면이다.
본 발명자들은 본 발명을 완성하는데 있어서, 본 발명의 프로토타입 (prototype)이 되는 반도체 장치 및 그 제조방법에 대해서 검토하였다. 본 발명의 특징은 프로토타입이 되는 반도체 장치 및 그 제조방법과 대비하는 것에 의해 그 특징이 보다 명확하게 되므로, 이하에서는 이 프로토타입의 반도체 장치(이하 "반도체 장치 D"라고 한다)를 참고예로서 들어, 이 장치에 대해 먼저 설명한다.
도 6은 반도체 장치 D의 구조를 나타내는 도면이다. 이 반도체 장치 D는 반도체 소자(2)와 이 반도체 소자(2) 및 그 주변을 밀봉하는 절연 재료층(4)과, 절연 재료층(4)내에 마련된 금속 박막 배선층(6)과, 상기 절연 재료층(4)내에 마련되어 상기 금속 박막 배선층(6)에 전기적으로 접속하고 있는 비어(9)로 이루어지는 단위 구조 요소를 복수개 적층한 구조가 되어 있고, 도시한 것에서는 반도체 소자를 8개 적층한 구성이 되어 있다.
이 반도체 장치 D의 제조방법을 도 7A 내지 도 7S에 기초하여 설명한다. 도 7A 내지 도 7S는 각각, 반도체 장치 D의 제조방법을 (a)∼(s)의 공정으로 나누어 도시하고 있으므로, 이하에서는 이 각 공정에 대해서 설명한다.
(a) 지지기판에의 반도체 소자 탑재 공정
지지기판(1)에 전기특성시험에서 양품이 된 반도체 소자(2)를 회로면을 위로 하여 접착제에 의해서 고착한다.
(b) 절연 재료층 형성 공정
지지기판상에 고착된 반도체 소자(2)의 주변부에 절연성 수지를 공급하여 절연 재료층(4)(절연 재료층 a)을 형성한다.
(c) 절연 재료층에의 개구 형성 공정
절연 재료층(4)으로부터 반도체 소자(2)의 전극 패드(3)를 노출시키기 위해서 전극 패드상의 절연 재료층에 개구(5)를 형성한다.
(d) 금속 박막 시드층 형성 공정(도시하지 않음)
개구(5)가 형성된 절연 재료층(4)의 상면 전체 l개, 증착 방식(스패터), 혹은 무전해도금 등으로 금속 박막 시드층(하지층(underlayer))을 형성한다.
(e) 금속 박막 배선층 형성 공정
시드층이 형성된 절연 재료층(4)의 상면에 금속 박막 배선층을 형성하기 위해서, 도금 레지스트를 형성하여, 절연 재료층(4)의 패터닝에 의해 도금 레지스트를 제거한 영역에 전해도금을 행하여 도전성 금속 박막 배선층이 형성되고, 또한, 개구(5)가 도전성 금속으로 충전된다.
(f) 금속 박막 시드층 제거 공정 (도시하지 않음)
금속 박막 배선층(6)을 형성한 후에 배선층 비형성부의 도금 레지스트와 도금 레지스트 아래의 상기 시드층(하지층)을 에칭으로 제거한다.
(g) 절연 재료층 형성 공정
금속 박막 배선층(6)이 형성된 절연 재료층(4)의 표면에 절연 재료층(7)(절연 재료층 b)을 형성한다.
(h) 절연성 재료층에의 반도체 소자 탑재 공정
절연 재료층(7)(절연 재료층 b)에 전기특성시험에서 양품이 된 반도체 소자 (2)를 회로면을 위로 하여 접착제에 의해서 고착하고 반도체 소자(2)를 절연 재료층(7)상에 탑재한다.
(i) 절연 재료층 형성 공정
절연 재료층(7)상에 고착된 반도체 소자(2)의 주변부에 절연성 수지를 공급하고 절연 재료층(4)(절연 재료층 a)을 형성하여 반도체 소자(2)를 수지 밀봉한다.
(j) 절연 재료층에의 개구 형성 공정
절연 재료층(4)에 비어 형성용 개구(8) 및 반도체 소자(2)의 전극 패드를 노출시키기 위한 개구(5)를 형성한다.
(k) 금속 박막 시드층 형성 공정(도시하지 않음)
개구(5) 및 개구(8)가 형성된 절연 재료층(4)의 상면 전체에, 증착 방식(스퍼터), 혹은 무전해도금 등으로 금속 박막 시드층(하지층)을 형성한다.
(l) 금속 박막 배선층 형성 공정
시드층이 형성된 절연 재료층(4)의 상면에 배선층을 형성하기 위해서, 도금 레지스트를 형성하여, 패터닝에 의해 그 레지스트를 제거한 부분에 전해 도금으로, 금속 박막 배선층을 형성한다. 개구(5,8)는 도전성 금속으로 충전한다.
(m) 시드층 제거 공정(도시하지 않음)
금속 박막 배선층(6)을 형성한 후에 배선층 비형성부의 도금 레지스트와 도금 레지스트 아래의 상기 시드층(하지층)을 에칭으로 제거한다.
(n) 절연 재료층 형성 공정
금속 박막 배선층(6)이 형성된 절연 재료층(4)의 표면에 절연 재료층(7)(절연 재료층 b)을 형성한다.
(o) 반복 공정
상기 (h)∼(n)의 공정을 6회 반복한다. 이것에 의해 도 6에 나타낸 8개의 반도체 소자를 적층한 구조를 얻을 수 있다.
(p) 레지스트층(resist layer) 형성 공정
배선을 보호하기 위해 금속 박막 배선층의 표면에 솔더 레지스트 등의 배선 보호막(레지스트층)(10)을 형성한다. 솔더 레지스트는 액상의 경우는 롤 코터(roll coater), 필름 형상의 경우는 라미네이션(lamination), 압착 프레스 등으로 공급된다.
(q) 배선 보호막(레지스트층) 개구 공정
반도체 장치와 반도체 패키지나 전자부품과의 전기적 접속을 행하기 위해서 비어(9)에 대응하는 소정의 위치에 외부 금속 전극을 마련하기 위한 레지스트 개구부(resist opening)(11)를 배선 보호막에 마련한다.
(r) 단자 도금 공정
레지스트 개구부(11)에, 외부 금속 전극을 마련하기 위해서 단자 도금 (terminal plating)(12) 또는 유기 보호막(organic protective film)을 형성한다.
(s) 외부 금속 전극 형성 공정
단자 도금상에 도전재료로 이루어지는 외부 금속 전극(도시예에서는 솔더 볼 (13))을 형성한다. 도전재료로서는 솔더 볼, 도전성 페이스트, 땜납 페이스트 등 도전을 취할 수 있는 재료를 이용한다.
상기와 같이 하여 얻어진 반도체 장치(멀티칩 패키지)를 개별로 나누어 반도체 장치가 완성된다.
상기와 같은 제조방법은, 반도체 소자 1개에 대해 금속 박막 배선층을 한층 형성할 필요가 있어, 공정이 많아진다고 하는 문제가 있다.
따라서, 본 발명자들은, 하나의 금속 박막 배선층에 복수개의 반도체 소자를 전기적으로 접속하는 구조를 채용하는 것에 의해, 반도체 장치의 제조 공정을 간략화하는 동시에, 반도체 장치를 소형화하는 것을 가능하게 하였다.
이 반도체 장치를 실시형태에 기초하여 이하 설명한다.
(실시형태 1)
도 1은 본 발명의 실시형태 1의 반도체 장치 A의 구성을 나타내는 도면이다.
이 반도체 장치 A는 도면에 도시하는 바와 같이, 반도체 소자(2a,2b)와, 반도체 소자(2a,2b) 및 그 주변을 밀봉하는 절연 재료층(4)과, 절연 재료층내에 마련되어, 일부가 외부 표면에 노출되어 있는 금속 박막 배선층(6)과, 절연 재료층내에 마련되어 상기 금속 박막 배선층에 전기 접속하고 있는 금속 비어(9)를 포함하고 있다. 참조 번호 1은 금속 지지기판을 나타낸다.
그리고, 절연 재료층(4)에는 두 개의 반도체 소자(2a,2b)가 적층해서 마련되어 있고, 이 두 개의 반도체 소자에 대해서 금속 박막 배선층(6)이 한층 마련되어 있다고 하는 구조를 가지고 있다.
상기 2개의 반도체 소자(2a,2b)의 각각은 그 회로면을 금속 박막 배선층(6)측을 향하여 절연 재료를 사이에 두고 적층되어 있고, 하방의 반도체 소자의 전극 패드는 그 상방에 적층된 반도체 소자에 의해서 은폐되는 일 없이 노출되어, 상기 금속 박막 배선층과 전기적으로 접속되어 있다.
2개의 반도체 소자(2a,2b)를 적층했을 때에 하방의 반도체 소자의 전극 패드가 상방에 적층된 반도체 소자(2)에 의해서 은폐되는 일 없이 노출되도록 하기 위해서는, 예를 들면 도 2A에 도시하는 바와 같이, 같은 크기의 반도체 칩의 방향을 반대로 하여 하방의 반도체 소자의 전극 패드가 노출되도록 적층하는 방법이나, 도 2B에 도시하는 바와 같이, 크기가 다른 반도체 소자를 이용하여, 하방의 반도체 소자의 전극 패드가 노출되도록 적층하는 방법 등이 있다.
실시형태 1의 반도체 장치 A의 제조 공정에 대해서 각각 공정(A) 내지 공정(T)을 나타내는 도 3A 내지 도 3T에 기초하여 이하에 설명한다.
(A) 금속 지지기판에의 반도체 소자 탑재 공정
지지기판(1)에 전기특성시험에서 양품이 된 제 1 반도체 소자(2a)를 회로면을 위로 하여 접착제에 의해서 고착한다. 그리고, 제 1 반도체 소자의 전극 패드가 노출되도록 제 1 반도체 소자상에 제 2 반도체 소자(2b)를 회로면을 위로 하여 접착제에 의해서 고착한다. 14는 다이 어태치(die attach)이다.
(B) 절연 재료층 형성 공정
금속 지지기판(1)상에 고착된 반도체 소자(2a 및 2b)의 주변부에 절연성 수지를 공급하고 절연 재료층(4)(절연 재료층 a)를 형성한다. 절연성 수지로서는 열경화형의 수지를 이용하지만, 감광성 수지를 이용할 수도 있다.
반도체 소자의 주위의 절연 재료층으로서 열경화성 수지를 이용하여, 그 위의 층을 감광성 수지층으로 할 수 있다. 이것에 의해, 열경화성 수지층에 의한 반도체 소자의 밀봉 신뢰성의 향상 효과 및 감광성 수지층에 의한 패터닝성 (patterning property)의 향상 효과를 기대할 수 있다.
(C) 절연 재료층에의 개구 형성 공정
절연 재료층(4)으로부터 반도체 소자(2a 및 2b)의 전극 패드(3)를 노출시키기 위해서 전극 패드(3)상의 절연 재료층에 개구(5)를 형성하고, 더불어 절연 재료층(4)에 비어용 개구(8)를 형성한다.
개구(5,8)는 레이저 가공에 의해서 형성할 수 있다. 또한, 개구(5,8)는 미세 드릴로 가공 형성해도 좋고, 절연 재료층이 감광성 수지로 이루어지는 경우에는, 노광·현상에 의해서 개구할 수도 있다. 또한, 복수의 가공 수단을 병용할 수도 있다.
(D) 금속 박막 시드층 형성 공정(도시하지 않음)
개구(5,8)가 형성된 절연 재료층(4)의 상면 전체에, 증착 방식(스패터), 혹은 무전해도금 등으로 금속 박막 시드층(하지층)을 형성한다.
(E) 비어 충전·금속 박막 배선층 형성 공정
시드층이 형성된 절연 재료층(4) 상면에 배선층을 형성하기 위해서, 도금 레지스트를 형성하여, 패터닝에 의해 도금 레지스트를 제거한 부분에 전해 도금에 의해서 절연 재료층(4)의 위에 도전성 금속 박막 배선층(6)이 형성되고, 개구(5,8)가 도전성 금속으로 충전된다. 개구(8)에 도전성 금속이 충전되어 비어(9)가 형성된다.
(F) 금속 박막 시드층 제거 공정(도시하지 않음)
금속 박막 배선층(6)을 형성한 후에 비배선 형성부의 도금 레지스트와 상기 레지스트 아래의 시드층(하지층)을 에칭으로 제거한다.
(G) 절연 재료층 형성 공정
금속 박막 배선층(6)이 형성된 절연 재료층(4)의 표면에 절연 재료층(7)(절연 재료층 b)을 형성한다.
(H) 절연성 재료층에의 개구의 형성
비어(9)의 상부에 위치하는 절연 재료층(7)에 비어(9)의 전기적 접속을 확보하기 위한 개구(8)를 형성한다.
(I) 절연성 재료층에의 반도체 소자 탑재 공정
절연 재료층(7)(절연 재료층 b)에 반도체 소자(2a 및 2b)를 회로면을 위로 하여 접착제에 의해서 고착하고 반도체 소자(2a 및 2b)를 절연 재료층(7)상에 탑재한다.
(J) 절연 재료층 형성 공정
절연 재료층(7)에 고착된 반도체 소자(2a 및 2b)의 주변부에 절연성 수지를 공급하고 절연 재료층(4)(절연 재료층 a)을 형성하여 반도체 소자(2a 및 2b)를 수지 밀봉한다. 절연성 수지의 상세함은 상기 (B) 공정에 대해서 서술한 바와 같다.
(K) 절연 재료층에의 개구 형성 공정
절연 재료층(7)에 비어 형성용 개구(8) 및 반도체 소자(2a 및 2b)의 전극 패드를 노출시키기 위한 개구(5)를 절연 재료층(4)에 형성한다. 가공법은 상기 (C) 공정에 대해서 서술한 바와 같다.
(L) 금속 박막 시드층 형성 공정(도시하지 않음)
개구(5) 및 개구(8)가 형성된 절연 재료층(4)의 상면 전체에, 증착방식(스패터), 혹은 무전해도금 등으로 시드층(하지층)을 형성한다.
(M) 금속 박막 배선층 형성 공정
시드층이 형성된 절연 재료층(4)의 상면에 배선층을 형성하기 위해서, 도금 레지스트를 형성하고, 패터닝에 의해 레지스트를 제거한 부분에 전해 도금에 의해서 절연 재료층(4)의 위에 금속 박막 배선층(6)이 형성된다. 또한, 개구(8)가 도전성 금속으로 충전되어 비어(9)가 형성되는 동시에 개구(5)에 도전성 금속이 충전된다.
(N) 시드층 제거 공정(도시하지 않음)
금속 박막 배선층(6)을 형성한 후에 비배선 형성부의 레지스트와 상기 레지스트 아래의 시드층(하지층)을 에칭으로 제거한다.
(O) 절연 재료층 형성 공정
금속 박막 배선층(6)이 형성된 절연 재료층(4)의 표면에 절연 재료층(7)(절연 재료층 b)을 형성한다.
(P) 반복 공정
상기 (H)∼(O)의 공정을 2회 반복한다. 이것에 의해 도 1에 도시한 8개의 반도체 소자를 적층한 구조를 얻을 수 있다.
(Q) 배선 보호막(레지스트층) 형성 공정
배선을 보호하기 위해 금속 박막 배선층의 표면에 솔더 레지스트 등의 배선 보호막(레지스트층)(10)을 형성한다. 솔더 레지스트는 액상의 경우는 롤 코터, 필름 형상의 경우는 라미네이션 또는 압착 프레스 등으로 공급된다.
(R) 레지스트층 개구 공정
반도체 장치와 반도체 패키지나 전자부품과의 전기적 접속을 행하기 위해서 비어(9)에 대응하는 소정의 위치에 외부 금속 전극을 마련하기 위한 레지스트 개구부(11)를 마련한다.
(S) 단자 도금 공정
레지스트 개구부(11)에, 외부 금속 전극을 마련하기 위해서 단자 도금(12) 또는 유기 보호막을 형성한다.
(T) 외부 금속 전극 형성 공정
단자 도금상에 도전재료로 이루어지는 외부 금속 전극(13)(도시예에서는 솔더 볼(13))을 형성한다. 도전재료로서는 솔더 볼, 도전성 페이스트, 땜납 페이스트 등 도전을 취할 수 있는 재료를 이용한다.
반도체 장치는 큰 면적의 지지기판상에 세로 방향 및 가로 방향에 복수개의 반도체 장치를 동시에 형성하도록 하는 것이 보통이다. 이 경우에는, 외부 전극 (13)을 형성한 후, 얻어진 멀티칩 패키지를 개별로 나누어 반도체 장치가 완성된다.
도 1에 도시한 반도체 장치 A는 반도체 소자를 8개 적층한 구조를 가지는 것이지만, 도 3H 내지 도 3O에 나타낸 (H)에서 (O) 공정을 반복하는 것에 의해, 8개를 넘는 반도체 소자를 적층한 반도체 장치를 제조할 수 있다. 상기의 반도체 장치 A에서는 단위 구조 요소로서의 각 적층체의 반도체 소자를, 편의상 2a, 2b의 동일한 참조 번호로 나타내었지만, 이것은 어느 단위 구조 요소도 동일한 반도체 소자를 가지는 것을 의미하는 것은 아니다. 각각의 단위 구조 요소에 있어서 다른 반도체 소자이더라도 좋다.
(실시형태 2)
본 실시형태 2의 반도체 장치 B는 도 4에 도시하는 바와 같이 실시형태 1의 반도체 장치 A에 있어서의 금속 지지기판(1)을 대신하여 유기 지지기판(1')을 이용한 것이다.
금속 지지기판은 방열성이 양호하고, 또한, GND와 접속할 수 있다고 하는 이점은 있지만, 가공성이 나쁘고 천공 등이 용이하지 않고, 또한, 절연을 하는 것이 어렵다. 따라서, 금속 지지기판의 위에 다른 반도체 패키지나 전자부품을 탑재하는 것이 곤란하다.
이것에 대해, 유리섬유 강화 에폭시 수지 등의 유기 복합재료로 이루어지는 유기 지지기판은 금속 지지기판에 비해 천공 등의 가공성이 좋고, 또한, 절연성이이다. 따라서, 도 4에 도시하는 바와 같이 관통구멍을 뚫어 전기적 접속부를 마련하는 것에 의해서, 본 반도체 장치 후에 반도체 패키지나 콘덴서 등의 수동 부품 (passive component)을 탑재하는 것이 가능해진다.
(실시형태 3)
본 실시형태 3의 반도체 장치 C는 도 5에 도시하는 바와 같이, 실시형태 2에 있어서 이용한 유기 지지기판을 솔더 볼(13)이 탑재된 측에 마련한 것이다.
이 구조는 배선에 와이어를 이용한 경우와 같이 페이스 업(face-up)(반도체 소자 회로면이 실장면과 대향한다) 구조가 되어, 실시형태 2와 동일한 단자 배열로 하는 것이 용이하다.
또한, 하측이 유기 지지기판이기 때문에 마더보드(motherboard)와의 호환이 된다고 하는 이점이 있다.
1, 1': 지지기판
22a, 2b: 반도체 소자
3: 전극 패드
4, 7: 절연 재료층
5, 8: 개구
6: 금속 박막 배선층
9: 비어
10: 레지스트층
11: 레지스트 개구부
12: 단자 도금
13, 37: 솔더 볼
14: 다이 어태치
40, 50: 반도체 장치
34: 절연 재료층
36: 비어부
38: 솔더 레지스트층
41, 42: 반도체 패키지
43: 지지기판
45: 전극 패드
46: 와이어
47: 밀봉 부재
48: 외부 접속 단자
50: 반도체 장치
52: 인터포저 기판
53 수지층
54: 관통 전극
55: 밀봉 수지
56: 외부 접속 단자(솔더 볼)

Claims (9)

  1. 반도체 소자와,
    지지기판과,
    상기 반도체 소자 및 그 주변을 밀봉하는 절연 재료층과,
    상기 절연 재료층내에 마련되어, 일부가 외부 표면에 노출되어 있는 금속 박막 배선층과,
    상기 절연 재료층내에 마련되어 상기 금속 박막 배선층에 전기 접속하고 있는 금속 비어를 포함하고,
    상기 반도체 소자는 복수개로 이루어지고, 각 반도체 소자는 그 회로면을 상기 금속 박막 배선층측을 향하여 절연 재료를 사이에 두고 적층되어 있고,
    각 반도체 소자의 전극 패드는 그 상방에 적층된 반도체 소자에 의해서 은폐되는 일 없이 노출되어, 상기 금속 박막 배선층과 전기적으로 접속되어 있는 것에 의해, 하나의 금속 박막 배선층에 복수개의 반도체 소자가 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 반도체 소자와,
    상기 반도체 소자 및 그 주변을 밀봉하는 절연 재료층과,
    상기 절연 재료층내에 마련되어, 일부가 외부 표면에 노출되어 있는 금속 박막 배선층과,
    상기 절연 재료층내에 마련되어 상기 금속 박막 배선층에 전기 접속하고 있는 금속 비어를 포함하고,
    상기 반도체 소자는 복수개로 이루어지고, 각 반도체 소자는 그 회로면을 상기 금속 박막 배선층측을 향하여 적층되어 있고,
    각 반도체 소자의 전극 패드는 그 상방에 적층된 반도체 소자에 의해서 은폐되는 일 없이 노출되어, 상기 금속 박막 배선층과 전기적으로 접속되는 것에 의해, 하나의 금속 박막 배선층에 복수개의 반도체 소자가 전기적으로 접속되어 이루어지는 구조를 단위 구조 요소로 하고,
    이 단위 구조 요소를, 지지기판상에 복수개 적층하고, 각 단위 구조 요소를 상기 금속 비어에 의해서 전기적으로 접속한 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 절연 재료층이 각각 다른 절연 재료로 이루어지는 복수의 절연 재료층에 의해서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서, 절연성 재료층을 감광성 절연수지층과 비감광성 절연수지층으로 형성한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 지지기판이 금속재료로 이루어지고, 이 지지기판이 GND와 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 지지기판이 유기재료로 이루어지거나, 또는 유기재료와 금속 도체로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 지지기판을 사이에 두고 다른 반도체 패키지 또는 전자부품이 적층되고, 상기 지지기판에 형성된 도통구멍을 통하여 상기 다른 반도체 패키지 또는 전자부품과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  8. 지지기판에, 복수개의 반도체 소자를 그 회로면을 같은 방향을 향해서, 또한 각 반도체 소자의 전극 패드가 다른 반도체 소자에 의해서 은폐되는 일 없이 노출되도록 적층 고착하는 공정,
    반도체 소자 및 그 주변을 밀봉하는 제 1 절연 재료층을 형성하는 공정,
    상기 제 1 절연 재료층에 금속 비어 형성용 개구 및 전극 패드의 전기적 접속을 행하기 위한 개구를 형성하는 공정,
    상기 제 1 절연 재료층 표면에 금속 박막 시드층을 형성하는 공정,
    상기 개구에 도전성 재료를 충전하는 동시에 금속 박막 시드층의 소정 영역에 금속 박막 배선층을 형성하는 공정,
    상기 금속 박막 배선층 형성 영역을 제외한 제 1 절연 재료층 표면의 상기 금속 박막 시드층을 제거하는 공정,
    상기 금속 박막 배선층을 형성한 제 1 절연성 재료층상에 제 2 절연성 재료층을 형성하는 공정을 포함한, 제 1 항에 기재된 반도체 장치의 제조방법.
  9. 지지기판에, 복수개의 반도체 소자를 그 회로면을 같은 방향을 향해서, 또한 각 반도체 소자의 전극 패드가 다른 반도체 소자에 의해서 은폐되는 일 없이 노출되도록 적층 고착하는 공정,
    반도체 소자 및 그 주변을 밀봉하는 제 1 절연 재료층을 형성하는 공정,
    상기 제 1 절연 재료층에 금속 비어 형성용 개구 및 전극 패드의 전기적 접속을 행하기 위한 개구를 형성하는 공정,
    상기 제 1 절연 재료층 표면에 금속 박막 시드층을 형성하는 공정,
    상기 개구에 도전성 재료를 충전하는 동시에 금속 박막 시드층의 소정 영역에 금속 박막 배선층을 형성하는 공정,
    상기 금속 박막 배선층 형성 영역을 제외한 제 1 절연 재료층 표면의 상기 금속 박막 시드층을 제거하는 공정, 및
    상기 금속 박막 배선층을 형성한 제 1 절연성 재료층상에 제 2 절연성 재료층을 형성하는 공정에 의해 반도체 소자 적층체를 단위 구조 요소로서 형성하고,
    상기 제 2 절연성 재료층상에 상기 일련의 공정을 반복하는 것에 의해 상기 단위 구조 요소를 적층하는 공정을 포함하고,
    각 단위 구조 요소를 상기 금속 비어 형성용 개구에 도전성 재료를 충전하여 형성된 금속 비어에 의해서 전기적으로 접속한, 제 2 항에 기재된 반도체 장치의 제조방법.
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