JP6377894B2 - 半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法 - Google Patents

半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法 Download PDF

Info

Publication number
JP6377894B2
JP6377894B2 JP2013181919A JP2013181919A JP6377894B2 JP 6377894 B2 JP6377894 B2 JP 6377894B2 JP 2013181919 A JP2013181919 A JP 2013181919A JP 2013181919 A JP2013181919 A JP 2013181919A JP 6377894 B2 JP6377894 B2 JP 6377894B2
Authority
JP
Japan
Prior art keywords
electrode
semiconductor device
semiconductor element
manufacturing
resin layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013181919A
Other languages
English (en)
Other versions
JP2015050365A (ja
Inventor
竹村　勝也
勝也 竹村
曽我　恭子
恭子 曽我
菅生　道博
道博 菅生
和紀 近藤
和紀 近藤
加藤　英人
英人 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Chemical Co Ltd
Original Assignee
Shin Etsu Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Chemical Co Ltd filed Critical Shin Etsu Chemical Co Ltd
Priority to JP2013181919A priority Critical patent/JP6377894B2/ja
Publication of JP2015050365A publication Critical patent/JP2015050365A/ja
Application granted granted Critical
Publication of JP6377894B2 publication Critical patent/JP6377894B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法に関する。
パソコン、デジタルカメラ、携帯電話等様々な電子機器の小型化や高性能化に伴い、半導体素子においてもさらなる小型化、薄型化及び高密度化への要求が急速に高まっている。このため、生産性向上における基板面積の増大に対応でき、かつ、チップサイズパッケージあるいはチップスケールパッケージ（ＣＳＰ）又は三次元積層といった高密度実装技術において、対応できる絶縁材料や積層される半導体装置、その製造方法の開発が望まれている。
旧来、半導体素子に形成された電極を基板に形成した配線パターンと接続して得る半導体装置の製造方法としては、ワイヤボンディングによる半導体素子と基板の接合を例として挙げることができる。しかしながら、ワイヤボンディングによる半導体素子と基板の接合では、半導体素子上に金属ワイヤを引き出すスペースを配置する必要があるため、装置が大きくなり、小型化を図ることは困難である。
一方、ワイヤボンディングを用いない、半導体素子を配線基板に載置する例や、半導体素子を三次元積層し配線が施された基板へ載置する方法が特許文献１、２に示されている。
特許文献１には、受光素子や発光素子のような半導体素子を有する半導体装置の製造方法の例が示されており、図１９に示すように、半導体装置５０は、貫通電極５６を介してＡｌ電極パッド５５と再配線パターン５２とを接続し、半導体装置の再配線パターン５２と配線基板５３上の再配線パターン５７とを半田バンプ５８を介して接続する例である。半導体装置の上面には、デバイス形成層５９と複数のＡｌ電極パッド５５が形成されている。Ａｌ電極パッド５５と再配線パターン５２との間には、半導体装置を貫通する貫通孔５４がドライエッチングにより設けられ、貫通孔５４の内部には、Ｃｕめっきにより貫通電極５６が形成される。デバイス形成層５９は、半導体装置の上面に配置され、受光又は発光を行う。
この方法によれば、ワイヤボンディングによる半導体素子と配線基板の接合を行わないが、半導体装置上に再配線を施し、ソルダーバンプを配置しなければならず、半導体装置の小型化に伴う再配線の微細化、ソルダーバンプの高密度化が必要となり、実際のところ困難に直面する。
一方、特許文献２には、複数個の半導体素子の三次元積層に有用な半導体装置の製造方法が示されており、図２０に示すように、半導体素子１８０と半導体素子２８０を積層する構造が例示されている。
積層される各半導体素子は、コア基材（１５０、２５０）と貫通電極（１４０、２４０）と配線層（１５７、２５７）を有する基板（１１０、２１０）上に半田バンプ（１７０、２７０）と半導体素子のパッド（１８２、２８２）を介して半導体素子（１８０、２８０）が接合されたものである。また、配線層（１５７、２５７）は実装パッド（１６５、２６５）、接続パッド（１６４、２６４）、配線（２６６）を有する。さらに、基板（１１０、２１０）の最表面と半導体素子（１８０、２８０）との間にはアンダーフィル（１８４、２８４）が充填されている。このような半導体素子を接合した基板を半田バンプ（１７４、１７６）を介して接合し積層する方法が特許文献２では示されている。
しかしながら、特許文献２においても、半導体素子をソルダーバンプによって配線基板に接合していることから、特許文献１と同様に、半導体素子の小型化に伴うソルダーバンプの高密度化が極めて重要となり、実際は困難に直面してしまう。また、第２基板２１０に設けられた貫通電極の形成は、その工程が煩雑であって容易ではないといった問題点がある。
また、配線基板に載置する半導体装置やその製造方法もしくは半導体素子を積層構造に組み上げた半導体装置及びその製造方法の例が、特許文献３に示されている。特許文献３では、図２１に示すように、有機基板３０１と、有機基板３０１を厚さ方向に貫通する貫通ビア３０４と、有機基板３０１の両面に設けられ、貫通ビア３０４に電気接続された外部電極３０５ｂ及び内部電極３０５ａと、有機基板３０１の一方の主面上に接着層３０３を介して素子回路面を上にして搭載された半導体素子３０２と、半導体素子３０２及びその周辺を封止する絶縁材料層３０６と、絶縁材料層３０６内に設けられ、一部が外部表面に露出している金属薄膜配線層３０７と、金属薄膜配線層３０７に電気接続している金属ビア３１０と、金属薄膜配線層３０７上に形成された外部電極３０９とを含み、金属薄膜配線層３０７が、半導体素子３０２の素子回路面に配置された電極と、内部電極３０５ａと、金属ビア３１０と、金属薄膜配線層３０７上に形成された外部電極３０９とを電気的に接続した構造を有する半導体装置や、この半導体装置を配線基板へ載置した半導体装置、複数の半導体素子を積層した半導体装置の製造方法が示されている。特許文献３によれば、半導体素子上に多数のソルダーバンプを形成する必要がなく、半導体素子上に多数の電極を形成することができ高密度化に相応しく、半導体装置の小型化ができるとしている。
しかしながら、上記特許文献３に記載された半導体装置の構造体において、配線基板への貫通ビア３０４の形成は加工が困難であることが否めない。微細ドリルを用いた加工やレーザー加工が例示されているが、さらなる半導体装置の微細化が望まれた際、好ましい加工技術とは言えない。
また、特許文献３では、図２２に示すように、半導体素子表層に塗布されている感光性樹脂層３１６をパターンニングし、開口３１７を形成することで、半導体素子３０２上に形成されるビア部３０８とする。さらに半導体素子の周辺に形成される絶縁材料層３０６は、スピンコートなどを用いて形成される。しかしながら、実際は、感光性樹脂層３１６を半導体素子３０２表層に塗布する工程と、半導体素子３０２周辺へ絶縁材料層３０６を形成する工程の２度にわたり樹脂を供給しなければならないことから工程が煩雑であり、また絶縁材料層３０６の供給をスピンコートで行った場合、半導体素子３０２の高さが重要であって、数十μｍを超えるような高さの場合、半導体素子を乗り越えて空隙を生じさせず絶縁材料層３０６を供給することは、実際は困難である。またさらに、感光性樹脂層３１６のビア部３０８の形成と絶縁材料層３０６の金属ビア３１０の形成を別工程で行う例や、金属ビア３１０の加工をレーザーなどで行う例が示されているが、これらの工程は煩雑であり、合理的ではない。さらに、感光性樹脂層３１６と絶縁材料層３０６を半導体素子３０２周辺部及び回路形成面に同時に供給することができるとあるが、実際、具体的な方法の例示はなく、半導体素子周辺に空隙を発生させずこれらの樹脂層を供給することは困難である。また、感光性樹脂層３１６のビア部３０８と絶縁材料層３０６の金属ビア３１０の形成を同時に行えるともあるが、具体的な方法については記載がない。
特開２００７−６７０１６号公報 特開２０１０−２４５５０９号公報 特開２０１３−３０５９３号公報
本発明は上記事情に鑑みなされたもので、半導体素子上に微細な電極形成が施され、半導体素子外部に貫通電極を施されることで、配線基板への載置や半導体装置の積層が容易な半導体装置を提供することを目的とする。
また、このような半導体装置の製造の際に、貫通電極、電極パッド部の開口などの加工を容易にできる半導体装置の製造方法を提供することを目的とする。
さらに、このような半導体装置を積層した積層型半導体装置、これを配線基板上に載置し封止した封止後積層型半導体装置、及びこれらの製造方法を提供することを目的とする。
上記課題を解決するために、本発明では、半導体素子と、該半導体素子に電気的に接続される半導体素子上金属パッド及び金属配線を有し、該金属配線が貫通電極及びソルダーバンプに電気的に接続される半導体装置であって、前記半導体素子上に第１の感光性絶縁層が形成され、前記第１の感光性絶縁層上に第２の感光性絶縁層が形成された半導体装置を提供する。
このような半導体装置であれば、半導体素子上に微細な電極形成が施され、半導体素子外部に貫通電極を施されることで、配線基板への載置や半導体装置の積層が容易な半導体装置となる。
またこのとき、前記第１の感光性絶縁層が光硬化性ドライフィルムによって形成されたものであり、前記第２の感光性絶縁層が前記光硬化性ドライフィルム又は光硬化性レジスト塗布膜によって形成されたものであることが好ましい。
これにより、半導体素子の高さが数十μｍであっても半導体素子周辺に空隙などがなく埋め込まれた半導体装置となる。
またこのとき、前記第１の感光性絶縁層及び前記第２の感光性絶縁層が、質量平均分子量３，０００〜５００，０００のシリコーン骨格含有高分子化合物を含有する光硬化性樹脂組成物で形成されたものであることが好ましい。
これにより、反りが軽減された半導体装置となる。
また、本発明では、上記の半導体装置がフリップチップ化されて複数積層された積層型半導体装置を提供する。
本発明の半導体装置であれば、半導体装置の積層が容易であるため、このような積層型半導体装置に好適である。
また、本発明では、上記の積層型半導体装置が電気回路を有する基板上に載置され、絶縁封止樹脂層で封止された封止後積層型半導体装置を提供する。
本発明の半導体装置であれば、半導体装置の配線基板への載置や半導体装置の積層が容易であるため、このような封止後積層型半導体装置に好適である。
さらに、本発明では、半導体装置の製造方法であって、
（１）膜厚１０〜１５０μｍである光硬化性樹脂層が支持フィルムと保護フィルムで挟まれた構造を有し、前記光硬化性樹脂層がレジスト組成物材料からなる光硬化性ドライフィルムを準備する工程と、
（２）上部表面に電極パッドが露出した高さ２０〜１００μｍの半導体素子を接着又は仮接着した基板上に、前記半導体素子を覆うように前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートすることで第１の感光性絶縁層を形成する工程と、
（３）前記第１の感光性絶縁層に対してマスクを介したリソグラフィーによってパターニングを行い、前記電極パッド上の開口と前記半導体素子の外部に設ける貫通電極を形成するための開口を同時に形成する工程と、
（４）パターニング後、ベークすることで前記第１の感光性絶縁層のパターニングによって得られたパターンを硬化させる工程と、
（５）硬化後、スパッタリングによるシード層形成を行い、その後前記電極パッド上の開口と前記貫通電極を形成するための開口をメッキによって埋めて、それぞれ半導体素子上金属パッドと貫通電極とし、前記メッキによって形成された前記半導体素子上金属パッドと前記貫通電極をさらにメッキによる金属配線によってつなぐ工程と、
（６）金属配線の形成後、前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートする又は前記レジスト組成物材料をスピンコートすることで第２の感光性絶縁層を形成し、前記貫通電極上部に開口を形成するようにパターニングを行う工程と、
（７）パターニング後、ベークすることで前記第２の感光性絶縁層のパターニングによって得られたパターンを硬化させる工程と、
（８）硬化後、前記貫通電極上部の開口にソルダーバンプを形成する工程、
を有する半導体装置の製造方法を提供する。
このような半導体装置の製造方法であれば、半導体素子上に微細な電極形成を施し、半導体素子外部に貫通電極を施すことで、配線基板への載置や半導体装置の積層を容易にでき、また貫通電極、電極パッド部の開口などの加工を容易にできる。さらに、光硬化性ドライフィルムを用いることで、半導体素子の高さが数十μｍであっても半導体素子周辺に空隙などがなく埋め込まれた半導体装置とすることができる。
またこのとき、前記工程（１）で準備される光硬化性ドライフィルムが、
（Ａ）下記一般式（１）で示される繰り返し単位を有する質量平均分子量が３，０００〜５００，０００のシリコーン骨格含有高分子化合物、
Figure 0006377894
 （式中、Ｒ１〜Ｒ４は同一でも異なっていてもよい炭素数１〜８の１価炭化水素基を示す。ｍは１〜１００の整数である。ａ、ｂ、ｃ、ｄは０又は正数、かつａ、ｂ、ｃ、ｄは同時に０になることがない。ただし、ａ＋ｂ＋ｃ＋ｄ＝１である。さらに、Ｘは下記一般式（２）で示される有機基、Ｙは下記一般式（３）で示される有機基である。）
Figure 0006377894
 （式中、Ｚは
Figure 0006377894
 のいずれかより選ばれる２価の有機基であり、ｎは０又は１である。Ｒ５及びＲ６はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｋは０、１、２のいずれかである。）
Figure 0006377894
 （式中、Ｖは
Figure 0006377894
 のいずれかより選ばれる２価の有機基であり、ｐは０又は１である。Ｒ７及びＲ８はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｈは０、１、２のいずれかである。）
（Ｂ）ホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物及び１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物から選ばれる１種又は２種以上の架橋剤、
（Ｃ）波長１９０〜５００ｎｍの光によって分解し、酸を発生する光酸発生剤、
（Ｄ）溶剤、
を含有してなる化学増幅型ネガ型レジスト組成物材料からなる光硬化性樹脂層を有する光硬化性ドライフィルムであることが好ましい。
これにより、個片化した際に懸念される半導体装置の反りを軽減することができるため、個片化後の半導体装置の積層や配線基板への載置がさらに容易になる。
また、前記工程（２）において、前記第１の感光性絶縁層を機械的にプレスする工程を含むことが好ましい。
これにより、半導体素子上の第１の感光性絶縁層の厚さを薄くすることや、均一化することができ、また第１の感光性絶縁層を平坦化することができる。
またこのとき、前記工程（８）において、前記貫通電極上部の開口にメッキによって貫通電極上金属パッドを形成する工程と、
前記貫通電極上金属パッド上にソルダーボールを形成し、ソルダーバンプとする工程、
を有する方法で、前記貫通電極上部の開口にソルダーバンプを形成することができる。
また、前記工程（５）のメッキによる前記貫通電極の形成において、ＳｎＡｇによるメッキを行う工程を含み、
前記工程（６）において、前記貫通電極上部に開口を形成するようにパターニングを行うことで、前記メッキされたＳｎＡｇを露出させる工程と、
前記工程（８）において、前記メッキされたＳｎＡｇを溶融することで前記貫通電極上部の開口において電極を隆起させてソルダーバンプを形成する工程、
を有する方法であれば、さらに容易かつ合理的に前記貫通電極上部の開口にソルダーバンプを形成することができる。
また前記工程（８）の後に、前記工程（２）で半導体素子に仮接着した基板を除去する工程と、
前記基板を除去した後、ダイシングすることで個片化する工程、
を行うことで、個片化された半導体装置を製造することができる。
また、上記の製造方法でダイシングによって個片化された半導体装置の複数を、絶縁樹脂層を挟んで、前記ソルダーバンプによって電気的に接合し、積層することで積層型半導体装置を製造することができる。
さらに、上記の製造方法で製造した積層型半導体装置を、電気回路を有した基板に載置する工程と、
前記基板に載置された積層型半導体装置を絶縁封止樹脂層で封止する工程、
を有する方法で封止後積層型半導体装置を製造することができる。
本発明の半導体装置及びその製造方法によれば、以下に示すような効果を付与することができる。
すなわち、基板上載置された半導体素子周辺を、レジスト組成物材料を光硬化性樹脂層に用いた光硬化性ドライフィルムによって埋め込む際、光硬化性樹脂層が膜厚１０〜１５０μｍであることから、半導体素子の高さが数十μｍであった場合でも半導体素子周辺に空隙など生じさせることなく、光硬化性ドライフィルムを埋め込むことが可能となり、さらに容易である。
基板上載置された半導体素子周辺を、レジスト組成物材料を光硬化性樹脂層に用いた光硬化性ドライフィルムによってラミネートした後に、半導体素子上の光硬化性樹脂層の膜厚を機械的にプレスすることで、膜厚の調整、薄膜化が可能である利点を有し、機械的プレスは半導体素子外周のラミネートされた光硬化性樹脂層の膜厚の均一化、平坦化が可能である利点を有している。
ラミネートされた光硬化性ドライフィルムにおいて、半導体素子上にある電極パッド上の開口と半導体素子の外部に設ける貫通電極となる開口の形成を、マスクを介したリソグラフィーによるパターニングで一括、同時に行うことができる。
半導体素子を有した構造体を三次元積層したり、配線基板上に載置したりする際に電極となる、半導体素子外部に配置された貫通電極ビア（ＴＭＶ＝Ｔｈｒｏｕｇｈ Ｍｅｔａｌ Ｖｉａ）は、周知汎用なマスクを介したリソグラフィー技術を用いることで容易に形成することができる。
半導体素子上の電極パッド上の開口と半導体素子の外部に設けた貫通電極形成用の開口をメッキによって埋め、半導体素子上金属パッドと貫通電極を形成し、半導体素子上金属パッドと貫通電極をメッキによって金属配線された配線上へ、光硬化性ドライフィルムをラミネートすることで再度積層を行い、半導体素子の外部に配置した貫通電極（ＴＭＶ）上部に開口を形成するパターニングを行い、貫通電極上部の開口に形成した貫通電極上金属パッドの上に、ソルダーボールを形成することで、基板を外した後に個片化する方法は、半導体装置を容易に製造できる方法である。
さらに容易かつ合理的に半導体装置を製造する方法として、半導体素子の外部に設けた貫通電極（ＴＭＶ）のメッキ埋め込みにおいて、ＳｎＡｇによるメッキを行う工程を含み、光硬化性ドライフィルムをラミネートすることで再度積層を行い、半導体素子の外部に配置した貫通電極（ＴＭＶ）上部に開口を形成するパターニングを行った後に、ＳｎＡｇのメッキを露出させる工程と、パターニング後、ベークによってフィルムを硬化させる工程を経た後に、メッキによって充填されたＳｎＡｇを溶融することで貫通電極開口部へ隆起させる方法を提供する。
基板上に設置された半導体素子の接着が仮接着剤にて行われ、次いで基板上に構築された半導体装置の基板を容易に除去する工程と、基板を外した後にダイシングすることで個片化することは、個片化された半導体装置を製造することに対し、容易にかつ合理的である。
上記製造方法で得た個片化された半導体装置は、上部はソルダーボールや隆起したＳｎＡｇであるソルダーバンプが突出し、下部は基板を外すことで貫通電極を容易に露出させることができるので、個片化した半導体装置の複数を突出したソルダーバンプと露出した電極を用いて、容易に電気的に接合でき、積層することができるので非常に合理的である。
また、本発明における化学増幅型ネガ型レジスト組成物材料を光硬化性樹脂層に用いた場合、個片化した際に懸念される半導体装置の反りを軽減することが可能であるため、積層や配線基板への載置に好適である。
以上のように、本発明の半導体装置であれば、半導体素子上に微細な電極形成が施され、半導体素子外部に貫通電極を施されることで、配線基板への載置や半導体装置の積層が容易であり、さらに半導体素子の高さが数十μｍであっても半導体素子周辺に空隙などがなく埋め込まれ、反りが軽減された半導体装置となる。
また、本発明の半導体装置の製造方法であれば、半導体素子上に微細な電極形成を施し、半導体素子外部に貫通電極を施すことで、配線基板への載置や半導体装置の積層を容易にでき、また貫通電極、電極パッド部の開口などの加工を容易にできる。
さらに、このようにして得られた本発明の半導体装置は、配線基板への載置や半導体装置の積層が容易であるため、半導体装置を積層させた積層型半導体装置やこれを配線基板に載置し封止した封止後積層型半導体装置とすることができる。
本発明の半導体装置の一例を示す断面概略図である。 本発明の積層型半導体装置の一例を示す断面概略図である。 本発明の封止後積層型半導体装置の一例を示す断面概略図である。 本発明の半導体装置の製造方法の一例における工程（２）を説明するための断面概略図である。 本発明の半導体装置の製造方法の一例における工程（３）、（４）を説明するための断面概略図である。 本発明の半導体装置の製造方法の一例における工程（５）を説明するための断面概略図である。 本発明の半導体装置の製造方法の一例における工程（５）を説明するための断面概略図である。 本発明の半導体装置の製造方法の一例における工程（６）、（７）を説明するための断面概略図である。 本発明の半導体装置の製造方法の一例における工程（８）を説明するための断面概略図である。 本発明の半導体装置の製造方法の別の一例における工程（８）を説明するための断面概略図である。 本発明の半導体装置の製造方法において個片化した半導体装置の一例を示す断面概略図である。 本発明の半導体装置の製造方法において個片化した半導体装置の別の一例を示す断面概略図である。 本発明の積層型半導体装置の製造方法の一例を説明するための断面概略図である。 本発明の積層型半導体装置の製造方法の別の一例を説明するための断面概略図である。 配線基板上に載置した本発明の積層型半導体装置の一例を示す断面概略図である。 配線基板上に載置した本発明の積層型半導体装置の別の一例を示す断面概略図である。 本発明の封止後積層型半導体装置の製造方法の一例を説明するための断面概略図である。 本発明の封止後積層型半導体装置の製造方法の別の一例を説明するための断面概略図である。 従来の半導体装置の製造方法を示す説明図である。 従来の半導体装置の製造方法を示す説明図である。 従来の半導体装置の製造方法を示す説明図である。 従来の半導体装置の製造方法を示す説明図である。
上述のように半導体装置においてさらなる小型化、薄型化及び高密度化への要求が急速に高まっており、半導体素子上に微細な電極形成が施され、半導体素子外部に貫通電極を施されることで、配線基板への載置や半導体装置の積層が容易な半導体装置及びその製造方法の開発が求められていた。
本発明者らは、上記目的を達成するため鋭意検討を重ねた結果、基板上に仮接着剤で接着、載置された半導体素子周辺を、レジスト組成物材料を光硬化性樹脂層に用いたドライフィルムであって、かつ該光硬化性樹脂層が膜厚１０〜１５０μｍである光硬化性ドライフィルムの光硬化性樹脂層でラミネートすることによって、半導体素子周辺に空隙など生じさせることなく、光硬化性樹脂層（第１の感光性絶縁層）を埋め込むことが可能となり、ラミネートされた光硬化性樹脂層に対してマスクを介したリソグラフィーによってパターニングを行うことで、半導体素子上にある電極パッド上の開口と半導体素子の外部に設ける貫通電極となる開口を同時に形成できることを知見し、本発明を成すに至った。
さらに、半導体素子上にある電極パッド上の開口と半導体素子外部に配置させた貫通電極の同時パターニング後、これらの開口パターンにメッキによる電気配線を施した後に、貫通電極上部にソルダーバンプを形成し、上記と同様な光硬化性樹脂層をラミネートして第２の感光性絶縁層を形成しパターニングを行い、さらには、半導体素子と光硬化性樹脂層と貫通電極などで形成された半導体装置と仮接着剤で接着していた基板を除去する工程を行い、ダイシングすることで個片化することは、非常に合理的に半導体装置を形成できる方法であり、本発明の目的を具現化している。
一方、上記製造方法で得た半導体装置は、上部はソルダーバンプが突出し、下部は基板を除去することで貫通電極を容易に露出させることができるので、半導体装置の複数を突出したソルダーバンプと露出した電極を用いて、容易に電気的に接合でき、積層することができることを知見し、また、積層した半導体装置を配線基板に容易に載置できることを知見し、本発明を完成させた。
すなわち、本発明は、半導体素子と、該半導体素子に電気的に接続される半導体素子上金属パッド及び金属配線を有し、該金属配線が貫通電極及びソルダーバンプに電気的に接続される半導体装置であって、前記半導体素子上に第１の感光性絶縁層が形成され、前記第１の感光性絶縁層上に第２の感光性絶縁層が形成された半導体装置である。
以下、図面を参照しながら本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
本発明の半導体装置は、図１に示すように、半導体素子１と、半導体素子１に電気的に接続される半導体素子上金属パッド４及び金属配線６を有し、金属配線６が貫通電極５及びソルダーバンプ９に電気的に接続される半導体装置であって、半導体素子１上に第１の感光性絶縁層３が形成され、第１の感光性絶縁層３上に第２の感光性絶縁層８が形成された半導体装置である。
このような半導体装置であれば、半導体素子上に微細な電極形成を施し、半導体素子外部に貫通電極を施すことで、配線基板への載置や半導体装置の積層を容易にでき、また貫通電極、電極パッド部の開口などの加工が容易にできる。
またこのとき、前記第１の感光性絶縁層及び前記第２の感光性絶縁層が、レジスト組成物を材料とする絶縁層によって形成されたものであれば、半導体素子の高さが数十μｍであっても半導体素子周辺に空隙などがなく埋め込まれるため好ましい。
また、第１の感光性絶縁層は、光硬化性ドライフィルムの光硬化性樹脂層をラミネートすることにより形成され、第２の感光性絶縁層は、光硬化性ドライフィルムの光硬化性樹脂層をラミネートする又は光硬化性ドライフィルムの光硬化性樹脂層の材料であるレジスト組成物材料をスピンコートすることにより形成することができる。
またこのとき、前記第１の感光性絶縁層及び前記第２の感光性絶縁層が、質量平均分子量３，０００〜５００，０００のシリコーン骨格含有高分子化合物を含有する光硬化性樹脂組成物で形成されたものでれば、反りが軽減されるため好ましい。もちろん、他の感光性樹脂を用いることもできる。
また、本発明では、上記の半導体装置がフリップチップ化されて複数積層された積層型半導体装置を提供する。
本発明の積層型半導体装置は、図２に示すように、上述の半導体装置がフリップチップ化されて貫通電極５とソルダーバンプ９によって電気的に接合され、複数積層されたものであり、各半導体装置間には絶縁樹脂層１３が封入されていてもよい。
また、本発明では、上記の積層型半導体装置が電気回路を有する基板上に載置され、絶縁封止樹脂層で封止された封止後積層型半導体装置を提供する。
本発明の封止後積層型半導体装置は、図３に示すように、上述の積層型半導体装置が電気回路を有した基板（配線基板１４）上にソルダーバンプ９を介して載置され、絶縁封止樹脂層１５で封止されたものである。
上述のような半導体装置は以下に示す本発明の半導体装置の製造方法によって製造することができる。本発明の半導体装置の製造方法は、
（１）膜厚１０〜１５０μｍである光硬化性樹脂層が支持フィルムと保護フィルムで挟まれた構造を有し、前記光硬化性樹脂層がレジスト組成物材料からなる光硬化性ドライフィルムを準備する工程と、
（２）上部表面に電極パッドが露出した高さ２０〜１００μｍの半導体素子を接着又は仮接着した基板上に、前記半導体素子を覆うように前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートすることで第１の感光性絶縁層を形成する工程と、
（３）前記第１の感光性絶縁層に対してマスクを介したリソグラフィーによってパターニングを行い、前記電極パッド上の開口と前記半導体素子の外部に設ける貫通電極を形成するための開口を同時に形成する工程と、
（４）パターニング後、ベークすることで前記第１の感光性絶縁層のパターニングによって得られたパターンを硬化させる工程と、
（５）硬化後、スパッタリングによるシード層形成を行い、その後前記電極パッド上の開口と前記貫通電極を形成するための開口をメッキによって埋めて、それぞれ半導体素子上金属パッドと貫通電極とし、前記メッキによって形成された前記半導体素子上金属パッドと前記貫通電極をさらにメッキによる金属配線によってつなぐ工程と、
（６）金属配線の形成後、前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートする又は前記レジスト組成物材料をスピンコートすることで第２の感光性絶縁層を形成し、前記貫通電極上部に開口を形成するようにパターニングを行う工程と、
（７）パターニング後、ベークすることで前記第２の感光性絶縁層のパターニングによって得られたパターンを硬化させる工程と、
（８）硬化後、前記貫通電極上部の開口にソルダーバンプを形成する工程、
を有する。
以下、各工程について詳しく説明する。
まず工程（１）では、光硬化性ドライフィルムを準備する。
本発明の半導体装置の製造方法に用いられる光硬化性ドライフィルムは、膜厚１０〜１５０μｍである光硬化性樹脂層が支持フィルムと保護フィルムで挟まれた構造を有し、光硬化性樹脂層がレジスト組成物材料からなる光硬化性ドライフィルムである。
本発明の半導体装置の製造方法に用いられる光硬化性ドライフィルムでは、感光性材料の組成物の各成分を撹拌混合し、その後フィルター等により濾過することにより、光硬化性樹脂層を形成するレジスト組成物材料を調製することができる。
このようなレジスト組成物材料としては、
（Ａ）下記一般式（１）で示される繰り返し単位を有する質量平均分子量が３，０００〜５００，０００のシリコーン骨格含有高分子化合物、
Figure 0006377894
 （式中、Ｒ１〜Ｒ４は同一でも異なっていてもよい炭素数１〜８の１価炭化水素基を示す。ｍは１〜１００の整数である。ａ、ｂ、ｃ、ｄは０又は正数、かつａ、ｂ、ｃ、ｄは同時に０になることがない。ただし、ａ＋ｂ＋ｃ＋ｄ＝１である。さらに、Ｘは下記一般式（２）で示される有機基、Ｙは下記一般式（３）で示される有機基である。）
Figure 0006377894
 （式中、Ｚは
Figure 0006377894
 のいずれかより選ばれる２価の有機基であり、ｎは０又は１である。Ｒ５及びＲ６はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｋは０、１、２のいずれかである。）
Figure 0006377894
 （式中、Ｖは
Figure 0006377894
 のいずれかより選ばれる２価の有機基であり、ｐは０又は１である。Ｒ７及びＲ８はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｈは０、１、２のいずれかである。）
（Ｂ）ホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物及び１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物から選ばれる１種又は２種以上の架橋剤、
（Ｃ）波長１９０〜５００ｎｍの光によって分解し、酸を発生する光酸発生剤、
（Ｄ）溶剤
を含有してなる化学増幅型ネガ型レジスト組成物材料が好適に用いられる。
（Ｂ）架橋剤としては、公知のものを使用することができるが、ホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物及び１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物から選ばれる１種又は２種以上を用いることができる。
このようなホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物としては、例えばホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたメラミン縮合物、又はホルムアルデヒド又はホルムアルデヒド−アルコールにより変性された尿素縮合物が挙げられる。
なお、これら変性メラミン縮合物及び変性尿素縮合物は１種又は２種以上を、混合して使用することができる。
また、１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物としては、例えば（２−ヒドロキシ−５−メチル）−１，３−ベンゼンジメタノール、２，２’，６，６’−テトラメトキシメチルビスフェノールＡ等が挙げられる。
なお、これらフェノール化合物は１種又は２種以上を、混合して使用することができる。
（Ｃ）酸発生剤としては、波長１９０〜５００ｎｍの光照射により酸を発生し、これが硬化触媒となるものを用いることができる。
このような光酸発生剤としては、オニウム塩、ジアゾメタン誘導体、グリオキシム誘導体、β−ケトスルホン誘導体、ジスルホン誘導体、ニトロベンジルスルホネート誘導体、スルホン酸エステル誘導体、イミド−イル−スルホネート誘導体、オキシムスルホネート誘導体、イミノスルホネート誘導体、トリアジン誘導体等が挙げられる。
（Ｄ）溶剤としては、（Ａ）シリコーン骨格含有高分子化合物、（Ｂ）架橋剤、及び（Ｃ）光酸発生剤が溶解可能であるものを用いることができる。
このような溶剤としては、例えばシクロヘキサノン、シクロペンタノン、メチル−２−ｎ−アミルケトン等のケトン類；３−メトキシブタノール、３−メチル−３−メトキシブタノール、１−メトキシ−２−プロパノール、１−エトキシ−２−プロパノール等のアルコール類；プロピレングリコールモノメチルエーテル、エチレングリコールモノメチルエーテル、プロピレングリコールモノエチルエーテル、エチレングリコールモノエチルエーテル、プロピレングリコールジメチルエーテル、ジエチレングリコールジメチルエーテル等のエーテル類；プロピレングリコールモノメチルエーテルアセテート、プロピレングリコールモノエチルエーテルアセテート、乳酸エチル、ピルビン酸エチル、酢酸ブチル、３−メトキシプロピオン酸メチル、３−エトキシプロピオン酸エチル、酢酸ｔｅｒｔ−ブチル、プロピオン酸ｔｅｒｔ−ブチル、プロピレングリコール−モノ−ｔｅｒｔ−ブチルエーテルアセテート、γ−ブチロラクトン等のエステル類等が挙げられる。
次に、本発明の半導体装置の製造方法に用いられる光硬化性ドライフィルムにおいて使用される支持フィルムは、単一でも複数の重合体フィルムを積層した多層フィルムでもよい。材質としてはポリエチレン、ポリプロピレン、ポリカーボネート、ポリエチレンテレフタレート等の合成樹脂フィルム等が挙げられ、適度の可撓性、機械的強度及び耐熱性を有するポリエチレンテレフタレートが好ましい。また、これらのフィルムについては、コロナ処理や剥離剤が塗布されたような各種処理が行われたものでもよい。これらは市販品を使用することができ、例えばセラピールＷＺ（ＲＸ）、セラピールＢＸ８（Ｒ）（以上、東レフィルム加工（株）製）、Ｅ７３０２、Ｅ７３０４（以上、東洋紡績（株）製）、ピューレックスＧ３１、ピューレックスＧ７１Ｔ１（以上、帝人デュポンフィルム（株）製）、ＰＥＴ３８×１−Ａ３、ＰＥＴ３８×１−Ｖ８、ＰＥＴ３８×１−Ｘ０８（以上、ニッパ（株）製）等が挙げられる。
本発明の半導体装置の製造方法に用いられる光硬化性ドライフィルムにおいて使用される保護フィルムは、上述した支持フィルムと同様のものを用いることができるが、適度の可撓性を有するポリエチレンテレフタレート及びポリエチレンが好ましい。これらは市販品を使用することができ、ポリエチレンテレフタレートとしてはすでに例示したもの、ポリエチレンとしては、例えばＧＦ−８（タマポリ（株）製）、ＰＥフィルム０タイプ（ニッパ（株）製）が挙げられる。
上記の支持フィルム及び保護フィルムの厚みは、光硬化性ドライフィルム製造の安定性及び巻き芯に対する巻き癖、いわゆるカール防止の観点から、いずれも好ましくは１０〜１００μｍである。
次に、本発明の半導体装置の製造方法に用いられる光硬化性ドライフィルムの製造方法について説明する。上記光硬化性ドライフィルムの製造装置は、一般的に粘着剤製品を製造するためのフィルムコーターが使用できる。上記フィルムコーターとしては、例えば、コンマコーター、コンマリバースコーター、マルチコーター、ダイコーター、リップコーター、リップリバースコーター、ダイレクトグラビアコーター、オフセットグラビアコーター、３本ボトムリバースコーター、４本ボトムリバースコーター等が挙げられる。
支持フィルムをフィルムコーターの巻出軸から巻き出し、フィルムコーターのコーターヘッドを通過させるとき、支持フィルム上にレジスト組成物材料を所定の厚みで塗布して光硬化性樹脂層を形成させた後、所定の温度と所定の時間で熱風循環オーブンを通過させ、上記支持フィルム上で乾燥させた光硬化性樹脂層をフィルムコーターの別の巻出軸から巻き出された保護フィルムと共に、所定の圧力でラミネートロールを通過させて支持フィルム上の光硬化性樹脂層と貼り合わせた後、フィルムコーターの巻取軸に巻き取ることによって製造される。この場合、熱風循環オーブンの温度としては２５〜１５０℃が好ましく、通過時間としては１〜１００分間が好ましく、ラミネートロールの圧力としては０．０１〜５ＭＰａが好ましい。
また、本発明の半導体装置の製造方法に用いられる光硬化性ドライフィルムの光硬化性樹脂層の膜厚は１０〜１５０μｍであり、好ましくは１０〜１００μｍである。
上述のような方法で、光硬化性ドライフィルムを作製することができ、このような光硬化性ドライフィルムを用いることで、反りを軽減でき、また半導体素子の高さが数十μｍであっても半導体素子周辺に空隙などがなく埋め込まれた半導体装置を製造することができる。
次に、工程（２）では、上部表面に電極パッドが露出した高さ２０〜１００μｍの半導体素子を接着又は仮接着した基板上に、半導体素子を覆うように光硬化性ドライフィルムの光硬化性樹脂層をラミネートすることで第１の感光性絶縁層を形成する。
まず、上述の光硬化性ドライフィルムから保護フィルムを剥離し、図４（ａ）に示すように半導体素子１を接着又は仮接着した基板２上へ光硬化性ドライフィルムの光硬化性樹脂層をラミネートし、第１の感光性絶縁層３を形成する。この際、後の工程で基板２を半導体素子１から除去せずに個片化する場合、基板２は配線が施されていてもよく、半導体素子１は基板２上に接着剤で固定される。一方、基板２を多層再配線工程後除去する場合は、半導体素子１は基板２上に仮接着剤によって固定される。
半導体素子を接着又は仮接着した基板上に光硬化性ドライフィルムを貼り付ける装置としては、真空ラミネーターが好ましい。光硬化性ドライフィルムをフィルム貼り付け装置に取り付け、光硬化性ドライフィルムの保護フィルムを剥離し露出した光硬化性樹脂層を、所定真空度の真空チャンバー内において、所定の圧力の貼り付けロールを用いて、所定の温度のテーブル上で基板に密着させる。なお、テーブルの温度としては６０〜１２０℃が好ましく、貼り付けロールの圧力としては０〜５．０ＭＰａが好ましく、真空チャンバーの真空度としては５０〜５００Ｐａが好ましい。このように真空ラミネートを行うことで、半導体素子周辺に空隙を発生させることがないため、好ましい。
またこのとき、図４（ｂ）に示すように半導体素子１上に第１の感光性絶縁層３を形成した際、半導体素子１上の第１の感光性絶縁層３の膜厚が厚くなることや、半導体素子１から周辺へ離れるにつれて膜厚が徐々に薄くなることがある。この膜厚の変化を機械的にプレスすることで平坦化し、図４（ａ）のように半導体素子上の膜厚を薄くする方法を好ましく用いることができる。
次に、工程（３）では、第１の感光性絶縁層に対してマスクを介したリソグラフィーによってパターニングを行い、図５に示すように電極パッド上の開口ａと半導体素子１の外部に設ける貫通電極を形成するための開口ｂを同時に形成する。
このパターニングでは、第１の感光性絶縁層を形成した後に、露光し、露光後加熱処理（ポストエクスポージャベーク；ＰＥＢ）を行い、現像し、さらに、必要に応じて後硬化してパターンを形成する。すなわち、公知のリソグラフィー技術を用いてパターンの形成を行うことができる。
ここで、第１の感光性絶縁層の光硬化反応を効率的に行うため又は第１の感光性絶縁層３と基板１との密着性を向上させる、もしくは密着した第１の感光性絶縁層の平坦性を向上させる目的で、必要に応じて予備加熱（プリベーク）を行ってもよい。プリベークは、例えば４０〜１４０℃で１分間〜１時間程度行うことができる。
次いで、支持フィルムを介して、もしくは支持フィルムを剥離した状態で、フォトマスクを介して波長１９０〜５００ｎｍの光で露光して、硬化させる。フォトマスクは、例えば所望のパターンをくり貫いたものであってもよい。なお、フォトマスクの材質は波長１９０〜５００ｎｍの光を遮蔽するものが好ましく、例えばクロム等が好適に用いられるがこれに限定されるものではない。
波長１９０〜５００ｎｍの光としては、例えば放射線発生装置により発生させた種々の波長の光、例えば、ｇ線、ｉ線等の紫外線光、遠紫外線光（２４８ｎｍ、１９３ｎｍ）等が挙げられる。そして、波長は好ましくは２４８〜４３６ｎｍである。露光量は、例えば１０〜３，０００ｍＪ／ｃｍ２が好ましい。このように露光することで、露光部分が架橋して後述の現像液に不溶なパターンが形成される。
さらに、現像感度を高めるために、ＰＥＢを行う。ＰＥＢは、例えば４０〜１４０℃で０．５〜１０分間とすることができる。
その後、現像液にて現像する。好ましい現像液としてＩＰＡやＰＧＭＥＡといった有機溶剤が挙げられる。また好ましいアルカリ水溶液である現像液は、２．３８％のテトラメチルヒドロキシアンモニウム（ＴＭＡＨ）水溶液である。本発明の半導体装置の製造方法では、現像液としては有機溶剤が好ましく用いられる。
現像は、通常の方法、例えばパターンが形成された基板を現像液に浸漬すること等により行うことができる。その後、必要に応じて、洗浄、リンス、乾燥等を行い、所望のパターンを有する第１の感光性絶縁層の皮膜が得られる。
次に、工程（４）では、ベークすることで第１の感光性絶縁層のパターニングによって得られたパターンを硬化させる。
上述の第１の感光性絶縁層のパターニングによって得られたパターンをオーブンやホットプレートを用いて、好ましくは温度１００〜２５０℃、より好ましくは１５０〜２２０℃、さらに好ましくは１７０〜１９０℃でベークし、硬化させる（後硬化）。後硬化温度が１００〜２５０℃であれば、第１の感光性絶縁層の皮膜の架橋密度を上げ、残存する揮発成分を除去でき、基板に対する密着力、耐熱性や強度、さらに電気特性の観点から好ましい。そして、後硬化時間は１０分間〜１０時間とすることができる。
また、第１の感光性絶縁層のパターニングにおいて、半導体素子１上に露出した電極パッド上の開口ａと半導体素子１の外部に設ける貫通電極（ＴＭＶ）を形成するための開口ｂを一括露光によって同時に形成することが合理的で好ましい。
次に、工程（５）では、パターニングによって形成した電極パッド上の開口と貫通電極を形成するための開口をメッキによって埋めて、それぞれ半導体素子上金属パッドと貫通電極とし、メッキによって形成された半導体素子上金属パッドと貫通電極をさらにメッキによる金属配線によってつなぐ。
メッキを行う際は、例えば、スパッタリングによってシード層を形成した後、メッキレジストのパターニングを行い、その後電解メッキなどを行い、図６に示すように電極パッド上の開口ａと貫通電極を形成するための開口ｂをメッキによって埋めて、それぞれ半導体素子上金属パッド４と貫通電極５とし、さらにメッキによって形成された半導体素子上金属パッド４と貫通電極５をつなぐ金属配線６とする。
また、ここで、図７に示すように貫通電極５のメッキを充足させるため、別途、貫通電極５へ再度電解メッキを施し、貫通電極５を金属メッキ７で埋めてもよい。
次に、工程（６）では、上述の光硬化性ドライフィルムの光硬化性樹脂層を再びラミネートする又は上記レジスト組成物材料溶液を直接公知のスピンコータにより塗布することで、図８に示すように第２の感光性絶縁層８を形成し、貫通電極上部に貫通電極上部の開口ｃを形成するようにパターニングを行う。このパターニングは、上述の工程（３）と同様の方法で行うことができる。
なお、第２の感光性絶縁層において、レジスト組成物材料をスピンコートする場合も、光硬化性ドライフィルムを用いる場合と同様な厚さで塗布することが好ましい。
次に、工程（７）では、ベークすることで第２の感光性絶縁層のパターニングによって得られたパターンを硬化させる。このベークは、上述の工程（４）と同様の条件で行うことができる。
次に、工程（８）では、貫通電極上部の開口ｃにソルダーバンプを形成する。
ソルダーバンプの形成方法としては、例えば、図９に示すように貫通電極上部の開口ｃにメッキによって貫通電極上金属パッド１０を形成する。次に、貫通電極上金属パッド１０上にソルダーボール１１を形成し、これをソルダーバンプとすることができる。
また、上述の工程（５）において、図７のように貫通電極５のメッキを充足させるために別途施すメッキをＳｎＡｇで行い、その後の工程（６）では、上記と同様に第２の感光性絶縁層を形成して貫通電極上部に開口を形成するようにパターニングを行うことでメッキされたＳｎＡｇを露出させ、工程（７）のベークによる硬化後、工程（８）として、メッキされたＳｎＡｇを溶融することで図１０に示すように貫通電極上部の開口ｃへ電極を隆起させ、ＳｎＡｇを隆起させた電極１２のソルダーバンプを形成することができる。
さらに、上述の工程（８）の後に、図１１に示すように、上述の工程（２）において半導体素子１が基板２に仮接着されていた場合、基板２を除去することで半導体素子１の外に配置した貫通電極５のソルダーボール１１の反対側を露出させることができ、露出したシード層をエッチングによって除去し、金属メッキ部が露出することによって、貫通電極５の上部と下部を電気的に導通させることができる。さらにその後、ダイシングして個片化することで、個片化した半導体装置２０を得ることができる。
ＳｎＡｇを隆起させた電極１２のソルダーバンプを形成した場合も同様に、図１２に示すように、基板２を除去することで半導体素子１の外に配置した貫通電極５のＳｎＡｇを隆起させた電極１２の反対側を露出させることができ、露出したシード層をエッチングによって除去し、金属メッキ部が露出することによって、貫通電極５の上部と下部を電気的に導通させることができる。さらにその後、ダイシングして個片化することで、個片化した半導体装置２１を得ることができる。
上述の個片化された半導体装置２０又は個片化された半導体装置２１は、図１３、図１４に示すように、それぞれ複数を絶縁樹脂層１３を挟んで、ソルダーバンプによって電気的に接合し、積層させて積層型半導体装置とすることができる。また、図１５、図１６に示すように、積層した半導体装置を電気回路を有した基板（配線基板１４）へ載置することもできる。なお、図１３、図１４、図１５、図１６はそれぞれ個片化した半導体装置２０又は２１をフリップチップボンディングした例である。
また、図１７、図１８に示すように、上述のようにして製造した積層型半導体装置を配線基板１４に載置した後、絶縁封止樹脂層１５で封止することで、封止後積層型半導体装置を製造することができる。
ここで、絶縁樹脂層１３や絶縁封止樹脂層１５に用いられる樹脂としては、一般にこの用途に用いられるものを用いることができ、例えばエポキシ樹脂やシリコン樹脂やこれらのハイブリッド樹脂を用いることができる。
上述のようにして製造される本発明の半導体装置、積層型半導体装置、及び封止後積層型半導体装置は、半導体チップへ施されるファンアウト配線やＷＣＳＰ（ウェハレベルチップサイズパッケージ）用に好適に用いることができる。
以上のように、本発明の半導体装置の製造方法であれば、半導体素子上に微細な電極形成を施し、半導体素子外部に貫通電極を施すことで、配線基板への載置や半導体装置の積層を容易にでき、また貫通電極、電極パッド部の開口などの加工を容易にできる。また、上述のような光硬化性ドライフィルムを用いることで、反りを軽減でき、また半導体素子の高さが数十μｍであっても半導体素子周辺に空隙などがなく埋め込まれた半導体装置を製造することができる。
さらに、このようにして得られた本発明の半導体装置は、配線基板への載置や半導体装置の積層が容易であるため、半導体装置を積層させた積層型半導体装置やこれを配線基板に載置し封止した封止後積層型半導体装置とすることができる。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
ａ…電極パッド上の開口、 ｂ…貫通電極を形成するための開口、
ｃ…貫通電極上部の開口、
１…半導体素子、 ２…基板、 ３…第１の感光性絶縁層、
４…半導体素子上金属パッド、 ５…貫通電極、 ６…金属配線、
７…金属メッキ、 ８…第２の感光性絶縁層、 ９…ソルダーバンプ、
１０…貫通電極上金属パッド、 １１…ソルダーボール、
１２…ＳｎＡｇを隆起させた電極、 １３…絶縁樹脂層、 １４…配線基板、
１５…絶縁封止樹脂層、 ２０、２１…個片化した半導体装置、

５０…半導体装置、 ５２…再配線パターン、 ５３…配線基板、 ５４…貫通孔、
５５…Ａｌ電極パッド、 ５６…貫通電極、 ５７…配線基板上の再配線パターン、
５８…半田バンプ、 ５９…デバイス形成層、

１１０、２１０…基板、 １４０、２４０…貫通電極、 １５０、２５０…コア基材、
１５７、２５７…配線層、 １６４、２６４…接続パッド、
１６５、２６５…実装パッド、 １７０、１７４、１７６、２７０…半田バンプ、
１８０、２８０…半導体素子、 １８２、２８２…半導体素子のパッド、
１８４、２８４…アンダーフィル、 ２６６…配線、

３０１…有機基板、 ３０２…半導体素子、 ３０３…接着層、 ３０４…貫通ビア、
３０５ａ…内部電極、３０５ｂ…外部電極、 ３０６…絶縁材料層、
３０７…金属薄膜配線層、 ３０８…ビア部、 ３０９…外部電極、
３１０…金属ビア、 ３１６…感光性樹脂層、 ３１７…開口。

Claims (6)

  1. 半導体装置の製造方法であって、
    （１）膜厚１０〜１５０μｍである光硬化性樹脂層が支持フィルムと保護フィルムで挟まれた構造を有し、前記光硬化性樹脂層がレジスト組成物材料からなる光硬化性ドライフィルムを準備する工程と、
    （２）上部表面に電極パッドが露出した高さ２０〜１００μｍの半導体素子を仮接着した基板上に、前記半導体素子を覆うように前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートすることで第１の感光性絶縁層を形成する工程と、
    （３）前記第１の感光性絶縁層に対してマスクを介したリソグラフィーによってパターニングを行い、前記電極パッド上の開口と前記半導体素子の外部に設ける貫通電極を形成するための開口を同時に形成する工程と、
    （４）パターニング後、ベークすることで前記第１の感光性絶縁層のパターニングによって得られたパターンを硬化させる工程と、
    （５）硬化後、スパッタリングによるシード層形成を行い、その後前記電極パッド上の開口と前記貫通電極を形成するための開口をメッキによって埋めて、それぞれ半導体素子上金属パッドと貫通電極とし、前記メッキによって形成された前記半導体素子上金属パッドと前記貫通電極をメッキによる金属配線によってつなぐ工程と、
    （６）金属配線の形成後、前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートする又は前記レジスト組成物材料をスピンコートすることで第２の感光性絶縁層を形成し、前記貫通電極上部に開口を形成するようにパターニングを行う工程と、
    （７）パターニング後、ベークすることで前記第２の感光性絶縁層のパターニングによって得られたパターンを硬化させる工程と、
    （８）硬化後、前記貫通電極上部の開口にソルダーバンプを形成する工程と、
    該工程（８）の後に、前記工程（２）で半導体素子に仮接着した基板を除去する工程と、
    前記基板を除去した後、ダイシングすることで個片化する工程、
    を有する方法であり、
    前記工程（１）で準備される光硬化性ドライフィルムが、
    （Ａ）下記一般式（１）で示される繰り返し単位を有する質量平均分子量が３，０００〜５００，０００のシリコーン骨格含有高分子化合物、
    Figure 0006377894
     （式中、Ｒ１〜Ｒ４は同一でも異なっていてもよい炭素数１〜８の１価炭化水素基を示す。ｍは１〜１００の整数である。ａ、ｂ、ｃ、ｄは０又は正数、かつａ、ｂ、ｃ、ｄは同時に０になることがない。ただし、ａ＋ｂ＋ｃ＋ｄ＝１である。さらに、Ｘは下記一般式（２）で示される有機基、Ｙは下記一般式（３）で示される有機基である。）
    Figure 0006377894
     （式中、Ｚは
    Figure 0006377894
     のいずれかより選ばれる２価の有機基であり、ｎは０又は１である。Ｒ５及びＲ６はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｋは０、１、２のいずれかである。）
    Figure 0006377894
     （式中、Ｖは
    Figure 0006377894
     のいずれかより選ばれる２価の有機基であり、ｐは０又は１である。Ｒ７及びＲ８はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｈは０、１、２のいずれかである。）
    （Ｂ）ホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物及び１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物から選ばれる１種又は２種以上の架橋剤、
    （Ｃ）波長１９０〜５００ｎｍの光によって分解し、酸を発生する光酸発生剤、
    （Ｄ）溶剤、
    を含有してなる化学増幅型ネガ型レジスト組成物材料からなる光硬化性樹脂層を有する光硬化性ドライフィルムであることを特徴とする半導体装置の製造方法。
  2. 前記工程（２）において、前記第１の感光性絶縁層を機械的にプレスする工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記工程（８）において、前記貫通電極上部の開口にメッキによって貫通電極上金属パッドを形成する工程と、
    前記貫通電極上金属パッド上にソルダーボールを形成し、ソルダーバンプとする工程、
    を有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記工程（５）のメッキによる前記貫通電極の形成において、ＳｎＡｇによるメッキを行う工程を含み、
    前記工程（６）において、前記貫通電極上部に開口を形成するようにパターニングを行うことで、前記メッキされたＳｎＡｇを露出させる工程と、
    前記工程（８）において、前記メッキされたＳｎＡｇを溶融することで前記貫通電極上部の開口において電極を隆起させてソルダーバンプを形成する工程、
    を有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  5. 請求項１乃至請求項４のいずれか一項に記載の製造方法でダイシングによって個片化された半導体装置の複数を、絶縁樹脂層を挟んで、前記ソルダーバンプによって電気的に接合し、積層することを特徴とする積層型半導体装置の製造方法。
  6. 請求項５に記載の製造方法で製造した積層型半導体装置を、電気回路を有した基板に載置する工程と、
    前記基板に載置された積層型半導体装置を絶縁封止樹脂層で封止する工程、
    を有することを特徴とする封止後積層型半導体装置の製造方法。
JP2013181919A 2013-09-03 2013-09-03 半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法 Active JP6377894B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013181919A JP6377894B2 (ja) 2013-09-03 2013-09-03 半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013181919A JP6377894B2 (ja) 2013-09-03 2013-09-03 半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017010517A Division JP6291094B2 (ja) 2017-01-24 2017-01-24 積層型半導体装置、及び封止後積層型半導体装置

Publications (2)

Publication Number Publication Date
JP2015050365A JP2015050365A (ja) 2015-03-16
JP6377894B2 true JP6377894B2 (ja) 2018-08-22

Family

ID=52700118

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013181919A Active JP6377894B2 (ja) 2013-09-03 2013-09-03 半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP6377894B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021261955A1 (ko) * 2020-06-26 2021-12-30 주식회사 심텍 캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6571585B2 (ja) * 2015-06-08 2019-09-04 信越化学工業株式会社 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法
JP6903961B2 (ja) * 2017-03-10 2021-07-14 住友ベークライト株式会社 電子装置の製造方法
JP7205787B2 (ja) * 2017-07-31 2023-01-17 大日本印刷株式会社 電子部品搭載基板およびその製造方法
JP6962052B2 (ja) * 2017-07-31 2021-11-05 大日本印刷株式会社 電子部品搭載基板およびその製造方法
CN111952201B (zh) * 2020-07-14 2022-02-18 珠海越亚半导体股份有限公司 一种嵌入式封装基板的制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3944898B2 (ja) * 2001-12-19 2007-07-18 ソニー株式会社 半導体装置
JP4268560B2 (ja) * 2004-04-27 2009-05-27 大日本印刷株式会社 電子部品内蔵モジュールおよびその製造方法
JP4726640B2 (ja) * 2006-01-20 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
JP5496445B2 (ja) * 2007-06-08 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4972601B2 (ja) * 2008-04-09 2012-07-11 新光電気工業株式会社 配線基板の製造方法
JP4489821B2 (ja) * 2008-07-02 2010-06-23 新光電気工業株式会社 半導体装置及びその製造方法
JP2010219489A (ja) * 2009-02-20 2010-09-30 Toshiba Corp 半導体装置およびその製造方法
JP2012114148A (ja) * 2010-11-22 2012-06-14 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2012114214A (ja) * 2010-11-24 2012-06-14 Elpida Memory Inc 半導体装置及びその製造方法
JP5600642B2 (ja) * 2011-06-16 2014-10-01 株式会社日立製作所 半導体装置の製造方法
JP2013030593A (ja) * 2011-07-28 2013-02-07 J Devices:Kk 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法
JP5846110B2 (ja) * 2011-12-09 2016-01-20 信越化学工業株式会社 化学増幅ネガ型レジスト組成物、光硬化性ドライフィルム、その製造方法、パターン形成方法、及び電気・電子部品保護用皮膜
JP5912616B2 (ja) * 2012-02-08 2016-04-27 株式会社ジェイデバイス 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021261955A1 (ko) * 2020-06-26 2021-12-30 주식회사 심텍 캐비티 내에 실장된 칩을 구비하는 적층 패키지 및 이의 제조 방법

Also Published As

Publication number Publication date
JP2015050365A (ja) 2015-03-16

Similar Documents

Publication Publication Date Title
JP6031059B2 (ja) 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法
JP6031060B2 (ja) 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法
JP6534948B2 (ja) 半導体装置の製造方法、フリップチップ型半導体装置の製造方法、半導体装置及びフリップチップ型半導体装置
JP6377894B2 (ja) 半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法
JP6571585B2 (ja) 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法
JP6291094B2 (ja) 積層型半導体装置、及び封止後積層型半導体装置
JP7348857B2 (ja) 半導体装置の製造方法
JP2018151475A (ja) 電子装置の製造方法
JP2018141945A (ja) 電子装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150724

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160506

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160628

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170124

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170201

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20170317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180316

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180726

R150 Certificate of patent or registration of utility model

Ref document number: 6377894

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150