JP3944898B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP3944898B2
JP3944898B2 JP2001386539A JP2001386539A JP3944898B2 JP 3944898 B2 JP3944898 B2 JP 3944898B2 JP 2001386539 A JP2001386539 A JP 2001386539A JP 2001386539 A JP2001386539 A JP 2001386539A JP 3944898 B2 JP3944898 B2 JP 3944898B2
Authority
JP
Japan
Prior art keywords
heat transfer
carrier substrate
semiconductor device
heat
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001386539A
Other languages
English (en)
Other versions
JP2003188342A (ja
Inventor
寿樹 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001386539A priority Critical patent/JP3944898B2/ja
Publication of JP2003188342A publication Critical patent/JP2003188342A/ja
Application granted granted Critical
Publication of JP3944898B2 publication Critical patent/JP3944898B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体チップを三次元的に積み重ねてなる積層型の半導体装置に関し、更に詳しくは、内層部に位置する半導体チップの放熱性を高めて適正な動作特性を確保するようにした半導体装置に関する。
【0002】
【従来の技術】
携帯電話やPDA等のモバイル用通信機器、ノート型パソコン等の電子機器の小型化、高機能化に伴い、これらを構成する電子部品の高密度実装対応が不可欠となっている。電子部品の高密度実装化は、従来より、電子部品の小型化による部品端子のファインピッチ化や実装基板の配線パターンの微細化によって対応してきたが、近年においては、半導体ベアチップや半導体パッケージ部品を三次元的に積み重ねて実装効率を向上させた三次元モジュール構造が種々提案されている。図10にその構成の一例を示す。
【0003】
図10に示す半導体装置101は、キャリア基板103に半導体チップ102が搭載されてなる半導体パッケージ104を複数段積み重ねて構成される。各半導体チップ102はキャリア基板103の中央部に形成された開口103a内に位置しており、ボンディングワイヤ105を介してキャリア基板103上の回路パターンと電気的に接続されるとともに、封止樹脂107によりモールドされている。積層間の電気的接続は、キャリア基板103の周縁部に設けられたはんだボール106と、キャリア基板103を貫通するスルーホール108とを介して行われる。
【0004】
図11A〜Gは、上記構成の半導体装置101の製造プロセスを示している。先ず、回路パターンやスルーホールとともに開口部103aが予め形成されたキャリア基板103を接着テープ109の上に貼り付け、開口部103a内に半導体チップ102をボンディングパッドが形成される表面(能動面)側を上向きにして配置した後、ワイヤボンディングを施す(図11A〜C)。そして、開口部103a内の半導体チップ102をボンディングワイヤ105とともに封止樹脂107でモールドした後、接着テープ109をキャリア基板103から剥離し、キャリア基板103のスルーホール上もしくはボール搭載用ランド上にはんだボール106を搭載する(図11D〜F)。こうして得られた半導体パッケージ104を多段に積み重ねることによって、図9に示した半導体装置101が作製される(図11G)。
【0005】
このような積層型(スタック型)の半導体装置の他の構成例としては、例えば特開平9−219490号公報、特開平10−135267号公報、特開平10−163414号公報等に記載されている。
【0006】
特開平9−219490号公報に記載の半導体装置201は、図12に示すように、TSOP(Thin Small Outline Package)型の半導体パッケージ204を複数段積層して構成されるもので、半導体チップ202をリードフレーム203とともに封止するパッケージ樹脂207の内部に、各段のリードフレーム203の電気的接続を図るための導電性垂直接続手段205を内蔵している。
【0007】
また、図13に示すように特開平10−135267号公報に記載の半導体装置301は、BGA(Ball Grid Array) 型の半導体パッケージ304を複数段積層して構成されている。半導体チップ302は、キャリア基板303上にフリップチップ実装されたのち封止樹脂307でモールドされている。各半導体パッケージ304の間は、上段側のキャリア基板303下面に搭載されたはんだボール306と、下段側のキャリア基板303上面に設けられた接続パターン305との接合によって電気的、機械的接続がなされている。
【0008】
更に、図14に示す特開平10−163414号公報に記載の半導体装置401は、TCP(Tape Carrier Package)型の半導体パッケージ404を複数段積層して構成されている。これは、半導体チップ402がTAB接続されたテープキャリア403をスペーサ407を介して多段に積み重ねて構成され、スペーサ407のスルーホール408とこれに接続される配線層406a,406bを介して各段を電気的に接続している。
【0009】
以上の各積層型半導体装置は、TSOP,BGAあるいはTCP等の半導体パッケージを組み立てて完成させた後、各半導体パッケージを個別に積み重ねることによって積層パッケージを実現している。このような積層型の半導体装置は、例えばDRAMに代表される半導体メモリの三次元モジュールに適用されることによって、メモリの大容量化を図ることができる。
【0010】
【発明が解決しようとする課題】
ところで、近年における電子機器の高機能化、高速信号処理対応のために半導体素子の高性能化も進展しているが、これにより半導体素子の発熱量の上昇は著しいものとなっている。その一方で、機器の薄型化、小型化が進んでいるため、機器内部の空気温度上昇や局所的な部品の温度上昇が問題になっている。一般に部品温度が許容値を超過すると誤作動等の動作不良や素子破壊を引き起こし、製品としての機能上および信頼性に大きな影響を与える。このため近年では、構成部品の放熱対策が高密度実装技術において重要視されるに至っている。
【0011】
上述したような構成の積層型半導体装置にあっては、特に内層のパッケージからの放熱性が十分に確保されないために、消費電力が大きく発熱量が大きい半導体チップがパッケージングされている場合には、当該半導体チップが高温化して特性に支障をきたすおそれが高い。特に、図12および図13に示した従来の半導体装置201,301の構成では、モールドされた半導体チップ202,302の効率の良い放熱性を確保することは構造的に困難である。
【0012】
また、機能の異なる複数の半導体チップを積層する場合には、積層する半導体チップのなかで発熱量の大きなものを比較的放熱効率の高い最上層に配置したり、最下層に配置してマザー基板側へ放熱する構造を採る方法もあるが、設計上大きな制約となる上に、発熱量の大きな半導体チップが3つ以上ある場合には、内層の半導体パッケージへの適用が余儀なくされ、上述のような発熱による問題が顕在化する。
【0013】
一方、特開平8−236694号公報には、図15に示すように、多段に積み重ねた半導体チップ502の裏面(非能動面)に放熱板509をそれぞれ貼り付けることにより、各半導体チップ502の放熱効率を高めた積層型の半導体装置501が開示されている。なお、図中符号503は半導体チップ502が搭載されるキャリア基板、506は各層間を電気的に接続する端子、510は半導体装置501が実装されるマザー基板である。
【0014】
しかしながら、この構成では、各層の半導体チップ502の放熱性を高めるために放熱板509をキャリア基板503の外方へ突出させる必要が生じ、これが原因で半導体装置501の外形が非常に大きくなり、マザー基板に対する高い実装密度が得られなくなるという問題がある。
【0015】
本発明は上述の問題に鑑みてなされ、部品の大型化を抑制しながら内層部の半導体チップの放熱効果を高めて適正な動作特性を確保し、信頼性の向上を図ることができる積層型の半導体装置を提供することを課題とする。
【0016】
【課題を解決するための手段】
以上の課題を解決するに当たり、本発明の半導体装置は、積層されたキャリア基板のうち少なくとも内層側に位置するキャリア基板に設けられ、このキャリア基板に搭載される半導体チップから放出される熱をチップ外部へ伝達するための水平伝熱部と、最上層および/または最下層のキャリア基板上に設けられる放熱部と、これら水平伝熱部と放熱部との間を熱的に連絡するための垂直伝熱部とを備え、この垂直伝熱部が、キャリア基板の周囲に沿って配置される層間配線部の内方位置において複数形成されていることを特徴とする。
【0017】
本発明では、半導体チップから発生した熱を水平伝熱部および垂直伝熱部を介して最上層および/または最下層の放熱部へ伝達して放熱する構造を採ることによって、積層型の半導体装置における内層部位の半導体チップの放熱性を高め、当該半導体チップの適正な動作特性を確保して、半導体装置全体の信頼性を向上させるようにしている。また、本発明では、上記放熱部が最上層のキャリア基板または最下層のキャリア基板上に設けられているため、部品の大型化を抑制することができる。さらに、垂直伝熱部が層間配線部よりも内方側に配置されているので、半導体チップの熱を水平方向へ伝達する水平伝熱部をキャリア基板よりも小さな面積で形成することができ、これにより半導体装置全体の大型化が抑制され、マザー基板に対する高密度な部品実装環境を提供することができる。
【0018】
【発明の実施の形態】
以下、本発明の各実施の形態について図面を参照して説明する。
【0019】
図1および図2A,Bは、本発明の第1の実施の形態による半導体装置1を示している。ここで、図1は半導体装置1の側断面図、図2Aは半導体装置1の平面図、図2Bは半導体装置1の裏面図である。
【0020】
本実施の形態の半導体装置1は、インターポーザとしてのキャリア基板3に対して半導体チップ2が搭載された半導体パッケージ4A〜4Dが4段、垂直方向に積層されることによって構成される。これら半導体パッケージ4A〜4Dの間には、層間配線用の導電端子6および層間伝熱用の伝熱端子19の2種の金属端子(本実施の形態では何れもはんだボール)がそれぞれ複数設けられている。以下、各部の詳細について説明する。
【0021】
キャリア基板3に搭載される半導体チップ2としては、例えばDRAM等の半導体メモリやこれにロジック回路が混載されたシステムLSI、あるいはMPU、各種ハードウェアシステムを駆動するドライバ回路、電源回路、高周波信号処理回路等がそれぞれ組み込まれた公知のベアチップ部品が適用される。
【0022】
したがって、半導体装置1は、例えば半導体メモリを複数積層してメモリ容量の拡大を図るというように、同種の半導体チップで構成されることによって特定の機能を行う三次元モジュールとして構成されたり、あるいは、異種の半導体チップで構成されることによってシステム的な機能を行う三次元モジュールとして構成され得る。
【0023】
半導体チップ2は、キャリア基板3の略中央部に穿設された正方形状の開口部8内に収容配置されている。半導体チップ2の表面(能動面)2aには複数のボンディングパッド(図示略)が所定ピッチで形成されており、キャリア基板4上の回路形成面3aに対し、金線等のボンディングワイヤ5を介して電気的に接続されている。他方、半導体チップ2の裏面(非能動面)2bはキャリア基板3の非回路形成面(本発明の請求項に記載の「一方の面」に相当。)3bと同一平面内に属しており、当該裏面2bを除く周囲がボンディングワイヤ5とともに、例えばエポキシ等の熱硬化性の封止樹脂7でモールドされることによって、半導体チップ2がキャリア基板3に保持されている。
【0024】
キャリア基板3は、本実施の形態ではガラス繊維にエポキシ樹脂を含浸させたガラスエポキシ樹脂のシート状絶縁体から構成される。なお、これに限らず、例えばガラス繊維にポリイミド樹脂を含浸させたり、紙にフェノール樹脂を含浸させた絶縁基材あるいはポリイミド樹脂基材等を用いることができる。また、上記のような有機系の基材に限らず、セラミック系の基材や金属リードフレーム等を用いてもよい。
【0025】
キャリア基板3の回路形成面3aには、図3Aに示すように、ボンディングワイヤ5の一端が接合されるボンディング用のランド部11が開口部8の周縁に沿って複数形成されている。これらの各ランド部11は、配線部12を介して各々対応する接続ランド部13Aに連絡している。接続ランド部13Aにはキャリア基板3を貫通するスルーホール13aが形成されており、回路形成面3aとは反対側の非回路形成面3bに形成された接続ランド部13B(図3B)に連絡している。スルーホール13aは接続ランド部13Aおよび接続ランド部13Bの間を電気的に接続するためのもので、その内壁面にはスルーホールめっきが施されている。
【0026】
なお、スルーホール13aの内壁面に形成されるスルーホールめっきとしては、例えば銅めっき等の一般的なスルーホールめっきが適用される。なおまた、このスルーホールめっきに代えてあるいは加えて、スルーホール13a内にはんだや導電ペースト等の導電材料を充填することも可能である。
【0027】
接続ランド部13A,13Bは、キャリア基板3の周縁に沿って単列に形成されている。各半導体パッケージ4A〜4Dは、図1に示したように接続ランド部13A,13Bに接合される導電端子(はんだボール)6によって一体化されるとともに、半導体パッケージ4A〜4Dの各層において電気的に接続されている。これらはんだボール6、接続ランド部13A,13Bおよびスルーホール13aにより、本発明に係る「層間配線部」が構成される。
【0028】
なお、最下層のキャリア基板3に接合される導電端子6Aは、マザー基板15上の導体ランド16に接合される外部電極として機能する。また、最上層のキャリア基板3には、導電端子6が接合される接続ランド部13Aが形成されるのみで、図1に示すようにスルーホール13aおよび接続ランド部13Bは形成されていなくてもよい。
【0029】
次に、本発明に係る半導体装置1の放熱構造について説明する。
【0030】
キャリア基板3の非回路形成面3bおよび半導体チップ2の裏面2bには、図1に示すようにアルミニウムや銅等の金属材料からなる放熱板10が熱伝導性の接着剤からなる接着材料層20を介して貼着されている。放熱板10は、キャリア基板3と同様に略正方形状を呈し、キャリア基板3の開口部8より大きく、かつ、層間配線部を構成する接続ランド部13Bよりも内方側にその端縁10aが位置する大きさとされる(図2A,図3B)。
【0031】
放熱板10の周縁部内面は、接続ランド部13Bの内方側において当該接続ランド部13Bと同一ピッチで単列に形成される放熱用ランド部14Bと接触している。放熱用ランド部14Bの面内にはキャリア基板3を貫通するスルーホール14aが形成され、回路形成面3a上の銅箔からなる放熱用ランド部14Aに連絡している。放熱用ランド部14A,14Bは、上述した電気配線用の回路パターン11,12,13A,13Bとは、非接触とされる。
【0032】
スルーホール14aは、層間配線部を構成するスルーホール13aと略同一の径で形成され、その内壁面にはスルーホールめっきとして例えば銅めっきが施されている。これらスルーホール14aの内壁面に形成される銅めっき(スルーホールめっき)により、放熱ランド部14Aと14Bとの間を熱的に連絡する「伝熱貫通体」が構成され、以下の説明ではスルーホール14aを上記伝熱貫通体という意味で説明する。
【0033】
放熱板10の周縁部には、図1および図3Bに示すように放熱用ランド部14B内のスルーホール14aよりも大径の位置決め孔18が、各スルーホール14aに対応して複数形成されている。位置決め孔18は、スルーホール14aを開放するようにスルーホール14aと同心的に形成されている。
【0034】
キャリア基板3の放熱用ランド部14Aには伝熱端子19が接続されており、この伝熱端子19を介して、下段側のキャリア基板3の放熱用ランド部14Bに接合されている。伝熱端子19は、本実施の形態では導電端子6と同一構成のはんだボールからなり、放熱用ランド14Bおよび放熱板10の位置決め孔18に接続されている。
【0035】
なお、上記スルーホールめっきに代えてあるいは加えてスルーホール14a内にはんだや熱伝導性ペースト等の他の熱伝導体を充填することも可能であり、この場合必ずしも放熱用ランド部14A,14Bは必要とされず、これら充填体に直接、伝熱端子19を接合するようにしてもよい。
【0036】
以上、各キャリア基板3に貼着される放熱板10により本発明に係る「水平伝熱部」が構成されるとともに、放熱ランド14A,14B、スルーホール14aおよび伝熱端子19により本発明に係る「垂直伝熱部」が構成される。本実施の形態では、これら水平および垂直伝熱部を金属材料を主体として構成しているので、高い伝熱効率を確保することができる。
【0037】
また、最上層のキャリア基板3に貼着される放熱板10Dは当該半導体装置1で発生する熱を外部へ放出するための放熱部として構成され、これには図1に示すようにスルーホール14aを開放する位置決め孔18は形成されていなくてもよい。一方、最下層のキャリア基板3の放熱用ランド部14Aに接続される伝熱端子19Aは、図示しないヒートシンク等の放熱源に連絡するマザー基板15上の放熱用ランド部17に接続され、ここから半導体装置1で発生する熱を外部(マザー基板15)へ伝達させるための放熱部として構成される。
【0038】
以上のように構成される本実施の形態の半導体装置1は、多段に積み重ねられた半導体パッケージ4A〜4Dのそれぞれの半導体チップ2から発する熱が熱伝導性の接着材料層20を介して放熱板10へ伝達し、ここから放熱用ランド部14B、伝熱端子19またはスルーホール14a、および放熱用ランド部14Aを介して最上層の放熱板10Dあるいは最下層の伝熱端子19Aに伝達する。このように半導体チップ2の放熱経路がキャリア基板3の面内だけでなく、キャリア基板3の積層方向へも形成されているために、半導体装置1の放熱効率が高められ、許容値を超える発熱による半導体チップ2の特性不良や誤動作を防止することができる。
【0039】
特に、内層に位置する半導体パッケージ4B,4Cから発生する熱が、最上層の半導体パッケージ4Dの放熱板10Dや、最下層の半導体パッケージ4Aの伝熱端子19Aを介して外部へ放熱され得るようにしているので、発熱量の大きな半導体チップ2を搭載した半導体パッケージを内層部に有する積層型半導体装置の信頼性を高めることができる。
【0040】
また、本実施の形態の半導体装置1によれば、垂直伝熱部が層間配線部よりも内方側に配置されているので、半導体チップ2の熱を水平方向へ伝達する放熱板10をキャリア基板3よりも小さな面積で形成することができ、これにより半導体装置1全体の大型化が抑制され、マザー基板15に対する高密度な部品実装環境を提供することができる。
【0041】
更に、半導体チップ2が、キャリア基板3の開口部8の内部において非能動面2bをキャリア基板3の非回路形成面3bに整列して収容配置されるとともに、放熱板10が、キャリア基板3の非回路形成面3b上に開口部8を覆うように設けられているために、各半導体パッケージ4A〜4Dの薄型化を促進して、これらを積層した半導体装置1の積層厚を低くすることができる。
【0042】
更にまた、各層において異種の半導体チップを搭載してシステム的な機能を行わせるようにしたモジュールにおいては、層間に位置する放熱板10がノイズ吸収体としての機能を果たし、半導体チップ間の電磁相互干渉が防止されて適正な動作特性が確保される。
【0043】
次に、以上のように構成される本実施の形態の半導体装置1の製造プロセスについて図4を参照して説明する。半導体装置1は、先ず、この三次元モジュールを構成する半導体パッケージ4(4A〜4D)を作製し、作製した半導体パッケージ4を垂直方向へ個々に積み重ねる作業を経て作製される。
【0044】
先ず、キャリア基板3の構成基材となる絶縁シート(本実施の形態ではガラスエポキシ樹脂)3Aに対して、半導体チップ2を収容するための開口部8と、層間配線用および層間伝熱用のスルーホール13a,14a(ここでは図示略)とを形成してキャリア基板3を作製する(図4A)。本実施の形態では、キャリア基板3を絶縁シート3A上に複数個分連続して作製しておき、後に個片化するようにしている。
【0045】
なお、絶縁シート3A上には、図3Aおよび図3Bを参照して説明したボンディング用のランド部11、配線部12、接続ランド部13A,13Bおよび放熱用ランド部14A,14Bがパターニング形成されているものとする。ここで、接続ランド部13A,13Bおよび放熱用ランド部14A,14Bは、図1に示したようにスルーホール13a,14aの直上位置に設ける以外に、例えば図5に示すようにスルーホール13a,14aの軸心に対してオフセットした位置に設けるようにしてもよい。
【0046】
続いて、絶縁シート3Aをその回路形成面3aを上向きにしてポリイミド等の接着テープ9の上に貼着する(図4B)。そして、絶縁シート3Aの開口部3a内に半導体チップ2をその表面(能動面)2aを上向きにして配置し、露出した接着テープ9の接着面に半導体チップ2の裏面2bを貼り付ける(図4C)。なお、半導体チップ2は、その裏面2bを研削、エッチング等することによって薄型化されていてもよい。
【0047】
次に、絶縁シート3Aの回路形成面3a上のボンディング用ランド部11と、半導体チップ2の表面2a上のボンディングパッドとをボンディングワイヤ5で接続する(図4D)。その後、開口部8内にエポキシ樹脂等の熱硬化性の封止樹脂7を供給し、半導体チップ2の裏面を除く周囲とワイヤ5、更にキャリア基板3上のボンディング用ランド部11を樹脂封止する(図4E)。この樹脂封止工程は、トランスファーモールド法や印刷法、あるいはポッティング法等が適用できる。
【0048】
封止樹脂7の硬化後、半導体チップ2が接着、保持されたキャリア基板3から接着テープ9を剥がす(図4F)。その後、絶縁シート3Aがカット金型やレーザー切断装置あるいはダイシング装置等によって一素子単位に個片化されてキャリア基板3とされる。これにより、半導体チップ2の裏面2bが露出した薄型の半導体パッケージ4が得られる。そして、得られた半導体パッケージ4を電気的な動作チェックにかけ、必要があればバーンイン等のスクリーニングを施して、良否選別をする。
【0049】
次に、露出した半導体チップ2の裏面2bを含むキャリア基板3の非回路形成面3bに対して、図3Bを参照して説明した放熱板10を貼り付ける(図4G)。キャリア基板3と放熱板10との接着は、例えば金属粒子を含有したシリコーン樹脂等の熱伝導性接着剤を介して行われる。この際、放熱板10の周囲に形成された位置決め孔18がキャリア基板3上の放熱用ランド部14Bに対して各々の軸心が同一となるように位置合わせされる(図3B)。
【0050】
次に、キャリア基板3の回路形成面3a上の接続ランド部13Aおよび放熱用ランド部14Aに対し、それぞれ導電端子および伝熱端子としてのはんだボール6,19を搭載する(図4H)。これらはんだボール6,19は、例えば接合面にフラックスが塗布されたはんだボール6,19を各ランド部13A,14Aへ転写した後にリフローすることによって形成される(図1)。
【0051】
以上のような工程によって半導体パッケージ4が作製される。そして、図4Iに示すように、作製された半導体パッケージ4を個々に複数積み重ね、リフロー加熱等により図1に示したように導電端子としてのはんだボール6を相手側キャリア基板3の接続ランド部13Bへ接続するとともに、伝熱端子としてのはんだボール19を相手側キャリア基板3の放熱用ランド部14Bへ接続することによって、層間配線構造と層間放熱構造を併せ持った本発明に係る積層型の半導体装置を得ることができる。
【0052】
この際、放熱板10に形成された位置決め孔18がはんだボール19の位置決め部として機能するので、はんだボール19の放熱用ランド部14Bに対する適正な接続が確保される。また、放熱板10の厚さに相当するパッケージ間の寸法差をなくして、両はんだボール6,19の径の同一化を図ることができ、これにより構成部品の共通化が図られる。
【0053】
本実施の形態によれば、図11を参照して説明した従来の半導体装置101の製造プロセスにおいて、垂直伝熱用のスルーホール14a、ランド部14A,14B、伝熱端子19および放熱板10を設けるプロセスを追加するだけでよいので、既存の設備および製造技術を用いて容易に本発明の半導体装置1を製造することができる。また、伝熱端子19は導電端子6と同じはんだボールを用いているので、これらの端子形成工程を一括して行うことができるとともに、部品管理コストの増大を抑制することができる。
【0054】
(第2の実施の形態)
続いて、図6A,Bは本発明の第2の実施の形態を示している。なお、図において上述の第1の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略するものとする。
【0055】
本実施の形態の半導体装置21は、本発明に係る垂直伝熱部の一部の構成が、上述の第1の実施の形態と異なっている。すなわち、第1の実施の形態では伝熱端子(はんだボール)19を垂直伝熱部の一部として構成したが、本実施の形態の半導体装置21では、伝熱端子19の代わりに、アルミニウム系金属材料や銅系金属材料等の熱伝導体からなる枠部材22が用いられている。
【0056】
枠部材22は、図6Aに示すように各キャリア基板3のスルーホール14aどうしを熱的に接続するように各キャリア基板3間に配置される。枠部材22は低背の角筒形状を呈し、その内周面23は、半導体チップ2をモールドする封止樹脂7の外方側に位置し、外周面24は、層間配線用のスルーホール13aよりも内方側に位置している。すなわち、垂直伝熱用の各スルーホール14aは、単一の枠部材22に共通に接続されている。
【0057】
枠部材22とキャリア基板3および放熱板10との間の接続は、例えば熱伝導性の接着剤を介して行われる。なお、放熱板10の周縁部の枠部材22と接続される部位には、図6Aに示すように枠部材22の位置決め部として凹所25が設けられている。
【0058】
以上のように構成される本実施の形態の半導体装置21によっても、上述の第1の実施の形態と同様な効果を得ることができる。特に本実施の形態によれば、単一の枠部材22で層間伝熱機能を行わせるようにしているので、放熱経路の多元化を図ることができ、これにより放熱経路の設計自由度が高められる。
【0059】
(第3の実施の形態)
図7は、本発明の第3の実施の形態を示している。本実施の形態における半導体装置31は、キャリア基板33上に半導体チップ32を搭載してなる半導体パッケージ34(34A〜34D)を4段積層して構成されている。
【0060】
キャリア基板33は、ガラスエポキシ樹脂等の絶縁性の2枚のシート材33Aおよび33Bから構成される。一方のシート材33Aには半導体チップ32を収容するための開口部38が形成され、他方のシート材33Bの一表面には所定形状にパターニングされた回路パターン(図示略)が形成されており、このシート材33Bの回路形成面をシート材33A側に対向させて互いに積層されている。
【0061】
半導体チップ32は、上述の第1の実施の形態において説明した半導体チップ2と同種のベアチップ部品が適用され、開口部38によって露出されるシート材33Bの回路形成面に形成されたランド(図示略)に対し、その能動面に設けられたバンプ35を介してフリップチップ実装されている。このとき、半導体チップ32の非能動面がキャリア基板33の上面と同一平面内に位置するように、シート材33Bに対する半導体チップ32の実装高さとシート材33Aの厚さとが同一化されている。半導体チップ32の能動面とキャリア基板33との間には、アンダーフィル樹脂37が充填されている。
【0062】
水平伝熱用の金属製放熱板40は、半導体チップ32の非能動面を含むキャリア基板33の上面に、熱伝導性の接着剤を用いて貼着されている。放熱板40は、導電端子36およびスルーホール43で構成される層間配線部に隣接して形成される垂直伝熱用の伝熱端子49および伝熱貫通体44に接続されている。これにより、半導体装置31の各層に位置する半導体チップ32から発生した熱が、放熱板40、伝熱端子49および伝熱貫通体44を介して最上層の放熱板40Dに伝達し、ここから外部へと放熱される。
【0063】
本実施の形態によっても上述の第1の実施の形態と同様な効果を得ることができ、部品の大型化を抑制しながら内層部の半導体チップの放熱効果を高めて適正な動作特性を確保し、信頼性の向上を図ることができる。なお、モジュール厚低減の観点から、導電端子36と伝熱端子49を設けることなく、各半導体パッケージ34A〜34Dを直接積層する構成例も、本発明は適用可能である。
【0064】
以上、本発明の各実施の形態について説明したが、勿論、本発明はこれらに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【0065】
例えば以上の各実施の形態では、水平伝熱部10,40として銅やアルミニウム等の金属板で構成したが、放熱シートや金属箔等で構成することもできる。これにより半導体装置全体の更なる薄型化を図ることができる。また、例えば窒化アルミ等の熱伝導性の高いセラミック材料や、熱伝導性接着剤のみで水平伝熱部を構成することもできる。
【0066】
水平伝熱部は、各層の半導体チップ2,32全てに設けられる必要はない。例えば図8に示すように、内層部に位置しかつ比較的発熱量の高い半導体チップ2を搭載した半導体パッケージ4Bにのみ水平伝熱用の放熱板10を設け、垂直伝熱部19を介して最上層の外部放熱用の放熱板10Aに接続させる構成でもよい。なお、放熱板10Dに代わるヒートシンクを別途、最上層に配置することも可能である。また、最上層に放熱板10Dを設ける代わりに、最下層にマザー基板に接続される伝熱端子のみを設けて放熱するようにしてもよい。
【0067】
また、以上の第2の実施の形態(図6)では、垂直伝熱部14a,19の形成数を各層において同一としたが、枠部材22によって放熱経路の一部共通化を図ることができるので、各層においてスルーホール14aの数を異ならせることも可能である。
【0068】
層間配線部を構成する導電端子6,36および垂直伝熱部を構成する伝熱端子19,49は上述したはんだボールに限らず、例えばめっきバンプ等も適用可能である。また、はんだペーストや導電ペースト、異方性導電材料(ACF/ACP)等の導電層を用いて層間の接続を図るようにしてもよい。つまり、BGA形態の半導体パッケージ以外に、LGA(Land Grid Array) 形態の半導体パッケージにも、本発明は適用可能である。
【0069】
なお、垂直伝熱部を金属等の熱伝導性の軸部材で構成し、これを各層の水平伝熱部に嵌挿させることによって、層間の放熱経路を形成することも可能である。一方、垂直伝熱経路は必ずしも直線的に形成される必要はない。各層において配線パターンの疎密分布が異なる場合があるからである。この場合、各層の配線パターンの疎な領域を通るように伝熱端子の配置位置を各層ごとに異ならせて垂直伝熱部をジグザグ状に形成しても、上述の各実施の形態と同様な効果を得ることができる。
【0070】
また、以上の各実施の形態では、単一のキャリア基板3,33に対して単一の半導体チップ2,32を搭載した半導体パッケージ4,34を複数段積層した三次元モジュールに本発明を適用した例を説明したが、単一のキャリア基板に対して複数の半導体チップを搭載したマルチチップ型の半導体パッケージからなる三次元モジュールに対しても、本発明は適用可能である。この場合、各半導体チップの非能動面にそれぞれ接触するように水平伝熱用の放熱板を設ければよい。
【0071】
なお、以上の各実施の形態において、キャリア基板の「回路形成面」および「非回路形成面」は便宜的に用いた用語であって、「非回路形成面」には、上述の各実施の形態のように配線パターンが形成されない面という意味だけでなく、配線パターン上にソルダレジスト等の絶縁膜が形成されている面も含む。つまり、キャリア基板としては、両面基板や多層基板も適用することができる。
【0072】
更に、以上の各実施の形態では、キャリア基板3,33に設けた開口部8,38に半導体チップ2,32を収容する形態の半導体パッケージ4,34の三次元モジュールを例に挙げて説明したが、それ以外の形態の半導体パッケージの三次元モジュールに対しても本発明は適用可能である。その一例を図9に示す。
【0073】
図9に示す半導体装置51は、ポリイミドフィルム上に回路パターンが形成されたフィルムキャリア53上に半導体チップ52がTAB接続されてなるTCP型の半導体パッケージ54(54A〜54D)を複数段積層して構成されている。各半導体パッケージ54の間にはスペーサ61が一体的に介装されており、各半導体パッケージ54は、このスペーサ61に形成された層間配線用のスルーホール56を介して電気的に接続されている。スルーホール56の下端には、外部電極58が設けられている。水平伝熱用の放熱板60は、半導体チップ52の非能動面に貼着される。スペーサ61には各層の放熱板60を接続する垂直伝熱用のスルーホール57が形成されており、その下端にはマザー基板(図示略)上の放熱用ランド部に接続される伝熱端子59が設けられている。この構成によっても、上述の第1の実施の形態と同様な効果を得ることができる。
【0074】
【発明の効果】
以上述べたように、本発明の半導体装置によれば、半導体チップから発生した熱を水平伝熱部および垂直伝熱部を介して最上層および/または最下層の放熱部へ伝達して放熱するようにしているので、特に内層部に位置する半導体チップの放熱効果を高めて適正な動作特性を確保することができ、信頼性の向上を図ることができる。
【0075】
請求項2の発明によれば、最上層のキャリア基板に設けられる放熱部が当該最上層のキャリア基板に設けられた放熱板で構成されているので、内層部に位置する半導体チップから発生する熱を外部へ効率的に放出することができる。
【0076】
請求項3の発明によれば、最下層のキャリア基板に設けられる放熱部がマザー基板上の放熱用ランド部に接続される伝熱端子から構成されているので、内層部に位置する半導体チップから発生する熱をマザー基板へ放出することができる。
【0077】
請求項4の発明によれば、既存の半導体パッケージの製造プロセスを用いて本発明の半導体装置を得ることができるので、発明の実施が容易である。
【0078】
請求項5の発明によれば、垂直伝熱部がキャリア基板の周囲に沿って配置される層間配線部の内方位置において複数形成されているので、半導体装置全体の大型化を抑制することができる。
【0079】
請求項6、請求項7の発明によれば、水平伝熱部が板状またはシート状の金属材料、あるいは熱伝導性の接着材料層で構成されているので、半導体チップから発生する熱を効率良く逃がすことができる。
【0080】
請求項8の発明によれば、水平伝熱部に垂直伝熱部との相対位置規制を行うための位置決め部が設けられているので、積層される半導体パッケージの位置ズレを防止することができる。
【0081】
請求項9の発明によれば、半導体パッケージの薄型化を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態による半導体装置の構成を示す側断面図である。
【図2】Aは図1に示す半導体装置の平面図、Bはその裏面図である。
【図3】図1の半導体装置におけるキャリア基板の構成を示す図であり、Aは回路形成面側、Bは放熱板が設けられた非回路形成面側をそれぞれ示している。
【図4】A〜Iそれぞれ図1に示す半導体装置の製造プロセスを示す図である。
【図5】図1に示す半導体装置におけるキャリア基板の要部の構成の変形例を示す断面図である。
【図6】本発明の第2の実施の形態による半導体装置を示し、Aは側断面図、Bは[6B]−[6B]線方向断面図である。
【図7】本発明の第3の実施の形態による半導体装置の構成を示す側断面図である。
【図8】本発明の第1の実施の形態の変形例を示す側断面図である。
【図9】本発明の半導体装置の構成の変形例を示す側断面図である。
【図10】従来の積層型の半導体装置の構成を示す側断面図である。
【図11】A〜Hともに図10に示す半導体装置の製造プロセスを示す図である。
【図12】従来の他の半導体装置の構成を示す側断面図である。
【図13】従来の更に他の半導体装置の構成を示す側断面図である。
【図14】従来の更に他の半導体装置の構成を示す側断面図である。
【図15】従来の更に他の半導体装置の構成を示す側断面図である。
【符号の説明】
1,21,31,51…半導体装置、2,32,52…半導体チップ。3,33,53…キャリア基板、4A〜4D,34,54…半導体パッケージ、6,36…導電端子(層間配線部)、6A,36A,58…外部電極、8,38…開口部、10,40,60…放熱板(水平伝熱部)、10D,40D…放熱板(放熱部)、13a,43,56…スルーホール(層間配線部)、14a,44,57…伝熱貫通体としてのスルーホール(垂直伝熱部)、15,45…マザー基板、18,48…位置決め孔(位置決め部)、19,49…伝熱端子(垂直伝熱部)、19A,59…伝熱端子(放熱部)、20…接着材料層、22…枠部材(垂直伝熱部)、25…凹所(位置決め部)。

Claims (8)

  1. 半導体チップを搭載したキャリア基板が層間配線部を介して複数段に積層されてなる半導体装置であって、
    前記積層されたキャリア基板のうち少なくとも内層側に位置するキャリア基板に設けられ、このキャリア基板に搭載される半導体チップから放出される熱をチップ外部へ伝達するための水平伝熱部と、
    最上層および/または最下層の前記キャリア基板上に設けられる放熱部と、
    前記水平伝熱部と前記放熱部との間を熱的に連絡するための垂直伝熱部とを備え
    前記垂直伝熱部が、前記キャリア基板の周囲に沿って配置される前記層間配線部の内方位置において複数形成されている
    ことを特徴とする半導体装置。
  2. 前記最上層のキャリア基板に設けられる放熱部が、前記最上層のキャリア基板に設けられた放熱板からなる
    ことを特徴とする請求項1に記載の半導体装置。
  3. 前記最下層のキャリア基板に設けられる放熱部が、マザー基板上の放熱用ランド部に接続される伝熱端子からなる
    ことを特徴とする請求項1に記載の半導体装置。
  4. 前記垂直伝熱部が、前記キャリア基板を厚さ方向に貫通し熱伝導性材料からなる伝熱貫通体と、前記伝熱貫通体に接続され前記積層されたキャリア基板の間に配置される金属製のボール端子とを含む
    ことを特徴とする請求項1に記載の半導体装置。
  5. 前記水平伝熱部が、板状またはシート状の金属材料からなる
    ことを特徴とする請求項1に記載の半導体装置。
  6. 前記水平伝熱部が、熱伝導性の接着材料層を含む
    ことを特徴とする請求項1に記載の半導体装置。
  7. 前記水平伝熱部には、前記垂直伝熱部との相対位置規制を行うための位置決め部が設けられる
    ことを特徴とする請求項1に記載の半導体装置。
  8. 前記半導体チップが、前記キャリア基板に形成された開口部の内部において非能動面を前記キャリア基板の一方の面に整列して収容配置され、
    前記水平伝熱部が、前記一方の面の上に前記開口部を覆うように設けられる
    ことを特徴とする請求項1に記載の半導体装置。
JP2001386539A 2001-12-19 2001-12-19 半導体装置 Expired - Fee Related JP3944898B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001386539A JP3944898B2 (ja) 2001-12-19 2001-12-19 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001386539A JP3944898B2 (ja) 2001-12-19 2001-12-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2003188342A JP2003188342A (ja) 2003-07-04
JP3944898B2 true JP3944898B2 (ja) 2007-07-18

Family

ID=27595670

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001386539A Expired - Fee Related JP3944898B2 (ja) 2001-12-19 2001-12-19 半導体装置

Country Status (1)

Country Link
JP (1) JP3944898B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032379A (ja) * 2004-07-12 2006-02-02 Akita Denshi Systems:Kk 積層半導体装置及びその製造方法
JP4086068B2 (ja) * 2004-12-27 2008-05-14 日本電気株式会社 半導体装置
JP4822900B2 (ja) * 2005-06-15 2011-11-24 京セラ株式会社 電子部品モジュール
JP5044189B2 (ja) * 2006-10-24 2012-10-10 リンテック株式会社 複合型半導体装置の製造方法、及び複合型半導体装置
KR100885911B1 (ko) 2006-11-16 2009-02-26 삼성전자주식회사 열방출 특성을 개선한 반도체 패키지
JP5218230B2 (ja) * 2009-04-06 2013-06-26 日本電気株式会社 半導体装置
JP5971543B2 (ja) * 2011-12-28 2016-08-17 国立研究開発法人産業技術総合研究所 半導体モジュール、及び半導体チップ実装方法
JP5987358B2 (ja) * 2012-03-01 2016-09-07 株式会社ソシオネクスト 半導体装置及び半導体装置の製造方法
JP6377894B2 (ja) * 2013-09-03 2018-08-22 信越化学工業株式会社 半導体装置の製造方法、積層型半導体装置の製造方法、及び封止後積層型半導体装置の製造方法
JP7063302B2 (ja) * 2019-04-03 2022-05-09 株式会社デンソー 電子装置

Also Published As

Publication number Publication date
JP2003188342A (ja) 2003-07-04

Similar Documents

Publication Publication Date Title
US7656015B2 (en) Packaging substrate having heat-dissipating structure
US7902648B2 (en) Interposer configured to reduce the profiles of semiconductor device assemblies, packages including the same, and methods
US6369448B1 (en) Vertically integrated flip chip semiconductor package
US20060145328A1 (en) Three dimensional package structure with semiconductor chip embedded in substrate and method for fabricating the same
KR20140057982A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
KR20140057979A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US7786571B2 (en) Heat-conductive package structure
KR20080031119A (ko) 반도체 장치
KR20050064144A (ko) 수직 실장된 반도체 칩 패키지를 갖는 반도체 모듈
JPH0917919A (ja) 半導体装置
JP2006073651A (ja) 半導体装置
JP2004064043A (ja) 半導体パッケージング装置
WO2013047520A1 (ja) 部品内蔵基板実装体及びその製造方法並びに部品内蔵基板
KR20060101340A (ko) 적층형 반도체 장치
CN113035786A (zh) 半导体结构及其制造方法
KR20110037066A (ko) 반도체 디바이스 및 그 제조 방법
TWI391084B (zh) 具有散熱件之電路板結構
JP3944898B2 (ja) 半導体装置
JP3968703B2 (ja) リードレスパッケージおよび半導体装置
JP2011035352A (ja) 半導体装置
JP2001085603A (ja) 半導体装置
CN112071821B (zh) 半导体封装基板及其制法与电子封装件
WO2007147366A1 (en) Ic packages with internal heat dissipation structures
CN113496966A (zh) 电子封装件
JP2006324646A (ja) モジュール基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041022

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060922

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061003

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070401

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100420

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110420

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110420

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120420

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120420

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130420

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130420

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140420

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees