JP5218230B2 - 半導体装置 - Google Patents
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Description
また、第2電極との間に所定の電圧が印加された第1電極によって第1半導体チップを覆うことで、第1半導体チップのノイズ耐性が向上する。また、第2半導体チップを第3電極によって覆うことで、第2半導体チップのノイズ耐性が向上する。さらに、第2半導体チップの第1キャリア基板側には第1電極が設けられるので、第1電極によっても第2半導体チップのノイズ耐性を向上させることができる。
さらに、第2キャリア基板と第1キャリア基板との間には、第1電極、誘電体層及び第2電極によって、第2半導体チップの電源端子に接続された電源デカップリングコンデンサが構成されている。したがって、第2半導体チップの電源品質を向上させることができる。
図1は本発明の第1の実施の形態における半導体装置100の断面図である。図2は、図1のA−A´線に沿う矢視平面図である。図3は、図1のB−B´線に沿う矢視平面図である。図4は、図1の矢印C方向から見た矢視平面図である。
図1及び図4に示すように、半導体装置100の一方の面を覆う第2の支持体3bが導電性材料により形成され、層間接続部9b及び配線層10bの配線を介してグランドと接続されている。これにより、第1のプリント配線基板5a及び第2のプリント配線基板が支持体3によって電気的にシールドされる。
したがって、この実施の形態によれば、半導体装置100のノイズ耐性を向上させることができる。
したがって、この実施の形態によれば、半導体装置100の電源品質を向上させることができる。
したがって、この実施の形態によれば、半導体装置100の電源品質をさらに向上させることができる。
したがって、複数のプリント配線基板5a,5bが積層された高密度な半導体装置100を容易に製造することが可能になる。また、複数のプリント配線基板5a,5bを積層させることができるので、半導体装置100の層数を増加させ、電気配線設計を容易にすることができる。
図5〜図8は、上記の実施の形態の図1〜図4に相当する第1の変形例に係る半導体装置200を示す図である。半導体装置200は、第2のプリント配線基板5bに複数のLSIチップ2を備える点で、上記の実施の形態において説明した半導体装置100と異なっている。その他の点は同様であるので、同一の部分には同一の符号を付して説明は省略する。
また、本変形例における半導体装置300において、支持体3aをLSIチップ1の電源端子に接続し、支持体3a上に上記の実施の形態と同様に誘電体層4を設け、その上にグランドプレーン11又は支持体3bを配置してグランドと接続してもよい。これにより、電源デカップリングコンデンサーが構成され、半導体装置300のノイズ耐性をさらに向上させることができる。
また、上記の実施の形態において、LSIチップの接続方法は銅ポストによる接続でなくてもよく、例えば半田ボールによるフリップチップ接続でも構わない。
また、第1の支持体とその上段のプリント配線基板のグランドプレーンは同一の面積である必要はない。電源デカップリングコンデンサとして機能するには、少なくとも両者の一部が対向していればよい。したがって、上段の最下層のグランドプレーンの面積を小さくして、上段のプリント配線基板の最下層をその他の電源や信号配線のために用いてもよい。
また、プリント配線基板とメインボードへの接続方法についても、半田ボールによるBGA(Ball Grid Array)接続としているが、これに限定されない。あるいは、電源デカップリングコンデンサの機能が不要ならば、上段のプリント配線基板の最下層のグランドプレーンを省略してもよい。
また、下段のプリント配線基板の支持体と上段のプリント配線基板の最下層のグランドプレーンの間を誘電体層ではなく、導電性の材料で接続してもよい。このときは、グランドプレーンは支持体と同電位になる。
また、上記の実施の形態では、第1の支持体(第1電極)が第2のLSIチップの電源端子に接続されている構成としたが、第1の支持体をグランドに接続し、グランドプレーン(第2電極)を第2のLSIチップの電源端子に接続する構成としてもよい。
また、第1のプリント配線基板と第1の支持体を含む層を複数積層させてもよい。
Claims (9)
- 第1半導体チップが搭載された第1キャリア基板と、
前記第1キャリア基板を支持すると共に前記第1半導体チップを覆う第1電極と、
前記第1電極上に設けられた誘電体層と、
前記誘電体層を挟んで前記第1電極と対向する第2電極と、
前記第2電極上に配置され第2半導体チップが搭載された第2キャリア基板と、
前記第2キャリア基板を支持すると共に前記第2半導体チップを覆う第3電極と、
を備え、
前記第1電極または前記第2電極は、前記第2半導体チップの電源端子と電気的に接続され、前記第1電極と前記第2電極との間に所定の電圧が印加されること
を特徴とする半導体装置。 - 前記誘電体層の周囲に前記第1キャリア基板が備える配線と前記第2キャリア基板が備える配線とを電気的に接続する接続部が設けられていること
を特徴とする請求項1に記載の半導体装置。 - 前記接続部により接続された前記配線は接地されたグランド配線であること
を特徴とする請求項2に記載の半導体装置。 - 前記第1電極は前記電源端子と電気的に接続されていること
を特徴とする請求項1ないし請求項3のいずれか一項に記載の半導体装置。 - 前記第3電極は接地されていること
を特徴とする請求項1ないし請求項4のいずれか一項に記載の半導体装置。 - 前記第2電極は接地されていること
を特徴とする請求項1ないし請求項5のいずれか一項に記載の半導体装置。 - 前記第1キャリア基板と前記第1電極とを有する層が複数積層されていること
を特徴とする請求項1ないし請求項6のいずれか一項に記載の半導体装置。 - 前記第1半導体チップと前記第1電極との間に接着層が設けられていること
を特徴とする請求項1ないし請求項7のいずれか一項に記載の半導体装置。 - 前記第2半導体チップと前記第3電極との間に接着層が設けられていること
を特徴とする請求項1ないし請求項8のいずれか一項に記載の半導体装置。
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