KR20140057979A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20140057979A
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박수정
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Abstract

반도체 패키지는 칩-실장 영역 및 주변 영역을 갖는 실장 기판, 상기 실장 기판의 상기 칩-실장 영역 상에 실장되는 제1 반도체 칩, 상기 실장 기판 상에서 상기 제1 반도체 칩의 적어도 일부를 커버하는 제1 몰딩 부재, 상기 제1 몰딩 부재의 적어도 일부를 관통하며 상기 실장 기판의 상기 주변 영역 상에 형성된 적어도 하나의 접지용_연결 패드와 전기적으로 연결되는 제1 도전성 연결 부재, 및 상기 제1 반도체 칩을 커버하며 상기 제1 도전성 연결 부재에 전기적으로 연결된 흑연층을 구비하는 전자기 차폐 부재를 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 반도체 칩을 포함하는 반도체 패키지 및 상기 반도체 패키지의 제조 방법에 관한 것이다.
반도체 패키지로부터 방출되는 전자파는 인접하는 반도체 소자에 간섭을 일으켜 노이즈를 생성하고 오작동을 유발할 수 있다. 이에, 상기 전자파 방출을 막기 위해 전자기 차폐 부재를 포함할 수 있다.
하지만, 종래의 전자기 차폐 부재로 반도체 패키지의 적어도 일면을 커버하는 방열 플레이트가 사용되므로, 최종 반도체 패키지의 두께를 증가시키고 전자기 차폐 성능이 저하되는 문제점이 있다.
본 발명의 일 목적은 얇은 두께를 갖고 전자기 차폐 성능 및 열방출 성능을 향상시킬 수 있는 구조를 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 상술한 반도체 패키지를 제조하기 위한 방법을 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 반도체 패키지는 칩-실장 영역 및 주변 영역을 갖는 실장 기판, 상기 실장 기판의 상기 칩-실장 영역 상에 실장되는 제1 반도체 칩, 상기 실장 기판 상에서 상기 제1 반도체 칩의 적어도 일부를 커버하는 제1 몰딩 부재, 상기 제1 몰딩 부재의 적어도 일부를 관통하며 상기 실장 기판의 상기 주변 영역 상에 형성된 적어도 하나의 접지용_연결 패드와 전기적으로 연결되는 제1 도전성 연결 부재, 및 상기 제1 반도체 칩을 커버하며 상기 제1 도전성 연결 부재에 전기적으로 연결된 흑연층을 구비하는 전자기 차폐 부재를 포함한다.
예시적인 실시예들에 있어서, 상기 제1 몰딩 부재는 상기 제1 반도체 칩의 상부면을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 전자기 차폐 부재는 상기 제1 반도체 칩의 노출된 상부면과 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 칩은 상기 실장 기판과 다수개의 범프들에 의해 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 전자기 차폐 부재는 상기 제1 도전성 연결 부재와 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전성 연결 부재는 솔더 볼을 포함하고, 상기 솔더 볼은 상기 접지용_연결 패드 상에 배치되며 상기 솔더 볼의 일단부는 상기 제1 몰딩 부재에 의해 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전성 연결 부재는 도전성 물질을 포함하고, 상기 제1 몰딩 부재에는 상기 접지용_연결 패드를 노출시키는 관통홀이 형성되며 상기 도전성 물질은 상기 관통홀에 충진될 수 있다.
예시적인 실시예들에 있어서, 상기 전자기 차폐 부재는 상기 흑연층을 지지하는 지지층, 및 상기 흑연층 상에 형성되는 도전성 접착층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전자기 차폐 부재는 상기 실장 기판의 외측면의 적어도 일부를 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패키지는 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩을 더 포함하고, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 기판을 관통하는 다수개의 관통 전극들에 의해 상기 제1 반도체 칩과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패키지는 상기 제1 몰딩 부재 상에 적층되며 상기 제1 도전성 연결 부재와 전기적으로 연결되는 재배선 기판, 상기 재배선 기판의 칩-실장 영역 상에 실장되는 제2 반도체 칩, 상기 재배선 기판 상에서 상기 제2 반도체 칩의 적어도 일부를 커버하는 제2 몰딩 부재, 및 상기 제2 몰딩 부재의 적어도 일부를 관통하고 상기 재배선 기판의 주변 영역 상에 형성된 적어도 하나의 접지용_연결 패드와 전기적으로 연결되는 제2 도전성 연결 부재를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 몰딩 부재는 상기 제2 반도체 칩의 상부면을 노출시킬 수 있다. 상기 전자기 차폐 부재는 상기 제2 반도체 칩의 노출된 상부면과 직접 접촉할 수 있다. 상기 전자기 차폐 부재는 상기 제2 도전성 연결 부재와 직접 접촉할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 반도체 패키지는 실장 기판, 상기 실장 기판 상에 실장되는 제1 반도체 칩, 상기 실장 기판 상에서 상기 제1 반도체 칩의 상부면을 노출시키는 제1 몰딩 부재, 및 상기 제1 몰딩 부재 상에 배치되며 상기 제1 반도체 칩을 커버하는 흑연층을 구비하는 전자기 차폐 부재를 포함한다.
예시적인 실시예들에 있어서, 상기 전자기 차폐 부재는 상기 제1 반도체 칩의 노출된 상부면과 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 전자기 차폐 부재는 상기 흑연층을 지지하는 지지층 및 상기 흑연층 상에 형성되는 도전성 접착층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패키지는 상기 전자기 차폐 부재 상에 배치되는 방열 플레이트를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전자기 차폐 부재는 상기 흑연층의 양측면에 각각 구비되는 제1 및 제2 접착층들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패키지는 상기 제1 몰딩 부재의 적어도 일부를 관통하며 상기 실장 기판의 주변 영역 상에 형성된 적어도 하나의 접지용_연결 패드와 전기적으로 연결되는 제1 도전성 연결 부재를 더 포함하며, 상기 전자기 차폐 부재의 상기 흑연층은 상기 제1 도전성 연결 부재와 전기적으로 연결될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법에서, 칩-실장 영역 및 주변 영역을 갖는 실장 기판을 마련한다. 상기 실장 기판의 상기 칩-실장 영역 상에 제1 반도체 칩을 배치시킨다. 상기 실장 기판 상에서 상기 제1 반도체 칩의 적어도 일부를 커버하며, 적어도 일부를 관통하여 상기 실장 기판의 상기 주변 영역 상에 형성된 적어도 하나의 접지용_연결 패드와 전기적으로 연결된 제1 도전성 연결 부재가 구비된 제1 몰딩 부재를 형성한다. 상기 제1 반도체 칩을 커버하며, 상기 제1 도전성 연결 부재에 전기적으로 연결된 흑연층을 구비하는 전자기 차폐 부재를 형성한다.
예시적인 실시예들에 있어서, 상기 제1 몰딩 부재를 형성하는 단계는 상기 실장 기판의 상기 주변 영역 상에 형성된 상기 접지용_연결 패드 상에 솔더 볼을 배치시키는 단계, 및 상기 실장 기판 상에 상기 제1 반도체 칩의 적어도 일부를 커버하며 상기 솔더 볼의 일단부를 노출시키는 상기 제1 몰딩 부재를 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 몰딩 부재를 형성하는 단계는 상기 실장 기판 상에 상기 제1 반도체 칩의 적어도 일부를 커버하는 제1 예비 몰딩 부재를 형성하는 단계, 상기 제1 예비 몰딩 부재에 상기 실장 기판의 상기 주변 영역 상에 형성된 상기 접지용_연결 패드를 노출시키는 관통홀을 형성하는 단계, 및 상기 관통홀에 도전성 물질을 충진시키는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 몰딩 부재는 상기 제1 반도체 칩의 상부면을 노출시키도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 전자기 차폐 부재는 상기 제1 반도체 칩의 노출된 상부면과 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 실장 기판의 상기 칩-실장 영역 상에 제1 반도체 칩을 배치시키는 단계는 상기 제1 반도체 칩과 상기 실장 기판을 다수개의 범프들을 이용하여 전기적으로 연결시키는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전자기 차폐 부재는 상기 제1 도전성 연결 부재와 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 전자기 차폐 부재는 상기 흑연층을 지지하는 지지층, 및 상기 흑연층 상에 형성되는 도전성 접착층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전자기 차폐 부재는 상기 실장 기판의 외측면의 적어도 일부를 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 방법은 상기 제1 반도체 칩 상에 제2 반도체 칩을 적층하는 단계를 더 포함하고, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 기판을 관통하는 다수개의 관통 전극들에 의해 상기 제1 반도체 칩과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 방법은 상기 제1 몰딩 부재 상에 상기 제1 도전성 연결 부재와 전기적으로 연결되도록 재배선 기판을 적층시키는 단계, 상기 재배선 기판의 칩-실장 영역 상에 제2 반도체 칩을 배치시키는 단계, 및 상기 재배선 기판 상에서 상기 제2 반도체 칩의 적어도 일부를 커버하며, 적어도 일부를 관통하여 상기 재배선 기판의 주변 영역 상에 형성된 적어도 하나의 접지용_연결 패드와 전기적으로 연결된 제2 도전성 연결 부재가 구비된 제2 몰딩 부재를 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 몰딩 부재는 상기 제2 반도체 칩의 상부면을 노출시키도록 형성될 수 있다. 상기 전자기 차폐 부재는 상기 제2 반도체 칩의 노출된 상부면과 직접 접촉할 수 있다. 상기 전자기 차폐 부재는 상기 제2 도전성 연결 부재와 직접 접촉할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 반도체 칩을 커버하며 흑연층을 구비하는 전자기 차폐 부재를 포함한다. 실장 기판의 상부면 상에서 반도체 칩의 외부 영역에 접지용_연결 패드가 배열될 수 있다. 도전성 연결 부재는 몰딩 부재를 관통하여 접지용_연결 패드와 상기 전자기 차폐 부재의 상기 흑연층을 전기적으로 연결시킬 수 있다. 상기 흑연층은 높은 열전도도를 가지며 우수한 전자기 차폐 성능을 갖는 흑연 테이프를 포함할 수 있다.
이에 따라, 최종 반도체 패키지의 두께를 감소시키고, 전자기 차폐 성능 및 열방출 성능을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2 내지 도 6은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 7은 일 실시예에 따른 흑연층을 갖는 전자기 차폐 부재의 전자기 차폐 효과를 나타내는 그래프이다.
도 8은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9 내지 도 12는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 13은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 14는 도 13의 반도체 패키지의 전자기 차폐 부재를 나타내는 평면도이다.
도 15는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 17 내지 도 19는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 21 내지 도 23은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 24는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 25 및 도 26은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 27은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 28은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 29는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 30은 도 29의 제1 패키지와 제2 패키지 사이에 개재된 전자기 차폐 부재를 나타내는 단면도이다.
도 31은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 32는 본 발명의 다른 실시예를 도시한 것이다.
도 33은 또 다른 실시예를 도시한 것이다.
도 34는 또 다른 실시예를 도시한 것이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 실장 기판(110), 실장 기판(110) 상에 실장되는 제1 반도체 칩(200), 제1 반도체 칩(200)의 적어도 일부를 커버하는 제1 몰딩 부재(300), 제1 반도체 칩(200)의 외측 영역에서 제1 몰딩 부재(300)의 적어도 일부를 관통하는 제1 도전성 연결 부재(220), 및 제1 반도체 칩(200)을 커버하는 전자기 차폐(Electromagnetic Interference Shield: EMI shield) 부재(400)를 포함할 수 있다.
예시적인 실시예들에 있어서, 실장 기판(110)은 서로 마주보는 상부면(112)과 하부면(114)을 갖는 기판일 수 있다. 예를 들면, 실장 기판(110)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
실장 기판(110)은 칩-실장 영역 및 주변 영역을 가질 수 있다. 제1 반도체 칩(200)은 실장 기판(110)의 상부면(112) 상에 실장될 수 있다. 제1 반도체 칩(200)은 실장 기판(110)의 칩-실장 영역 상에 배치될 수 있다.
실장 기판(110)의 상부면(112) 상에는 제1 반도체 칩(200)과의 전기적 연결을 위한 제1 본딩 패드들(122)이 형성될 수 있다. 제1 반도체 칩(200)과의 전기적 연결을 위한 제1 본딩 패드들(122)은 상기 칩-실장 영역의 내부에 배열될 수 있다.
실장 기판(110)의 상부면(112) 상에는 전자기 차폐 부재(400)와의 전기적 연결을 위한 제1 접지용_연결 패드들(120)이 형성될 수 있다. 제1 접지용_연결 패드들(120)은 상기 칩-실장 영역 외부에 있는 상기 주변 영역에 배열될 수 있다.
실장 기판(110)의 하부면(114) 상에는 상기 반도체 칩으로/으로부터의 전기 신호를 제공하기 위한 외부 접속 패드들(130)이 형성될 수 있다.
예를 들면, 제1 본딩 패드들(122), 제1 접지용_연결 패드들(120) 및 외부 접속 패드들(130)은 실장 기판(110)의 상부면(112) 및 하부면(114) 상의 절연막 패턴들(116, 118)에 의해 노출될 수 있다. 상기 절연막 패턴은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
상기 제1 본딩 패드들 및 상기 제1 접지용_연결 패드들은 실장 기판(110)의 내부 배선에 의해 실장 기판(110)의 하부면 상의 외부 접속 패드(130)에 전기적으로 연결될 수 있다.
실장 기판(110)의 외부 접속 패드(130) 상에는 외부 장치와의 전기적 연결을 위하여 외부 연결 부재(140)가 배치될 수 있다. 예를 들면, 외부 연결 부재(140)는 솔더 볼일 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 실장 기판(110) 상에, 활성면이 실장 기판(110)을 향하도록 실장될 수 있다. 예를 들면, 제1 반도체 칩(200)은 실장 기판(110) 상에 플립 칩 본딩 방식으로 실장될 수 있다. 제1 반도체 칩(200)은 범프들(210)을 매개로 하여 실장 기판(110)과 전기적으로 연결될 수 있다.
구체적으로, 다수개의 솔더 범프들(210)은 다수개의 제1 본딩 패드들(122) 상에 각각 배치되어 제1 반도체 칩(200)과 실장 기판(110)의 접합은 솔더 범프들(210)에 의해 이루어질 수 있다. 제1 반도체 칩(200)이 실장 기판(110)에 접합되면, 제1 반도체 칩(200)과 실장 기판(110) 사이에는 접착제가 언더필(underfill)될 수 있다. 상기 접착제는 에폭시 물질을 포함하여 제1 반도체 칩(200)과 실장 기판(110) 사이의 틈을 보강할 수 있다.
일 실시예에 있어서, 제1 도전성 연결 부재(220)가 실장 기판(110)의 주변 영역 상에 형성된 제1 접지용_연결 패드(120) 상에 배치될 수 있다. 예를 들면, 제1 도전성 연결 부재(220)는 솔더 볼일 수 있다.
제1 몰딩 부재(300)는 실장 기판(110)의 상부면 상에 형성되어 제1 반도체 칩(200)의 적어도 일부를 커버하여 제1 반도체 칩(200)을 외부로부터 보호할 수 있다.
예시적인 실시예들에 있어서, 제1 몰딩 부재(300)는 제1 반도체 칩(200)의 상부면을 노출하도록 형성될 수 있다. 제1 몰딩 부재(300)는 제1 도전성 연결 부재(220)의 일단부를 노출하도록 형성될 수 있다. 따라서, 상기 솔더 볼은 제1 몰딩 부재(300)에 의해 노출될 수 있다. 제1 반도체 칩(200)의 측면들은 제1 몰딩 부재(300)에 의해 커버될 수 있다. 예를 들면, 제1 몰딩 부재(300)는 0.18mm 이하의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 전자기 차폐 부재(400)는 제1 반도체 칩(200)을 커버하도록 제1 몰딩 부재(300) 상에 배치될 수 있다. 전자기 차폐 부재(400)는 제1 몰딩 부재(300)에 의해 노출된 제1 반도체 칩(200)의 상부면과 직접 접촉할 수 있다.
전자기 차폐 부재(400)는 제1 도전성 연결 부재(220)에 전기적으로 연결되는 흑연층(410), 흑연층(410)을 지지하는 지지층(430), 및 흑연층(410) 상에 형성되는 도전성 접착층(420)을 포함할 수 있다.
예를 들면, 흑연층(410)은 높은 열전도도를 가지며 우수한 전자기 차폐 성능을 갖는 흑연 테이프를 포함할 수 있다. 도전성 접착층(420)은 전기 도전성 에폭시 접착제를 포함할 수 있다. 지지층(430)은 폴리이미드를 포함할 수 있다. 전자기 차폐 부재(400)는 0.1mm 이하의 두께를 가질 수 있다.
흑연층(410)은 도전성 접착층(420)을 매개로 하여 제1 몰딩 부재(300) 상에 접착될 수 있다. 도전성 접착층(420)은 제1 도전성 연결 부재(220)와 접촉하여 흑연층(410)과 제1 도전성 연결 부재(220)를 전기적으로 연결시킬 수 있다.
이와 다르게, 전자기 차폐 부재(400)는 상기 흑연층 대신에 제1 도전성 연결 부재(220)에 전기적으로 연결되는 구리층과 같은 금속층을 포함할 수 있다. 상기 금속층은 상기 도전성 접착체에 의해 상기 제1 몰딩 부재 상에 배치될 수 있다.
제1 접지용_연결 패드(120)는 실장 기판(110)의 내부 배선에 의해 실장 기판(110)의 하부면 상의 접지용_외부 접속 패드(130)에 전기적으로 연결될 수 있다. 따라서, 전자기 차폐 부재(400)는 제1 도전성 연결 부재(220)를 통해 실장 기판(110)의 접지용_외부 접속 패드(130) 상에 배치된 외부 연결 부재(140)와 전기적으로 연결될 수 있다.
반도체 패키지(100)는 전자기 차폐 부재(400) 상에 히트 슬러그(heat slug)와 같은 방열 플레이트를 더 포함할 수 있다. 상기 방열 플레이트는 전도성 테이프에 의해 전자기 차폐 부재(400)에 부착될 수 있다.
예시적인 실시예들에 따르면, 제1 몰딩 부재(300)는 실장 기판(110) 상에 형성되어 제1 반도체 칩(200)의 상부면을 노출시키고, 흑연층(410)을 갖는 전자기 차폐 부재(400)는 제1 몰딩 부재(300) 상에 형성되어 제1 반도체 칩(200)의 노출된 상부면과 접촉할 수 있다.
실장 기판(110)의 상부면(112) 상에서 제1 반도체 칩(200)의 외부 영역에 제1 접지용_연결 패드(120)가 배열되고, 제1 도전성 연결 부재(220)는 제1 몰딩 부재(300)를 관통하여 제1 접지용_연결 패드(120)와 전자기 차폐 부재(400)의 흑연층(410)을 전기적으로 연결시킬 수 있다. 흑연층(410)은 높은 열전도도를 가지며 우수한 전자기 차폐 성능을 갖는 흑연 테이프를 포함할 수 있다.
이에 따라, 반도체 패키지(100)의 두께를 감소시키고, 전자기 차폐 성능 및 열방출 성능을 향상시킬 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 2, 도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다. 도 3은 도 2의 평면도이다. 상기 반도체 패키지의 제조 방법은 도 1에 도시된 반도체 패키지를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 2 및 도 3을 참조하면, 칩-실장 영역 및 주변 영역을 갖는 실장 기판(110)을 마련한 후, 실장 기판(110) 상에 제1 반도체 칩(200)을 부착시킨다.
예시적인 실시예들에 있어서, 실장 기판(110)은 마주보는 상부면(112)과 하부면(114)을 갖는 인쇄회로기판일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
실장 기판(110)은 칩-실장 영역 및 주변 영역을 가질 수 있다. 제1 반도체 칩(200)은 실장 기판(110)의 상부면(112) 상에 실장될 수 있다. 제1 반도체 칩(200)은 실장 기판(110)의 칩-실장 영역 상에 배치될 수 있다.
실장 기판(110)의 상부면(112) 상에는 적어도 하나의 제1 접지용_연결 패드(120) 및 다수개의 제1 본딩 패드들(122)이 형성되고, 실장 기판(110)의 하부면(114) 상에는 다수개의 외부 접속 패드들(130)이 형성될 수 있다.
예시적인 실시예들에 있어서, 다수개의 제1 접지용_연결 패드들(120)이 상기 주변 영역에 배열될 수 있고, 다수개의 제1 본딩 패드들(122)은 상기 칩-실장 영역 내에 배열될 수 있다.
제1 접지용_연결 패드(120), 제1 본딩 패드들(122) 및 외부 접속 패드들(130)은 절연막 패턴들(116, 118)에 의해 노출될 수 있다. 상기 절연막 패턴은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
상기 제1 접지용_연결 패드들 및 상기 제1 본딩 패드들은 실장 기판(110)의 내부 배선에 의해 실장 기판(110)의 하부면 상의 외부 접속 패드(130)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 실장 기판(110) 상에 플립 칩 본딩(flip chip bonding) 방식으로 실장될 수 있다. 제1 반도체 칩(200)은 실장 기판(110) 상에, 활성면이 실장 기판(110)을 향하도록 실장될 수 있다. 제1 반도체 칩(200)은 범프들(210)을 매개로 하여 실장 기판(110)과 전기적으로 연결될 수 있다.
구체적으로, 다수개의 솔더 범프들(210)은 다수개의 제1 본딩 패드들(122) 상에 각각 배치되어 제1 반도체 칩(200)과 실장 기판(110)의 접합은 솔더 범프들(210)에 의해 이루어질 수 있다. 도면에 도시되지는 않았지만, 제1 반도체 칩(200)이 실장 기판(110)에 접합되면, 제1 반도체 칩(200)과 실장 기판(110) 사이에는 접착제가 언더필(underfill)될 수 있다. 상기 접착제는 에폭시 물질을 포함하여 제1 반도체 칩(200)과 실장 기판(110) 사이의 틈을 보강할 수 있다.
도 4 및 도 5를 참조하면, 실장 기판(110) 상에 제1 도전성 연결 부재(220)가 구비된 제1 몰딩 부재(300)를 형성한다.
일 실시예에 있어서, 실장 기판(110)의 상기 주변 영역 상에 제1 접지용_연결 패드(120) 상에 제1 도전성 연결 부재(220)를 배치시킬 수 있다. 예를 들면, 제1 도전성 연결 부재(220)는 솔더 볼일 수 있다.
이어서, 실장 기판(110)의 상부면 상에 제1 반도체 칩(200)의 적어도 일부를 커버하는 제1 몰딩 부재(300)를 형성할 수 있다. 제1 몰딩 부재(300)는 제1 반도체 칩(200)의 상부면(200a)을 노출하도록 형성될 수 있다. 제1 반도체 칩(200)의 측면들은 제1 몰딩 부재(300)에 의해 커버될 수 있다. 예를 들면, 상기 제1 몰딩 부재는 에폭시 몰딩 컴파운드(EMC)를 이용하여 형성할 수 있다.
제1 몰딩 부재(300)는 제1 도전성 연결 부재(220)의 일단부를 노출하도록 형성될 수 있다. 따라서, 상기 솔더 볼은 제1 몰딩 부재(300)에 의해 노출될 수 있다. 예를 들면, 제1 몰딩 부재(300)는 0.18mm 이하의 두께를 갖도록 형성될 수 있다.
도 6을 참조하면, 제1 반도체 칩(200)을 커버하는 전자기 차폐 부재(400)를 형성한다.
예시적인 실시예들에 있어서, 전자기 차폐 부재(400)는 제1 반도체 칩(400)을 커버하도록 제1 몰딩 부재(300) 상에 배치될 수 있다. 전자기 차폐 부재(400)는 제1 도전성 연결 부재(220)에 전기적으로 연결되는 흑연층(410), 흑연층(410)을 지지하는 지지층(430), 및 흑연층(410) 상에 형성되는 도전성 접착층(420)을 포함할 수 있다.
예를 들면, 흑연층(410)은 높은 열전도도를 가지며 우수한 전자기 차폐 성능을 갖는 흑연 테이프를 포함할 수 있다. 도전성 접착층(420)은 전기 도전성 에폭시 접착제를 포함할 수 있다. 지지층(430)은 폴리이미드를 포함할 수 있다. 전자기 차폐 부재(400)는 0.1mm 이하의 두께를 갖도록 형성될 수 있다.
흑연층(410)은 도전성 접착층(420)을 매개로 하여 제1 몰딩 부재(300) 상에 접착될 수 있다. 도전성 접착층(420)은 제1 도전성 연결 부재(220)와 접촉하여 흑연층(410)과 제1 도전성 연결 부재(220)를 전기적으로 연결시킬 수 있다.
제1 접지용_연결 패드(120)는 실장 기판(110)의 내부 배선에 의해 실장 기판(110)의 하부면 상의 접지용_외부 접속 패드(130)에 전기적으로 연결될 수 있다. 따라서, 전자기 차폐 부재(400)는 제1 도전성 연결 부재(220)를 통해 실장 기판(110)의 접지용_외부 접속 패드(130)와 전기적으로 연결될 수 있다.
이어서, 실장 기판(110)의 하부면 상의 외부 접속 패드(130) 상에 외부 연결 부재(140)를 형성하여 반도체 패키지를 완성할 수 있다. 예를 들면, 외부 연결 부재(140)는 솔더 볼일 수 있다.
도 7은 일 실시예에 따른 흑연층을 갖는 전자기 차폐 부재의 전자기 차폐 효과를 나타내는 그래프이다.
도 7은 주파수별 흑연 테이프의 전자기 차폐 효과를 나타낸다. 곡선 A는 전기장 차폐 효과를 나타내고, 곡선 B는 자기장 차폐 효과를 나타낸다. 전자기 차폐 효과는 -20 log(Vs/Vo)(dB)로 나타낼 수 있다. 차폐 효과가 60dB 이상이면, 우수한 차폐 성능을 가지고 있음을 알 수 있다.
도 7에 도시된 바와 같이, 흑연 테이프의 자기장 차폐 효과는 주파수가 고주파수로 갈수록 증가되었고, 흑연 테이프의 전기장 차폐 효과는 주파수에 대해 일정한 것으로 측정되었다. 따라서, 흑연 테이프는 우수한 차폐 성능을 가지고 있음을 알 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 제1 도전성 연결 부재를 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 8을 참조하면, 반도체 패키지(101)는 실장 기판(110), 실장 기판(110) 상에 실장되는 제1 반도체 칩(200), 제1 반도체 칩(200)의 적어도 일부를 커버하는 제1 몰딩 부재(300), 제1 몰딩 부재(300)의 적어도 일부를 관통하며 실장 기판(110)의 주변 영역 상에 형성된 적어도 하나의 제1 접지용_연결 패드(120) 상에 형성된 제1 도전성 연결 부재(222), 및 제1 반도체 칩(200)을 커버하며 제1 도전성 연결 부재(222)에 전기적으로 연결되는 전자기 차폐 부재(400)를 포함할 수 있다.
실장 기판(110)의 상부면(112) 상에는 전자기 차폐 부재(400)와의 전기적 연결을 위한 제1 접지용_연결 패드들(120)이 형성될 수 있다. 제1 접지용_연결 패드들(120)은 실장 기판(110)의 칩-실장 영역 외부에 있는 주변 영역에 배열될 수 있다.
실장 기판(110)의 상부면(112) 상에는 제1 반도체 칩(200)과의 전기적 연결을 위한 제1 본딩 패드들(122)이 형성될 수 있다. 제1 반도체 칩(200)과의 전기적 연결을 위한 제1 본딩 패드들(122)은 실장 기판(110)의 상기 칩-실장 영역의 내부에 배열될 수 있다.
제1 반도체 칩(200)은 실장 기판(110) 상에 플립 칩 본딩 방식으로 실장될 수 있다. 제1 반도체 칩(200)은 범프들(210)을 매개로 하여 실장 기판(110)과 전기적으로 연결될 수 있다. 도면에 도시되지는 않았지만, 제1 반도체 칩(200)과 실장 기판(110) 사이에는 접착제가 언더필(underfill)될 수 있다.
제1 몰딩 부재(300)는 실장 기판(110)의 상부면 상에 형성되어 제1 반도체 칩(200)의 적어도 일부를 커버하여 제1 반도체 칩(200)을 외부로부터 보호할 수 있다. 제1 몰딩 부재(300)는 제1 반도체 칩(200)의 상부면을 노출하도록 형성될 수 있다.
본 실시예에 있어서, 제1 몰딩 부재(300)는 실장 기판(110)의 상기 주변 영역 상에 형성된 제1 접지용_연결 패드(120)를 노출시키는 관통홀을 가질 수 있다. 상기 관통홀 내에는 제1 도전성 연결 부재(222)가 충진될 수 있다. 제1 도전성 연결 부재(222)는 상기 관통홀 내에 충진된 도전성 물질을 포함할 수 있다. 예를 들면, 상기 도전성 물질은 솔더 페이스트, 은(Ag) 에폭시 등을 포함할 수 있다.
제1 도전성 연결 부재(222)는 제1 몰딩 부재(300)의 상기 관통홀 내에 충진되어 제1 몰딩 부재(300)로부터 돌출될 수 있다. 전자기 차폐 부재(400)는 제1 몰딩 부재(300) 상에 형성되어 제1 몰딩 부재(300)로부터 돌출된 제1 도전성 연결 부재(222)와 접촉하여 전기적으로 연결될 수 있다. 또한, 전자기 차폐 부재(400)는 제1 반도체 칩(200)의 노출된 상부면과 접촉할 수 있다.
따라서, 전자기 차폐 부재(400)의 흑연층(410)은 제1 도전성 연결 부재(222)에 의해 실장 기판(110)의 접지용_연결 패드(120)에 전기적으로 연결될 수 있다. 흑연층(410)은 높은 열전도도를 가지며 우수한 전자기 차폐 성능 및 열방출 성능을 가질 수 있다.
이에 따라, 반도체 패키지(101)의 두께를 감소시키고, 전자기 차폐 성능 및 열방출 성능을 향상시킬 수 있다.
이하에서는, 도 8의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 9 내지 도 12는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다. 상기 반도체 패키지의 제조 방법은 도 8에 도시된 반도체 패키지를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 한편, 상기 반도체 패키지의 제조 방법은 도 2 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략하기로 한다.
도 9를 참조하면, 도 2 및 도 4와 유사한 공정들을 수행하여 실장 기판(110) 상에 제1 반도체 칩(200)을 실장시킨다.
실장 기판(110)의 상부면(112) 상에는 적어도 하나의 제1 접지용_연결 패드(120) 및 다수개의 제1 본딩 패드들(122)이 형성되고, 실장 기판(110)의 하부면(114) 상에는 다수개의 외부 접속 패드들(130)이 형성될 수 있다. 제1 접지용_연결 패드들(120)이 실장 기판(110)의 주변 영역에 배열될 수 있고, 제1 본딩 패드들(122)은 실장 기판(110)의 칩-실장 영역 내에 배열될 수 있다.
제1 반도체 칩(200)은 실장 기판(110)의 칩-실장 영역 상에 부착될 수 있다. 제1 반도체 칩(200)은 범프들(210)을 매개로 하여 실장 기판(110)과 전기적으로 연결될 수 있다. 도면에 도시되지는 않았지만, 제1 반도체 칩(200)이 실장 기판(110)에 접합되면, 제1 반도체 칩(200)과 실장 기판(110) 사이에는 접착제가 언더필될 수 있다.
이어서, 실장 기판(110)의 상부면 상에 제1 반도체 칩(200)의 적어도 일부를 커버하는 제1 예비 몰딩 부재(300a)를 형성할 수 있다. 제1 예비 몰딩 부재(300a)는 제1 반도체 칩(200)의 상부면(200a)을 노출하도록 형성될 수 있다. 제1 반도체 칩(200)의 측면들은 제1 예비 몰딩 부재(300a)에 의해 커버될 수 있다. 따라서, 제1 예비 몰딩 부재(300a)는 실장 기판(110)의 주변 영역 상에 형성되어 접지용_연결 패드들(120)을 커버할 수 있다.
도 10 및 도 11을 참조하면, 실장 기판(110)의 주변 영역 상에 형성된 제1 접지용_연결 패드(120)와 전기적으로 연결된 제1 도전성 연결 부재(222)가 구비된 제1 몰딩 부재(300)를 형성한다.
구체적으로, 제1 예비 몰딩 부재(300a)를 부분적으로 제거하여 실장 기판(110)의 주변 영역 상에 형성된 제1 접지용_연결 패드(120)를 노출시키는 관통홀(302)을 형성할 수 있다. 예를 들면, 관통홀(302)은 레이지 드릴링 공정에 의해 형성될 수 있다. 따라서, 관통홀(302)을 갖는 제1 몰딩 부재(300)가 실장 기판(110) 상에 형성될 수 있다.
이어서, 제1 몰딩 부재(300)의 관통홀(302)에 도전성 물질을 충진하여 제1 접지용_연결 패드(120)에 접촉하는 제1 도전성 연결 부재(222)를 형성할 수 있다. 상기 도전성 물질은 솔더 페이스트, 은 에폭시를 포함할 수 있다. 제1 도전성 연결 부재(222)는 제1 몰딩 부재(300)로부터 노출되도록 형성될 수 있다.
도 12를 참조하면, 제1 반도체 칩(200)을 커버하는 전자기 차폐 부재(400)를 형성한다.
전자기 차폐 부재(400)는 제1 반도체 칩(200)을 커버하도록 제1 몰딩 부재(300) 상에 배치될 수 있다. 전자기 차폐 부재(400)는 제1 도전성 연결 부재(222)에 전기적으로 연결되는 흑연층(410), 흑연층(410)을 지지하는 지지층(430), 및 흑연층(410) 상에 형성되는 도전성 접착층(420)을 포함할 수 있다.
흑연층(410)은 도전성 접착층(420)을 매개로 하여 제1 몰딩 부재(300) 상에 접착될 수 있다. 도전성 접착층(420)은 제1 도전성 연결 부재(220)와 접촉하여 흑연층(410)과 제1 도전성 연결 부재(220)를 전기적으로 연결시킬 수 있다.
제1 접지용_연결 패드(120)는 실장 기판(110)의 내부 배선에 의해 실장 기판(110)의 하부면 상의 접지용_외부 접속 패드(130)에 전기적으로 연결될 수 있다. 따라서, 전자기 차폐 부재(400)는 제1 도전성 연결 부재(222)를 통해 실장 기판(110)의 접지용_외부 접속 패드(130)와 전기적으로 연결될 수 있다.
이어서, 실장 기판(110)의 하부면 상의 외부 접속 패드(130) 상에 솔더 볼과 같은 외부 연결 부재를 형성하여 반도체 패키지를 완성할 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 14는 도 13의 반도체 패키지의 전자기 차폐 부재를 나타내는 평면도이다. 상기 반도체 패키지는 전자기 차폐 부재를 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 13 및 도 14를 참조하면, 반도체 패키지(102)는 실장 기판(110), 실장 기판(110) 상에 실장되는 제1 반도체 칩(200), 제1 반도체 칩(200)의 적어도 일부를 커버하는 제1 몰딩 부재(300), 제1 반도체 칩(200)의 외측 영역에서 제1 몰딩 부재(300)의 적어도 일부를 관통하는 제1 도전성 연결 부재(220), 및 제1 반도체 칩(200)을 커버하는 전자기 차폐 부재(400)를 포함할 수 있다.
본 실시예에 있어서, 실장 기판(110)의 외측면의 적어도 일부를 커버할 수 있다. 도 14에 도시된 바와 같이, 전자기 차폐 부재(400)는 제1 차폐부(400a) 및 제2 차폐부(400b)를 포함할 수 있다.
제1 차폐부(400a)는 실장 기판(110)의 상부면에 대응하는 형상을 가지면 실장 기판(110)의 상부면을 커버할 수 있다. 제1 차폐부(400a)는 제1 반도체 칩(200)의 상부면을 커버할 수 있다. 제2 차폐부(400b)는 제1 차폐부(400a)로부터 연장하여 실장 기판(110)의 외측면을 커버할 수 있다.
제1 차폐부(400a)가 제1 반도체 칩(200)을 커버하도록 제1 몰딩 부재(300) 상에 부착될 때, 제2 차폐부(400b)는 제1 몰딩 부재(300)의 외측면을 따라 접혀져 실장 기판(110)의 외측면 상에 부착될 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 전자기 차폐 부재의 연결 구조를 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 15를 참조하면, 반도체 패키지(103)는 실장 기판(110), 실장 기판(110) 상에 실장되는 제1 반도체 칩(200), 제1 반도체 칩(200)의 적어도 일부를 커버하는 제1 몰딩 부재(300), 제1 반도체 칩(200)의 외측 영역에서 제1 몰딩 부재(300)의 적어도 일부를 관통하는 제1 도전성 연결 부재(220), 및 제1 반도체 칩(200)을 커버하는 전자기 차폐 부재(400)를 포함할 수 있다.
전자기 차폐 부재(400)는 흑연층(410), 흑연층(410)을 지지하는 지지층(430), 및 흑연층(410) 상에 형성되는 접착층(420)을 포함할 수 있다.
본 실시예에 있어서, 제1 도전성 연결 부재(220)는 제1 몰딩 부재(300)로부터 돌출 형성될 수 있다. 예를 들면, 제1 도전성 연결 부재(220)의 일단부는 제1 몰딩 부재(300)로부터 기 설정된 높이만큼 돌출될 수 있다.
흑연층(410)은 접착층(420)을 매개로 하여 제1 몰딩 부재(300) 상에 접착될 수 있다. 예를 들면, 접착층(420)은 비도전성 접착제를 포함할 수 있다. 접착층(420)은 제1 도전성 연결 부재(220)의 위치에 대응하여 흑연층(410)의 일부분을 노출시킬 수 있다. 흑연층(410)은 제1 몰딩 부재(300)로부터 돌출된 제1 도전성 연결 부재(220)와 직접 접촉할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 추가적으로 적층되는 반도체 칩의 적층 구조를 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 16을 참조하면, 반도체 패키지(104)는 실장 기판(110), 실장 기판(110) 상에 실장되는 제1 반도체 칩(200), 제1 반도체 칩(200)의 적어도 일부를 커버하는 제1 몰딩 부재(300), 제1 반도체 칩(200)의 외측 영역에서 제1 몰딩 부재(300)의 적어도 일부를 관통하는 제1 도전성 연결 부재(220), 제1 몰딩 부재(300) 상에 적층되는 재배선 기판(150), 재배선 기판(150)의 칩-실장 영역 상에 실장되는 제2 반도체 칩(250), 제2 반도체 칩(250)의 적어도 일부를 커버하는 제2 몰딩 부재(350), 제2 반도체 칩(250)의 외측 영역에서 제2 몰딩 부재(350)의 적어도 일부를 관통하는 제2 도전성 연결 부재(224), 및 제1 반도체 칩(200) 및 제2 반도체 칩(250)을 커버하는 전자기 차폐 부재(400)를 포함할 수 있다.
재배선 기판(150)은 서로 마주보는 상부면과 하부면을 갖는 기판일 수 있다. 재배선 기판(150)은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
재배선 기판(150)은 제2 반도체 칩(250)이 실장되는 칩-실장 영역을 가질 수 있다. 재배선 기판(150) 상에는 적어도 하나의 제2 반도체 칩이 실장될 수 있지만, 상기 실장된 제2 반도체 칩들의 개수는 이에 한정되지는 않는다.
재배선 기판(150)의 상부면 상에는 전자기 차폐 부재(400)와의 전기적 연결을 위한 제2 접지용_연결 패드들(160)이 형성될 수 있다. 제2 접지용_연결 패드들(160)은 상기 칩-실장 영역 외부에 있는 주변 영역에 배열될 수 있다.
재배선 기판(150)의 상부면 상에는 제2 반도체 칩(250)과의 전기적 연결을 위한 제2 본딩 패드들(162)이 형성될 수 있다. 제2 본딩 패드들(162)은 상기 칩-실장 영역의 내부에 배열될 수 있다.
재배선 기판(150)의 하부면 상에는 제1 도전성 연결 부재(220)와 전기적 연결을 위한 재배선 접속 패드들(170)이 형성될 수 있다.
예를 들면, 제2 본딩 패드들(162), 제2 접지용_본딩 패드들(170)들은 재배선 기판(150) 상의 절연막 패턴들에 의해 노출될 수 있다. 상기 절연막 패턴은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
상기 제2 본딩 패드들, 상기 제2 접지용_본딩 패드들은 재배선 기판(150)의 내부 배선에 의해 재배선 기판(150)의 하부면 상의 재배선 접속 패드들(170)에 전기적으로 연결될 수 있다.
제2 반도체 칩(250)은 재배선 기판(150) 상에, 활성면이 재배선 기판(150)을 향하도록 실장될 수 있다. 예를 들면, 제2 반도체 칩(250)은 범프들(260)을 매개로 하여 재배선 기판(150)과 전기적으로 연결될 수 있다.
제1 도전성 연결 부재(220)가 실장 기판(110)의 주변 영역 상에 형성된 제1 접지용_연결 패드(120) 상에 배치될 수 있다. 예를 들면, 제1 도전성 연결 부재(220)는 솔더 볼일 수 있다.
제1 도전성 연결 부재(220)는 제1 몰딩 부재(300)로부터 돌출 형성될 수 있다. 예를 들면, 제1 도전성 연결 부재(220)의 일단부는 제1 몰딩 부재(300)로부터 기 설정된 높이만큼 돌출될 수 있다.
제2 반도체 칩(250)이 실장된 재배선 기판(150)은 제1 몰딩 부재(300) 상에 제1 도전성 연결 부재들(220)을 매개로 하여 적층될 수 있다. 돌출된 제1 도전성 연결 부재(220)의 일단부는 재배선 기판(150)의 하부면 상의 재배선 접속 패드들(170)에 접촉하고 전기적으로 연결될 수 있다. 도면에 도시되지는 않았지만, 재배선 기판(150)은 접착층에 의해 제1 몰딩 부재(300) 및/또는 제1 반도체 칩(200)의 상부면에 부착될 수 있다.
따라서, 재배선 기판(150)은 제1 도전성 연결 부재들(220)과 전기적으로 연결될 수 있다.
제2 도전성 연결 부재(224)가 재배선 기판(150)의 주변 영역 상에 형성된 제2 접지용_연결 패드(160) 상에 배치될 수 있다. 예를 들면, 제2 도전성 연결 부재(224)는 솔더 볼일 수 있다.
제2 몰딩 부재(350)는 재배선 기판(150)의 상부면 상에 형성되어 제2 반도체 칩(250)의 적어도 일부를 커버하여 제2 반도체 칩(250)을 외부로부터 보호할 수 있다.
제2 몰딩 부재(350)는 제2 반도체 칩(250)의 상부면을 노출하도록 형성될 수 있다. 제2 몰딩 부재(350)는 제2 도전성 연결 부재(224)의 일단부를 노출하도록 형성될 수 있다. 따라서, 상기 제2 도전성 연결 부재는 제2 몰딩 부재(350)에 의해 노출될 수 있다. 제2 반도체 칩(250)의 측면들은 제2 몰딩 부재(350)에 의해 커버될 수 있다.
전자기 차폐 부재(400)는 제1 및 제2 반도체 칩(200, 250)을 커버하도록 제2 몰딩 부재(350) 상에 배치될 수 있다. 전자기 차폐 부재(400)는 제2 몰딩 부재(350)에 의해 노출된 제2 반도체 칩(250)의 상부면과 직접 접촉할 수 있다.
전자기 차폐 부재(400)는 제2 도전성 연결 부재(224)에 전기적으로 연결되는 흑연층(410), 흑연층(410)을 지지하는 지지층(430), 및 흑연층(410) 상에 형성되는 도전성 접착층(420)을 포함할 수 있다.
예를 들면, 흑연층(410)은 높은 열전도도를 가지며 우수한 전자기 차폐 성능을 갖는 흑연 테이프를 포함할 수 있다. 도전성 접착층(420)은 전기 도전성 에폭시 접착제를 포함할 수 있다. 지지층(430)은 폴리이미드를 포함할 수 있다.
흑연층(410)은 도전성 접착층(420)을 매개로 하여 제2 몰딩 부재(350) 상에 접착될 수 있다. 도전성 접착층(420)은 제2 도전성 연결 부재(224)와 접촉하여 흑연층(410)과 제2 도전성 연결 부재(224)를 전기적으로 연결시킬 수 있다.
따라서, 전자기 차폐 부재(400)는 제1 및 제2 도전성 연결 부재들(220, 224)을 통해 실장 기판(110)의 접지용_외부 접속 패드(130) 상에 배치된 외부 연결 부재(140)와 전기적으로 연결될 수 있다.
본 실시예에 있어서, 반도체 패키지(104)는 시스템 인 패키지(System In Package, SIP)일 수 있다. 제1 반도체 칩(200)은 로직 회로를 포함하는 로직 칩일 수 있고, 제2 반도체 칩(250)은 메모리 회로를 포함하는 메모리 칩일 수 있다. 상기 메모리 회로는 데이터가 저장되는 메모리 셀 영역 및/또는 상기 메모리 칩의 동작을 위한 메모리 로직 영역을 포함할 수 있다.
제1 반도체 칩(200)은 기능 회로들을 갖는 회로부를 포함할 수 있다. 상기 기능 회로들은 트랜지스터 또는 저항, 커패시터 등의 수동소자를 포함할 수 있다. 상기 기능 회로들은 메모리 제어 회로, 외부 입출력 회로, 마이크로 입출력 회로 및/또는 추가 기능 회로 등을 포함할 수 있다. 상기 메모리 제어 회로는 제2 반도체 칩(250)의 동작에 필요한 데이터(data) 신호 및/또는 메모리 제어 신호를 공급할 수 있다. 예를 들면, 메모리 제어 신호는 어드레스(address) 신호, 커맨드(command) 신호, 또는 클럭(clock) 신호를 포함할 수 있다.
본 실시예에 있어서, 실장 기판(110)의 상부면 상에는 데이터 신호용_연결 패드들 및 제어 신호용 연결 패드들이 형성될 수 있다. 상기 데이터 신호용_연결 패드들 및 상기 제어 신호용 연결 패드들은 제1 접지용_연결 패드들(120)과 같이 실장 기판(110)의 주변 영역에 배열될 수 있다.
또한, 도전성 연결 부재들이 상기 데이터 신호용_연결 패드들 및 상기 제어 신호용 연결 패드들 상에 배치될 수 있다. 예를 들면, 상기 도전성 연결 부재는 제1 도전성 연결 부재(220)와 같은 솔더 볼일 수 있다.
상기 데이터 신호용_연결 패드들 및 상기 제어 신호용 연결 패드들 상에 배치된 상기 도전성 연결 부재들은 제1 몰딩 부재(300)로부터 돌출 형성될 수 있다. 돌출된 제1 도전성 연결 부재(220)의 일단부는 재배선 기판(150)의 하부면 상의 재배선 접속 패드들에 접촉하고 전기적으로 연결될 수 있다.
따라서, 상기 데이터 신호용_연결 패드들 및 상기 제어 신호용 연결 패드들 상에 배치된 상기 도전성 연결 부재들은 제2 반도체 칩(250)의 동작에 필요한 신호 또는 전원의 전달 통로일 수 있다. 신호는 데이터(data) 신호 및 제어 신호를 포함할 수 있다. 전원은 전원 전압(VDD) 및 접지 전압(VSS)을 포함할 수 있다.
본 실시예에 있어서, 데이터 신호 및/또는 제어 신호는 제1 반도체 칩(200)의 메모리 제어 회로로부터 제2 반도체 칩(250)으로 전달될 수 있다. 또한, 전원 전압(VDD) 및/또는 접지 전압(VSS)은 실장 기판(110)을 통해 제2 반도체 칩(250)으로 공급될 수 있다.
이하에서는, 도 16의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 17 내지 도 19는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다. 상기 반도체 패키지의 제조 방법은 도 16에 도시된 반도체 패키지를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 한편, 상기 반도체 패키지의 제조 방법은 도 2 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략하기로 한다.
도 17을 참조하면, 도 2, 도 4 및 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 실장 기판(110) 상에 제1 반도체 칩(200)을 부착시키고 제1 반도체 칩(200)의 적어도 일부를 커버하는 제1 몰딩 부재(300)를 형성한다.
실장 기판(110)의 상부면(112) 상에는 제1 접지용_연결 패드(120) 및 다수개의 제1 본딩 패드들(122)이 형성되고, 실장 기판(110)의 하부면(114) 상에는 다수개의 외부 접속 패드들(130)이 형성될 수 있다. 제1 접지용_연결 패드들(120)이 실장 기판(110)의 주변 영역에 배열될 수 있고, 제1 본딩 패드들(122)은 실장 기판(110)의 칩-실장 영역 내에 배열될 수 있다.
또한, 실장 기판(110)의 상부면 상에는 데이터 신호용_연결 패드들 및 제어 신호용 연결 패드들이 형성될 수 있다. 상기 데이터 신호용_연결 패드들 및 상기 제어 신호용 연결 패드들은 제1 접지용_연결 패드들(120)과 같이 실장 기판(110)의 주변 영역에 배열될 수 있다.
제1 반도체 칩(200)은 실장 기판(110)의 칩-실장 영역 상에 부착될 수 있다. 제1 반도체 칩(200)은 범프들(210)을 매개로 하여 실장 기판(110)과 전기적으로 연결될 수 있다. 도면에 도시되지는 않았지만, 제1 반도체 칩(200)이 실장 기판(110)에 접합되면, 제1 반도체 칩(200)과 실장 기판(110) 사이에는 접착제가 언더필될 수 있다.
실장 기판(110)의 상기 주변 영역 상에 접지용_연결 패드(120) 상에 제1 도전성 연결 부재(220)를 배치시킬 수 있다. 예를 들면, 제1 도전성 연결 부재(220)는 솔더 볼일 수 있다. 제1 도전성 연결 부재(220)는 제1 몰딩 부재(300)로부터 돌출 형성될 수 있다. 예를 들면, 제1 도전성 연결 부재(220)의 일단부는 제1 몰딩 부재(300)로부터 기 설정된 높이만큼 돌출될 수 있다.
또한, 도전성 연결 부재들이 상기 데이터 신호용_연결 패드들 및 상기 제어 신호용 연결 패드들 상에 배치될 수 있다. 예를 들면, 상기 도전성 연결 부재는 제1 도전성 연결 부재(220)와 같은 솔더 볼일 수 있다. 상기 데이터 신호용_연결 패드들 및 상기 제어 신호용 연결 패드들 상에 배치된 상기 도전성 연결 부재들은 제1 몰딩 부재(300)로부터 돌출 형성될 수 있다.
도 18을 참조하면, 제1 몰딩 부재(300) 상에 제1 도전성 연결 부재(222)와 전기적으로 연결되도록 재배선 기판(150)을 적층시킨다.
재배선 기판(150)의 상부면 상에는 제2 접지용_연결 패드들(160)이 상기 칩-실장 영역 외부에 있는 주변 영역에 배열될 수 있다. 재배선 기판(150)의 상부면 상에는 제2 본딩 패드들(162)이 상기 칩-실장 영역의 내부에 배열될 수 있다. 재배선 기판(150)의 하부면 상에는 제1 도전성 연결 부재(220)와 전기적 연결을 위한 재배선 접속 패드들(170)이 형성될 수 있다.
제2 반도체 칩(250)은 재배선 기판(150) 상에, 활성면이 재배선 기판(150)을 향하도록 실장될 수 있다. 예를 들면, 제2 반도체 칩(250)은 범프들(260)을 매개로 하여 재배선 기판(150)과 전기적으로 연결될 수 있다.
제2 도전성 연결 부재(224)가 재배선 기판(150)의 주변 영역 상에 형성된 제2 접지용_연결 패드(160) 상에 배치될 수 있다. 예를 들면, 제2 도전성 연결 부재(224)는 솔더 볼일 수 있다.
재배선 기판(150) 상에는 제2 반도체 칩(250)의 적어도 일부를 커버하는 제2 몰딩 부재(350)가 형성될 수 있다. 제2 몰딩 부재(350)는 제2 반도체 칩(250)의 상부면을 노출하도록 형성될 수 있다. 제2 몰딩 부재(350)는 제2 도전성 연결 부재(224)의 일단부를 노출하도록 형성될 수 있다. 따라서, 상기 제2 도전성 연결 부재는 제2 몰딩 부재(350)에 의해 노출될 수 있다.
도 18에 도시된 바와 같이, 제2 반도체 칩(250)이 실장된 재배선 기판(150)은 제1 몰딩 부재(300) 상에 제1 도전성 연결 부재들(220)을 매개로 하여 적층될 수 있다. 돌출된 제1 도전성 연결 부재(220)의 일단부는 재배선 기판(150)의 하부면 상의 재배선 접속 패드들(170)에 접촉하고 전기적으로 연결될 수 있다. 도면에 도시되지는 않았지만, 재배선 기판(150)은 접착층에 의해 제1 몰딩 부재(300) 및/또는 제1 반도체 칩(200)의 상부면에 부착될 수 있다.
제1 몰딩 부재(300)로부터 돌출된 제1 도전성 연결 부재(220)의 일단부는 재배선 기판(150)의 하부면 상의 재배선 접속 패드들(170)에 접촉하고 전기적으로 연결될 수 있다.
또한, 상기 데이터 신호용_연결 패드들 및 상기 제어 신호용 연결 패드들 상에 배치된 상기 도전성 연결 부재들의 일단부들은 재배선 기판(150)의 하부면 상의 재배선 접속 패드들에 접촉하고 전기적으로 연결될 수 있다.
도 19를 참조하면, 제1 및 제2 반도체 칩들(200, 250)을 커버하는 전자기 차폐 부재(400)를 형성한다.
전자기 차폐 부재(400)는 제2 몰딩 부재(350) 상에 배치될 수 있다. 전자기 차폐 부재(400)는 제2 도전성 연결 부재(224)에 전기적으로 연결되는 흑연층(410), 흑연층(410)을 지지하는 지지층(430), 및 흑연층(410) 상에 형성되는 도전성 접착층(420)을 포함할 수 있다.
흑연층(410)은 도전성 접착층(420)을 매개로 하여 제2 몰딩 부재(350) 상에 접착될 수 있다. 도전성 접착층(420)은 제2 도전성 연결 부재(224)와 접촉하여 흑연층(410)과 제2 도전성 연결 부재(224)를 전기적으로 연결시킬 수 있다.
이어서, 실장 기판(110)의 하부면 상의 외부 접속 패드(130) 상에 외부 연결 부재를 형성하여 반도체 패키지를 완성할 수 있다.
따라서, 전자기 차폐 부재(400)는 제1 및 제2 도전성 연결 부재들(220, 224)을 통해 실장 기판(110)의 외부 접속 패드(130) 상의 외부 연결 부재에 전기적으로 연결될 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 적층되는 반도체 칩의 구조를 제외하고는 도 8을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 20을 참조하면, 반도체 패키지(105)는 실장 기판(110), 실장 기판(110) 상에 실장되는 제1 반도체 칩(202), 제1 반도체 칩(202) 상에 적층되는 제3 반도체 칩(252), 제1 및 제3 반도체 칩들(202, 252)의 적어도 일부를 커버하는 제1 몰딩 부재(300), 제1 몰딩 부재(300)의 적어도 일부를 관통하며 실장 기판(110)의 주변 영역 상에 형성된 적어도 하나의 제1 접지용_연결 패드(120) 상에 형성된 제1 도전성 연결 부재(222), 및 제1 및 제3 반도체 칩들(202, 252)을 커버하며 제1 도전성 연결 부재(222)에 전기적으로 연결되는 전자기 차폐 부재(400)를 포함할 수 있다.
제3 반도체 칩(252)은 다수개의 범프들(212)을 매개로 하여 제1 반도체 칩(202) 상에 적층되고 제1 반도체 칩(202)과 전기적으로 연결될 수 있다.
제1 반도체 칩(202)은 제1 반도체 칩(202)을 관통하는 플러그들(204)을 포함할 수 있다. 제1 플러그(204)에는 통상적으로 TSV(through Si via)라 불리는 관통 전극이 사용될 수 있다.
범프들(212)은 제1 반도체 칩(202)의 관통 전극들의 일단부들 상에 배치되고 제1 반도체 칩(202)과 제3 반도체 칩(252) 사이의 전기적 접속을 위해 사용될 수 있다. 따라서, 제3 반도체 칩(202)은 제1 반도체 칩(202)의 기판을 관통하는 다수개의 상기 관통 전극들에 의해 제1 반도체 칩(202)과 전기적으로 연결될 수 있다.
제1 몰딩 부재(300)는 실장 기판(110)의 상부면 상에 형성되어 제1 및 제2 반도체 칩(202, 252)의 적어도 일부를 커버할 수 있다. 제1 몰딩 부재(300)는 제2 반도체 칩(252)의 상부면을 노출하도록 형성될 수 있다.
제1 몰딩 부재(300)는 실장 기판(110)의 상기 주변 영역 상에 형성된 제1 접지용_연결 패드(120)를 노출시키는 관통홀을 가질 수 있다. 상기 관통홀 내에는 제1 도전성 연결 부재(222)가 충진될 수 있다. 제1 도전성 연결 부재(222)는 상기 관통홀 내에 충진된 도전성 페이스트와 같은 도전성 물질을 포함할 수 있다.
제1 도전성 연결 부재(222)는 제1 몰딩 부재(300)의 상기 관통홀 내에 충진되어 제1 몰딩 부재(300)로부터 돌출될 수 있다. 전자기 차폐 부재(400)는 제1 몰딩 부재(300) 상에 형성되어 제1 몰딩 부재(300)로부터 돌출된 제1 도전성 연결 부재(222)와 접촉하여 전기적으로 연결될 수 있다. 또한, 전자기 차폐 부재(400)는 제1 반도체 칩(200)의 노출된 상부면과 접촉할 수 있다.
이하에서는, 도 20의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 21 내지 도 23은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다. 상기 반도체 패키지의 제조 방법은 도 20에 도시된 반도체 패키지를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 한편, 상기 반도체 패키지의 제조 방법은 도 9 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략하기로 한다.
도 21을 참조하면, 실장 기판(110) 상에 제1 및 제3 반도체 칩들(202, 252)을 적층시킨다.
제1 반도체 칩(202) 상에 다수개의 범프들(212)을 매개로 하여 제3 반도체 칩(252)을 적층시킬 수 있다. 제1 반도체 칩(202)은 제1 반도체 칩(202)을 관통하는 플러그들(204)을 포함할 수 있다. 제1 플러그(204)에는 통상적으로 TSV라 불리는 관통 전극이 사용될 수 있다.
범프들(212)은 제1 반도체 칩(202)의 관통 전극들의 일단부들 상에 배치되고 리플로우 공정에 의해 제1 반도체 칩(202) 상에 제3 반도체 칩(252)을 적층시킬 수 있다. 따라서, 제3 반도체 칩(202)은 제1 반도체 칩(202)의 기판을 관통하는 다수개의 상기 관통 전극들에 의해 제1 반도체 칩(202)과 전기적으로 연결될 수 있다.
실장 기판(110) 상에 제1 및 제3 반도체 칩들(202, 252)을 부착시킬 수 있다. 제1 반도체 칩(202)은 범프들(210)을 매개로 하여 실장 기판(110)과 전기적으로 연결될 수 있다.
도 22를 참조하면, 실장 기판(110)의 상부면 상에 제1 접지용_연결 패드(120)와 전기적으로 연결된 제1 도전성 연결 부재(222)가 구비된 제1 몰딩 부재(300)를 형성한다.
실장 기판(110)의 상부면 상에 제1 및 제2 반도체 칩들(202, 252)의 적어도 일부를 커버하는 제1 예비 몰딩 부재를 형성할 수 있다. 상기 제1 예비 몰딩 부재는 제2 반도체 칩(252)의 상부면을 노출하도록 형성될 수 있다. 제1 및 제2 반도체 칩들(202, 252)의 측면들은 상기 제1 예비 몰딩 부재에 의해 커버될 수 있다. 따라서, 상기 제1 예비 몰딩 부재는 실장 기판(110)의 주변 영역 상에 형성되어 접지용_연결 패드들(120)을 커버할 수 있다.
이어서, 상기 제1 예비 몰딩 부재를 부분적으로 제거하여 실장 기판(110)의 주변 영역 상에 형성된 제1 접지용_연결 패드(120)를 노출시키는 관통홀을 형성할 수 있다. 예를 들면, 상기 관통홀은 레이지 드릴링 공정에 의해 형성될 수 있다. 따라서, 상기 관통홀을 갖는 제1 몰딩 부재(300)가 실장 기판(110) 상에 형성될 수 있다.
이어서, 제1 몰딩 부재(300)의 상기 관통홀에 도전성 물질을 충진하여 제1 접지용_연결 패드(120)에 접촉하는 제1 도전성 연결 부재(222)를 형성할 수 있다. 상기 도전성 물질은 도전성 페이스트를 포함할 수 있다. 제1 도전성 연결 부재(222)는 제1 몰딩 부재(300)로부터 노출되도록 형성될 수 있다.
도 23을 참조하면, 제1 및 제2 반도체 칩들(202, 252)을 커버하는 전자기 차폐 부재(400)를 형성한다.
전자기 차폐 부재(400)는 제1 몰딩 부재(300) 상에 배치될 수 있다. 전자기 차폐 부재(400)는 제1 도전성 연결 부재(222)에 전기적으로 연결되는 흑연층(410), 흑연층(410)을 지지하는 지지층(430), 및 흑연층(410) 상에 형성되는 도전성 접착층(420)을 포함할 수 있다.
흑연층(410)은 도전성 접착층(420)을 매개로 하여 제1 몰딩 부재(300) 상에 접착될 수 있다. 도전성 접착층(420)은 제1 도전성 연결 부재(220)와 접촉하여 흑연층(410)과 제1 도전성 연결 부재(220)를 전기적으로 연결시킬 수 있다.
제1 접지용_연결 패드(120)는 실장 기판(110)의 내부 배선에 의해 실장 기판(110)의 하부면 상의 접지용_외부 접속 패드(130)에 전기적으로 연결될 수 있다. 따라서, 전자기 차폐 부재(400)는 제1 도전성 연결 부재(222)를 통해 실장 기판(110)의 접지용_외부 접속 패드(130)와 전기적으로 연결될 수 있다.
이어서, 실장 기판(110)의 하부면 상의 외부 접속 패드(130) 상에 솔더 볼과 같은 외부 연결 부재를 형성하여 반도체 패키지를 완성할 수 있다.
도 24는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 실장 기판과 반도체 칩의 연결 구조를 제외하고는 도 8을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 24를 참조하면, 반도체 패키지(106)는 실장 기판(110), 실장 기판(110) 상에 실장되는 제1 반도체 칩(203), 제1 반도체 칩(203)의 적어도 일부를 커버하는 제1 몰딩 부재(300), 제1 몰딩 부재(300)의 적어도 일부를 관통하며 실장 기판(110)의 주변 영역 상에 형성된 적어도 하나의 제1 접지용_연결 패드(120) 상에 형성된 제1 도전성 연결 부재(222), 및 제1 반도체 칩(203)을 커버하며 제1 도전성 연결 부재(222)에 전기적으로 연결되는 전자기 차폐 부재(400)를 포함할 수 있다.
제1 반도체 칩(203)은 접착층(208)을 매개로 하여 실장 기판(110)에 부착될 수 있다. 제1 반도체 칩(203)의 상부면 상에는 칩 패드들(206)들이 형성될 수 있다. 본딩 와이어들(214)은 실장 기판(110)의 제1 본딩 패드들(122)로부터 인출되어 제1 반도체 칩(203)의 칩 패드들(206) 각각에 연결될 수 있다. 이에 따라, 제1 반도체 칩(203)은 본딩 와이어들(214)에 의해 실장 기판(110)에 전기적으로 연결될 수 있다.
제1 몰딩 부재(300)는 실장 기판(110)의 상부면 상에 형성되어 제1 반도체 칩(203)을 커버할 수 있다. 제1 몰딩 부재(300)는 실장 기판(110)의 상기 주변 영역 상에 형성된 제1 접지용_연결 패드(120)를 노출시키는 관통홀을 가질 수 있다. 상기 관통홀 내에는 제1 도전성 연결 부재(222)가 충진될 수 있다. 제1 도전성 연결 부재(222)는 상기 관통홀 내에 충진된 도전성 페이스트와 같은 도전성 물질을 포함할 수 있다.
제1 도전성 연결 부재(222)는 제1 몰딩 부재(300)의 상기 관통홀 내에 충진되어 제1 몰딩 부재(300)로부터 돌출될 수 있다. 전자기 차폐 부재(400)는 제1 몰딩 부재(300) 상에 형성되어 제1 몰딩 부재(300)로부터 돌출된 제1 도전성 연결 부재(222)와 접촉하여 전기적으로 연결될 수 있다.
이하에서는, 도 24의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 25 및 도 26은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다. 상기 반도체 패키지의 제조 방법은 도 24에 도시된 반도체 패키지를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 한편, 상기 반도체 패키지의 제조 방법은 도 9 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략하기로 한다.
도 25를 참조하면, 실장 기판(110) 상에 제1 반도체 칩(203)을 적층시킨다.
제1 반도체 칩(203) 상에 접착층(208)을 이용하여 실장 기판(110)에 부착시킬 수 있다. 다수개의 본딩 와이어들(214)을 이용하여 실장 기판(110)과 제1 반도체 칩(203)을 전기적으로 연결시킬 수 있다. 와이어 본딩 공정에 의해, 본딩 와이어들(214)은 실장 기판(110)의 제1 본딩 패드들(122)로부터 인출되어 제1 반도체 칩(203)의 칩 패드들(206) 각각에 연결될 수 있다. 이에 따라, 제1 반도체 칩(203)은 본딩 와이어들(214)에 의해 실장 기판(110)에 전기적으로 연결될 수 있다.
도 26을 참조하면, 실장 기판(110) 상에 형성된 제1 접지용_연결 패드(120)와 전기적으로 연결된 제1 도전성 연결 부재(222)가 구비된 제1 몰딩 부재(300)를 형성한다.
실장 기판(110)의 상부면 상에 제1 반도체 칩(203)을 커버하는 제1 예비 몰딩 부재를 형성할 수 있다. 상기 제1 예비 몰딩 부재를 부분적으로 제거하여 실장 기판(110)의 주변 영역 상에 형성된 제1 접지용_연결 패드(120)를 노출시키는 관통홀을 형성할 수 있다. 예를 들면, 상기 관통홀은 레이지 드릴링 공정에 의해 형성될 수 있다. 따라서, 상기 관통홀을 갖는 제1 몰딩 부재(300)가 실장 기판(110) 상에 형성될 수 있다.
제1 몰딩 부재(300)의 상기 관통홀에 도전성 물질을 충진하여 제1 접지용_연결 패드(120)에 접촉하는 제1 도전성 연결 부재(222)를 형성할 수 있다. 상기 도전성 물질은 도전성 페이스트를 포함할 수 있다. 제1 도전성 연결 부재(222)는 제1 몰딩 부재(300)로부터 노출되도록 형성될 수 있다.
도 24를 다시 참조하면, 제1 반도체 칩(203)을 커버하며 제1 도전성 연결 부재(222)에 전기적으로 연결되는 흑연층(410)을 전자기 차폐 부재(400)를 형성한 후, 실장 기판(110)의 하부면 상의 외부 접속 패드(130) 상에 솔더 볼과 같은 외부 연결 부재(140)를 형성하여 반도체 패키지를 완성할 수 있다.
도 27은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 전자기 차폐 부재의 연결 구조를 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 27을 참조하면, 반도체 패키지(107)는 실장 기판(110), 실장 기판(110) 상에 실장되는 제1 반도체 칩(200), 실장 기판(110) 상에서 제1 반도체 칩(200)의 상부면을 노출시키도록 형성되는 제1 몰딩 부재(300), 및 제1 몰딩 부재(300) 상에 형성되며 제1 반도체 칩(200)을 커버하는 흑연층(410)을 구비하는 전자기 차폐 부재(400)를 포함할 수 있다.
제1 반도체 칩(200)은 실장 기판(110)의 칩-실장 영역 상에 배치될 수 있다. 제1 반도체 칩(200)은 다수개의 제1 본딩 패드들(122) 상에 배치된 범프들(210)을 매개로 하여 실장 기판(110)과 전기적으로 연결되고 실장될 수 있다.
제1 몰딩 부재(300)는 실장 기판(110)의 상부면 상에 형성되어 제1 반도체 칩(200)을 커버할 수 있다. 제1 몰딩 부재(300)는 제1 반도체 칩(200)의 상부면을 노출하도록 형성될 수 있다.
전자기 차폐 부재(400)는 제1 반도체 칩(200)을 커버하도록 제1 몰딩 부재(300) 상에 배치될 수 있다. 전자기 차폐 부재(400)는 제1 몰딩 부재(300)에 의해 노출된 제1 반도체 칩(200)의 상부면과 직접 접촉할 수 있다.
전자기 차폐 부재(400)는 제1 반도체 칩(200)을 커버하는 흑연층(410), 흑연층(410)을 지지하는 지지층(430), 및 흑연층(410) 상에 형성되는 접착층(420)을 포함할 수 있다. 흑연층(410)은 접착층(420)을 매개로 하여 제1 몰딩 부재(300) 상에 접착될 수 있다.
본 실시예에 따른 반도체 패키지(107)에는 도 1의 반도체 패키지와는 달리 제1 도전성 연결 부재가 구비되지 않을 수 있다. 전자기 차폐 부재(400)는 실장 기판(110)의 접지용_연결 패드에 연결되지 않고 전기적으로 절연될 수 있다. 전자기 차폐 부재(400)의 흑연층(410)은 선택적으로 특정 주파수 영역에서만 전자기 차폐 성능을 가질 수 있다.
도 28은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 전자기 차폐 부재 및 방열 플레이트의 추가를 제외하고는 도 27을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 28을 참조하면, 반도체 패키지(108)는 실장 기판(110), 실장 기판(110) 상에 실장되는 제1 반도체 칩(200), 실장 기판(110) 상에서 제1 반도체 칩(200)의 상부면을 노출시키도록 형성되는 제1 몰딩 부재(300), 제1 몰딩 부재(300) 상에 형성되며 제1 반도체 칩(200)을 커버하는 흑연층(410)을 구비하는 전자기 차폐 부재(400), 및 전자기 차폐 부재(400) 상에 배치되는 방열 플레이트(450)를 포함할 수 있다.
전자기 차폐 부재(400)는 제1 반도체 칩(200)을 커버하도록 제1 몰딩 부재(300) 상에 배치될 수 있다. 전자기 차폐 부재(400)는 제1 몰딩 부재(300)에 의해 노출된 제1 반도체 칩(200)의 상부면과 직접 접촉할 수 있다.
전자기 차폐 부재(400)는 제1 반도체 칩(200)을 커버하는 흑연층(410) 및 흑연층(410)의 양측면에 각각 구비되는 제1 및 제2 접착층들(420, 422)을 포함할 수 있다. 상기 제1 및 제2 접착층들은 비전도성 접착제일 수 있다. 흑연층(410)은 제1 접착층(420)을 매개로 하여 제1 몰딩 부재(300) 상에 접착될 수 있다.
예를 들면, 전자기 차폐 부재(400)는 20㎛ 내지 80㎛의 두께를 가질 수 있다. 흑연층(410)은 30㎛ 내지 40㎛의 두께를 가질 수 있다. 제1 및 제2 접착층들(420, 422)은 5㎛ 내지 20㎛의 두께를 가질 수 있다.
방열 플레이트(450)는 전자기 차폐 부재(400) 상에 부착될 수 있다. 방열 플레이트(450)는 구리를 포함하는 금속 플레이트일 수 있다. 방열 플레이트(450)는 제2 접착층(422)을 매개로 하여 전자기 차폐 부재(400)의 흑연층(410)에 부착될 수 있다.
도 29는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 30은 도 29의 제1 패키지와 제2 패키지 사이에 개재된 전자기 차폐 부재를 나타내는 단면도이다. 상기 반도체 패키지는 전자기 차폐 부재의 위치를 제외하고는 도 16을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 29 및 도 30을 참조하면, 반도체 패키지(109)는 제1 패키지 및 상기 제1 패키지 상에 적층되는 제2 패키지, 및 상기 제1 패키지와 상기 제2 패키지 사이에 위치하는 전자기 차폐 부재(400)를 포함할 수 있다.
상기 제1 패키지는 실장 기판(110), 실장 기판(110) 상에 실장되는 제1 반도체 칩(200), 및 실장 기판(110) 상에서 제1 반도체 칩(200)의 상부면을 노출시키도록 형성되는 제1 몰딩 부재(300)를 포함할 수 있다.
전자기 차폐 부재(400)는 상기 제1 패키지 상에 배치될 수 있다. 전자기 차폐 부재(400)는 상기 제1 패키지의 제1 몰딩 부재(300) 상에 형성되며, 제1 반도체 칩(200)을 커버하는 흑연층(410)을 구비할 수 있다.
상기 제2 패키지는 전자기 차폐 부재(400) 상에 배치될 수 있다. 상기 제2 패키지는 전자기 차폐 부재(400) 상에 배치되는 기판(150), 기판(150) 상에 실장되는 제2 반도체 칩(250), 및 기판(150) 상에서 제2 반도체 칩(250)을 커버하는 제2 몰딩 부재(350)를 포함할 수 있다.
제1 반도체 칩(200)은 실장 기판(110)의 칩-실장 영역 상에 배치될 수 있다. 제1 반도체 칩(200)은 다수개의 제1 본딩 패드들(122) 상에 배치된 범프들(210)을 매개로 하여 실장 기판(110)과 전기적으로 연결되고 실장될 수 있다.
제1 몰딩 부재(300)는 실장 기판(110)의 상부면 상에 형성되어 제1 반도체 칩(200)을 커버할 수 있다. 제1 몰딩 부재(300)는 제1 반도체 칩(200)의 상부면을 노출하도록 형성될 수 있다.
전자기 차폐 부재(400)는 제1 반도체 칩(200)을 커버하도록 제1 몰딩 부재(300)의 상부면 전체를 커버할 수 있다. 전자기 차폐 부재(400)는 제1 몰딩 부재(300)에 의해 노출된 제1 반도체 칩(200)의 상부면과 직접 접촉할 수 있다. 이와 다르게, 전자기 차폐 부재(400)는 노출된 제1 반도체 칩(200)의 상부면만을 커버할 수 있다. 전자기 차폐 부재(400)는 적어도 제1 반도체 칩(200)의 상부면을 커버할 수 있는 면적을 가질 수 있다.
전자기 차폐 부재(400)는 제1 반도체 칩(200)을 커버하는 흑연층(410) 및 흑연층(410)의 양측면에 각각 구비되는 제1 및 제2 접착층들(420a, 420b)을 포함할 수 있다. 상기 제1 및 제2 접착층들은 도전성 접착층 또는 비도전성 접착층일 수 있다. 따라서, 상기 제2 패키지의 기판(150)은 제2 접착층(410b)에 의해 제1 반도체 칩(200)의 상부면에 부착될 수 있다.
제1 도전성 연결 부재(220)는 제1 몰딩 부재(300)로부터 돌출 형성될 수 있다. 예를 들면, 제1 도전성 연결 부재(220)의 일단부는 제1 몰딩 부재(300)로부터 기 설정된 높이만큼 돌출될 수 있다. 전자기 차폐 부재(400)는 제1 몰딩 부재(300)로부터 돌출된 제1 도전성 연결 부재(220)의 일단부를 노출시킬 수 있다.
제2 반도체 칩(250)이 실장된 기판(150)은 노출된 제1 도전성 연결 부재들(220)을 매개로 하여 상기 제1 패키지 상에 적층될 수 있다. 제1 도전성 연결 부재(220)의 일단부는 기판(150)의 하부면 상의 재배선 접속 패드(170)에 접촉하고 전기적으로 연결될 수 있다. 따라서, 상기 제2 패키지의 기판(150)은 제1 도전성 연결 부재들(220)과 전기적으로 연결될 수 있다.
제2 반도체 칩(250)은 접착층을 매개로 하여 기판(152)에 부착될 수 있다. 제2 반도체 칩(250)의 상부면 상에는 칩 패드들(256)들이 형성될 수 있다. 본딩 와이어들(254)은 기판(150)의 본딩 패드들(164)로부터 인출되어 제2 반도체 칩(250)의 칩 패드들(256) 각각에 연결될 수 있다. 이에 따라, 제2 반도체 칩(250)은 본딩 와이어들(254)에 의해 기판(150)에 전기적으로 연결될 수 있다.
이와 다르게, 제2 반도체 칩(250)은 솔더 범프들을 매개로 하여 기판(150)에 실장될 수 있다. 제2 반도체 칩(250)은 다양한 실장 방식에 의해 실장될 수 있다. 또한, 실장된 제1 및 제2 반도체 칩들의 개수는 이에 한정되지는 않는다. 나아가, 상기 제1 및 제2 반도체 칩들은 서로 다른 기능을 수행할 수 있다.
본 실시예에 따른 반도체 패키지(109)는, 패키지 온 패키지(POP) 타입의 패키지로서, 상기 제1 및 제2 패키지들 사이에 흑연층(410)을 구비하는 전자기 차폐 부재(400)를 포함할 수 있다. 전자기 차폐 부재(400)는 상부 패키지와 하부 패키지 사이에 개재되어 상기 상부 패키지와 상기 하부 패키지 사이에서 전자기 차폐 성능을 가질 수 있다.
도면에 도시되지는 않았지만, 제2 도전성 연결 부재가 제2 몰딩 부재(350)를 관통하도록 형성될 수 있고, 제2 전자기 차폐 부재가 제2 반도체 칩(250)을 커버하도록 형성될 수 있다. 상기 제2 도전성 연결 부재는 기판(150)의 접지용_연결 패드 상에 배치되고, 상기 제2 전자기 차폐 부재는 상기 제2 도전성 연결 부재에 전기적으로 연결될 수 있다. 따라서, 상기 제2 전자기 차폐 부재는 상기 제2 도전성 연결 부재를 통해 실장 기판(110)의 접지용_외부 접속 패드(130) 상에 배치된 외부 연결 부재(140)와 전기적으로 연결될 수 있다.
도 31은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 전자기 차폐 부재의 형태를 제외하고는 도 29를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 31을 참조하면, 반도체 패키지(109a)는 제1 패키지 및 상기 제1 패키지 상에 적층되는 제2 패키지, 및 상기 제1 패키지와 상기 제2 패키지 사이에 위치하는 전자기 차폐 부재(400)를 포함할 수 있다.
본 실시예에 있어서, 전자기 차폐 부재(400)는 하부 패키지의 실장 기판(110)의 외측면의 적어도 일부를 커버할 수 있다. 따라서, 전자기 차폐 부재(400)의 흑연층(410)은 하부 패키지의 상부면 및 측면 전체를 커버함으로써, 최종 반도체 패키지의 두께를 감소시키고, 전자기 차폐 성능 및 열방출 성능을 향상시킬 수 있다.
이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다.
도 32는 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 메모리(510)는 상술한 실시예들에 따른 메모리 장치를 포함한다. 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
도 33은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(500)에 연결된 메모리(510)를 포함한다. 메모리(510)는 상술한 실시예들에 따른 메모리 장치를 포함한다.
호스트 시스템(500)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 호스트 시스템(500)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 메모리(510)는 데이터 저장 매체로 사용된다.
도 34는 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(700)를 나타낸다. 휴대용 장치(700)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(700)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 메모리(510)는 본 발명의 각 실시예들에 따른 메모리 장치를 포함한다. 휴대용 장치(700)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 메모리(510)로부터 입출력된다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 101, 102, 103, 104, 105, 106, 107, 108, 109 : 반도체 패키지
110 : 실장 기판 120 : 제1 접지용_연결 패드
122 : 제1 본딩 패드 130 : 외부 접속 패드
140 : 외부 접속 패드 150 : 재배선 기판
160 : 제2 접지용_연결 패드 162 : 제2 본딩 패드
170 : 재배선 접속 패드 200, 202, 203 : 제1 반도체 칩
204 : 플러그 206 : 칩 패드
220, 222 : 제1 도전성 연결 부재 214 : 본딩 와이어
224 : 제2 도전성 연결 부재 250 : 제2 반도체 칩
252 : 제3 반도체 칩 300 : 제1 몰딩 부재
350 : 제2 몰딩 부재 400 : 전자기 차폐 부재
410 : 흑연층 420 : 접착층
430 : 지지층 450 : 방열 플레이트
500 : 호스트 시스템 510 : 메모리
520 : 메모리 콘트롤러 610 : 인코더/디코더
620 : 표시 부재 670 : 인터페이스
700 : 휴대용 장치

Claims (33)

  1. 칩-실장 영역 및 주변 영역을 갖는 실장 기판;
    상기 실장 기판의 상기 칩-실장 영역 상에 실장되는 제1 반도체 칩;
    상기 실장 기판 상에서 상기 제1 반도체 칩의 적어도 일부를 커버하는 제1 몰딩 부재;
    상기 제1 몰딩 부재의 적어도 일부를 관통하며, 상기 실장 기판의 상기 주변 영역 상에 형성된 적어도 하나의 접지용_연결 패드와 전기적으로 연결되는 제1 도전성 연결 부재; 및
    상기 제1 반도체 칩을 커버하며, 상기 제1 도전성 연결 부재에 전기적으로 연결된 흑연층을 구비하는 전자기 차폐 부재를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1 몰딩 부재는 상기 제1 반도체 칩의 상부면을 노출시키는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 전자기 차폐 부재는 상기 제1 반도체 칩의 노출된 상부면과 직접 접촉하는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서, 상기 제1 반도체 칩은 상기 실장 기판과 다수개의 범프들에 의해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 전자기 차폐 부재는 상기 제1 도전성 연결 부재와 직접 접촉하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제1 도전성 연결 부재는 솔더 볼을 포함하고, 상기 솔더 볼은 상기 접지용_연결 패드 상에 배치되며 상기 솔더 볼의 일단부는 상기 제1 몰딩 부재에 의해 노출되는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제1 도전성 연결 부재는 도전성 물질을 포함하고, 상기 제1 몰딩 부재에는 상기 접지용_연결 패드를 노출시키는 관통홀이 형성되며 상기 도전성 물질은 상기 관통홀에 충진되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 전자기 차폐 부재는
    상기 흑연층을 지지하는 지지층; 및
    상기 흑연층 상에 형성되는 도전성 접착층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 전자기 차폐 부재는 상기 실장 기판의 외측면의 적어도 일부를 커버하는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩을 더 포함하고, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 기판을 관통하는 다수개의 관통 전극들에 의해 상기 제1 반도체 칩과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제1 몰딩 부재 상에 적층되며, 상기 제1 도전성 연결 부재와 전기적으로 연결되는 재배선 기판;
    상기 재배선 기판의 칩-실장 영역 상에 실장되는 제2 반도체 칩;
    상기 재배선 기판 상에서 상기 제2 반도체 칩의 적어도 일부를 커버하는 제2 몰딩 부재; 및
    상기 제2 몰딩 부재의 적어도 일부를 관통하고, 상기 재배선 기판의 주변 영역 상에 형성된 적어도 하나의 접지용_연결 패드와 전기적으로 연결되는 제2 도전성 연결 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서, 상기 제2 몰딩 부재는 상기 제2 반도체 칩의 상부면을 노출시키는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 전자기 차폐 부재는 상기 제2 반도체 칩의 노출된 상부면과 직접 접촉하는 것을 특징으로 하는 반도체 패키지.
  14. 제 11 항에 있어서, 상기 전자기 차폐 부재는 상기 제2 도전성 연결 부재와 직접 접촉하는 것을 특징으로 하는 반도체 패키지.
  15. 실장 기판;
    상기 실장 기판 상에 실장되는 제1 반도체 칩;
    상기 실장 기판 상에서 상기 제1 반도체 칩의 상부면을 노출시키는 제1 몰딩 부재; 및
    상기 제1 몰딩 부재 상에 배치되며, 상기 제1 반도체 칩을 커버하는 흑연층을 구비하는 전자기 차폐 부재를 포함하는 반도체 패키지.
  16. 제 15 항에 있어서, 상기 전자기 차폐 부재는 상기 제1 반도체 칩의 노출된 상부면과 직접 접촉하는 것을 특징으로 하는 반도체 패키지.
  17. 제 15 항에 있어서, 상기 전자기 차폐 부재는 상기 흑연층을 지지하는 지지층 및 상기 흑연층 상에 형성되는 도전성 접착층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제 15 항에 있어서, 상기 전자기 차폐 부재 상에 배치되는 방열 플레이트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제 18 항에 있어서, 상기 전자기 차폐 부재는 상기 흑연층의 양측면에 각각 구비되는 제1 및 제2 접착층들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제 15 항에 있어서, 상기 제1 몰딩 부재의 적어도 일부를 관통하며 상기 실장 기판의 주변 영역 상에 형성된 적어도 하나의 접지용_연결 패드와 전기적으로 연결되는 제1 도전성 연결 부재를 더 포함하며,
    상기 전자기 차폐 부재의 상기 흑연층은 상기 제1 도전성 연결 부재와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  21. 칩-실장 영역 및 주변 영역을 갖는 실장 기판을 마련하는 단계;
    상기 실장 기판의 상기 칩-실장 영역 상에 제1 반도체 칩을 배치시키는 단계;
    상기 실장 기판 상에서 상기 제1 반도체 칩의 적어도 일부를 커버하며, 적어도 일부를 관통하여 상기 실장 기판의 상기 주변 영역 상에 형성된 적어도 하나의 접지용_연결 패드와 전기적으로 연결된 제1 도전성 연결 부재가 구비된 제1 몰딩 부재를 형성하는 단계; 및
    상기 제1 반도체 칩을 커버하며, 상기 제1 도전성 연결 부재에 전기적으로 연결된 흑연층을 구비하는 전자기 차폐 부재를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  22. 제 21 항에 있어서, 상기 제1 몰딩 부재를 형성하는 단계는
    상기 실장 기판의 상기 주변 영역 상에 형성된 상기 접지용_연결 패드 상에 솔더 볼을 배치시키는 단계; 및
    상기 실장 기판 상에 상기 제1 반도체 칩의 적어도 일부를 커버하며 상기 솔더 볼의 일단부를 노출시키는 상기 제1 몰딩 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  23. 제 21 항에 있어서, 상기 제1 몰딩 부재를 형성하는 단계는
    상기 실장 기판 상에 상기 제1 반도체 칩의 적어도 일부를 커버하는 제1 예비 몰딩 부재를 형성하는 단계;
    상기 제1 예비 몰딩 부재에 상기 실장 기판의 상기 주변 영역 상에 형성된 상기 접지용_연결 패드를 노출시키는 관통홀을 형성하는 단계; 및
    상기 관통홀에 도전성 물질을 충진시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  24. 제 21 항에 있어서, 상기 제1 몰딩 부재는 상기 제1 반도체 칩의 상부면을 노출시키도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  25. 제 24 항에 있어서, 상기 전자기 차폐 부재는 상기 제1 반도체 칩의 노출된 상부면과 직접 접촉하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  26. 제 24 항에 있어서, 상기 실장 기판의 상기 칩-실장 영역 상에 제1 반도체 칩을 배치시키는 단계는 상기 제1 반도체 칩과 상기 실장 기판을 다수개의 범프들을 이용하여 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  27. 제 21 항에 있어서, 상기 전자기 차폐 부재는
    상기 흑연층을 지지하는 지지층; 및
    상기 흑연층 상에 형성되는 도전성 접착층을 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  28. 제 21 항에 있어서, 상기 전자기 차폐 부재는 상기 실장 기판의 외측면의 적어도 일부를 커버하도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  29. 제 21 항에 있어서, 상기 제1 반도체 칩 상에 제2 반도체 칩을 적층하는 단계를 더 포함하고, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 기판을 관통하는 다수개의 관통 전극들에 의해 상기 제1 반도체 칩과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  30. 제 21 항에 있어서,
    상기 제1 몰딩 부재 상에 상기 제1 도전성 연결 부재와 전기적으로 연결되도록 재배선 기판을 적층시키는 단계;
    상기 재배선 기판의 칩-실장 영역 상에 제2 반도체 칩을 배치시키는 단계; 및
    상기 재배선 기판 상에서 상기 제2 반도체 칩의 적어도 일부를 커버하며, 적어도 일부를 관통하여 상기 재배선 기판의 주변 영역 상에 형성된 적어도 하나의 접지용_연결 패드와 전기적으로 연결된 제2 도전성 연결 부재가 구비된 제2 몰딩 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  31. 제 30 항에 있어서, 상기 제2 몰딩 부재는 상기 제2 반도체 칩의 상부면을 노출시키도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  32. 제 31 항에 있어서, 상기 전자기 차폐 부재는 상기 제2 반도체 칩의 노출된 상부면과 직접 접촉하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  33. 제 30 항에 있어서, 상기 전자기 차폐 부재는 상기 제2 도전성 연결 부재와 직접 접촉하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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