KR102442623B1 - 반도체 패키지 - Google Patents

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KR102442623B1
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semiconductor
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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Abstract

반도체 패키지가 제공된다. 이 반도체 패키지는 반도체 패키지는 홀을 가지는 방열층, 상기 방열층 아래 위치하는 제1 반도체 칩, 상기 제1 반도체 칩 아래 위치하는 재배선 구조체, 상기 방열층과 상기 재배선 구조체 사이에 위치하는 제1 밀봉재, 상기 재배선 구조체로부터 상기 방열층까지 연장되며, 상기 제1 반도체 칩을 둘러싸는 차폐벽, 및 상기 재배선 구조체로부터 상기 홀 내까지 연장되는 제1 전도성 기둥을 포함할 수 있다. 상기 반도체 패키지는 높은 방열 성능 및 전자기간섭 차폐 성능을 가질 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다. 보다 구체적으로는 웨이퍼 레벨 반도체 패키지에 관한 것이다.
반도체 패키지에 포함되는 반도체 칩은 전자기간섭(electromagnetic interference, EMI) 현상으로 인해 의도되지 않은 이상 동작을 일으킬 수 있다. 전자 기기의 소형화에 따라 반도체 패키지들 사이 간격이 감소함으로 인해 반도체 패키지의 전자기간섭 차폐 성능의 중요성이 증가하고 있다. 한편, 반도체 패키지의 고집적화 및 소형화에 따라 반도체 패키지의 방열 성능의 중요성 또한 증가하고 있다. 따라서 높은 열 방출 성능 및 전자기간섭 차폐 성능을 갖는 반도체 패키지의 개발이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 높은 열 방출 성능 및 전자기간섭 차폐 성능을 갖는 반도체 패키지를 제공하는 것이다. 또한, 높은 열 방출 성능 및 전자기간섭 차폐 성능을 갖는 반도체 패키지를 저렴한 비용 및 단축된 시간으로 제조할 수 있는 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 홀을 가지는 방열층, 상기 방열층 아래 위치하는 제1 반도체 칩, 상기 제1 반도체 칩 아래 위치하는 재배선 구조체, 상기 방열층과 상기 재배선 구조체 사이에 위치하는 제1 밀봉재, 상기 재배선 구조체로부터 상기 방열층까지 연장되며, 상기 제1 반도체 칩을 둘러싸는 차폐벽, 및 상기 재배선 구조체로부터 상기 홀 내까지 연장되는 제1 전도성 기둥을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 칩 영역, 상기 칩 영역을 둘러싸는 차폐 영역, 및 상기 차폐 영역의 바깥쪽에 위치하며 홀을 가지는 홀 영역을 포함하는 방열층, 상기 방열층의 칩 영역 아래 위치하는 제1 반도체 칩, 상기 방열층의 차폐 영역과 접하며, 상기 방열층의 차폐 영역 아래 위치하는 차폐벽, 상기 방열층의 홀을 통과하는 제1 전도성 기둥, 상기 제1 반도체 칩 아래 위치하는 제2 전도성 기둥, 상기 차폐벽, 상기 제1 전도성 기둥, 상기 제2 전도성 기둥, 및 상기 제1 반도체 칩을 둘러싸는 제1 밀봉재, 및 상기 차폐벽, 상기 제1 전도성 기둥, 및 상기 제2 전도성 기둥과 접하는 재배선 구조체를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 반도체 패키지, 상기 제1 반도체 패키지 상의 제2 반도체 패키지, 및 상기 제1 반도체 패키지 및 상기 제2 반도체 패키지 사이에 위치하는 패키지간 접속 부재를 포함하고, 상기 제1 반도체 패키지는 재배선 구조체, 상기 재배선 구조체 상에 위치하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 위치하며 홀을 가지는 방열층, 상기 재배선 구조체와 상기 방열층 사이를 채우며 상기 제1 반도체 칩을 둘러싸는 제1 밀봉재, 상기 재배선 구조체로부터 상기 방열층까지 연장되며 상기 제1 반도체 칩을 둘러싸는 차폐벽, 및 상기 재배선 구조체와 접하고 상기 방열층의 홀 내까지 연장되는 제1 전도성 기둥을 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지는 향상된 방열 성능 및 전자기간섭 차폐 성능을 갖는다. 뿐만아니라, 반도체 패키지의 휨(warpage)이 감소될 수 있다. 또한, 본 발명의 기술적 사상에 의한 반도체 패키지 제조 방법에 따르면 제조 비용 및 시간이 절약될 수 있다.
도 1a 및 도 1b는 각각 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 평면도 및 단면도이다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3a 및 도 3b는 각각 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 평면도 및 단면도이다.
도 4a 및 도 4b는 각각 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 평면도 및 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6a, 도 6c, 도 6e, 도 6g, 도 6i, 도 6k, 및 도 6l은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 도 6b, 도 6d, 도 6f, 도 6h, 및 도 6j는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 평면도들이다.
도 7a 내지 도 7c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 8a 및 도 8b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 1a 및 도 1b는 각각 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 평면도 및 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 방열층(110), 제1 반도체 칩(140A), 차폐벽(130), 제1 전도성 기둥(120), 제2 전도성 기둥(160), 제1 밀봉재(170), 재배선 구조체(180), 및 외부 접속 부재(190)를 포함할 수 있다.
방열층(110)은 열 및 전기 전도성 물질을 포함할 수 있다. 예를 들어, 방열층(110)은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에 따르면, 방열층(110)은 적층된 복수의 층으로 구성될 수 있다. 일부 실시예에 따르면, 방열층(110)은 동박 적층판(Copper Clad Laminate, CCL)과 같은 적층판(laminate)을 포함할 수 있다.
방열층(110)은 칩 영역(112), 차폐 영역(114), 및 홀 영역(116)을 포함할 수 있다. 칩 영역(112)은 방열층(110)의 중심에 위치할 수 있고, 차폐 영역(114)은 칩 영역(112)을 둘러쌀 수 있고, 홀 영역(116)은 차폐 영역(114)의 바깥쪽에 위치할 수 있다. 방열층(110)의 홀 영역(116)은 방열층(110)을 관통하는 홀(H)을 가질 수 있다. 일부 실시예에 따르면, 방열층(110)의 홀 영역(116)은 방열층(110)의 가장자리를 따라 이격되어 배치되는 복수 개의 홀(H)을 가질 수 있다.
방열층(110)의 칩 영역(112) 아래에는 제1 반도체 칩(140A)이 위치할 수 있다. 제1 반도체 칩(140A)은 예를 들어 로직 반도체 칩 또는 메모리 반도체 칩일 수 있다. 로직 반도체 칩은 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 애플리케이션 프로세서(application processor), 또는 주문형 반도체(application specific integrated circuit, ASIC)일 수 있다. 메모리 반도체 칩은 예를 들어 디램(dynamic random access memory, DRAM), 에스램(static random access memory, SRAM), 플래시(flash) 메모리, 이이피롬(electrically erasable programmable read-only memory, EEPROM), 피램(phase change random access memory, PRAM), 엠램(magnetic random access memory, MRAM), 또는 알램(resistive random access memory, RRAM)일 수 있다.
제1 반도체 칩(140A)은 제1 반도체 칩(140A)과 방열층(110)의 칩 영역(112) 사이에 배치되는 칩 접착층(150)에 의해 방열층(110)의 칩 영역(112) 아래에 부착될 수 있다. 칩 접착층(150)은 비도전성 접착제(Non Conductive Adhesive), 이방 도전성 접착제(Anisotropic Conductive Adhesive) 또는 등방 도전성 접착제(Isotropic Conductive Adhesive)를 포함할 수 있다. 이방 도전성 접착제, 등방 도전성 접착제, 및 비도전성 접착제는 각각 필름 또는 페이스트 타입일 수 있다. 비도전성 접착제는 폴리머 수지를 포함하며, 이방 도전성 접착제 및 등방 도전성 접착제는 폴리머 수지 및 도전성 입자를 포함할 수 있다. 도전성 입자는 예를 들어, 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 등을 포함할 수 있다. 폴리머 수지는 예를 들어 열경화성 수지, 열 가소성 수지, 또는 UV 경화성(UV curable) 수지 등을 포함할 수 있다. 칩 접착층(150)은 예를 들어 에폭시 수지, 우레탄 수지, 또는 아크릴 수지를 포함할 수 있다.
제2 전도성 기둥(160)은 제1 반도체 칩(140A) 아래에 위치할 수 있다. 제2 전도성 기둥(160)은 제1 반도체 칩(140A)과 전기적으로 연결될 수 있다. 제1 반도체 칩(140A)이 제2 전도성 기둥(160)을 통해 재배선 구조체(180)에 연결될 수 있다. 제2 전도성 기둥(160)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 제2 전도성 기둥(160)은 구리(Cu), 니켈(Ni), 알루미늄(Al), 금(Au), 또는 은(Ag)과 같은 금속을 포함할 수 있다.
방열층(110)의 차폐 영역(114) 아래에는 차폐벽(130)이 위치할 수 있다. 차폐벽(130)은 방열층(110)의 차폐 영역(114)으로부터 재배선 구조체(180)까지 연장될 수 있다. 차폐벽(130)은 제1 반도체 칩(140A)과 이격되며, 제1 반도체 칩(140A)의 주위를 따라서 연장되어 제1 반도체 칩(140A)의 주위를 둘러쌀 수 있다. 차폐벽(130)의 폭은 약 5μm 내지 약 100μm일 수 있다. 차폐벽(130)의 높이는 약 10μm 내지 약 500μm일 수 있다. 차폐벽(130)은 재배선 구조체(180)를 통해 접지 신호에 연결될 수 있다. 차폐벽(130)은 전자기간섭 차폐 기능 및 재배선 구조체(180)에서 발생한 열을 방열층(110)으로 전달하는 열 전달 기능을 수행할 수 있다. 차폐벽(130)은 열 및 전기 전도성 물질을 포함할 수 있다. 예를 들어, 차폐벽(130)은 구리(Cu), 니켈(Ni), 알루미늄(Al), 금(Au), 또는 은(Ag)과 같은 금속을 포함할 수 있다. 차폐벽(130)은 방열층(110)과 동일한 물질로 이루어질 수 있다. 일부 실시예에 따르면, 차폐벽(130)은 방열층(110)과 상이한 물질로 이루어질 수 있다.
제1 전도성 기둥(120)은 재배선 구조체(180)와 접하고 방열층(110)의 홀(H) 내까지 연장될 수 있다. 제1 전도성 기둥(120)의 직경은 홀(H)의 직경보다 작고, 제1 전도성 기둥(120)은 홀(H)의 내벽과 이격될 수 있다. 제1 전도성 기둥(120)의 상면은 방열층(110)의 상면과 공면(coplanar)일 수 있다. 제1 전도성 기둥(120)의 높이는 차폐벽(130)의 높이보다 클 수 있다. 제1 전도성 기둥(120)의 높이와 차폐벽(130)의 높이의 차이는 방열층(110)의 두께와 동일할 수 있다. 제1 전도성 기둥(120)을 통해 본 발명의 일 실시예에 따른 반도체 패키지(100)를 다른 동종 또는 이종의 반도체 패키지와 연결할 수 있다. 제1 전도성 기둥(120)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 제1 전도성 기둥(120)은 구리(Cu), 니켈(Ni), 알루미늄(Al), 금(Au), 은(Ag), 또는 이들의 조합을 포함할 수 있다. 제1 전도성 기둥(120)과 차폐벽(130)은 동일한 물질로 이루어질 수 있다. 일부 실시예에 따르면, 제1 전도성 기둥(120)과 차폐벽(130)은 상이한 물질로 이루어질 수 있다. 제1 전도성 기둥(120)의 상부는 산화방지를 위하여 OSP(organic solderability preservative), 니켈(Ni)/금(Au), ENIG(electroless nickel immersion gold), 또는 ENEPIG(electroless nickel electroless palladium immersion gold)를 포함할 수 있다.
차폐벽(130)의 하면, 제1 전도성 기둥(120)의 하면, 및 제2 전도성 기둥(160)의 하면은 재배선 구조체(180)에 각각 연결될 수 있다. 즉, 차폐벽(130)의 하면, 제1 전도성 기둥(120)의 하면, 및 제2 전도성 기둥(160)의 하면은 공면일 수 있다. 재배선 구조체(180)는 예를 들어, 상부 패드(182), 재배선 패턴(186), 하부 패드(188), 및 절연층(184)을 포함할 수 있다. 상부 패드(182)는 재배선 구조체(180)의 상측에 위치하며, 차폐벽(130), 제1 전도성 기둥(120), 또는 제2 전도성 기둥(160)과 전기적으로 연결될 수 있다. 하부 패드(188)는 재배선 구조체(180) 하측에 위치하며, 외부 접속 부재(190)와 전기적으로 연결될 수 있다. 재배선 패턴(186)은 상부 패드(182)와 하부 패드(188) 사이를 연결할 수 있다. 도 1b에 도시된 재배선 패턴(186)의 형상 및 연결은 예시적인 것이며, 다양하게 변형될 수 있다. 절연층(184)은 복수의 층으로 구성될 수 있다. 상부 패드(182), 하부 패드(188) 및 재배선 패턴(186)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 상부 패드(182), 하부 패드(188) 및 재배선 패턴(186)은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 이들의 조합을 포함할 수 있다. 절연층(184)은 예를 들어 폴리이미드(polyimide, PI), 폴리벤조옥사졸(polybenzoxazole, PBO), 또는 벤조시클로부텐(benzocyclobutene, BCB)과 같은 유기 절연 물질, 또는 실리콘질화물, 실리콘 산질화물, 또는 실리콘산화물과 같은 무기 절연 물질을 포함할 수 있다.
제1 밀봉재(170)는 재배선 구조체(180)와 방열층(110) 사이를 채울 수 있다. 제1 밀봉재(170)는 제1 반도체 칩(140A), 차폐벽(130), 제1 전도성 기둥(120), 및 제2 전도성 기둥(160)을 감쌀 수 있다. 또한 제1 밀봉재(170)는 홀(H)을 채울 수 있다. 즉, 홀(H) 내벽과 제1 전도성 기둥(120) 사이 공간은 제1 밀봉재(170)에 의해 채워질 수 있다. 따라서, 제1 전도성 기둥(120)과 방열층(110)은 제1 밀봉재(170)를 사이에 두고 이격될 수 있다. 제1 밀봉재(170) 중 홀(H)을 채우는 부분의 상면, 제1 전도성 기둥(120)의 상면, 및 방열층(110)의 상면은 공면일 수 있다. 제1 밀봉재(170)는 열경화성 수지, 열가소성 수지, 또는 UV 경화성 수지 등을 포함할 수 있다. 제1 밀봉재(170)는 예를 들어 EMC(Epoxy Mold Compound)와 같은 에폭시 수지, 또는 실리콘(silicone) 수지를 포함할 수 있다.
재배선 구조체(180) 아래에는 외부 접속 부재(190)가 위치할 수 있다. 외부 접속 부재(190)는 재배선 구조체(180)의 하부 패드(188)와 연결될 수 있다. 외부 접속 부재(190)는 금속 범프 또는 솔더 범프와 같은 범프를 포함할 수 있다. 금속 범프는 예를 들어 구리(Cu), 알루미늄(Al), 또는 금(Au)과 같은 전기 전도성 물질을 포함할 수 있다. 솔더 범프는 예를 들어, 주석(Sn)/납(Pb) 또는 주석(Sn)/은(Ag)/구리(Cu)를 포함할 수 있다. 도면에 도시되지 않았으나, 외부 접속 부재(190)는 범프와 재배선 구조체(180)의 하부 패드(188) 사이에 위치하는 언더 범프 금속(under bump metal) 패턴을 더 포함할 수 있다. 언더 범프 금속 패턴은 예를 들어 크롬(Cr), 텅스텐(W), 티타늄(Ti), 구리(Cu), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 또는 금(Au)과 같은 금속을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 차폐벽(130) 및 방열층(110)이 제1 반도체 칩(140A)을 둘러쌈으로써, 제1 반도체 칩(140A)의 전자기간섭이 방지될 수 있다. 동시에, 재배선 구조체(180)에서 발생한 열이 차폐벽(130)을 통해 넓은 면적을 갖는 방열층(110)으로 이동됨으로써 본 발명의 일 실시예에 따른 반도체 패키지(100)는 우수한 방열 성능을 가질 수 있다.
넓은 방열 면적을 확보하기 위하여 방열층(110)은 반도체 패키지(100)의 평면적 전체를 활용하여 형성될 수 있다. 즉, 제1 밀봉재(170) 중 홀(H)을 채우는 부분을 제외한 나머지 부분의 상면은 방열층(110)에 의해 덮일 수 있다. 또는, 재배선 구조체(180)의 평면적은 방열층(110)의 평면적과 홀(H)의 평면적의 합과 같을 수 있다. 넓은 방열층(110) 면적으로 인해 본 발명의 일 실시예에 따른 반도체 패키지(100)는 높은 방열 성능을 가질 수 있다.
뿐만 아니라, 방열층(110)과 재배선 구조체(180)가 반도체 패키지(100)의 상부와 하부에 각각 배치됨으로써 반도체 패키지(100)를 구성하는 각각의 구성 요소들간의 열팽창 계수 차이로 인해 발생할 수 있는 반도체 패키지(100)의 휨이 감소될 수 있다. 특히, 방열층(110)의 두께 및 물질의 조절을 통해 반도체 패키지(100)의 휨이 조절될 수 있다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서 도 1a 및 도 1b에 도시된 실시예와의 차이점이 기술된다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(200A)는 도 1a 및 도 1b에 도시된 반도체 패키지(100)의 구성 요소와 동일한 요소 외에 방열층(110)의 칩 영역(112)과 제1 반도체 칩(140A) 사이에 위치하는 제3 전도성 기둥(210)을 더 포함할 수 있다. 제3 전도성 기둥(210)은 방열층(110)의 칩 영역(112)으로부터 상기 제1 반도체 칩(140A) 쪽으로 연장될 수 있다. 제3 전도성 기둥(210)의 높이는 제1 전도성 기둥(120)의 높이 및 차폐벽(130)의 높이보다 작을 수 있다. 제3 전도성 기둥(210)의 상면은 방열층(110)의 칩 영역(112)과 접할 수 있다. 제3 전도성 기둥(210)의 하면은 제1 반도체 칩(140A)과 접하지 않을 수 있다. 칩 접착층(150)이 방열층(110)과 제1 반도체 칩(140A) 사이 및 제3 전도성 기둥(210)의 하면과 제1 반도체 칩(140A) 사이를 채울 수 있다. 제3 전도성 기둥(210)은 전기 및 열 전도성 물질을 포함할 수 있다. 예를 들어, 제3 전도성 기둥(210)은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 패키지(200A)가 제3 전도성 기둥(210)을 포함함으로써, 제1 반도체 칩(140A)에서 발생한 열이 방열층(110)으로 신속하게 전달될 수 있다. 제1 반도체 칩(140A)에서 발생한 열이 방열층(110)에 전달되기 위해 거쳐야 하는 전체 열 전달 경로 중 상대적으로 열 전도도가 낮은 칩 접착층(150)을 지나가는 경로가 짧아지고, 상대적으로 열 전도도가 높은 제3 전도성 기둥(210)을 지나가는 경로가 추가되기 때문이다. 따라서 본 발명의 일 실시예에 따른 반도체 패키지(200A)는 높은 방열 성능을 가질 수 있다.
도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서 도 2a에 도시된 실시예와의 차이점이 기술된다.
도 2a와 달리, 제3 전도성 기둥(210)의 하면은 제1 반도체 칩(140A)과 접할 수 있다. 제1 반도체 칩(140A)에서 발생한 열이 칩 접착층(150)보다 상대적으로 열 전도도가 높은 제3 전도성 기둥(210)을 통해 방열층(110)에 전달될 수 있다. 따라서 본 발명의 일 실시예에 따른 반도체 패키지(200B)는 높은 방열 성능을 가질 수 있다.
도 3a 및 도 3b는 각각 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 평면도 및 단면도이다. 이하에서 도 1a 및 도1b에 도시된 실시예와의 차이점이 기술된다.
도 3a 및 도 3b를 참조하면, 방열층(110)은 수평 방향으로 이격된 복수의 칩 영역(112A, 112B)을 포함할 수 있다. 차폐 영역(114)은 복수의 칩 영역(112A, 112B)을 둘러쌀 수 있다. 제1 반도체 칩(140A)을 포함하는 복수의 반도체 칩(140A, 140B)은 방열층(110)의 복수의 칩 영역(112A, 112B) 아래에 하나씩 위치할 수 있다. 예를 들어, 도 3b에 도시된 바와 같이, 방열층(110)은 제1 칩 영역(112A) 및 제2 칩 영역(112B)을 포함하고, 방열층(110)의 제1 칩 영역(112A) 아래에 제1 반도체 칩(140A) 및 방열층(110)의 제2 칩 영역(112B) 아래에 제2 반도체 칩(140B)이 위치할 수 있다. 제1 반도체 칩(140A)과 제2 반도체 칩(140B)은 각각 로직 소자 또는 메모리 소자일 수 있다. 제1 반도체 칩(140A)과 제2 반도체 칩(140B)은 동종 또는 이종의 반도체 칩일 수 있다. 방열층(110)의 차폐 영역(114) 아래 형성되는 복수의 차폐벽(130A, 130B) 각각은 복수의 반도체 칩(140A, 140B)을 각각 둘러쌀 수 있다. 예를 들어, 제1 차폐벽(130A)이 제1 반도체 칩(140A)을 둘러싸고, 제2 차폐벽(130B)이 제2 반도체 칩(140B)을 둘러쌀 수 있다. 복수의 차폐벽(130A, 130B) 각각이 복수의 반도체 칩(140A, 140B)을 각각 둘러쌈으로써 복수의 반도체 칩(140A, 140B) 사이에 발생할 수 있는 전자기간섭을 차단할 수 있다. 본 발명의 일 실시예에 따른 반도체 패키지(300)는 시스템 인 패키지 (system in package, SIP) 타입일 수 있다.
도 4a 및 도 4b는 각각 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 평면도 및 단면도이다. 이하에서 도 3a 및 도 3b에 도시된 실시예와의 차이점이 기술된다.
도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(400)에 따르면, 방열층(110)의 하나의 칩 영역(112) 아래 제1 반도체 칩(140A)을 포함하는 복수의 반도체 칩(140A, 140B)이 형성될 수 있다. 예를 들어, 방열층(110)의 하나의 칩 영역(112) 아래 제1 반도체 칩(140A) 및 제2 반도체 칩(140B)이 위치할 수 있다. 방열층(110)의 차폐 영역(114) 아래 형성되는 하나의 차폐벽(130)이 복수의 반도체 칩(140A, 140B)을 함께 둘러쌀 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 발명의 일 실시예에 따른 반도체 패키지(500)는 패키지 온 패키지(Package On Package, POP) 타입일 수 있다. 본 발명의 일 실시예에 따른 반도체 패키지(500)는 제1 반도체 패키지(510), 제1 반도체 패키지(510) 상의 제2 반도체 패키지(520), 및 제1 반도체 패키지(510)와 제2 반도체 패키지(520) 사이에 위치하는 패키지간 접속 부재(530)를 포함할 수 있다.
제1 반도체 패키지(510)는 앞에서 도 1 내지 도 4b를 참조하여 설명한 본 발명의 일 실시예들에 따른 반도체 패키지들(100, 200A, 200B, 300, 400) 중 하나일 수 있다. 예를 들어, 제1 반도체 패키지(510)는 재배선 구조체(180), 재배선 구조체(180) 아래 위치하는 외부 접속 부재(190), 재배선 구조체(180) 상에 위치하는 제1 반도체 칩(140A), 제1 반도체 칩(140A) 상에 위치하며 홀(H)을 가지는 방열층(110), 재배선 구조체(180)와 방열층(110) 사이를 채우며 제1 반도체 칩(140A)을 둘러싸는 제1 밀봉재(170), 재배선 구조체(180)로부터 방열층(110)까지 연장되며 제1 반도체 칩(140A)을 둘러싸는 차폐벽(130), 및 재배선 구조체(180)와 접하고 방열층(110)의 홀(H) 내까지 연장되는 제1 전도성 기둥(120)을 포함할 수 있다. 추가적으로, 제1 반도체 패키지(510)는 방열층(110)과 제1 반도체 칩(140A) 사이에 위치하는 칩 접착층(150)을 더 포함할 수 있다. 일부 실시예에서 제1 반도체 패키지(510)는 도 2a 또는 도 2b에 도시된, 방열층(110)과 제1 반도체 칩(140A) 사이에 위치하는 제3 전도성 기둥(210)을 더 포함할 수 있다.
제2 반도체 패키지(520)의 구조에는 제한이 없다. 제2 반도체 패키지(520)는 제1 반도체 패키지(510)와 동일하거나 상이할 수 있다. 도 5에 도시된 제2 반도체 패키지(520)는 제2 기판(522), 제2 기판(522) 상에 형성된 복수의 제2 반도체 칩(140B), 및 제2 기판(522) 상면 및 복수의 제2 반도체 칩(140B)을 덮는 제2 밀봉재(526)를 포함한다.
제2 밀봉재(526)는 복수의 제2 반도체 칩(140B)을 물리적, 화학적 충격으로부터 보호할 수 있다. 제2 밀봉재(526)는 열경화성 수지, 열가소성 수지, 또는 UV 경화성 수지 등을 포함할 수 있다. 제2 밀봉재(526)는 예를 들어 EMC와 같은 에폭시 수지, 또는 실리콘 수지를 포함할 수 있다. 제2 기판(522)은 예를 들어 실리콘, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다.
각각의 복수의 제2 반도체 칩(140B)은 메모리 소자 또는 로직 소자일 수 있다. 복수의 제2 반도체 칩(140B)은 모두 동일한 반도체 칩일 수 있다. 일부 실시예에 따르면, 복수의 제2 반도체 칩(140B)은 서로 상이한 반도체 칩들을 포함할 수 있다. 각각의 복수의 제2 반도체 칩(140B)은 제1 반도체 칩(140A)과 동종 또는 이종일 수 있다. 복수의 제2 반도체 칩(140B)에 포함되는 반도체 칩의 개수는 도 5에 도시된 개수에 제한되지 않는다.
복수의 제2 반도체 칩(140B) 사이 및 복수의 제2 반도체 칩(140B) 중 가장 아래 있는 것과 제2 기판(522) 사이는 접착 부재(523)에 의해 부착될 수 있다. 접착 부재(523)는 예를 들어 열경화성 수지, 열 가소성 수지, 또는 UV 경화성 수지 등을 포함할 수 있다. 접착 부재(523)는 예를 들어 에폭시 수지, 우레탄 수지, 또는 아크릴 수지를 포함할 수 있다. 각각의 복수의 제2 반도체 칩(140B)은 실리콘 관통 비아(Through Silicon Via, TSV)(524) 및 내부 연결 부재(528)를 포함할 수 있다. 복수의 제2 반도체 칩(140B) 및 제2 기판(522)은 실리콘 관통 비아(524) 및 내부 연결 부재(528)를 통해 서로 전기적으로 연결될 수 있다. 실리콘 관통 비아(524) 및 내부 연결 부재(528)는 전기 전도성 물질을 포함할 수 있다.
그러나 제2 반도체 패키지(520)의 구조가 도 5에 도시된 구조에 한정되는 것은 아니다. 예를 들어, 도 5와 달리, 복수의 제2 반도체 칩(140B)은 와이어 본딩에 의해 제2 기판(522)과 연결될 수 있다. 또 다른 실시예에서, 제2 반도체 패키지(520)는 하나의 반도체 칩만을 포함할 수 있다. 하나의 반도체 칩과 제2 기판(522)의 연결 방식은 와이어 본딩 또는 플립 칩 타입일 수 있다.
패키지간 접속 부재(530)는 제1 반도체 패키지(510)와 제2 반도체 패키지(520)를 전기적으로 연결할 수 있다. 패키지간 접속 부재(530)는 제1 전도성 기둥(120)과 접하고, 방열층(110)과는 접하지 않을 수 있다. 패키지간 접속 부재(530)는 전기 전도성 물질을 포함할 수 있다. 패키지간 접속 부재(530)는 예를 들어 구리(Cu), 알루미늄(Al), 금(Au) 또는 솔더(solder) 등을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지(500)는 차폐벽(130) 및 방열층(110)을 포함하므로 제1 반도체 칩(140A)과 복수의 제2 반도체 칩(140B) 사이에 발생할 수 있는 전자기간섭이 방지될 수 있다.
도 6a, 도 6c, 도 6e, 도 6g, 도 6i, 도 6k, 및 도 6l은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 도 6b, 도 6d, 도 6f, 도 6h, 및 도 6j는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 평면도들이다. 도 6b, 도 6d, 도 6f, 도 6h, 및 도 6j는 각각 도 6a, 도 6c, 도 6e, 도 6g, 및 도 6i에 도시된 제조 단계와 동일한 단계를 도시한다.
도 6a를 참조하면, 캐리어(610) 상에 캐리어 접착층(620) 및 방열층(110)을 형성한다. 캐리어(610)는 예를 들어, 유리, 플라스틱, 세라믹, 또는 실리콘 또는 저마늄과 같은 반도체 등을 포함할 수 있다. 캐리어 접착층(620)은 예를 들어 열경화성 수지, 열가소성 수지, 또는 UV 경화성 수지를 포함할 수 있다. 캐리어 접착층(620)은 예를 들어 아크릴 수지 또는 에폭시 수지를 포함하는 접착 테이프일 수 있다. 일부 실시예에서, 방열층(110)은 동박 적층판을 캐리어 접착층(620)을 이용하여 캐리어(610) 상에 부착함으로써 형성될 수 있다. 동박 적층판을 부착하는 방법을 사용하는 경우, 단시간 내에 두꺼운 두께의 방열층(110)이 캐리어(610) 상에 형성될 수 있다. 따라서, 높은 전자기간섭 차폐 효과가 있는 반도체 패키지가 제조될 수 있고, 제조 시간이 단축될 수 있다.
도 6b를 참조하면, 형성된 방열층(110)은 칩 영역(112), 차폐 영역(114), 및 홀 영역(116)으로 이루어질 수 있다.
도 6c 및 도 도 6d를 참조하면, 방열층(110)의 홀 영역(116)에 홀(H)이 형성된다. 홀(H)은 예를 들어 포토리소그래피를 이용하여 형성될 수 있다. 즉, 방열층(110) 상에 포토레지스트(미도시) 패턴을 형성하고, 방열층(110) 중 포토레지스트 패턴에 의해 노출된 홀 부분(116)을 식각하고, 포토레지스트 패턴을 제거함으로써 홀(H)을 형성할 수 있다. 상기 방열층(110)의 식각에는 건식 식각 또는 습식 식각이 사용될 수 있다. 일부 실시예에서 홀(H)은 기계적인 드릴링을 통해 형성될 수 있다.
도 6a 내지 도 6d에 도시된 바와 달리, 방열층(110)에 홀(H)을 먼저 형성한 후 홀(H)을 갖는 방열층(110)이 캐리어 접착층(620) 상에 부착될 수 있다. 이 때 홀(H)은 예를들어 기계적인 드릴링을 통해 형성될 수 있다.
도 6a 내지 도 6d에 도시된 바와 달리, 포토리소그래피 및 전기 도금을 통해 홀(H)을 갖는 방열층(110)이 형성될 수 있다. 예를 들어, 캐리어 접착층(620) 상에 포토리소그래피를 이용하여 포토레지스트 패턴을 형성하고, 전기 도금을 통해 마스크 패턴을 가지는 결과물 상에 물질층을 형성하고, 포토레지스트 패턴을 제거함으로써 홀(H)을 갖는 방열층(110)이 형성될 수 있다.
도 6e 및 도 6f를 참조하면, 홀(H) 내부에서부터 연장되는 제1 전도성 기둥(120) 및 방열층(110)의 차폐 영역(114)으로부터 연장되는 차폐벽(130)이 형성된다. 제1 전도성 기둥(120)과 차폐벽(130)은 동시에 형성될 수 있다. 예를 들어, 방열층(110) 상에 포토레지스트(미도시) 패턴을 형성하고, 포토레지스트 패턴을 가지는 결과물 상에 전기 도금을 이용하여 금속 층(미도시)을 형성하고, 포토레지스트 패턴을 제거하여 제1 전도성 기둥(120)과 차폐벽(130)을 동시에 형성할 수 있다. 제1 전도성 기둥(120)과 차폐벽(130)이 동시에 형성되므로, 공정 시간 및 비용이 절약될 수 있다.
도 6g 및 도 6h를 참조하면, 방열층(110)의 칩 영역(112) 상에 제2 전도성 기둥(160)이 연결된 제1 반도체 칩(140A)을 부착한다. 제1 반도체 칩(140A)을 방열층(110)에 부착시키기 위하여 칩 접착층(150)이 사용될 수 있다.
도 6i 및 도 6j를 참조하면, 제1 밀봉재(170)가 제1 반도체 칩(140A), 제1 전도성 기둥(120), 차폐벽(130), 및 제2 전도성 기둥(160)을 둘러싸도록 제1 밀봉재(170)를 방열층(110) 상에 형성한다. 제1 밀봉재(170)는 또한 홀(H)을 채우고, 홀(H) 내벽과 제1 전도성 기둥(120) 사이를 절연시킬 수 있다. 이후, 제1 전도성 기둥(120), 차폐벽(130), 및 제2 전도성 기둥(160)이 노출되도록 제1 밀봉재(170)를 그라인딩(grinding)한다.
도 6k를 참조하면, 제1 밀봉재(170) 상에 재배선 구조체(180)를 형성하고, 재배선 구조체(180) 상에 외부 접속 부재(190)를 형성한다. 재배선 구조체(180)는 절연층(184), 재배선 패턴(186), 상부 패드(182) 및 하부 패드(188)를 포함할 수 있다. 재배선 구조체(180)의 절연층(184)은 예를 들어 스핀 코팅, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), 또는 ALD(Atomic Layer Deposition)를 통해 형성될 수 있다. 재배선 패턴(186)은 예를 들어 포토리소그래피 및 전기 도금을 통해 형성될 수 있다. 상부 패드(182) 및 하부 패드(188)는 예를 들어 스퍼터링 또는 전기 도금을 통해 형성될 수 있다. 외부 접속 부재(190)는 예를 들어, 하부 패드(188) 상에 솔더 볼을 부착하고, 리플로우 공정을 수행함으로써 형성될 수 있다.
도 6l을 참조하면, 캐리어(610) 및 캐리어 접착층(620)이 제거된다. 캐리어 접착층(620)은 캐리어(610)와 함께 제거되거나 개별적으로 제거될 수 있다. 다음으로, 절삭 공정을 통해 도 1a 및 도 1b에 도시된 본 발명의 일 실시예에 따른 반도체 패키지(100)를 완성할 수 있다. 상기 절삭 공정은 쏘우(saw) 공정, 또는 레이저 절삭 공정을 포함할 수 있다.
도 7a 내지 도 7c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 이하에서 도 6a 내지 도 6l을 참조하여 설명한 제조 방법과 차이점을 설명한다.
도 7a를 참조하면, 도 6a 내지 도 6d에 도시된 공정들까지 진행 한 후, 방열층(110) 상에 제3 전도성 기둥(210)을 형성한다. 예를 들어, 방열층(110) 상에 방열층(100)의 일부를 노출시키는 개구를 가지는 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 가지는 결과물 상에 전기 도금을 통해 전도성 물질 층(미도시)을 형성하고, 포토레지스트 패턴을 제거함으로써 제3 전도성 기둥(210)을 형성될 수 있다.
도 7b를 참조하면, 홀(H) 내부에서부터 연장되는 제1 전도성 기둥(120) 및 방열층(110)으로부터 연장되는 차폐벽(130)을 형성한다. 예를 들어, 방열층(110) 상에 포토레지스트 패턴(미도시)을 형성하고, 발열층(100)의 일부와 홀(H)을 노출시키는 개구를 가지는 포토레지스트 패턴을 가지는 결과물 상에 전기 도금을 통해 전도성 물질 층(미도시)을 형성하고, 포토레지스트 패턴을 제거함으로써 제1 전도성 기둥(120) 및 차폐벽(130)이 동시에 형성될 수 있다.
다른 실시예에 따르면, 도 7a에 도시된 공정과 도 7b에 도시된 공정의 순서가 바뀔 수 있다. 즉, 첫 번째 포토리소그래피 및 전기 도금 공정을 이용하여 제1 전도성 기둥(120) 및 차폐벽(130)이 형성되고, 두 번째 포토리소그래피 및 전기 도금 공정을 이용하여 제3 전도성 기둥(210)이 형성될 수 있다.
도 7c를 참조하면, 제1 반도체 칩(140A) 상에 도포된 칩 접착층(150)을 이용하여, 제3 전도성 기둥(210) 상에 제1 반도체 칩(140A)을 부착한다. 제1 반도체 칩(140A)을 누르는 압력으로 인해 칩 접착층(150)이 방열층(110)과 접촉할 수 있다. 제1 반도체 칩(140A)을 누르는 압력에 따라 제1 반도체 칩(140A)과 제3 전도성 기둥(210) 사이에 칩 접착층(150)이 남아 있거나 남아 있지 않을 수 있다. 다른 방법에 따르면, 칩 접착층(150)이 제3 전도성 기둥(210) 및 방열층(110) 상에 도포되고, 제1 반도체 칩(140A)이 제3 전도성 기둥(210) 상에 부착될 수 있다.
다음으로, 도 6i 내지 도 6l에 도시된 것과 동일한 공정을 거쳐, 도 2a 또는 도 2b에 도시된 본 발명의 일 실시예에 따른 반도체 패키지(200A, 200B)를 완성할 수 있다.
도 8a 및 도 8b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 이하에서 도 7a 내지 도 7c를 참조하여 설명한 제조 방법과 차이점을 설명한다.
도 8a를 참조하면, 도 6a 내지 도 6d에 도시된 공정들까지 진행 한 후, 제1 전도성 기둥(120)의 제1부(120A), 차폐벽의 제1부(130-1), 및 제3 전도성 기둥(210)을 형성한다. 제1 전도성 기둥(120)의 제1부(120A), 차폐벽(130)의 제1부(130-1), 및 제3 전도성 기둥(210)은 첫 번째의 포토리소그래피 및 전기 도금 공정을 이용하여 동시에 형성될 수 있다.
도 8b를 참조하면, 제1 전도성 기둥(120)의 제2부(120B), 차폐벽(130)의 제2 부(130-2)가 두 번째 포토리소그래피 및 전기 도금 공정을 이용하여 각각 형성될 수 있다.
다음으로, 도 7c 및 도 6i 내지 도 6l에 도시된 것과 동일한 공정을 거쳐, 도 2a 또는 도 2b에 도시된 본 발명의 일 실시예에 따른 반도체 패키지(200A, 200B)를 완성할 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
반도체 패키지:100, 200A, 200B, 300, 400, 500, 방열층: 110, 칩 영역:112, 차폐영역:114, 홀 영역:116, 홀:H, 제1 전도성 기둥:120, 차폐벽:130, 제1 반도체 칩:140A, 제2 반도체 칩:140B, 칩 접착층:150, 제2 전도성 기둥:160, 제1 밀봉재: 170, 재배선 구조체:180, 상부 패드:182, 절연층:184, 재배선 패턴: 186, 하부 패드: 188, 외부 접속 부재:190, 제3 전도성 기둥:210, 제1 반도체 패키지:510, 제2 반도체 패키지:520, 제2 기판:522, 접착 부재:523, 실리콘 관통 비아:524, 제2 밀봉재:526, 내부 연결 부재:528, 패키지간 접속 부재:530, 캐리어:610, 캐리어 접착층:620

Claims (10)

  1. 홀을 가지는 방열층;
    상기 방열층 아래 위치하는 제1 반도체 칩;
    상기 제1 반도체 칩 아래 위치하는 재배선 구조체;
    상기 방열층과 상기 재배선 구조체 사이에 위치하는 제1 밀봉재;
    상기 재배선 구조체로부터 상기 방열층까지 연장되며, 상기 제1 반도체 칩을 둘러싸는 차폐벽; 및
    상기 재배선 구조체로부터 상기 홀 내까지 연장되는 제1 전도성 기둥;을 포함하고,
    상기 제1 밀봉재는 상기 홀을 채우고,
    상기 제1 전도성 기둥과 상기 방열층은 상기 제1 밀봉재를 사이에 두고 이격되는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 전도성 기둥의 높이는 상기 차폐벽의 높이보다 큰 것을 특징으로 하는 반도체 패키지.
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 밀봉재 중 상기 홀을 채우는 부분의 상면 및 상기 방열층의 상면은 공면(coplanar)인 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 전도성 기둥의 상면 및 상기 방열층의 상면은 공면인 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 재배선 구조체로부터 상기 제1 반도체 칩까지 연장되는 제2 전도성 기둥을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 차폐벽의 하면, 상기 제1 전도성 기둥의 하면, 및 상기 제2 전도성 기둥의 하면은 공면인 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 방열층과 상기 제1 반도체 칩 사이를 채우는 칩 접착층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 방열층으로부터 상기 제1 반도체 칩 쪽으로 연장되는 제3 전도성 기둥을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제1 밀봉재 중 상기 홀을 채우는 부분을 제외한 나머지 부분의 상면은 상기 방열층에 의해 덮이는 것을 특징으로 하는 반도체 패키지.
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