KR20210094329A - 반도체 패키지, 및 이를 가지는 패키지 온 패키지 - Google Patents

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KR20210094329A
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배성환
김성환
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Abstract

연결 신뢰성이 확보된 연결 단자들을 가지는 반도체 패키지, 및 이를 가지는 패키지 온 패키지를 제공한다. 본 발명에 따른 반도체 패키지는, 재배선층, 상기 재배선층 상에 배치되는 반도체 칩 및 상기 반도체 칩의 주위를 포위하는 확장층, 상기 확장층 상의 연결 단자, 및 상기 재배선층과 상기 연결 단자 사이를 전기적으로 연결하는 배선 구조물을 포함하며, 상기 연결 단자는, 씨드층, 상기 씨드층 상에서 상기 씨드층의 상면의 일부를 노출시키는 단자 그루브를 가지며 제1 금속으로 이루어지는 단자 베이스층, 상기 단자 그루브를 채우는 차벽부 및 상기 차벽부와 상기 단자 베이스층을 덮는 커버 베이스부로 이루어지며 제2 금속으로 이루어지는 단자 커버층, 및 상기 단자 커버층을 덮으며 제3 금속으로 이루어지는 단자 보호층을 포함한다.

Description

반도체 패키지, 및 이를 가지는 패키지 온 패키지{Semiconductor package-and-package on package having the same}
본 발명은 반도체 패키지, 및 이를 가지는 패키지 온 패키지에 관한 것으로, 더욱 상세하게는 팬 아웃 반도체 패키지, 및 이를 가지는 패키지 온 패키지에 관한 것이다.이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고, 이에 따라 고집적화된 반도체 칩이 요구되고 있다.
따라서, 입출력(I/O)을 위한 연결 단자들의 개수가 증가한 고집적화된 반도체 칩을 위하여 연결 신뢰성이 확보된 연결 단자들을 가지는 반도체 패키지가 고안되고 있으며, 예를 들면, 연결 단자글 사이의 간섭이 방지하기 위하여, 연결 단자들 사이의 간격을 증가시킨 팬 아웃 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 연결 신뢰성이 확보된 연결 단자들을 가지는 반도체 패키지, 및 이를 가지는 패키지 온 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지, 및 이를 가지는 패키지 온 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 재배선층; 상기 재배선층 상에 배치되는 반도체 칩 및 상기 반도체 칩의 주위를 포위하는 확장층; 상기 확장층 상의 연결 단자; 및 상기 재배선층과 상기 연결 단자 사이를 전기적으로 연결하는 배선 구조물;을 포함하며, 상기 연결 단자는, 씨드층, 상기 씨드층 상에서 상기 씨드층의 상면의 일부를 노출시키는 단자 그루브를 가지며 제1 금속으로 이루어지는 단자 베이스층, 상기 단자 그루브를 채우는 차벽부 및 상기 차벽부와 상기 단자 베이스층을 덮는 커버 베이스부로 이루어지며 제2 금속으로 이루어지는 단자 커버층, 및 상기 단자 커버층을 덮으며 제3 금속으로 이루어지는 단자 보호층을 포함한다.
본 발명에 따른 반도체 패키지는, 재배선층; 상기 재배선층 상에 배치되는 반도체 칩 및 상기 반도체 칩의 주위를 포위하는 확장층; 상기 확장층을 덮으며 비아 오프닝을 가지는 커버 절연층; 상기 비아 오프닝을 채우는 연결 비아 및 상기 연결 비아와 연결되며 상기 커버 절연층의 상면에 배치되는 연결 패드로 이루어지는 연결 단자; 및 상기 재배선층과 상기 연결 단자 사이를 전기적으로 연결하는 배선 구조물;을 포함하며, 상기 연결 단자는, 단자 그루브를 가지는 단자 베이스층, 상기 단자 그루브를 채우는 차벽부 및 상기 차벽부와 상기 단자 베이스층을 덮는 커버 베이스부로 이루어지는 단자 커버층, 및 상기 단자 커버층을 덮는 단자 보호층을 포함하고, 상기 연결 단자의 상면에 상기 차벽부 상을 따라서 움푹 들어간 덴트부를 가진다.
본 발명에 따른 패키지 온 패키지는, 재배선층, 상기 재배선층 상에 배치되는 적어도 하나의 제1 반도체 칩 및 상기 적어도 하나의 제1 반도체 칩의 주위를 포위하는 확장층, 및 상기 확장층을 덮으며 비아 오프닝을 가지는 커버 절연층; 상기 비아 오프닝을 채우며 상기 커버 절연층의 상면으로 연장되어 상기 재배선층과 전기적으로 연결되는 연결 단자를 포함하는 제1 반도체 패키지; 및 적어도 하나의 제2 반도체 칩, 및 상기 적어도 하나의 제2 반도체 칩과 상기 제1 반도체 패키지를 전기적으로 연결하도록 상기 연결 단자에 부착되는 패키지 연결 단자를 포함하며 상기 제1 반도체 패키지 상에 적층되는 제2 반도체 패키지;을 포함하며, 상기 연결 단자는, 단자 그루브를 가지는 단자 베이스층, 상기 단자 그루브를 채우는 차벽부 및 상기 차벽부와 상기 단자 베이스층을 덮는 커버 베이스부로 이루어지는 단자 커버층, 및 상기 단자 커버층을 덮되 상기 단자 베이스층을 이루는 금속보다 높은 전기 전위를 가지는 금속으로 이루어지는 단자 보호층을 포함하고, 상기 연결 단자의 상면에 상기 차벽부 상을 따라서 움푹 들어간 덴트부를 가진다.
본 발명에 따른 반도체 패키지, 및 이를 가지는 패키지 온 패키지는, 복수의 연결 단자를 형성하는 과정에서, 단자 보호층을 이루는 금속 물질과 단자 베이스층을 이루는 금속 물질 사이의 전기 전위(electropotential)의 차이에 의하여, 단자 보호층보다 전기 전위가 상대적으로 낮은 단자 베이스층에 갈바닉 부식(Galvanic Corrosion)이 발생하여, 단자 베이스층의 일부분이 손상될 수 있다. 이때, 단자 베이스층이 포함하는 외측 베이스부와 내측 베이스부 사이에는 단자 베이스층을 이루는 금속 물질보다 전기 전위가 상대적으로 높은 금속 물질로 이루어지는 차벽부가 배치되므로, 내측 베이스부에는 손상이 발생하지 않을 수 있다. 따라서, 반도체 패키지 및 이를 가지는 패키지 온 패키지가 가지는 복수의 연결 단자의 연결 신뢰성이 확보될 수 있다.
도 1a는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이고, 도 1b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도이다.
도 2a 내지 도 7b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자를 제조하는 방법을 단계적으로 나타내는 부분 단면도들 및 부분 평면도들이고, 도 7c는 반도체 패키지의 연결 단자의 단자 커버층을 하측에서 바라본 부분 평면도이다.
도 8은 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 패키지 온 패키지의 단면도이다.
도 9는 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도이고, 도 10a 및 도 10b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자를 제조하는 방법을 단계적으로 나타내는 부분 평면도들이고, 도 10c는 반도체 패키지의 연결 단자의 단자 커버층을 하측에서 바라본 부분 평면도이다.
도 11은 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도이고, 도 12a 및 도 12b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자를 제조하는 방법을 단계적으로 나타내는 부분 평면도들이고, 도 12c는 반도체 패키지의 연결 단자의 단자 커버층을 하측에서 바라본 부분 평면도이다.
도 13은 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도이고, 도 14a 및 도 14b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자를 제조하는 방법을 단계적으로 나타내는 부분 평면도들이고, 도 14c는 반도체 패키지의 연결 단자의 단자 커버층을 하측에서 바라본 부분 평면도이다.
도 15는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이고, 도 16는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 패키지 온 패키지의 단면도이다.
도 17은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이고, 도 18은 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 패키지 온 패키지의 단면도이다.
도 19은 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도이다.
도 20은 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도이다.
도 1a는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이고, 도 1b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도이다.
이하, 본 명세서에서 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도는, 도시의 편의를 위하여 최상단의 배선 패턴(152) 및 그 상측 부분만을 도시한다.
도 1a 및 도 1b를 함께 참조하면, 반도체 패키지(10)는 재배선층(140), 재배선층(140) 상에 배치되며 실장 공간(156G)을 가지는 확장층(expanded layer, 150), 및 그루브(156G) 내에 배치되는 적어도 하나의 반도체 칩(100)을 포함할 수 있다. 확장층(150)은 적어도 하나의 반도체 칩(100)의 주위를 포위할 수 있다.
반도체 패키지(10)는 팬 아웃(fan out) 반도체 패키지일 수 있다. 일부 실시 예에서, 확장층(150)은 패널 보드(panel board)일 수 있고, 반도체 패키지(10)는 팬 아웃 패널 레벨 패키지(FOPLP, Fan Out Panel Level Package)일 수 있다. 일부 실시 예에서, 그루브(156G)의 수평 폭 및 수평 면적은 반도체 칩(100)의 수평 폭 및 수평 면적보다 큰 값을 가질 수 있다. 반도체 칩(100)의 측면은 그루부(156G)의 내측면과 이격될 수 있다.
반도체 칩(100)은 활성면에 반도체 소자(112)가 형성된 반도체 기판(110), 및 반도체 기판(110)의 활성면에 배치되는 복수의 칩 연결 패드(120)를 포함할 수 있다. 일부 실시 예에서, 반도체 패키지(10)가 패키지 온 패키지(PoP, Package-on-Package)의 하부 패키지인 경우, 반도체 패키지(10), 반도체 칩(100), 반도체 기판(110), 반도체 소자(112), 및 칩 연결 패드(120) 각각은 제1 반도체 패키지, 제1 반도체 칩, 제1 반도체 기판, 제1 반도체 소자, 및 제1 칩 연결 패드라 호칭할 수 있다.
반도체 기판(110)은 예를 들면, 실리콘(Si, silicon)과 같은 반도체 물질을 포함할 수 있다. 또는 반도체 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 반도체 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
반도체 기판(110)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자(112)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 기판(110)의 상기 도전 영역에 전기적으로 연결될 수 있다. 반도체 소자(112)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 반도체 기판(110)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
반도체 칩(100)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 일부 실시 예에서, 반도체 패키지(10)가 반도체 칩(100)을 복수개 포함하는 경우, 복수의 반도체 칩(100) 중 일부개는 예를 들면, 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
재배선층(140)은 재배선 도전 구조물(145) 및 적어도 하나의 재배선 절연층(146)을 포함할 수 있다. 재배선 도전 구조물(145)은 적어도 하나의 재배선 절연층(146)의 상면 및 하면 중 적어도 일면에 배치되는 복수의 재배선 라인 패턴(142), 및 적어도 하나의 재배선 절연층(146)의 적어도 일부를 관통하여 복수의 재배선 라인 패턴(142) 중 일부와 각각 접하여 연결되는 복수의 재배선 비아 패턴(145)을 포함할 수 있다.
복수의 재배선 라인 패턴(142) 및 복수의 재배선 비아 패턴(144)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
복수의 재배선 라인 패턴(142) 중 적어도 일부는 복수의 재배선 비아 패턴(144) 중 일부와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 복수의 재배선 라인 패턴(142) 중 일부는, 복수의 재배선 라인 패턴(142) 중 일부의 상측과 접하는 복수의 재배선 비아 패턴(144)의 일부, 또는 복수의 재배선 라인 패턴(142) 중 일부의 하측과 접하는 복수의 재배선 비아 패턴(144)의 일부와 일체를 이루도록 함께 형성될 수 있다.
일부 실시 예에서, 복수의 재배선 비아 패턴(144)은 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 즉, 복수의 재배선 비아 패턴(144)은 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어질 수 있다.
복수의 재배선 라인 패턴(142) 및 복수의 재배선 비아 패턴(144) 각각과 적어도 하나의 재배선 절연층(146)과의 사이에는 재배선 씨드층이 개재될 수 있다. 예를 들면, 상기 재배선 씨드층은 물리 기상 증착을 수행하여 형성할 수 있고, 복수의 재배선 라인 패턴(142) 및 복수의 재배선 비아 패턴(144)은 무전해 도금을 수행하여 형성할 수 있다. 일부 실시 예에서, 상기 재배선 씨드층은 복수의 재배선 라인 패턴(142) 및 복수의 재배선 비아 패턴(144) 각각의 상면과 적어도 하나의 재배선 절연층(146)과의 사이, 및 복수의 재배선 비아 패턴(144)의 측면과 적어도 하나의 재배선 절연층(146)과의 사이에 개재될 수 있다.
상기 재배선 씨드층은, 예를 들면, 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al) 등으로 구성되는 군으로부터 선택될 수 있다. 그러나 상기 재배선 씨드층이 이들 물질에 한정되는 것은 아니다. 일부 실시예들에 있어서, 상기 재배선 씨드층은 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다.
일부 실시 예에서, 복수의 재배선 라인 패턴(142) 및 복수의 재배선 비아 패턴(144)으로서 구리(Cu)가 이용되는 경우 상기 재배선 씨드층의 적어도 일부분은 확산 장벽층으로서 작용할 수 있다.
적어도 하나의 재배선 절연층(146)은 예를 들어, 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 일부 실시 예에서 있어서, 적어도 하나의 재배선 절연층(146)은 유기 고분자 물질로 구성된 물질막으로부터 형성될 수 있다. 일부 실시예에 있어서, 적어도 하나의 재배선 절연층(146)은 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다.
반도체 칩(100)의 칩 연결 패드(120)는 재배선 도전 구조물(145)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 복수의 재배선 비아 패턴(144) 중 최상단의 재배선 비아 패턴(144)의 일부분은 칩 연결 패드(120)와 접할 수 있으나, 이에 한정되지 않는다. 다른 일부 실시 예에서, 복수의 재배선 라인 패턴(142) 중 최상단의 재배선 라인 패턴(142)의 일부분은 칩 연결 패드(120)와 접할 수 있다. 재배선층(140)의 하측에는 재배선 도전 구조물(145)과 전기적으로 연결되는 외부 연결 단자(190)가 부착될 수 있다. 일부 실시 예에서, 복수의 재배선 라인 패턴(142) 중 최하단의 재배선 라인 패턴(142)의 일부분은 외부 연결 단자(190)가 부착되기 위한 단자 연결 패드의 기능을 수행할 수 있다.
확장층(150)은 예를 들면, 인쇄회로기판(printed circuit board, PCB), 세라믹 기판, 패키지 제조용 웨이퍼, 또는 인터포저(interposer)일 수 있다. 일부 실시 예에서, 확장층(150)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 실장 공간(156G)은 확장층(150)에 개구부 또는 캐비티(cavity)로 형성될 수 있다. 실장 공간(156G)은 확장층(150)의 일부 영역, 예를 들어, 중심 영역에 형성될 수 있다. 실장 공간(156G)은 확장층(150)의 상면으로부터 소정의 깊이까지 리세스되거나, 오픈되어 형성될 수 있다. 확장층(150)을 리세스 또는 오픈하기 위하여, 건식 식각, 습식 식각, 스크린 프린트, 드릴 비트(drill bit), 또는 레이저 드릴링 공정 등이 이용될 수 있다.
확장층(150)은 배선 구조물(155) 및 기판 베이스(156)를 포함할 수 있다. 배선 구조물(155)은 배선 패턴(152) 및 도전 비아(154)으로 이루어질 수 있다. 배선 구조물(155)은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
기판 베이스(156)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 기판 베이스(110)는 예를 들면, FR-4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
일부 실시 예에서, 확장층(150)은 기판 베이스(156)가 복수의 층으로 이루어지는 멀티 레이어 기판일 수 있다. 확장층(150)은 기판 베이스(156)가 이루는 상기 복수의 층 각각의 사이 및, 기판 베이스(156)가 이루는 상기 복수의 층의 상면과 하면에 배치되는 배선 패턴(152)을 가질 수 있다.
확장층(150)은 서로 다른 레이어(layer)에 배치되는 배선 패턴(152)들을 전기적으로 연결하도록, 기판 베이스(156)의 적어도 일부분을 관통하는 복수의 도전 비아(154)를 더 포함할 수 있다. 레이어란, 확장층(150)이 가지는 기판 베이스(156)의 상면과 하면, 및 기판 베이스(156)가 이루는 복수의 층 각각의 사이에서, 평면 상으로 연장되는 전기적 경로를 형성할 수 있는 곳을 의미한다. 따라서 확장층(150)은 기판 베이스(156)가 이루는 복수의 층의 개수보다 1개 더 많은 레이어를 가질 수 있다.
반도체 패키지(10)는 반도체 칩(100)과 확장층(150) 사이의 공간을 충진하는 커버 절연층(158)를 더 포함할 수 있다. 예를 들면, 커버 절연층(158)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT 등으로부터 형성될 수 있다. 또는 커버 절연층(158)은 EMC와 같은 몰딩 물질이나 PIE(photoimagable encapsulant)와 같은 감광성 재료로부터 형성될 수 있다. 커버 절연층(158)는 배선 구조물(155) 중 최상단의 배선 패턴(152)의 일부분을 노출시키는 비아 오프닝(158O)을 가질 수 있다. 비아 오프닝(158O)은 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 일부 실시 예에서, 비아 오프닝(158O)의 수평 폭은 수십㎛의 값을 가질 수 있다.
일부 실시 예에서, 커버 절연층(158)는 실리콘 산화물을 소정의 두께로 증착한 후, 록 폴리이미드(Polyimide)와 같은 폴리머를 실리콘 산화물에 의하여 채워지지 않은 실장 공간(156G)의 부분을 채우도록 하여 형성할 수 있다.
다른 일부 실시 예에서, 커버 절연층(158)는 폴리이미드와 같은 폴리머가 반도체 칩(100)의 비활성면 및 확장층(150)의 상면을 덮어서 반도체 칩(100)의 측면 및 비활성면을 완전히 감싸도록 밀봉하여, 반도체 칩(100)의 비활성면이 외부로 노출되지 않도록 형성할 수 있다.
또 다른 일부 실시 예에서, 커버 절연층(158)는 폴리이미드와 같은 폴리머가 반도체 칩(100)의 비활성면이 외부로 노출되도록 형성한 후, 절연성 물질이 반도체 칩(100)의 비활성면 및 확장층(150)의 상면을 덮도록 하여 형성할 수 있다. 상기 절연성 물질은 예를 들면, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막일 수 있다.
확장층(150) 상에는, 배선 구조물(155)과 전기적으로 연결되는 복수의 연결 단자(200)가 배치된다. 복수의 연결 단자(200)는 커버 절연층(158)를 관통하여, 배선 구조물(155)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 복수의 연결 단자(200)는 배선 구조물(155) 중 최상단의 배선 패턴(152)과 접할 수 있다. 복수의 연결 단자(200)와 접하는 최상단의 배선 패턴(152)은 상면 패드라고 호칭할 수 있다.
복수의 연결 단자(200) 각각은 커버 절연층(158)의 상면으로부터 배선 구조물(155) 중 최상단의 배선 패턴(152)의 상면까지 연장되어 커버 절연층(158)를 관통하는 비아 오프닝(158O)을 채우는 연결 비아(200V), 및 연결 비아(200V)와 연결되며 커버 절연층(158)의 상면에 배치되는 연결 패드(200P)로 이루어질 수 있다.
복수의 연결 단자(200)는 씨드층(210), 단자 베이스층(220), 단자 커버층(230), 및 단자 보호층(240)으로 이루어질 수 있다. 단자 베이스층(220)은 제1 금속으로 이루어질 수 있고, 단자 커버층(230)은 제2 금속으로 이루어질 수 있고, 단자 보호층(240)은 제3 금속으로 이루어질 수 있다. 씨드층(210)은 상기 제1 금속을 포함할 수 있다.
상기 제3 금속은 상기 제2 금속보다 전기 전위(electropotential)가 높을 수 있고, 상기 제2 금속은 상기 제1 금속보다 전기 전위(electropotential)가 높을 수 있다. 여기에서, 전기 전위(electropotential)가 높다는 것은 상대적으로 양의 값을 가진다는 것을 의미하고, 전기 전위(electropotential)이 가 낮다는 것은 상대적으로 음의 값을 가진다는 것을 의미한다. 예를 들면, 상기 제1 금속은 구리(Cu)일 수 있고, 상기 제2 금속은 니켈(Ni)일 수 있고, 상기 제3 금속은 금(Au)일 수 있다.
씨드층(210)은 커버 절연층(158)의 상면의 일부분, 및 비아 오프닝(158O)의 내측면과 저면을 덮을 수 있다. 즉, 씨드층(210)은 비아 오프닝(158O)의 저면에 노출되는 배선 구조물(155) 중 최상단의 배선 패턴(152)의 상면의 부분, 비아 오프닝(158O) 내측면의 커버 절연층(158)의 표면, 및 비아 오프닝(158O)에 인접하는 커버 절연층(158)의 상면의 일부분을 덮을 수 있다. 예를 들면, 씨드층(210)은 구리(Cu)를 포함할 수 있다. 일부 실시 예에서, 씨드층(210)은 Ti/Cu의 적층 구조로 이루어질 수 있다.
씨드층(210) 상에는 비아 오프닝(158O)을 채우며, 커버 절연층(158)의 상면의 일부분을 덮는 단자 베이스층(220)이 배치될 수 있다. 단자 베이스층(220)은 씨드층(210)의 상면의 일부분을 노출시키는 단자 그루브(220G)를 가질 수 있다. 단자 그루브(220G)는 단자 베이스층(220)의 상면으로부터 하면까지 연장될 수 있다. 단자 그루브(220G)는 평면적으로 원형 고리의 형상을 가질 수 있다. 단자 그루브(220G)는 평면적으로 비아 오프닝(158O)에 인접하여, 비아 오프닝(158O)의 주위를 포위할 수 있다. 단자 베이스층(220)은 씨드층(210)을 씨드로 무전해 도금을 수행하여 형성할 수 있다. 예를 들면, 단자 베이스층(220)은 구리(Cu)를 포함할 수 있다.
단자 베이스층(220)은 후술할 커버층(230)의 차벽부(230W)를 기준으로 내측에 배치되는 내측 베이스부(220I), 및 외측에 배치되는 외측 베이스부(220O)로 이루어질 수 있다. 복수의 연결 단자(200) 각각이 가지는 단자 베이스층(220)의 내측 베이스부(220I)와 외측 베이스부(220O)는 차벽부(230W)를 사이에 두고 서로 이격될 수 있다. 내측 베이스부(220I) 중, 비아 오프닝(158O) 내에 위치하는 부분은, 연결 비아(200V)의 일부분일 수 있다. 내측 베이스부(220I) 중 비아 오프닝(158O)의 외부에 위치하는 부분, 즉 커버 절연층(158)의 상면보다 높은 레벨에 위치하는 부분, 및 외측 베이스부(220O)는 연결 패드(200P)의 일부분일 수 있다.
씨드층(210) 및 단자 베이스층(220) 상에는 단자 커버층(230)이 배치될 수 있다. 단자 커버층(230)은 단자 그루브(220G)를 채우는 차벽부(230W)와 단자 베이스층(220) 및 차벽부(230W)를 덮는 커버 베이스부(230B)로 이루어질 수 있다. 차벽부(230W)는 평면적으로 원형 고리의 형상을 가지는 실린더(cylinder) 형상일 수 있다. 차벽부(230W)는 평면적으로 비아 오프닝(158O)에 인접하여, 비아 오프닝(158O)의 주위를 포위할 수 있다. 단자 커버층(230)은 베이스층(220) 및 씨드층(210)을 씨드로 무전해 도금을 수행하여 형성할 수 있다. 예를 들면, 단자 커버층(230)은 니켈(Ni)을 포함할 수 있다.
복수의 연결 단자(200) 각각이 가지는 단자 베이스층(220)의 내측 베이스부(220I)와 외측 베이스부(220O)는 씨드층(210) 및 단자 커버층(230)을 통하여 전기적으로 연결될 수 있다.
단자 커버층(230)의 차벽부(230W)의 수평 폭(W1)은 커버 베이스부(230B)의 두께(T1)보다 큰 값을 가질 수 있다. 예를 들면, 커버 베이스부(230B)의 두께(T1)가 5㎛인 경우, 차벽부(230W)의 수평 폭(W1)은 5㎛보다 크고 10㎛보다 작은 값을 가질 수 있으나 이에 한정되지 않는다. 예를 들면, 단자 커버층(230)의 수평 폭이 차벽부(230W)의 수평 폭(W1)보다 충분히 큰 경우, 차벽부(230W)의 수평 폭(W1)은 10㎛ 이상의 값을 가질 수도 있다. 일부 실시 예에서, 단자 커버층(230)의 수평 폭은 200㎛ 이상의 값을 가질 수 있다.
단자 커버층(230)은 단자 베이스층(220)의 표면 및 단자 그루브(220G)의 저면에 노출되는 씨드층(210)의 표면으로부터 성장하여 형성될 수 있으므로, 단자 커버층(230)은 차벽부(230W) 상을 따라서 커버 베이스부(230B)의 상면에 덴트(dent, 움푹 들어간 곳)를 가질 수 있다.
일부 실시 예에서, 단자 커버층(230)의 수평 폭은 단자 베이스층(220)의 수평 폭보다 작은 값을 가질 수 있다. 예를 들면, 평면적으로 단자 커버층(230)의 가장자리는, 단자 베이스층(220)의 가장자리로부터 이격되는, 단자 커버층(230)의 내측 부분에 위치할 수 있다.
단자 보호층(240)은 단자 커버층(230)의 상면을 덮을 수 있다. 일부 실시 예에서, 단자 보호층(240)은 단자 커버층(230)의 상면을 모두 덮을 수 있다. 예를 들면, 단자 베이스층(220)은 금(Au)을 포함할 수 있다.
단자 보호층(240)의 상면에는 단자 커버층(230)이 가지는 덴트가 전사된 덴트를 가질 수 있다. 단자 보호층(240)이 가지는 덴트를 연결 단자(200)의 덴트부(200G)라 호칭할 수 있다. 즉, 복수의 연결 단자(200) 각각은, 평면적으로 단자 그루브(220G)를 채우는 차벽부(230W) 상을 따라서 상면에 덴트부(200G)를 가질 수 있다. 덴트부(200G)는 평면적으로 원형 고리의 형상을 가질 수 있다. 덴트부(200G)는 평면적으로 비아 오프닝(158O)을 채우는 연결 비아(200V)에 인접하여, 연결 비아(200V)의 주위를 포위할 수 있다.
일부 실시 예에서, 반도체 패키지(10)는, 커버 절연층(158)의 상면에 배치되는 연결 배선(280)을 더 포함할 수 있다. 연결 배선(280)은 단자 베이스층(220)과 동일한 물질로 이루어질 수 있다. 예를 들면, 연결 배선(280)은 구리(Cu)를 포함할 수 있다. 연결 배선(280)은 복수의 연결 단자(200) 중 적어도 어느 하나와 전기적으로 연결되도록, 복수의 연결 단자(200) 중 적어도 어느 하나의 단자 베이스층(220)과 일체로 형성될 수 있다. 연결 배선(280)은 복수의 연결 단자(200)가 배치되는 곳 이외의 확장층(150)의 상면의 부분에 씨드층(210)을 형성한 후, 씨드층(210)을 씨드로 무전해 도금을 수행하여 단자 베이스층(220)과 함께 형성할 수 있다.
반도체 패키지(10)는 확장층(150) 상에 배치되며, 복수의 연결 단자(200) 각각의 적어도 일부분을 덮지 않고 노출시키는 보호 절연층(290)을 더 포함할 수 있다. 예를 들면, 보호 절연층(290)은 유기 고분자 물질로 구성된 물질막으로부터 형성될 수 있다. 일부 실시예에 있어서, 보호 절연층(290)은 감광성 폴리이미드(photosensitive polyimide, PSPI), ABF, 또는 PIE로부터 형성될 수 있다.
일부 실시 예에서, 반도체 패키지(10)가 연결 배선(280)을 가지는 경우, 보호 절연층(290)은 연결 배선(280)을 감쌀 수 있다. 예를 들면, 보호 절연층(290)은 연결 배선(280)의 상면 및 측면을 덮을 수 있다.
본 발명의 일 실시 예들에 따른 반도체 패키지(10)는, 단자 베이스층(220)의 내측 베이스부(220I)와 외측 베이스부(220O) 사이에 차벽부(230W)가 개재된다. 복수의 연결 단자(200)를 형성하는 과정에서, 단자 보호층(240)을 이루는 금속 물질과 단자 베이스층(220)을 이루는 금속 물질 사이의 전기 전위(electropotential)의 차이에 의하여, 단자 보호층(240)보다 전기 전위가 상대적으로 낮은 단자 베이스층(220)에 갈바닉 부식(Galvanic Corrosion)이 발생하여, 단자 베이스층(220)의 일부분, 예를 들면, 외측 베이스부(220O)의 일부분이 손상될 수 있다. 이때, 외측 베이스부(220O)와 내측 베이스부(220I) 사이에는 단자 베이스층(220)을 이루는 금속 물질보다 전기 전위가 상대적으로 높은 금속 물질로 이루어지는 차벽부(230W)가 배치되므로, 내측 베이스부(220I)에는 손상이 발생하지 않을 수 있다. 따라서, 반도체 패키지(10)가 가지는 복수의 연결 단자(200)의 연결 신뢰성이 확보될 수 있다.
도 2a 내지 도 7b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자를 제조하는 방법을 단계적으로 나타내는 부분 단면도들 및 부분 평면도들이고, 도 7c는 반도체 패키지의 연결 단자의 단자 커버층을 하측에서 바라본 부분 평면도이다. 구체적으로, 도 2b, 도 4b, 도 5b, 및 도 7b 각각은 도 2a, 도 4a, 도 5a, 및 도 7a 각각에서 반도체 패키지의 연결 단자 및 그에 인접하는 부분을 상측에서 바라본 부분 평면도이다.
도 2a 및 도 2b를 함께 참조하면, 비아 오프닝(158O)을 가지며 최상단의 배선 패턴(152)의 일부분을 노출시키는 커버 절연층(158)를 형성한다. 비아 오프닝(158O)은 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 일부 실시 예에서, 비아 오프닝(158O)의 수평 폭은 수십㎛의 값을 가질 수 있다. 예를 들면, 커버 절연층(158)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다.
도 3을 참조하면, 커버 절연층(158)의 표면 및 비아 오프닝(158O)에 의하여 노출되는 최상단의 배선 패턴(152)의 표면을 덮는 예비 씨드층(210P)을 형성한다. 예비 씨드층(210P)은 비아 오프닝(158O)의 저면에 노출되는 최상단의 배선 패턴(152)의 상면의 부분, 비아 오프닝(158O) 내측면의 커버 절연층(158)의 표면, 및 커버 절연층(158)의 상면을 덮을 수 있다. 예비 씨드층(210P)은 제1 금속을 포함할 수 있다. 상기 제1 금속은 구리(Cu)일 수 있다. 일부 실시 예에서, 예비 씨드층(210P)은 Ti/Cu의 적층 구조로 이루어질 수 있다.
도 4a 및 도 4b를 함께 참조하면, 예비 씨드층(210P) 상에, 예비 씨드층(210P) 상면의 일부분을 노출시키는 제1 마스크 오프닝(MK1O)을 가지는 제1 마스크층(MK1)을 형성한다. 제1 마스크 오프닝(MK1O)은 도 1b에 보인 단자 베이스층(220) 및 연결 배선(280)이 배치되는 위치에 대응될 수 있다.
일부 실시 예에서, 제1 마스크층(MK1)은 포토레지스트로 이루어질 수 있다. 다른 일부 실시 예에서, 제1 마스크층(MK1)은 감광성 폴리이미드로 이루어질 수 있다.
도 4a 내지 도 5b를 함께 참조하면, 제1 마스크 오프닝(MK1O)에 대응하는 위치에 단자 베이스층(220)을 형성할 수 있다. 예를 들면, 단자 베이스층(220)은 제1 마스크 오프닝(MK1O)의 저면에 노출되는 예비 씨드층(210P)의 부분을 씨드로 무전해 도금을 수행하여 형성할 수 있다. 단자 베이스층(220)은 제1 금속을 포함할 수 있다. 상기 제1 금속은 구리(Cu)일 수 있다. 단자 베이스층(220)을 형성한 후, 제1 마스크층(MK1)은 제거될 수 있다.
단자 베이스층(220)은 측에 배치되는 내측 베이스부(220I) 및 외측에 배치되는 외측 베이스부(220O)로 이루어질 수 있다. 내측 베이스부(220I)의 하측 부분은 비아 오프닝(158O)을 채울 수 있다. 내측 베이스부(220I)와 외측 베이스부(220O) 사이에는 예비 씨드층(210P)의 일부분을 노출시키는 단자 그루브(220G)가 형성될 수 있다. 단자 베이스층(220)의 내측 베이스부(220I)와 외측 베이스부(220O)는 단자 그루브(220G)를 사이에 두고 서로 이격될 수 있다. 단자 그루브(220G)는 평면적으로 원형 고리의 형상을 가질 수 있다. 단자 그루브(220G)는 평면적으로 비아 오프닝(158O)에 인접하여, 비아 오프닝(158O)의 주위를 포위할 수 있다.
일부 실시 예에서, 단자 베이스층(220)을 형성하기 위하여 무전해 도금을 수행는 과정에서, 연결 배선(280)을 함께 형성할 수 있다. 연결 배선(280)은 단자 베이스층(220)과 동일한 물질로 이루어질 수 있다. 예를 들면, 연결 배선(280)은 구리(Cu)를 포함할 수 있다.
도 6을 참조하면, 단자 베이스층(220)이 형성된 예비 씨드층(210P) 상에, 단자 베이스층(220)의 적어도 일부분을 노출시키며, 제2 마스크 오프닝(MK2O)을 가지는 제2 마스크층(MK2)을 형성한다. 제2 마스크 오프닝(MK2O)은 단자 그루브(220G)를 모두 노출시킬 수 있다. 즉, 제2 마스크층(MK2)은 단자 그루브(220G)의 저면에 노출되는 예비 씨드층(210P)의 부분을 덮지 않을 수 있다. 일부 실시 예에서, 제2 마스크층(MK2)은 단자 베이스층(220)의 외측 베이스부(220O)의 외측 측벽 및, 외측 측벽에 인접하는 상면의 일부분, 단자 그루브(220G)의 저면에 노출되는 예비 씨드층(210P)의 부분을 제외한 예비 씨드층(210P)의 나머지 부분을 덮을 수 있다. 일부 실시 예에서, 제2 마스크층(MK2)은 연결 배선(280)을 덮을 수 있다.
일부 실시 예에서, 제2 마스크층(MK2)은 포토레지스트로 이루어질 수 있다. 다른 일부 실시 예에서, 제2 마스크층(MK2)은 감광성 폴리이미드로 이루어질 수 있다.
이후, 제2 마스크층(MK2)에 의하여 덮이지 않고, 제2 마스크 오프닝(MK2O)에 노출되는 단자 베이스층(220)의 부분 및 예비 씨드층(210P)의 부분 상에 단자 커버층(230), 및 단자 보호층(240)을 순차적으로 형성한다.
단자 커버층(230)은 상기 제1 금속보다 전기 전위(electropotential)가 높은 제2 금속으로 이루어질 수 있다. 상기 제2 금속은 니켈(Ni)일 수 있다. 단자 보호층(240)은 상기 제2 금속보다 전기 전위가 높은 제3 금속으로 이루어질 수 있다. 상기 제3 금속은 금(Au)일 수 있다.
단자 커버층(230)은 단자 그루브(220G)를 채우는 차벽부(230W)와 단자 베이스층(220) 및 차벽부(230W)를 덮는 커버 베이스부(230B)로 이루어질 수 있다. 차벽부(230W)는 평면적으로 원형 고리의 형상을 가지는 실린더 형상일 수 있다. 차벽부(230W)는 평면적으로 비아 오프닝(158O)에 인접하여, 비아 오프닝(158O)의 주위를 포위할 수 있다. 단자 커버층(230)은 베이스층(220) 및 예비 씨드층(210P)을 씨드로 무전해 도금을 수행하여 형성할 수 있다. 단자 커버층(230)의 차벽부(230W)의 수평 폭(W1)은 커버 베이스부(230B)의 두께(T1)보다 큰 값을 가질 수 있다.
단자 커버층(230)은 단자 베이스층(220)의 표면 및 단자 그루브(220G)의 저면에 노출되는 씨드층(210)의 표면으로부터 성장하여 형성될 수 있다. 따라서, 단자 커버층(230)은 차벽부(230W) 상을 따라서 커버 베이스부(230B)의 상면에 덴트(dent)를 가질 수 있고, 단자 보호층(240)은 상면에 단자 커버층(230)이 가지는 덴트가 전사된 덴트를 가질 수 있다. 단자 보호층(240)이 가지는 덴트를 덴트부(200G)라 호칭할 수 있다.
도 6a 내지 도 도 7c를 함께 참조하면, 제2 마스크층(MK2)을 제거한 후, 노출되는 예비 씨드층(210P)의 부분을 제거하여 씨드층(210), 단자 베이스층(220), 단자 커버층(230), 및 단자 보호층(240)으로 이루어지는 연결 단자(200)를 형성할 수 있다. 즉, 예비 씨드층(210P) 중 단자 베이스층(220), 단자 커버층(230), 및 연결 배선(280)에 의하여 덮인 부분은 씨드층(210)으로 잔류하고, 나머지 부분은 제거될 수 있다.
연결 단자(200)는 커버 절연층(158)의 상면으로부터 최상단의 배선 패턴(152)의 상면까지 연장되어 커버 절연층(158)를 관통하는 비아 오프닝(158O)을 채우는 연결 비아(200V), 및 연결 비아(200V)와 연결되며 커버 절연층(158)의 상면에 배치되는 연결 패드(200P)로 이루어질 수 있다.
씨드층(210)은 비아 오프닝(158O)의 저면에 노출되는 최상단의 배선 패턴(152)의 상면의 부분, 비아 오프닝(158O) 내측면의 커버 절연층(158)의 표면, 및 비아 오프닝(158O)에 인접하는 커버 절연층(158)의 상면의 일부분을 덮을 수 있다.
단자 베이스층(220)은 단자 커버층(230)의 차벽부(230W)를 기준으로 내측에 배치되는 내측 베이스부(220I), 및 외측에 배치되는 외측 베이스부(220O)로 이루어질 수 있다. 연결 단자(200)가 가지는 단자 베이스층(220)의 내측 베이스부(220I)와 외측 베이스부(220O)는 차벽부(230W)를 사이에 두고 서로 이격될 수 있다. 내측 베이스부(220I) 중, 비아 오프닝(158O) 내에 위치하는 부분은, 연결 비아(200V)의 일부분일 수 있다. 내측 베이스부(220I) 중 비아 오프닝(158O)의 외부에 위치하는 부분, 즉 커버 절연층(158)의 상면보다 높은 레벨에 위치하는 부분, 및 외측 베이스부(220O)는 연결 패드(200P)의 일부분일 수 있다.
단자 커버층(230)은 단자 그루브(220G)를 채우는 차벽부(230W)와 단자 베이스층(220) 및 차벽부(230W)를 덮는 커버 베이스부(230B)로 이루어질 수 있다. 차벽부(230W)는 평면적으로 원형 고리의 형상을 가지는 실린더 형상일 수 있다. 차벽부(230W)는 평면적으로 비아 오프닝(158O)에 인접하여, 비아 오프닝(158O)의 주위를 포위할 수 있다. 단자 커버층(230)은 차벽부(230W) 상을 따라서 커버 베이스부(230B)의 상면에 덴트를 가질 수 있다.
단자 보호층(240)은 단자 커버층(230)의 상면을 덮을 수 있다. 단자 보호층(240)의 상면에는 단자 커버층(230)이 가지는 덴트가 전사된 덴트부(200G)를 가질 수 있다. 즉, 연결 단자(200)는, 평면적으로 차벽부(230W) 상을 따라서 상면에 덴트부(200G)를 가질 수 있다. 덴트부(200G)는 평면적으로 원형 고리의 형상을 가질 수 있다. 덴트부(200G)는 평면적으로 비아 오프닝(158O)을 채우는 연결 비아(200V)에 인접하여, 연결 비아(200V)의 주위를 포위할 수 있다.
도 8은 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 패키지 온 패키지의 단면도이다.
도 8을 참조하면, 패키지 온 패키지(1000)는 제1 반도체 패키지(10) 상에 적층되는 제2 반도체 패키지(30)를 포함한다. 제1 반도체 패키지(10)는 하부 반도체 패키지일 수 있고, 제2 반도체 패키지(30)는 상부 반도체 패키지일 수 있다. 제1 반도체 패키지(10), 제1 반도체 칩(100), 제1 반도체 기판(110), 제1 반도체 소자(112), 및 제1 칩 연결 패드(120) 각각은 도 1a 및 도 1b를 통하여 설명한 반도체 패키지(10), 반도체 칩(100), 반도체 기판(110), 반도체 소자(112), 및 칩 연결 패드(120) 각각과 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
제2 반도체 패키지(30)는 적어도 하나의 제2 반도체 칩(300)을 포함할 수 있다. 제2 반도체 패키지(30)는 제1 반도체 패키지(10)의 복수의 연결 단자(200)에 부착되는 복수의 패키지 연결 단자(390)를 통하여 제1 반도체 패키지(10)와 전기적으로 연결될 수 있다.
제2 반도체 칩(300)은 활성면에 제2 반도체 소자(312)가 형성된 제2 반도체 기판(310), 및 제2 반도체 기판(310)의 활성면에 배치되는 복수의 제2 칩 연결 패드(320)를 포함할 수 있다. 제2 반도체 기판(310), 제2 반도체 소자(312), 및 제2 칩 연결 패드(320) 각각은 도 1a 및 도 1b를 통하여 설명한 반도체 기판(110), 반도체 소자(112), 및 칩 연결 패드(120) 각각과 대체로 유사한 바, 중복되는 설명은 생략하도록 한다.
적어도 하나의 제2 반도체 칩(300)은 메모리 반도체 칩일 수 있다. 제2 반도체 칩(300)은 예를 들면, 디램 칩, 에스 램 칩, 플래시 메모리 칩, 이이피롬 칩, 피램 칩, 엠램 칩, 또는 알램 칩일 수 있다.
도 8에는 제2 반도체 패키지(30)이 가지는 적어도 하나의 제2 반도체 칩(300)이 패키지 베이스 기판(400) 상에 플립 칩 방식으로 실장된 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 패키지 온 패키지(1000)는, 적어도 하나의 제2 반도체 칩(300)을 포함하고 제1 반도체 패키지(10)와 전기적으로 연결되기 위하여 하측에 패키지 연결 단자(390)를 가지는 모든 형태의 반도체 패키지를 상부 반도체 패키지로 포함할 수 있다.
패키지 베이스 기판(400)은 베이스 보드층(410), 및 베이스 보드층(410)의 상면 및 하면에 배치되는 복수의 보드 패드(420)를 포함할 수 있다. 복수의 보드 패드(420)는 베이스 보드층(410)의 상면에 배치되는 복수의 보드 상면 패드(422) 및 하면에 배치되는 복수의 보드 하면 패드(424)로 이루어질 수 있다. 일부 실시 예에서, 패키지 베이스 기판(400)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 패키지 베이스 기판(400)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 베이스 보드층(410)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
베이스 보드층(410)의 상면과 하면에는, 복수의 보드 패드(420)를 노출시키는 솔더 레지스트층(430)이 형성될 수 있다. 솔더 레지스트층(430)은 베이스 보드층(410)의 상면을 덮으며 복수의 보드 상면 패드(422)를 노출시키는 상면 솔더 레지스트층(432) 및 베이스 보드층(410)의 하면을 덮으며 복수의 보드 하면 패드(424)를 노출시키는 하면 솔더 레지스트층(434)을 포함할 수 있다.
패키지 베이스 기판(400)은, 베이스 보드층(410)의 내부에서 복수의 보드 상면 패드(422)과 복수의 보드 하면 패드(424) 사이를 전기적으로 연결하는 보드 배선(450)을 포함할 수 있다. 보드 배선(450)은 보드 배선 라인 및 보드 배선 비아로 이루어질 수 있다. 보드 배선(450)은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리로 이루어질 수 있다. 일부 실시 예에서, 보드 배선(450)은 베이스 보드층(410)의 상면과 상면 솔더 레지스트층(432) 사이, 및/또는 베이스 보드층(410)의 하면과 하면 솔더 레지스트층(434) 사이에도 배치될 수 있다.
복수의 보드 상면 패드(422)는 제2 반도체 칩(300)과 전기적으로 연결될 수 있다. 예를 들면, 제2 반도체 칩(300)의 복수의 제2 칩 연결 패드(320)과 패키지 베이스 기판(400)의 복수의 보드 상면(422) 사이에는 복수의 칩 연결 단자(330)이 배치되어, 제2 반도체 칩(300)과 패키지 베이스 기판(400)을 전기적으로 연결할 수 있다. 일부 실시 예에서, 제2 반도체 칩(300)과 패키지 베이스 기판(400) 사이에는 복수의 칩 연결 단자(330)를 감싸는 언더필층(350)이 개재될 수 있다. 언더필층(350)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시 예에서, 언더필층(350)은 비전도성 필름(NCF, Non Conductive Film)일 수 있다.
패키지 베이스 기판(400) 상에는 제2 반도체 칩(300)을 감싸는 몰딩층(390)이 배치될 수 있다. 몰딩층(390)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 일부 실시 예에서, 몰딩층(390)의 제2 반도체 칩(300)의 비활성면을 덮을 수 있다. 다른 일부 실시 예에서, 몰딩층(390)은 제2 반도체 칩(300)의 측면을 덮되, 비활성면을 덮지 않을 수 있으며, 제2 반도체 칩(300)의 비활성면 상에는 방열 부재가 부착될 수 있다. 상기 방열 부재와 제2 반도체 칩(300)의 비활성면 사이에는 열전도 소재(TIM, thermal interface material)가 개지될 수 있다.
복수의 보드 하면 패드(424) 상에는 복수의 패키지 연결 단자(390)가 부착될 수 있다. 복수의 패키지 연결 단자(390)는 복수의 연결 단자(200)와 복수의 보드 하면 패드(424) 사이에 개재되어, 제1 반도체 패키지(10)와 제2 반도체 패키지(30)를 전기적으로 연결할 수 있다.
도 9는 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도이고, 도 10a 및 도 10b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자를 제조하는 방법을 단계적으로 나타내는 부분 평면도들이고, 도 10c는 반도체 패키지의 연결 단자의 단자 커버층을 하측에서 바라본 부분 평면도이다.
도 9 내지 도 10c를 함께 참조하면, 연결 단자(200a)는 커버 절연층(158)의 상면으로부터 최상단의 배선 패턴(152)의 상면까지 연장되어 커버 절연층(158)를 관통하는 비아 오프닝(158O)을 채우는 연결 비아(200V), 및 연결 비아(200V)와 연결되며 커버 절연층(158)의 상면에 배치되는 연결 패드(200aP)로 이루어질 수 있다. 연결 단자(200a)는 씨드층(210), 단자 베이스층(220a), 단자 커버층(230a), 및 단자 보호층(240a)으로 이루어질 수 있다.
단자 베이스층(220a)은 단자 커버층(230a)의 차벽부(230W)를 기준으로 내측에 배치되는 내측 베이스부(220aI), 및 외측에 배치되는 외측 베이스부(220aO)로 이루어질 수 있다. 연결 단자(200a)가 가지는 단자 베이스층(220a)의 내측 베이스부(220aI)와 외측 베이스부(220aO)는 차벽부(230W) 및 핑거부(230F)를 사이에 두고 서로 이격될 수 있다. 단자 베이스층(220a)의 내측 베이스부(220aI)와 외측 베이스부(220aO) 사이에는 단자 그루브(220aG)가 한정될 수 있다. 단자 그루브(220aG)는 핑거부(230F)에 대응하는 그루브 핑거(220aGF)를 포함할 수 있다.
단자 커버층(230a)은 단자 그루브(220aG)를 채우는 차벽부(230W) 및 복수의 핑거부(230F), 그리고 단자 베이스층(220a), 차벽부(230W) 및 핑거부(230F)를 덮는 커버 베이스부(230B)로 이루어질 수 있다. 차벽부(230W)는 평면적으로 원형 고리의 형상을 가지는 실린더 형상일 수 있다. 복수의 핑거부(230F) 각각은 차벽부(230W)로부터 단자 커버층(230a)의 가장자리를 향하여 연장되며 평면적으로 바 형상을 가지는 평판 형상일 수 있다.
단자 커버층(230a)은 차벽부(230W) 및 복수의 핑거부(230F) 상을 따라서 커버 베이스부(230B)의 상면에 덴트를 가질 수 있다.
단자 보호층(240a)은 단자 커버층(230a)의 상면을 덮을 수 있다. 단자 보호층(240a)의 상면에는 단자 커버층(230a)이 가지는 덴트가 전사된 덴트부(200aG)를 가질 수 있다. 즉, 연결 단자(200a)는, 평면적으로 차벽부(230W) 상을 따라서 상면에 덴트부(200aG)를 가질 수 있다. 덴트부(200aG)는 평면적으로 원형 고리의 형상 및 원형 고리의 형상으로부터 연결 단자의 가장자리를 향하여 연장되는 복수의 바 형상을 가질 수 있다.
단자 베이스층(220a)은, 도 10a에 보인 것과 같이 예비 씨드층(210P) 상에 예비 씨드층(210P) 상면의 일부분을 노출시키는 제1 마스크 오프닝(MK1Oa)을 가지는 제1 마스크층(MK1a)을 형성한 후, 제1 마스크 오프닝(MK1Oa)에 대응하는 공간을 제1 금속으로 채워서 형성할 수 있다. 제1 마스크 오프닝(MK1Oa)은 도 9에 보인 단자 베이스층(220a) 및 연결 배선(280)이 배치되는 위치에 대응될 수 있다. 제1 마스크층(MK1a)은 핑거부(230F)에 대응하는 핑거 패턴(MKF)을 포함할 수 있다.
이후, 도 6에 보인 것과 유사하게 제2 마스크 오프닝(MK2O)을 가지는 제2 마스크층(MK2)을 형성하고, 이후, 제2 마스크층(MK2)에 의하여 덮이지 않고, 제2 마스크 오프닝(MK2O)에 노출되는 단자 베이스층(220a)의 부분 및 예비 씨드층(210P)의 부분 상에 단자 커버층(230a), 및 단자 보호층(240a)을 순차적으로 형성할 수 있다. 단자 커버층(230a)은 단자 베이스층(220a)이 가지는 단자 그루브(220aG)를 채우는 차벽부(230W) 및 핑거부(230F), 그리고 차벽부(230W), 핑거부(230F) 및 단자 베이스층(220a)를 덮는 베이스부(230B)로 이루어질 수 있다.
차벽부(230W)는 단자 베이스층(220a)의 내측 베이스부(220aI)와 외측 베이스부(220aO) 사이에 개재되고, 핑거부(230F)는 차벽부(230W)로부터 외측 베이스부(220aO) 내로 연장될 수 있다. 따라서, 단자 베이스층(220a)의 일부분, 예를 들면, 외측 베이스부(220aO)의 일부분이 손상되는 경우, 차벽부(230W)에 의하여 내측 베이스부(220aI)에는 손상이 발생하지 않을 수 있고, 핑거부(230F)에 의하여, 외측 베이스부(220a)에 손상이 발생하는 부분이 감소할 수 있다.
도 11은 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도이고, 도 12a 및 도 12b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자를 제조하는 방법을 단계적으로 나타내는 부분 평면도들이고, 도 12c는 반도체 패키지의 연결 단자의 단자 커버층을 하측에서 바라본 부분 평면도이다.
도 11 내지 도 12c를 함께 참조하면, 연결 단자(200b)는 커버 절연층(158)의 상면으로부터 최상단의 배선 패턴(152)의 상면까지 연장되어 커버 절연층(158)를 관통하는 비아 오프닝(158O)을 채우는 연결 비아(200bV), 및 연결 비아(200bV)와 연결되며 커버 절연층(158)의 상면에 배치되는 연결 패드(200bP)로 이루어질 수 있다. 연결 단자(200b)는 단자 베이스층(220b), 단자 커버층(230b), 및 단자 보호층(240b)으로 이루어질 수 있다. 연결 단자(200b)는 도 1a 내지 도 10c를 통하여 설명한 연결 단자(200, 200a)와는 달리 씨드층(210)을 포함하지 않을 수 있다.
커버 절연층(158) 상에는 비아 오프닝(158O)을 채우며, 커버 절연층(158)의 상면의 일부분을 덮는 단자 베이스층(220b)이 배치될 수 있다. 단자 베이스층(220b)은 커버 절연층(158)의 상면의 일부분을 노출시키는 단자 그루브(220bG)를 가질 수 있다.
단자 베이스층(220b)은 단자 커버층(230b)의 차벽부(230bW)를 기준으로 내측에 배치되는 내측 베이스부(220bI), 외측에 배치되는 외측 베이스부(220bO), 및 내측 베이스부(220bI)와 외측 베이스부(220bO)를 연결하는 연결 베이스부(222)로 이루어질 수 있다. 단자 베이스층(220b)의 내측 베이스부(220bI), 외측 베이스부(220bO), 및 연결 베이스부(222)는 일체를 이루도록 형성될 수 있다.
단자 베이스층(220b)이 가지는 단자 그루브(220bG)는 평면적으로 원형 고리의 형상에 가까운 원호 형상을 가질 수 있다. 단자 그루브(220bG)는 단자 베이스층(220)의 상면으로부터 하면까지 연장될 수 있다. 즉, 단자 그루브(220bG)는 평면적으로 연결 베이스부(222)에 의하여 열린 부분을 가지는 원호 형상을 가질 수 있다. 단자 그루브(220bG)는 평면적으로 비아 오프닝(158O)에 인접하여, 비아 오프닝(158O)의 주위를 따라서 연장될 수 있다.
단자 커버층(230b)은 단자 그루브(220bG)를 채우는 차벽부(230bW), 및 단자 베이스층(220b)와, 차벽부(230bW)를 덮는 커버 베이스부(230bB)로 이루어질 수 있다. 단자 커버층(230b)의 차벽부(230W)의 수평 폭(W2)은 커버 베이스부(230bB)의 두께(T2)보다 크고, 커버 베이스부(230bB)의 두께(T2)의 2배보다 작은 값을 가질 수 있다. 차벽부(230bW)는 평면적으로 원형 고리의 형상에 가까운 열린 부분을 가지는 원호 형상을 가질 수 있다. 즉, 단자 그루브(220bG)는 평면적으로 연결 베이스부(222)에 의하여 열린 부분을 가지는 고리 형상을 가질 수 있다.
단자 커버층(230b)은 차벽부(230bW) 상을 따라서 커버 베이스부(230bB)의 상면에 덴트를 가질 수 있다.
단자 보호층(240b)은 단자 커버층(230b)의 상면을 덮을 수 있다. 단자 보호층(240b)의 상면에는 단자 커버층(230b)이 가지는 덴트가 전사된 덴트부(200bG)를 가질 수 있다. 즉, 연결 단자(200b)는, 평면적으로 차벽부(230bW) 상을 따라서 상면에 덴트부(200bG)를 가질 수 있다. 덴트부(200bG)는 평면적으로 원형 고리의 형상에 가까운 열린 부분을 가지는 원호 형상을 가질 수 있다.
단자 베이스층(220b)은, 도 12a에 보인 것과 같이 커버 절연층(158) 상에 커버 절연층(158) 상면의 일부분을 노출시키는 제1 마스크 오프닝(MK1Ob)을 가지는 제1 마스크층(MK1b)을 형성한 후, 제1 마스크 오프닝(MK1Ob)에 대응하는 공간을 제1 금속으로 채워서 형성할 수 있다. 일부 실시 예에서, 단자 베이스층(220b)은 증착 공장으로 형성할 수 있다. 제1 마스크 오프닝(MK1Ob)은 도 11에 보인 단자 베이스층(220b) 및 연결 배선(280)이 배치되는 위치에 대응될 수 있다.
이후, 도 6에 보인 것과 유사하게 제2 마스크 오프닝(MK2O)을 가지는 제2 마스크층(MK2)을 형성하고, 이후, 제2 마스크층(MK2)에 의하여 덮이지 않고, 제2 마스크 오프닝(MK2O)에 노출되는 단자 베이스층(220b)의 부분 및 커버 절연층(158)의 부분 상에 단자 커버층(230b), 및 단자 보호층(240b)을 순차적으로 형성할 수 있다. 단자 커버층(230b)은 단자 베이스층(220b)을 씨드로 무전해 도금을 수행하여 형성할 수 있다. 단자 커버층(230b)은 단자 베이스층(220b)이 가지는 단자 그루브(220bG)를 채우는 차벽부(230bW), 및 차벽부(230bW)와 단자 베이스층(220b)를 덮는 베이스부(230bB)로 이루어질 수 있다.
차벽부(230bW)는 단자 베이스층(220b)의 내측 베이스부(220bI)와 외측 베이스부(220bO) 사이에 개재될 수 있다.
도 13은 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도이고, 도 14a 및 도 14b는 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자를 제조하는 방법을 단계적으로 나타내는 부분 평면도들이고, 도 14c는 반도체 패키지의 연결 단자의 단자 커버층을 하측에서 바라본 부분 평면도이다.
도 13 내지 도 14c를 함께 참조하면, 연결 단자(200c)는 커버 절연층(158)의 상면으로부터 최상단의 배선 패턴(152)의 상면까지 연장되어 커버 절연층(158)를 관통하는 비아 오프닝(158O)을 채우는 연결 비아(200V), 및 연결 비아(200V)와 연결되며 커버 절연층(158)의 상면에 배치되는 연결 패드(200cP)로 이루어질 수 있다. 연결 단자(200c)는 씨드층(210), 단자 베이스층(220c), 단자 커버층(230c), 및 단자 보호층(240c)으로 이루어질 수 있다.
단자 베이스층(220c)은 단자 커버층(230c)의 내측 차벽부(230WI)를 기준으로 내측에 배치되는 내측 베이스부(220cI), 내측 차벽부(230WI)와 외측 차벽부(230WO) 사이에 배치되는 중간 차벽부(220cM), 및 외측 차벽부(230WO)의 외측에 배치되는 외측 베이스부(220cO)로 이루어질 수 있다. 연결 단자(200c)가 가지는 단자 베이스층(220c)의 내측 베이스부(220cI), 중간 베이스부(220cM), 및 외측 베이스부(220cO) 각각은 내측 차벽부(230WI)와 외측 차벽부(230WO)에 의하여 서로 이격될 수 있다. 단자 베이스층(220c)의 내측 베이스부(220cI)와 중간 베이스부(220cM) 사이, 및 중간 베이스부(220cM)와 외측 베이스부(220cO) 사이 각각에는 내측 단자 그루브(220GI) 및 외측 단자 그루브(220GO)가 한정될 수 있다. 내측 단자 그루브(220GI) 및 외측 단자 그루브(220GO) 각각은 평면적으로 원형 고리의 형상을 가질 수 있다. 내측 단자 그루브(220GI)는 평면적으로 비아 오프닝(158O)에 인접하여, 비아 오프닝(158O)의 주위를 포위할 수 있고, 외측 단자 그루브(220GO)는 내측 단자 그루브(220GI)의 주위를 포위할 수 있다. 도 13 및 도 14b에는 단자 베이스층(220c)이 2개의 그루브, 즉 외측 단자 그루브(220GO)는 내측 단자 그루브(220GI)를 가지는 것으로 도시되었으나 이에 한정되지 않으며, 3개 이상의 그루브를 가질 수도 있다.
단자 커버층(230c)은 내측 단자 그루브(220GI) 및 외측 단자 그루브(220GO)를 각각 채우는 내측 차벽부(230WI) 및 외측 차벽부(230WO), 그리고 단자 베이스층(220c), 내측 차벽부(230WI) 및 외측 차벽부(230WO)를 덮는 커버 베이스부(230cB)로 이루어질 수 있다. 내측 차벽부(230WI) 및 외측 차벽부(230WO) 각각은 평면적으로 원형 고리의 형상을 가지는 실린더 형상일 수 있다.
단자 커버층(230c)은 내측 차벽부(230WI) 및 외측 차벽부(230WO) 상을 따라서 커버 베이스부(230B)의 상면에 덴트를 가질 수 있다.
단자 보호층(240c)은 단자 커버층(230c)의 상면을 덮을 수 있다. 단자 보호층(240c)의 상면에는 단자 커버층(230a)이 가지는 덴트가 전사된 덴트부(200cG)를 가질 수 있다. 덴트부(200cG)은 내측 차벽부(230WI) 및 외측 차벽부(230WO)를 포함할 수 있다. 즉, 연결 단자(200c)는, 평면적으로 내측 차벽부(230WI) 및 외측 차벽부(230WO)차벽부(230W) 상을 따라서 상면에 내측 덴트부(200cG)) 및 외측 덴트부(200cGO)를 가질 수 있다. 내측 덴트부(200cG) 및 외측 덴트부(200cGO) 각각은 평면적으로 원형 고리의 형상을 가질 수 있다.
단자 베이스층(220c)은, 도 14a에 보인 것과 같이 예비 씨드층(210P) 상에 예비 씨드층(210P) 상면의 일부분을 노출시키는 제1 마스크 오프닝(MK1Oc)을 가지는 제1 마스크층(MK1c)을 형성한 후, 제1 마스크 오프닝(MK1Oc)에 대응하는 공간을 제1 금속으로 채워서 형성할 수 있다. 제1 마스크 오프닝(MK1Oc)은 도 13에 보인 단자 베이스층(220c) 및 연결 배선(280)이 배치되는 위치에 대응될 수 있다.
이후, 도 6에 보인 것과 유사하게 제2 마스크 오프닝(MK2O)을 가지는 제2 마스크층(MK2)을 형성하고, 이후, 제2 마스크층(MK2)에 의하여 덮이지 않고, 제2 마스크 오프닝(MK2O)에 노출되는 단자 베이스층(220c)의 부분 및 예비 씨드층(210P)의 부분 상에 단자 커버층(230c), 및 단자 보호층(240c)을 순차적으로 형성할 수 있다.
도 15는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이고, 도 16는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 패키지 온 패키지의 단면도이다.
도 15를 참조하면, 반도체 패키지(12)는 재배선층(140a), 재배선층(140a) 상에 배치되는 확장층(160), 및 확장층(160) 내에 배치되는 적어도 하나의 반도체 칩(100)을 포함할 수 있다. 확장층(160)은 적어도 하나의 반도체 칩(100)의 주위를 포위할 수 있다.
반도체 패키지(12)는 팬 아웃 반도체 패키지일 수 있다. 반도체 패키지(12)는 팬 아웃 웨이퍼 레벨 패키지(FOWLP, Fan Out Wafer Level Package)일 수 있다. 일부 실시 예에서, 반도체 패키지(12)는 재배선층(140a)을 먼저 형성한 후에, 재배선층(140a) 상에 확장층(160) 및 적어도 하나의 반도체 칩(100)을 실장하는 칩 라스트 팬 아웃 웨이퍼 레벨 패키지(Chip Last FOWLP)일 수 있다.
재배선층(140a)은 재배선 도전 구조물(145a) 및 적어도 하나의 재배선 절연층(146)을 포함할 수 있다. 재배선 도전 구조물(145a)은 적어도 하나의 재배선 절연층(146)의 상면 및 하면 중 적어도 일면에 배치되는 복수의 재배선 라인 패턴(142a), 및 적어도 하나의 재배선 절연층(146)의 적어도 일부를 관통하여 복수의 재배선 라인 패턴(142a) 중 일부와 각각 접하여 연결되는 복수의 재배선 비아 패턴(145a)을 포함할 수 있다.
복수의 재배선 라인 패턴(142a) 중 적어도 일부는 복수의 재배선 비아 패턴(144) 중 일부와 함께 형성되어 일체를 이룰 수 있다.
일부 실시 예에서, 복수의 재배선 비아 패턴(144a)은 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 즉, 복수의 재배선 비아 패턴(144a)은 반도체 칩(100)으로부터 멀어지면서 수평 폭이 좁아질 수 있다.
확장층(160)은, 충진부(166), 충진부(165)의 상면과 하면에 각각 배치되는 복수의 상면 패드(162)와 복수의 하면 패드(164), 복수의 상면 패드(162)의 적어도 일부개와 복수의 하면 패드(164)의 일부개를 전기적으로 연결하는 배선 구조물(165)을 포함할 수 있다. 배선 구조물(165)은 충진부(166)를 관통할 수 있다. 복수의 상면 패드(162)의 적어도 일부개와 복수의 하면 패드(164)의 일부개는 배선 구조물(165)의 상단과 하단에 연결될 수 있다. 배선 구조물(165)은 복수의 하면 패드(164)의 일부개를 통하여 재배선층(140a)과 전기적으로 연결될 수 있다. 복수의 하면 패드(164)의 다른 일부개는 반도체 칩(100)과 전기적으로 연결될 수 있다. 반도체 칩(100)의 복수의 칩 연결 패드(120)와 복수의 하면 패드(164)의 다른 일부개 사이에는 복수의 칩 연결 범프(130)가 배치되어, 반도체 칩(100)과 재배선층(140a)을 전기적으로 연결할 수 있다.
충진부(166)는 예를 들면, 에폭시 몰드 컴파운드를 포함할 수 있다. 배선 구조물(165)은 TMV(Through Mold Via), 도전성 필라, 또는 적어도 하나의 도전성 범프로 이루어질 수 있다. 충진부(166)는 반도체 칩(100)을 감쌀 수 있다. 일부 실시 예에서, 충진부(166)는 반도체 칩(100)의 측면 및 비활성면을 덮을 수 있다. 다른 일부 실시 예에서, 충진부(166)는 반도체 칩(100)의 측면을 덮으나, 비활성면을 덮지 않을 수 있다.
일부 실시 예에서, 충진부(166) 상에는 복수의 상면 패드(162)를 덮는 커버 절연층(168)이 형성될 수 있다. 복수의 연결 단자(200)는 커버 절연층(168)을 관통하여 복수의 상면 패드(162)와 연결될 수 있다.
도 16을 참조하면, 패키지 온 패키지(2000)는 제1 반도체 패키지(12) 상에 적층되는 제2 반도체 패키지(30)를 포함한다. 제1 반도체 패키지(12)는 하부 반도체 패키지일 수 있고, 제2 반도체 패키지(30)는 상부 반도체 패키지일 수 있다. 제1 반도체 패키지(12)는 도 15를 통하여 설명한 반도체 패키지(12)와 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
도 17은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이고, 도 18은 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 패키지 온 패키지의 단면도이다.
도 17을 참조하면, 반도체 패키지(14)는 재배선층(140), 재배선층(140) 상에 배치되는 확장층(160), 및 확장층(160) 내에 배치되는 적어도 하나의 반도체 칩(100)을 포함할 수 있다.
반도체 패키지(14)는 팬 아웃 반도체 패키지일 수 있다. 반도체 패키지(14)는 팬 아웃 웨이퍼 레벨 패키지(FOWLP, Fan Out Wafer Level Package)일 수 있다. 일부 실시 예에서, 반도체 패키지(14)는 적어도 하나의 반도체 칩(100)을 감싸는 확장층(160)을 먼저 형성한 후, 재배선층(140)을 형성하는 칩 퍼스트 팬 아웃 웨이퍼 레벨 패키지(Chip First FOWLP)일 수 있다.
재배선층(140)은 도 1을 통하여 설명한 재배선층(140)과 대체로 동일하고, 확장층(160)은 도 15를 통하여 설명한 확장층(160)과 대체로 동일한 바, 자세한 설명은 생략하도록 한다.
도 18을 참조하면, 패키지 온 패키지(3000)는 제1 반도체 패키지(14) 상에 적층되는 제2 반도체 패키지(30)를 포함한다. 제1 반도체 패키지(14)는 하부 반도체 패키지일 수 있고, 제2 반도체 패키지(30)는 상부 반도체 패키지일 수 있다. 제1 반도체 패키지(14)는 도 17를 통하여 설명한 반도체 패키지(12)와 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
도 19은 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도이다.
도 19를 참조하면, 연결 단자(200e)는 단자 베이스층(220e), 단자 커버층(230), 및 단자 보호층(240)을 포함할 수 있다. 일부 실시 예에서, 연결 단자(200e)는 씨드층(210)을 더 포함할 수 있다. 단자 베이스층(220e)은 커버층(230)의 차벽부(230W)를 기준으로 내측에 배치되는 내측 베이스부(220I), 및 외측에 배치되는 외측 베이스부(220eO)로 이루어질 수 있다. 커버층(230)의 커버 베이스부(230B)와 커버 절연층(158) 사이에는 단자 베이스층(220e)의 중심 부분을 향하여 연장되는 로스 공간(220eL)을 가질 수 있다. 로스 공간(220eL)은 도 1b에 보인 외측 베이스부(220O)의 부분 중 갈바닉 부식에 의하여 손상된 부분일 수 있다. 로스 공간(220eL)은 커버층(230)의 차벽부(230W)보다 외측에 위치할 수 있다.
연결 단자(200e)는 로스 공간(220eL)이 형성된 경우에도, 차벽부(230W)에 의하여 내측 베이스부(220I)에는 손상이 발생하지 않을 수 있으므로, 연결 단자(200e)의 연결 신뢰성이 확보될 수 있다.
도 20은 본 발명의 일 실시 예들에 따른 반도체 패키지의 연결 단자 부분을 나타내는 부분 단면도이다.
도 20f를 참조하면, 연결 단자(200f)는 단자 베이스층(220f), 단자 커버층(230), 및 단자 보호층(240)을 포함할 수 있다. 일부 실시 예에서, 연결 단자(200f)는 씨드층(210)을 더 포함할 수 있다. 단자 베이스층(220f)은 커버층(230)의 차벽부(230W)를 기준으로 내측에 배치되는 내측 베이스부(220I), 및 외측에 배치되는 외측 베이스부(220fO)로 이루어질 수 있다.
연결 단자(200f)는 단자 보호층(240) 및 단자 커버층(230)을 관통하는 핀홀부(PH)를 가질 수 있다. 단자 베이스층(220f)은 핀홀부(PH)와 연결되며, 커버층(230)의 커버 베이스부(230B)와 커버 절연층(158) 사이에 위치하는 로스 공간(220fL)을 가질 수 있다. 로스 공간(220fL)은 도 1b에 보인 외측 베이스부(220O)의 부분 중 갈바닉 부식에 의하여 손상된 부분일 수 있다. 로스 공간(220fL)은 커버층(230)의 차벽부(230W)보다 외측에 위치할 수 있다.
연결 단자(200f)는 로스 공간(220fL)이 형성된 경우에도, 차벽부(230W)에 의하여 내측 베이스부(220I)에는 손상이 발생하지 않을 수 있으므로, 연결 단자(200f)의 연결 신뢰성이 확보될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10, 12, 14 : 반도체 패키지, 제1 반도체 패키지, 30 : 제2 반도체 패키지, 100 : 반도체 칩, 제1 반도체 칩, 140, 140a : 재배선층, 150, 160 : 확장층, 200, 200a, 200b, 200c, 200e, 200f : 연결 단자, 200G, 200aG, 200bG, 200cG : 덴트부, 210 : 씨드층, 220, 220a, 220b, 220c, 220e, 220f : 단자 베이스층, 220I, 220aI, 220bI, 220cI : 내측 베이스부, 220O, 220aO, 220bO, 220cO, 220eO, 220fO : 외측 베이스부, 230, 230a, 230b, 230c : 단자 커버층, 230B, 230bB, 230cB : 커버 베이스부, 230W, 230bW : 차벽부, 240, 240a, 240b, 240c : 단자 보호층, 300 : 제2 반도체 칩, 1000, 2000, 3000 : 패키지 온 패키지

Claims (10)

  1. 재배선층;
    상기 재배선층 상에 배치되는 반도체 칩 및 상기 반도체 칩의 주위를 포위하는 확장층;
    상기 확장층 상의 연결 단자; 및
    상기 재배선층과 상기 연결 단자 사이를 전기적으로 연결하는 배선 구조물;을 포함하며,
    상기 연결 단자는, 씨드층, 상기 씨드층 상에서 상기 씨드층의 상면의 일부를 노출시키는 단자 그루브를 가지며 제1 금속으로 이루어지는 단자 베이스층, 상기 단자 그루브를 채우는 차벽부 및 상기 차벽부와 상기 단자 베이스층을 덮는 커버 베이스부로 이루어지며 제2 금속으로 이루어지는 단자 커버층, 및 상기 단자 커버층을 덮으며 제3 금속으로 이루어지는 단자 보호층을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제3 금속은 상기 제1 금속보다 높은 전기 전위(electropotential)를 가지고, 상기 제2 금속은 상기 제1 금속보다 높고 상기 제3 금속보다 낮은 전기 전위를 가지는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 단자 베이스층은, 상기 단자 커버층의 차벽부를 사이에 두고 서로 이격되는 내측 베이스 및 외측 베이스를 가지는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 차벽부는 평면적으로 원형 고리의 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 확장층을 덮으며 비아 오프닝을 가지는 커버 절연층을 더 포함하며,
    상기 연결 단자는, 상기 비아 오프닝을 채우는 연결 비아 및 상기 연결 비아와 연결되며 상기 커버 절연층의 상면에 배치되는 연결 패드로 이루어지는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 연결 단자는, 상기 차벽부 상을 따라서 상면에 움푹 들어간 덴트부를 가지는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 차벽부의 수평 폭은, 상기 단자 베이스층의 두께보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  8. 재배선층;
    상기 재배선층 상에 배치되는 반도체 칩 및 상기 반도체 칩의 주위를 포위하는 확장층;
    상기 확장층을 덮으며 비아 오프닝을 가지는 커버 절연층;
    상기 비아 오프닝을 채우는 연결 비아 및 상기 연결 비아와 연결되며 상기 커버 절연층의 상면에 배치되는 연결 패드로 이루어지는 연결 단자; 및
    상기 재배선층과 상기 연결 단자 사이를 전기적으로 연결하는 배선 구조물;을 포함하며,
    상기 연결 단자는, 단자 그루브를 가지는 단자 베이스층, 상기 단자 그루브를 채우는 차벽부 및 상기 차벽부와 상기 단자 베이스층을 덮는 커버 베이스부로 이루어지는 단자 커버층, 및 상기 단자 커버층을 덮는 단자 보호층을 포함하고, 상기 연결 단자의 상면에 상기 차벽부 상을 따라서 움푹 들어간 덴트부를 가지는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 단자 베이스층은, 상기 차벽부를 기준으로 내측과 외측에 각각 배치되는 내측 베이스부와 외측 베이스부, 그리고 상기 내측 베이스부와 상기 외측 베이스부를 연결하는 연결 베이스부로 이루어지고,
    상기 단자 그루브는 평면적으로 비아 오프닝에 인접하여, 상기 비아 오프닝의 주위를 따라서 연장하며,
    상기 차벽부는, 평면적으로 상기 연결 베이스부에 의하여 열린 부분을 가지는 원호 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  10. 재배선층, 상기 재배선층 상에 배치되는 적어도 하나의 제1 반도체 칩 및 상기 적어도 하나의 제1 반도체 칩의 주위를 포위하는 확장층, 및 상기 확장층을 덮으며 비아 오프닝을 가지는 커버 절연층; 상기 비아 오프닝을 채우며 상기 커버 절연층의 상면으로 연장되어 상기 재배선층과 전기적으로 연결되는 연결 단자를 포함하는 제1 반도체 패키지; 및
    적어도 하나의 제2 반도체 칩, 및 상기 적어도 하나의 제2 반도체 칩과 상기 제1 반도체 패키지를 전기적으로 연결하도록 상기 연결 단자에 부착되는 패키지 연결 단자를 포함하며 상기 제1 반도체 패키지 상에 적층되는 제2 반도체 패키지;을 포함하며,
    상기 연결 단자는, 단자 그루브를 가지는 단자 베이스층, 상기 단자 그루브를 채우는 차벽부 및 상기 차벽부와 상기 단자 베이스층을 덮는 커버 베이스부로 이루어지는 단자 커버층, 및 상기 단자 커버층을 덮되 상기 단자 베이스층을 이루는 금속보다 높은 전기 전위를 가지는 금속으로 이루어지는 단자 보호층을 포함하고, 상기 연결 단자의 상면에 상기 차벽부 상을 따라서 움푹 들어간 덴트부를 가지는 패키지 온 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230060446A (ko) * 2021-10-27 2023-05-04 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드 신호-열 분리형 tmv 구조 및 그 제작 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11830799B2 (en) * 2021-04-06 2023-11-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package, antenna device, and method for manufacturing the same
CN115332226A (zh) * 2022-10-14 2022-11-11 北京华封集芯电子有限公司 基于陶瓷中介层的封装结构及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100216839B1 (ko) 1996-04-01 1999-09-01 김규현 Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조
US6429048B1 (en) 2000-12-05 2002-08-06 Asat Ltd. Metal foil laminated IC package
JP2003303842A (ja) 2002-04-12 2003-10-24 Nec Electronics Corp 半導体装置およびその製造方法
KR20060067757A (ko) 2004-12-15 2006-06-20 삼성전자주식회사 복수개의 서브패드들로 구성된 금속패드 및 범프를 갖는반도체소자 및 그 제조방법
JP4247690B2 (ja) 2006-06-15 2009-04-02 ソニー株式会社 電子部品及その製造方法
US7749885B2 (en) 2006-12-15 2010-07-06 Micron Technology, Inc. Semiconductor processing methods, methods of forming contact pads, and methods of forming electrical connections between metal-containing layers
US8531015B2 (en) * 2009-03-26 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a thin wafer without a carrier
US8283754B2 (en) 2010-08-13 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with metal pad
KR20150012474A (ko) 2013-07-25 2015-02-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9824989B2 (en) * 2014-01-17 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package and methods of forming thereof
US9504152B2 (en) 2014-07-02 2016-11-22 Samsung Electronics Co., Ltd. Printed circuit board for semiconductor package
CN106542492A (zh) 2015-09-23 2017-03-29 中芯国际集成电路制造(北京)有限公司 焊盘结构、焊环结构和mems器件的封装方法
US9831148B2 (en) * 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
KR102406573B1 (ko) * 2017-04-28 2022-06-09 삼성전자주식회사 반도체 소자 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230060446A (ko) * 2021-10-27 2023-05-04 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드 신호-열 분리형 tmv 구조 및 그 제작 방법

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