KR20220042634A - 반도체 패키지 - Google Patents

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KR20220042634A
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semiconductor
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dam
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장철용
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    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Abstract

본 발명의 일 실시예는, 복수의 반도체 칩들 중 적어도 하나의 반도체 칩은, 반도체 층 및 제3 면을 갖는 패시베이션층을 포함하는 반도체 기판, 제3 면 상에 배치되는 후면 패드, 및 반도체 기판을 관통하는 관통 비아를 포함하고, 후면 패드는 제3 면 상에 배치되는 전극 패드부 및 전극 패드부의 일측에서 돌출되며 관통 비아의 측면을 둘러싸는 댐(dam) 구조를 포함하고, 댐 구조는 관통 비아의 측면과 이격되는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자기기에 장착되는 반도체 패키지는 소형화와 함께 고성능 및 대용량화가 요구된다. 이를 구현하기 위하여, 관통 실리콘 비아(through silicon via, TSV)를 포함하는 반도체 칩들을 수직 방향으로 적층한 반도체 패키지의 연구 및 개발이 이루어지고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 관통 비아의 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 서로 전기적으로 연결되고, 제1 방향으로 적층된 복수의 반도체 칩들을 포함하되, 상기 복수의 반도체 칩들 중 적어도 하나의 반도체 칩은, 서로 반대에 위치한 제1 면 및 제2 면을 갖는 반도체 층 및 상기 제1 면 상에 배치되며 상기 제1 면과 반대에 위치한 제3 면을 갖는 패시베이션층을 포함하는 반도체 기판, 상기 제2 면 상에 배치되는 회로 구조물, 상기 회로 구조물 상에 배치되는 전면 패드, 상기 제3 면 상에 배치되는 후면 패드, 및 상기 반도체 기판을 관통하여 상기 후면 패드와 상기 전면 패드를 전기적으로 연결하는 관통 비아를 포함하고, 상기 후면 패드는 상기 제3 면 상에 배치되는 전극 패드부 및 상기 전극 패드부의 일측에서 상기 제1 면을 향해 돌출되며 상기 관통 비아의 측면을 둘러싸는 댐(dam) 구조를 포함하고, 상기 댐 구조는 상기 관통 비아의 측면과 이격되는 반도체 패키지를 제공한다.
또한, 적어도 하나의 반도체 칩을 포함하되, 상기 반도체 칩은, 서로 반대에 위치한 활성면 및 비활성면을 가지며, 상기 비활성면에 배치된 후면 패드 및 상기 활성면에 배치된 전면 패드와, 상기 후면 패드와 상기 전면 패드를 전기적으로 연결하는 관통 비아를 포함하고, 상기 후면 패드는 전극 패드부 및 상기 전극 패드부로부터 상기 활성면을 향하는 방향으로 연장되고 상기 관통 비아의 측면을 둘러싸는 댐 구조를 포함하고, 상기 활성면에 수평한 제1 방향으로 상기 후면 패드의 폭과 상기 제1 방향으로 상기 관통 비아의 폭의 비는 약 5:1 내지 약 3:1의 범위이고, 상기 댐 구조는 상기 관통 비아의 측면과 이격되는 반도체 패키지를 제공한다.
또한, 서로 반대에 위치한 제1 면 및 제2 면을 갖는 반도체 층과, 상기 제1 면 상에 배치되며, 상기 제1 면과 반대에 위치한 제3 면 및 상기 제3 면의 일부가 리세스(recess)된 트렌치(trench)를 갖는 패시베이션층과, 상기 반도체 층 및 상기 패시베이션층을 관통하는 관통 비아와, 상기 제3 면 상에 배치되며 상기 관통 비아와 연결되는 후면 패드를 포함하는 제1 반도체 칩, 전면 패드를 포함하며, 상기 전면 패드가 상기 후면 패드를 마주하도록 상기 제1 반도체 칩 상에 배치된 제2 반도체 칩, 및 상기 후면 패드와 상기 전면 패드를 연결하는 연결 범프; 를 포함하고, 상기 트렌치는 상기 제3 면에 수평한 방향으로 상기 관통 비아와 이격되되, 상기 트렌치와 상기 관통 비아의 이격 거리는 약 2㎛ 내지 약 5㎛ 범위이고, 상기 트렌치의 상기 제3 면에 수직한 방향으로 깊이와 상기 제3 면과 상기 제1 면 사이의 최대 거리의 비는 약 0.5:1 내지 약 0.8:1 범위이고, 상기 후면 패드는 상기 트렌치 내에 매립된 댐 구조를 포함하는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 관통 비아와 접촉하는 패드의 하부에 관통 비아를 둘러싸는 댐 구조를 도입함으로써, 관통 비아의 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 분리 사시도이다.
도 2는 도 1의 I-I' 선의 단면도이다.
도 3a 및 3b는 도 2의 일부 구성 요소를 나타낸 사시도들이다.
도 4a 및 4b는 본 발명에 따른 댐 구조의 적용 전후 관통 비아의 주변에서 크랙의 진전 양상을 나타낸 부분 확대도들이다.
도 5a 내지 5h는 도 2에 도시된 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7a 및 7b는 도 6의 일부 구성 요소를 나타낸 사시도들이다.
도 8a 및 8b는 도 6의 “A” 영역에 대응하는 부분에서 일부 구성 요소의 변형예를 도시한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10은 도 9의 일부 구성 요소를 나타낸 사시도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1000a)를 나타낸 분리 사시도이고, 도 2는 도 1의 I-I' 선의 단면도이고, 도 3a 및 3b는 도 2의 일부 구성 요소를 나타낸 사시도들이고, 도 4a 및 4b는 본 발명의 적용 전후 관통 비아(140)의 주변에서 크랙(Cr)의 진전 양상을 나타낸 부분 확대도들이다.
도 1을 참조하면, 반도체 패키지(1000a)는 서로 전기적으로 연결되고 수직 방향(Z축 방향)으로 적층된 복수의 반도체 칩들(100, 200,... n)을 포함할 수 있다. 복수의 반도체 칩들(100, 200,... n)은 각각 로직 칩 또는 메모리 칩을 포함할 수 있다. 예를 들어, 복수의 반도체 칩들(100, 200,... n)은 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치 (graphics processing unit, GPU), 필드 프로그램어블 게이트 어레이(field programmable gate array, FPGA), 디지털 신호 처리 장치(digital signal processor, DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(application-specific integrated circuit, ASIC) 등의 로직 칩 또는 DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리 칩 또는 PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 칩을 포함할 수 있다. 복수의 반도체 칩들(100, 200,... n)은 모두 동일한 종류의 메모리 칩이거나, 일부는 메모리 칩이고 다른 일부는 로직 칩일 수도 있다. 복수의 반도체 칩들(100, 200,... n)의 개수는 특별히 한정되지 않으며, 2개, 4개, 8개 또는 16개 이상의 반도체 칩들이 적층될 수도 있다. 복수의 반도체 칩들(100, 200,... n) 중 최하측의 반도체 칩(n)은 관통 비아 없이 전면 패드(Pn)만을 포함할 수 있다. 최하측의 반도체 칩(n)은 후술하는 도 13에서 최상측 적층된 반도체 칩에 대응하며, 따라서, 후면 측의 연결 단자가 불필요하므로 관통 비아를 포함하지 않을 수 있다.
도면에 도시된 제1 반도체 칩(100)과 제2 반도체 칩(200)은 상호 전기적 연결을 위한 전면 패드(150, 250)와 후면 패드(160, 260) 및 관통 비아(140, 240)를 포함할 수 있다. 예를 들어, 서로 대응하는 제1 후면 패드(160)와 제2 전면 패드(250)는 접속 부재(예, 솔더볼)를 통해 서로 연결될 수 있다. 제2 전면 패드(250)는 베어(bare) 칩의 접속 패드이거나 베어(bare) 칩의 접속 패드 상에 형성된 금속 범프 구조일 수 있다. 일 실시예에서, 복수의 반도체 칩들(100, 200,... n)은 실질적으로 동일한 기술적 특징을 가질 수 있으므로, 이하, 도 2를 함께 참조하여, 제1 반도체 칩(100)을 중심으로 일 실시예에 따른 반도체 패키지(1000a)의 특징을 상세히 설명한다. 도 2는 제1 반도체 칩(100)의 I-I' 절단면을 도시한다.
도 2를 함께 참조하면, 일 실시예의 반도체 패키지(1000a)는 반도체 기판(110)과, 제1 및 제2 회로 구조물(120, 130)(이하 '회로 구조물'로 통칭될 수 있음)과, 관통 비아(140)와, 전면 패드(150)와, 후면 패드(160)를 포함하는 제1 반도체 칩(100)을 포함할 수 있다.
반도체 기판(110)은 서로 반대에 위치한 제1 면(111S1) 및 제2 면(111S2)을 갖는 반도체 층(111), 반도체 층(111) 내에 형성된 복수의 도전 영역(112)과 분리 영역들(113), 및 제1 면(111S1) 상에 배치되며 제1 면(111S1)과 반대에 위치한 제3 면(114S)을 갖는 패시베이션층(114)을 포함할 수 있다. 반도체 기판(110)은 반도체 웨이퍼일 수 있다. 반도체 층(111)은 실리콘(silicon), 게르마늄(germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 도전 영역(112)은, 예를 들어 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물일 수 있다. 분리 영역(113)은 STI (shallow trench isolation) 구조를 갖는 소자분리 구조로서, 실리콘 산화물을 포함할 수 있다.
패시베이션층(114)은 실리콘 산화물, 실리콘 질화물, 폴리머, 또는 이들의 조합을 포함하는 절연층일 수 있다. 패시베이션층(114)은 후면 패드(160)와 반도체층(111) 사이에 배치되며 관통 비아(140)의 측면의 일부를 둘러쌀 수 있다. 패시베이션층(114)은 CVD 공정으로 형성될 수 있다. 패시베이션층(114)의 두께(114h)는 특별히 제한되지 않지만, 반도체 칩과 관통 비아 등을 보호하기 위해서 약 2㎛ 이상이 수 있다. 예를 들어, 패시베이션층(114)의 두께(114h)는 약 2㎛ 내지 약 5㎛ 범위일 수 있다.
패시베이션층(114)은 제3 면(114S)의 일부가 리세스된 트렌치(T1)를 가질 수 있다. 트렌치(T1)는 후술하는 후면 패드(160)의 댐 구조(163)가 형성되는 공간을 제공할 수 있다. 따라서, 도전성 물질이 포함된 댐 구조(163)와 관통 비아(140) 사이에 충분한 이격 거리를 확보하기 위해서, 트렌치(T1)는 제3 면(114S)에 수평한 방향(X축 방향)으로 관통 비아(140)와 소정 거리 이격될 수 있다. 예를 들어, 트렌치(T1)와 관통 비아(140)의 이격 거리(d1)는 약 2㎛ 내지 약 5㎛ 범위일 수 있다. 트렌치(T1)와 관통 비아(140)의 이격 거리(d1)가 약 2㎛ 미만일 경우, 댐 구조(163)와 관통 비아(140) 사이에 전기적 불량이 발생하거나 패시베이션층(114) 내에서 진전하는 크랙이 댐 구조(163)를 우회하여 관통 비아(140)에 도달할 수 있다. 트렌치(T1)와 관통 비아(140)의 이격 거리(d1)가 약 5㎛를 초과할 경우, 마찬가지로 크랙이 댐 구조(163)를 우회하여 관통 비아(140)에 도달할 수 있다. 또한, 댐 구조(163)는 크랙의 진전을 저지하기 위해서 일정 수준의 높이를 필요로 할 수 있다. 따라서, 트렌치(T1)는 관통 비아(140)의 측면을 커버할 수 있도록 수직 방향(Z축 방향)으로 일정 수준 이상의 깊이(Th1)를 가질 수 있다. 예를 들어, 트렌치(T1)의 제3 면(114S)에 수직한 방향(Z축 방향)으로 깊이(Th1)와 제3 면(114S)과 제1 면(111S1) 사이의 최대 거리(114h)의 비는 약 0.5:1 내지 약 0.8:1 범위일 수 있다. 트렌치(T1)의 깊이(Th1)와 패시베이션층(114)의 최대 두께(114h) 사이의 비가 0.5:1 미만일 경우, 크랙 저지 효과가 미미할 수 있다. 트렌치(T1)의 깊이(Th1)와 패시베이션층(114)의 최대 두께(114h) 사이의 비가 0.8:1을 초과할 경우 댐 구조(163)와 반도체 층(111) 사이에 확산 현상이 나타날 수 있다.
회로 구조물(120, 130)은 반도체 층(111)의 제2 면(111S2) 상에 적층된 제1 회로 구조물(120) 및 제2 회로 구조물(130)을 포함할 수 있다. 제1 회로 구조물(120)은 제1 층간 절연층(121), 복수의 개별 소자들(122), 및 제1 배선 구조(123)을 포함할 수 있다. 제1 층간 절연층(121)은 반도체 기판(110)의 상면 또는 반도체 층의 상면(111S2) 상에 배치되며, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 복수의 개별 소자들(122)은 서로 조합되어 집적회로(IC)를 구성할 수 있다. 복수의 개별 소자들(122)은 다양한 미세 전자 소자 (microelectronic devices), 예를 들어, MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 복수의 개별 소자들(122)은 도전 영역(112) 주위에 배치된 게이트 구조체를 포함할 수 있다. 제1 배선 구조(123)는 수평 방향(X축 방향)으로 연장된 적어도 한층 이상의 배선 라인 및 수직 방향(Y축 방향)으로 연장된 적어도 한층 이상의 배선 비아를 포함하고, 복수의 개별 소자들(122)에 전기적으로 연결될 수 있다. 제1 배선 구조(123)는 복수의 배선 라인과 복수의 배선 비아를 포함하는 다층 구조를 가질 수 있다. 도면에 도시된 것과 같이, 제1 배선 구조(123)의 배선 라인은 관통 비아(140)와 직접 접촉할 수도 있으나, 이와 달리, 배선 비아를 통해 관통 비아(140)와 연결될 수도 있다. 제1 배선 구조(123)는 예를 들어, 알루미늄(Al), 금(Au), 코발트(Co), 구리(Cu), 니켈(Ni), 납(Pb), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W) 또는 이들의 조합을 포함하는 금속 배선층(또는 금속 비아층)과 금속 배선층과 층간 절연층(121) 사이에 배치되며 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN)을 포함하는 배리어막을 포함할 수 있다. 도면에 도시된 제1 배선 구조(123) 외에 개별 소자들(122)과 연결된 제1 배선 구조가 있음은 자명하다.
제2 회로 구조물(130)은 제1 회로 구조물(120) 상에 배치된 제2 층간 절연층(131) 및 제1 배선 구조(123)와 전기적으로 연결된 제2 배선 구조(133)를 포함할 수 있다. 제2 층간 절연층(131)은 제1 회로 구조물(120)의 상면 상에 배치되며, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제2 배선 구조(133)는 제1 배선 구조(123)와 유사하게 적어도 한층 이상의 배선 라인과 적어도 한층 이상의 배선 비아를 포함할 수 있다. 제2 배선 구조(133) 역시 복수의 배선 라인과 복수의 배선 비아를 포함하는 다층 배선 구조로 형성될 수 있다. 도면에 도시된 제2 배선 구조(133) 외에 제1 층간 절연층(121) 내의 개별 소자들(122)을 상호 연결하거나 개별 소자들(122)을 다른 배선과 연결하기 위한 제2 배선 구조가 존재함은 자명하다.
관통 비아(140)는 반도체 칩의 적어도 일부를 관통하여 전면 패드(150)와 후면 패드(160)를 전기적으로 연결할 수 있다. 예를 들어, 관통 비아(140)는 반도체 기판(110)을 수직 방향(Z축 방향)으로 관통하여 후면 패드(160)와 접촉하며, 제1 및 제2 배선 구조(123, 133)를 통해서 전면 패드(150)와 연결될 수 있다. 관통 비아(140)는 반도체 칩의 상면과 하면의 사이 또는 전면 패드(150)와 후면 패드(160)의 사이에서 연장된 금속 플러그(142)와 금속 플러그(142)를 둘러싸는 배리어 막(141)을 포함할 수 있다. 금속 플러그(142)는 금속 물질, 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 또는 구리(Cu)를 포함할 수 있다. 금속 플러그(142)는 도금 공정, PVD 공정 또는 CVD 공정으로 형성될 수 있다. 배리어 막(141)은 텅스텐 질화물(WN), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN) 같은 금속 화합물을 포함할 수 있다. 배리어 막(141)은 PVD 공정 또는 CVD 공정으로 형성될 수 있다. 관통 비아(140)의 측면에는 비아 절연막이 형성될 수 있다. 비아 절연막은 단일막 또는 다층막일 수 있다. 비아 절연막은 실리콘 산화물, 실리콘 산화 질화물, 실리콘 질화물, 폴리머 또는 그들의 조합을 포함할 수 있다.
전면 패드(150) 및 후면 패드(160)는 반도체 칩(도 1의 '100')의 양면에 각각 배치될 수 있다. 예를 들어, 전면 패드(150)는 회로 구조물(120, 130)이 형성된 반도체 칩의 활성면 상에 배치될 수 있다. 후면 패드(160)는 활성면과 반대에 위치한 비활성면 상에 배치될 수 있다. 전면 패드(150)와 후면 패드(160)는 관통 비아(140) 및 배선 구조(123, 133)를 통해서 서로 전기적으로 연결될 수 있다. 전면 패드(150)와 후면 패드(160)는 패드 형상 외에 볼, 또는 포스트 형상을 가질 수 있다. 전면 패드(150) 및 후면 패드(160)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 주석(Sn), 납(Pb), 티타늄(Ti) 등의 금속 물질을 포함할 수 있다.
후면 패드(160)는 반도체 칩의 후면(또는 비활성면) 또는 패시베이션층(114)의 제3 면(114S) 상에 배치되며, 금속막(161), 전극 패드부(162), 및 댐 구조(163)를 포함할 수 있다. 금속막(161)은 패시베이션층(114)의 표면(114S)의 일부 영역 및 트렌치(T1)의 내부 면을 따라에 컨포멀하게 형성될 수 있다. 금속막(161)은 댐 구조(163)와 패시베이션층(114) 사이, 전극 패드부(162)와 패시베이션층(114) 사이, 및 전극 패드부(162)와 관통 비아(140) 사이에 배치될 수 있다. 금속막(161)은 댐 구조(163)의 상면 및 측면과 전극 패드부(162)의 상면을 덮을 수 있다. 금속막(161)은 전극 패드부(162) 및 댐 구조(163)의 시드층(seed)으로서, 티타늄(Ti), 구리(Cu), 코발트(Co), 텅스텐(W), 팔라듐(Pd), 크롬(Cr) 중 적어도 하나의 금속을 포함할 수 있다. 금속막(161)의 두께는 예를 들어, 약 0.05㎛ 내지 약 3㎛ 범위일 수 있다. 금속막(161)은 스퍼터링(sputtering) 공정으로 형성될 수 있다. 전극 패드부(162)는 관통 비아(140)와 수직 방향(Z축 방향)으로 중첩되는 부분과 이로부터 수평 방향(X축 방향)으로 연장된 부분을 포함할 수 있다. 전극 패드부(162)는 구리(Cu), 니켈(Ni), 금(Au), 탄탈륨(Ta), 텅스텐(W) 중 적어도 하나의 금속 물질을 포함할 수 있다. 전극 패드부(162)는 전기 도금 공정으로 형성될 수 있다. 댐 구조(163)는 패시베이션층(114)의 트렌치(T1) 내에 매립되며, 전극 패드부(162)와 일체로 형성될 수 있다. 따라서, 전극 패드부(162)와 댐 구조(163)의 경계가 불분명할 수 있다. 도면에 도시된 금속 패드부(162)와 댐 구조(163)의 경계(점선)는 본 발명의 구조적 특징을 쉽게 이해하고자 부가한 가상의 선일 수 있다.
이하, 도 3a 및 3b를 함께 참조하여, 댐 구조(163)에 대해 자세히 설명한다. 도 3a 및 3b는 일 실시예에서 전극 패드부(162), 댐 구조(163) 및 관통 비아(140)의 형상을 도시한 사시도이다. 3a 및 3b는 댐 구조(163)의 형상에 대한 각각 다른 변형예를 도시한 사시도이다.
도 3a와 함께 도 2를 참조하면, 댐 구조(163)는 전극 패드부(162)의 일측에서 제1 면(111S1) 또는 반도체 칩의 활성면을 향해 돌출되며 관통 비아(140)의 측면을 둘러쌀 수 있다. 댐 구조(163)는 관통 비아(140)를 연속적으로 둘러싸는 링(ring) 형상을 가질 수 있다. 댐 구조(163)는 도 3a에 도시된 원형 외에 삼각형, 사각형 등 다양한 형상으로 관통 비아(140)를 둘러쌀 수 있다. 댐 구조(163)는, 크랙이 후면 패드(160)의 외측에서 후면 패드(160) 상으로 진전하는 것을 차단하고 후면 패드(160) 상으로 진전한 크랙이 관통 비아(140)까지 도달하는 것을 저지하기 위해서, 관통 비아(140)와 일정 수준의 이격 거리 및 패시베이션층(114)의 두께 대비 일정 수준의 높이를 가질 수 있다.
예를 들어, 댐 구조(163)는 관통 비아(140)와 제2 방향(X축 및 Y축 방향)으로 이격될 수 있다. 댐 구조(163)는 트렌치(T1)와 관통 비아(140)의 이격 거리(d1)만큼 관통 비아(140)와 이격될 수 있다. 실질적으로, 댐 구조(163)는 트렌치(T1)와 관통 비아(140)의 이격 거리(d1) 보다 댐 구조(163)의 측면을 감싸는 금속막(161)의 두께만큼 관통 비아(140)와 더 이격될 수 있다. 그러나, 댐 구조(163)와 금속막(161)은 모두 도전성 물질을 포함하므로, 댐 구조(163)는 금속막(161)의 두께와 관계 없이, 트렌치(T1)와 관통 비아(140)의 이격 거리(d1)만큼 관통 비아(140)와 이격되는 것으로 취급할 수 있다. 따라서, 댐 구조(163)는 관통 비아(140)와 약 2㎛ 이상 이격될 수 있다. 예를 들어, 댐 구조(163)와 관통 비아(140)의 이격 거리는 약 2㎛ 내지 약 5㎛ 범위일 수 있다. 댐 구조(163)와 관통 비아(140)의 이격 거리가 약 2㎛ 미만일 경우, 댐 구조(163)와 관통 비아(140) 사이에 전기적 불량이 발생하거나 패시베이션층(114) 내에서 진전하는 크랙이 댐 구조(163)를 우회하여 관통 비아(140)에 도달할 수 있다. 댐 구조(163)와 관통 비아(140)의 이격 거리가 약 5㎛를 초과할 경우, 마찬가지로 크랙이 댐 구조(163)를 우회하여 관통 비아(140)에 도달할 수 있다.
또한, 댐 구조(163)는 크랙이 후면 패드(160)의 외측으로부터 후면 패드(160) 상으로 진전하는 것을 효과적으로 저지하기 위해서, 후면 패드(160)의 가로(X축 및 Y축 방향) 폭 내에 위치할 수 있다. 또한, 댐 구조(163)는 관통 비아(140)의 측면과 이격되고, 댐 구조(163)의 일측면은 전극 패드부(162)의 측면(162SS)과 동일면에 있거나 이격될 수 있다. 예를 들어, 후면 패드(160) 또는 전극 패드부(162)는 관통 비아(140)의 제1 방향(X축 방향)으로 폭(140w)과 5:1 내지 3:1 범위의 비를 갖는 제1 방향(X축 방향)으로 폭(160w)을 가질 수 있고, 댐 구조(163)는 후면 패드(160) 또는 전극 패드부(162)의 폭(160w) 내에 위치할 수 있다. 이때, 댐 구조(163)의 외측면은 전극 패드부(162)의 외측면(162SS)과 이격되거나 공면(coplanar)에 있을 수 있다. 댐 구조(163)의 외측면은 도면 상에서 관통 비아(140)를 마주하는 댐 구조(163)의 내측면의 반대측에 위치한 댐 구조(163)의 측면으로 정의될 수 있다. 따라서, 댐 구조(163)는 수직 방향(Z축 방향)으로 전극 패드부(162)와 중첩되는 위치에 형성될 수 있다. XY 평면 상에서 댐 구조(163)가 후면 패드(160)의 외측으로 돌출되어 관통 비아(140)와의 거리가 멀어지는 경우, 관통 비아(140) 주변에 댐 구조(163)의 밀집도가 낮아져 크랙 저지 효과가 미미할 수 있다.
또한, 댐 구조(163)는 제1 방향(Z축 방향)으로 일정 수준 이상의 높이(163h)를 가질 수 있다. 금속막(161)이 댐 구조(163)의 상면과 전극 패드부(162)의 상면 상에 컨포멀하게 형성된 경우, 댐 구조(163)의 높이(163h)는 트렌치(T1)의 깊이(Th1)와 실질적으로 동일할 수 있다. 예를 들어, 댐 구조(163)의 제1 방향(Z축 방향)으로 높이(163h)와 패시베이션층(114)의 최대 두께(114h)의 비는 약 0.5:1 내지 약 0.8:1 범위일 수 있다.
도 3b을 참조하면, 변형예에서, 댐 구조(163)는 관통 비아(140)를 불연속적으로 둘러싸는 복수의 분리 벽들(163a, 163b)을 포함할 수 있다. 복수의 분리 벽들(163a, 163b)은 각각 전술한 관통 비아(140)와의 이격 거리 및 패시베이션층(114)에 대한 두께 조건을 만족할 수 있다. 복수의 분리 벽들(163a, 163b) 사이의 이격 거리(w)는 관통 비아(140)와 복수의 분리 벽들(163a, 163b) 사이의 이격 거리 보다 작을 수 있다. 복수의 분리 벽들(163a, 163b) 사이의 이격 거리(w)가 관통 비아(140)와 복수의 분리 벽들(163a, 163b) 사이의 이격 거리 보다 클 경우, 크랙의 진전을 효과적으로 차단하기 어려울 수 있다.
이하, 도 4a 및 4b를 참조하여, 일 실시예의 패키지에서 댐 구조(163)에 의한 크랙의 진전 저지 효과를 설명한다. 도 4a 및 4b는 도 1의 제1 및 제2 반도체 칩(100, 200)이 접속 부재(30)에 의해 접합된 상태를 나타낸 부분 확대도들이다. 도 4a는 일 실시예에 따른 댐 구조(163)를 적용하기 전의 후면 패드(160') 상에서 크랙(CR)의 진전 양상을 도시한다. 도 4b는 일 실시예에 따른 댐 구조(163)를 적용한 후의 후면 패드(160) 상에서 크랙(CR)의 진전 양상을 도시한다. 도 4a 및 4b에서 전면 패드(250)는 후면 패드(160)와 유사한 크기로 도시되었다. 도 4a 및 4b에 도시된 전면 패드(250)는 베어 칩의 접속 패드이거나 접속 패드 상에 형성된 범프 구조, 예를 들어, 금속 필라(pillar)일 수 있다.
도 4a를 참조하면, 복수의 반도체 칩(100, 200)이 적층된 경우, 구조적으로 응력이 집중되는 후면 패드와 전면 패드의 접합 부위에서 크랙(CR)이 발생할 수 있다. 예를 들어, 제1 반도체 칩(100)과 제2 반도체 칩(200)이 결합된 경우, 제1 후면 패드(160)와 제2 전면 패드(250)의 접합 부위에 응력이 집중될 수 있고, 상대적으로 강성이 약한 패시베이션층(114)에서 크랙(CR)이 발생할 수 있다. 크랙(CR)은 패시베이션층(114) 내에서 제1 후면 패드(160) 상으로 진전하여 관통 비아(140)까지 손상시킬 수 있다.
도 4b를 참조하면, 일 실시예에서, 패시베이션층(114) 내로 돌출되어 관통 비아(140)의 측면을 둘러싼 댐 구조(163)는 크랙(CR)이 관통 비아(140)까지 진전하는 것을 저지할 수 있다. 예를 들어, 제1 후면 패드(160)는 관통 비아(140)의 측면을 둘러싸는 댐 구조(163)을 포함할 수 있다. 댐 구조(163)는 패시베이션층(114)의 두께의 50% 내지 80%에 대응하는 높이를 가질 수 있다. 댐 구조(163)는 크랙(CR)이 제1 후면 패드(160)의 외측에서 제1 후면 패드(160) 상으로 진전하는 것을 저지할 수 있다. 일 실시예에 따르면, 후면 패드(160) 상에 별도의 구조체(예, UBM)를 형성하지 않으므로, 복수의 반도체 칩이 적층된 패키지의 두께 증가 없이, 관통 비아(140)와 후면 패드(160)의 접속 신뢰성을 확보할 수 있다. 또한, 도금 공정으로 전극 패드부(162)와 댐 구조(163)를 동시에 형성함으로, 패시베이션층(114)에 트렌치를 형성하는 간단한 에칭 공정 외에 추가적인 공정의 부담없이 크랙 방지용 댐 구조(163)를 형성할 수 있다.
도 5a 내지 5h는 일 실시예에 따른 반도체 패키지에서 도 2에 대응하는 영역의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 5a를 참조하면, 지지 기판(2)과 접착층(3)이 포함된 캐리어(1) 상에 회로 구조물(120, 130)이 형성된 반도체 기판(110')을 부착할 수 있다. 반도체 기판(110')은 연마 공정 전의 반도체 층(111')만을 포함하는 상태일 수 있다. 반도체 층(111')은 관통 비아(140)의 일단을 완전히 덮는 형태일 수 있다. 회로 구조물(120, 130)은 층간 절연층(121, 131)과 배선 구조(123, 133)를 포함할 수 있다. 반도체 기판(110')은 회로 구조물(120, 130)이 접착층(3)을 향하도록 캐리어(1) 상에 배치될 수 있다. 회로 구조물(120, 130) 상의 전면 패드(150)는 접착층(3)에 매립될 수 있다. 지지 기판(2)은 반도체 기판(110') 또는 반도체 층(111') 상면(도면을 기준으로 함)을 연마할 때, 반도체 기판(110')에 작용하는 기계적인 스트레스를 완화하고, 연마 공정 이후에 박막화된 반도체 기판(110')의 휨 현상을 방지할 수 있다. 지지 기판(2)은 유리기판, 또는 수지 기판일 수 있다. 접착층(3)은 자외선 접착제, 열가소성 접착제 또는 접착 테이프가 이용될 수 있다.
도 5b를 참조하면, 도 5a의 반도체 층(111')의 일부를 제거하여 관통 비아(140)의 일부를 노출시킬 수 있다. 관통 비아(140)는 일부 영역이 제거된 반도체 층(111)의 제1 면(111S1) 상으로 돌출될 수 있다. 일부 영역이 제거된 반도체 층(111)은 약 10㎛ 내지 100㎛의 두께로 박막화될 수 있다. 도 5a의 반도체 층(111')은 CMP 공정 또는/및 에치백(etch-back) 공정으로 제거될 수 있다.
도 5c를 참조하면, 반도체 층(111)의 제1 면(111S1) 상에 패시베이션막(114')을 형성할 수 있다. 패시베이션막(114')은 관통 비아(140)의 상면(도면을 기준으로 함)을 완전히 덮도록 형성될 수 있다. 관통 비아(140)의 일부는 이후 공정에서 패시베이션막(114')의 일부와 함께 제거될 수 있다. 패시베이션막(114')은 실리콘 산화막, 실리콘 질화막, 폴리머 막 또는 이들이 조합된 절연성 막일 수 있다. 패시베이션막(114')은 예를 들어, 산화 공정, 증착 공정 등을 이용하여 형성될 수 있다.
도 5d를 참조하면, 패시베이션막(114')의 상면(도면을 기준으로 함)에 트렌치(T1)를 형성할 수 있다. 트렌치(T1)는 관통 비아(140)을 둘레를 따라 리세스된 형태로 형성될 수 있다. 트렌치(T1)는 패시베이션막(114')의 상면을 식각하여 형성될 수 있다. 예를 들어, 패시베이션막(14')이 실리콘 산화막인 경우, 마스크 패턴과 실리콘 산화막을 식각하는 용액 또는 기체를 이용하여 트렌치(T1)를 형성할 수 있다. 트렌치(T1)는 후술하는 패시베이션막(114')의 연마 공정을 고려하여 최종 패시베이션막(114')의 두께의 50% 내지 80%의 깊이로 형성될 수 있다. 트렌치(T1)는 관통 비아(140)와 약 2㎛ 이상 이격될 수 있다. 관통 비아(140)와 이격 거리를 약 2㎛ 이상으로 유지하는 경우, 트렌치(T1)의 폭은 특별히 제한되지 않는다.
도 5e를 참조하면, 도 5d의 패시베이션막(114')을 일부 제거하여 패시베이션층(114)를 형성할 수 있다. 패시베이션층(114)의 두께는 약 2㎛ 내지 약 5㎛ 범위일 수 있다. 패시베이션층(114)은 에치백 공정으로 제거될 수 있다. 패시베이션층(114)의 제3 면(114S)으로 관통 비아(140)의 금속 플러그(142)가 노출될 수 있다. 노출된 금속 플러그(142)의 표면은 패시베이션층(114)의 제3 면(114S)과 실질적으로 공면(coplanar)에 있을 수 있다. 잔존한 트렌치(T1)의 두께와 패시베이션층(114)의 최대 두께의 비는 0.5:1 내지 0.8:1 범위일 수 있다.
도 5f를 참조하면, 패시베이션층(114), 트렌치(T1), 관통 비아(140)의 노출된 표면 상에 금속막(161)을 형성할 수 있다. 금속막(161)은 제3 면(114S)과 트렌치(T1)의 벽면을 따라서 컨포멀하게 형성될 수 있다. 금속막(161)은 티타늄(Ti), 구리(Cu), 코발트(Co), 텅스텐(W), 팔라듐(Pd), 크롬(Cr) 중 적어도 하나의 금속을 포함할 수 있다. 금속막(161)의 두께는 예를 들어, 약 0.05㎛ 내지 약 3㎛ 범위일 수 있다. 금속막(161)은 스퍼터링(sputtering) 공정으로 형성될 수 있다.
도 5g를 참조하면, 금속막(161) 상에 마스크 패턴(PR)을 형성할 수 있다. 마스크 패턴(PR)은 패터닝된 포토 레지스트일 수 있다. 마스크 패턴(PR)은 관통 비아(140) 및 트렌치(T1)를 모두 노출하도록 형성될 수 있다. 관통 비아(140) 및 트렌치(T1)를 노출시키는 개구부(H)의 폭은 관통 비아(140)의 폭과 5:1 내지 3:1 범위로 형성될 수 있다. 이후, 금속 물질을 개구부(H)에 채워 후면 패드를 형성할 수 있다. 개구부(H)는 노광 및 현상 공정을 통해 형성될 수 있다.
도 5h를 참조하면, 후면 패드(160)를 형성한 다음 도 5g의 마스크 패턴(PR)과 금속막(161)의 일부를 제거할 수 있다. 후면 패드(160)는 도 5g의 개구부(H)를 통해 노출된 금속막(161)을 시드층으로 이용한 도금 공정에 의해 형성될 수 있다. 후면 패드(160)는 트렌치(T1)를 채우는 댐 구조(163) 및 관통 비아(140)와 댐 구조(163)를 덮는 전극 패드부(162)를 포함할 수 있다. 전극 패드부(162)와 댐 구조(163)는 구리(Cu), 니켈(Ni), 금(Au), 탄탈륨(Ta), 텅스텐(W) 중 적어도 하나의 금속 물질을 포함할 수 있다. 전극 패드부(162)와 댐 구조(163)는 일체로 형성될 수 있다. 후면 패드(160)를 형성한 다음 도 5g의 마스크 패턴(PR)을 제거하고, 후면 패드(160)가 형성되지 않은 잔존 금속막(161)을 제거할 수 있다. 마스크 패턴(PR)은 애싱(ashing) 공정 등으로 제거될 수 있다. 금속막(161)은 에칭공정으로 제거될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지(1000b)를 나타낸 단면도이고, 도 7a 및 7b는 도 6의 일부 구성 요소를 나타낸 사시도들이고, 도 8a 및 8b는 도 6의 "A" 영역에 대응하는 부분에서 일부 구성 요소의 변형예를 도시한 단면도들이다. 도 7a 및 7b는 일 실시예에서 전극 패드부(162), 댐 구조(163) 및 관통 비아(140)의 형상을 도시한 사시도이다. 7a 및 7b는 댐 구조(163)의 형상에 대한 각각 다른 변형예를 도시한 사시도이다.
도 6과 함께 도 7a를 참조하면, 반도체 패키지(1000b)는 관통 비아(140)의 둘레를 순차적으로 둘러싸는 복수의 댐 구조들(163-1, 163-2)을 포함할 수 있다. 예를 들어, 댐 구조(163)는 관통 비아(140)와 인접하게 배치된 제1 댐 구조(163-1) 및 제1 댐 구조(163-1)를 둘러싸는 제2 댐 구조(163-2)를 포함할 수 있다. 이때, 상대적으로 관통 비아(140)와 가장 인접한 제1 댐 구조(163-1)와 관통 비아(140)의 수평 방향(X축 방향)으로 이격 거리는 약 2㎛ 내지 약 5㎛ 범위일 수 있다. 제1 및 제2 댐 구조들(163-1, 163-2)은 관통 비아(140)의 둘레를 2 중으로 둘러싸며, 관통 비아(140)로 향하는 크랙을 진전을 더욱 효과적으로 저지할 수 있다.
도 7b를 참조하면, 복수의 댐 구조들(163-1, 163-2)은 각각 관통 비아(140)를 불연속적으로 둘러싸느 복수의 분리 벽들로 구성될 수 있다. 예를 들어, 제1 댐 구조(163-1)는 관통 비아(140)를 불연속적으로 둘러싸는 복수의 제1 분리 벽들(163-1a, 163-1b)을 포함하고, 제2 댐 구조(163-2)는 관통 비아(140)를 불연속적으로 둘러싸는 복수의 제2 분리 벽들(163-2a, 163-2b)을 포함할 수 있다. 복수의 제1 분리 벽들(163-1a, 163-1b)과 복수의 제2 분리 벽들(163-2a, 163-2b)의 배치 관계가 특별히 제한되는 것은 아니지만, 복수의 제1 분리 벽들(163-1a, 163-1b) 사이의 제1 공간(s1)과 복수의 제2 분리 벽들(163-2a, 163-2b) 사이의 제2 공간(s2)이 서로 엇갈리게 배치되는 경우, 크랙의 진전을 효과적으로 차단할 수 있다.
또한, 복수의 댐 구조들(163-1, 163-2)은 도 7a 및 7b의 변형예가 조합된 형상을 가질 수도 있다. 예를 들어, 복수의 댐 구조들(163-1, 163-2) 중 적어도 하나는 적어도 하나(163-1 또는 163-2)는 도 7b에 도시된 바와 같이, 관통 비아(140)를 불연속적으로 둘러싸는 복수의 분리 벽들(163-1a, 163-1b 또는 163-2a, 163-2b)을 포함할 수 있고, 복수의 댐 구조들(163-1, 163-2) 중 나머지 하나는 적어도 하나(163-1 또는 163-2)는 도 7a에 도시된 바와 같이, 관통 비아(140)를 연속적으로 둘러싸는 링 형상을 가질 수 있다.
이하, 도 8a 및 8b를 참조하여 복수의 댐 구조들(163-1, 163-2)에 대한 다른 변형예를 설명한다. 도 8a는 제1 댐 구조(163-1)와 제2 댐 구조(163-2)의 높이를 비교하기 위해서 도 6의 "A" 에 대응하는 영역(Aa)을 도시한다. 도 8b는 제1 댐 구조(163-1)와 제2 댐 구조(163-2)의 높이를 비교하기 위해서 도 6의 "A" 에 대응하는 영역(Ab)을 도시한다.
변형예에서, 복수의 댐 구조들(163-1, 163-2)은 수직 방향(Z축 방향)으로 서로 다른 높이(163h-1, 163h-2)를 가질 수 있다. 복수의 댐 구조들(163-1, 163-2) 중 상대적으로 큰 높이를 가진 댐 구조(163-1 또는 163-2)는 패시베이션층(114)의 최대 두께의 50% 이상에 대응하는 높이를 가질 수 있으나, 상대적으로 작은 높이의 댐 구조(163-1 또는 163-2)는 이에 미치지 못할 수도 있다. 상대적으로 작은 높이의 댐 구조(163-1 또는 163-2)는 후면 패드(160)와 패시베이션층(114)의 밀착력을 개선하는 역할을 할 수 있다.
도 8a를 참조하면, 복수의 댐 구조들(163-1, 163-2)은 관통 비아(140)에 인접할수록 상대적으로 낮은 높이를 가질 수 있다. 예를 들어, 제1 댐 구조(163-1)는 제2 댐 구조(163-2) 보다 관통 비아(140)와 인접하게 배치되고, 제1 댐 구조(163-1)의 높이(163h-1)는 제2 댐 구조(163-2)의 높이(163h-2) 보다 작을 수 있다. 관통 비아(140)와 인접한 제1 댐 구조(163-1)는 관통 비아(140)와 약 2㎛ 이상의 이격 거리(d1)를 가질 수 있다. 상대적으로 큰 높이를 가진 제2 댐 구조(163-2)는 패시베이션층(114)의 최대 두께의 50% 내지 80%에 대응하는 높이(163h-2)를 가질 수 있다.
도 8b를 참조하면, 복수의 댐 구조들(163-1, 163-2)은 관통 비아(140)에 인접할수록 상대적으로 큰 높이를 가질 수 있다. 예를 들어, 제1 댐 구조(163-1)는 제2 댐 구조(163-2) 보다 관통 비아(140)와 인접하게 배치되고, 제1 댐 구조(163-1)의 높이(163h-1)는 제2 댐 구조(163-2)의 높이(163h-2) 보다 클 수 있다. 관통 비아(140)와 인접한 제1 댐 구조(163-1)는 관통 비아(140)와 약 2㎛ 이상의 이격 거리(d1)를 가질 수 있다. 상대적으로 큰 높이를 가진 제1 댐 구조(163-1)는 패시베이션층(114)의 최대 두께의 50% 내지 80%에 대응하는 높이(163h-1)를 가질 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지(1000c)를 나타낸 단면도이고, 도 10은 도 9의 일부 구성 요소를 나타낸 사시도이다. 도 10은 일 실시예에서 전극 패드부(162), 댐 구조(163) 및 관통 비아(140)의 형상을 도시한 사시도이다.
도 9 및 10을 참조하면, 반도체 패키지(1000c)에서 댐 구조(163)는 제1 면(111S1)을 향해서 가로(X축 방향) 폭이 감소하는 테이퍼 형상을 가질 수 있다. 예를 들어, 댐 구조(163)의 측면(163S)은 전극 패드부(162)의 상면(162S)과 소정의 기울기를 가질 수 있다. 패시베이션층(114)의 식각 과정에서 트렌치(T1)는 상부의 폭이 하부의 폭 보다 크게 형성될 수 있다. 따라서, 트렌치(T1)를 채우는 댐 구조(163)는 제1 면(111S1)을 향해서 테이퍼진 측면(163S)을 가질 수 있다. 도 10에 도시된 바와 같이, 일 실시예의 댐 구조(163)는 테이퍼 형상 외에 도 3a와 유사하게 관통 비아(140)를 둘러싸는 형상을 가질 수 있다. 또한, 테이퍼 형상을 갖는 댐 구조(163)에 도 3b, 도 7a 및 7b의 변형예가 조합될 수 있음은 자명하다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지(1000d)를 나타낸 단면도이다.
도 11을 참조하면, 일 실시예에서, 관통 비아(140)는 반도체 기판(110) 상에 제1 회로 구조물(120)이 먼저 형성된 다음 형성될 수 있다. 따라서, 반도체 패키지(1000d)는 반도체 기판(110)과 제1 회로 구조물(120)을 관통하는 관통 비아(140)를 포함할 수 있다. 예를 들어, 회로 구조물(120, 130)은, 복수의 개별 소자들(122)을 포함하며 제2 면(111S2) 상에 배치되는 제1 회로 구조물(120), 및 복수의 개별 소자들(122)에 전기적으로 연결된 제2 배선 구조(133)를 포함하며 제1 회로 구조물(120) 상에 배치되는 제2 회로 구조물(130)을 포함할 수 있다. 관통 비아(140)는 패시베이션층(114) 및 반도체 층(111)으로 구성된 반도체 기판(110)과 제1 회로 구조물(120)을 관통하고, 제2 배선 구조(133)를 통해서 전면 패드(150)에 전기적으로 연결될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지(1000e)를 나타낸 단면도이다.
도 12를 참조하면, 관통 비아(140)는 반도체 기판(110) 상에 제1 및 제2 회로 구조물(120, 130)이 먼저 형성된 다음 형성될 수 있다. 따라서, 반도체 패키지(1000e)는 반도체 기판(110)과 제1 및 제2 회로 구조물(120, 130)을 관통하는 관통 비아(140)를 포함할 수 있다. 예를 들어, 회로 구조물(120, 130)은, 복수의 개별 소자들(122)을 포함하며 제2 면(111S2) 상에 배치되는 제1 회로 구조물(120), 및 복수의 개별 소자들(122)에 전기적으로 연결된 제2 배선 구조(133)를 포함하며 제1 회로 구조물(120) 상에 배치되는 제2 회로 구조물(130)을 포함할 수 있다. 관통 비아(140)는 패시베이션층(114) 및 반도체 층(111)으로 구성된 반도체 기판(110)과 제1 및 제2 회로 구조물(120, 130)을 관통하여 제2 회로 구조물(130) 상의 전면 패드(150)에 연결될 수 있다. 전면 패드(150)는 전면 절연막에 의해 보호될 수 있고, 전면 패드(150)의 상부에는 금속 범프 및 UBM 구조가 형성될 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지(1000A)를 나타낸 단면도이다.
도 13을 참조하면, 반도체 패키지(1000A)는 베이스 칩(10), 베이스 칩(10) 상에 수직 방향(Z축 방향)으로 적층된 복수의 반도체 칩들(100, 200, 300, 400)을 포함할 수 있다. 또한, 반도체 패키지(1000A)는 몰딩 부재(20), 베이스 칩(10)과 복수의 반도체 칩들(100, 200, 300, 400)을 전기적으로 연결하는 접속 부재(30), 또는/및 베이스 칩(10)과 복수의 반도체 칩들(100, 200, 300, 400) 사이에서 접속 부재(30)를 감싸는 비전도성 필름층(40)을 더 포함할 수 있다.
베이스 칩(10)의 가로(X축 방향) 폭은 복수의 반도체 칩들(100, 200, 300, 400)의 가로(X축 방향) 폭 보다 클 수 있다. 이는 웨이퍼(wafer) 상태의 베이스 칩(10) 상에 칩 또는 다이(Die) 상태의 복수의 반도체 칩들(100, 200, 300, 400)을 순차적으로 적층하고, 베이스 칩(10)을 개별 칩으로 절단하는 공정에서 기인할 수 있다.
베이스 칩(10)은 베이스 기판(11)과, 베이스 기판(11)의 하면에 배치된 회로 구조물(12)과, 베이스 기판(11)과 회로 구조물(12)의 적어도 일부를 관통하는 관통 비아(14)와, 베이스 칩(10)의 하면 및 상면에 각각 배치된 하부 연결 패드(15)와 상부 연결 패드(16)를 포함할 수 있다. 베이스 칩(10)은 그 상부에 적층된 복수의 반도체 칩들(100, 200, 300, 400)과 달리 개별 소자를 포함하지 않는 더미 반도체칩일 수 있다. 베이스 칩(10)은 관통 비아(14)를 통해 복수의 반도체 칩들(100, 200, 300, 400)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 복수의 반도체 칩들(100, 200, 300, 400)에 저장될 데이터 신호를 외부로부터 제공받거나, 복수의 반도체 칩들(100, 200, 300, 400)에 저장된 데이터를 외부로 제공할 수 있는 버퍼(buffer) 칩일 수 있다.
베이스 기판(11)은 예를 들어, 실리콘 등을 포함하는 반도체 층과, 반도체 층의 상부에 배치된 후면 절연막을 포함할 수 있다. 후면 절연막은 실리콘 산화막, 실리콘 질화막, 폴리머 막 등을 포함할 수 있다. 회로 구조물(12)은 실리콘 산화막, 실리콘 질화막 또는 이들이 조합된 층간 절연막과 층간 절연막 내의 배선 구조를 포함할 수 있다. 관통 비아(14)는 베이스 기판(11) 및 회로 구조물(12)을 관통하여 베이스 칩(10)의 상면으로부터 하면까지 연장될 수 있다. 관통 비아(14)는 도면에 도시된 것과 같이, 회로 구조물(12)을 관통하여 하부 연결 패드(15)와 직접 연결될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 관통 비아(14)는 베이스 기판(11)만을 관통하고 회로 구조물(12)의 배선 구조를 통해 하부 연결 패드(15)와 전기적으로 연결될 수 있다. 연결 패드(15, 16)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
몰딩 부재(20)는 베이스 칩(10) 상에서 복수의 반도체 칩들(100, 200, 300, 400)을 봉합할 수 있다. 몰딩 부재(20)는 복수의 반도체 칩들(100, 200, 300, 400)이 외부로 노출되지 않도록 각각 측면을 덮을 수 있다. 도면에서, 몰딩 부재(20)는 최상측 반도체 칩(400)의 상면을 덮고 있으나, 다른 실시예에서 몰딩 부재(20)는 최상측 반도체 칩(400)의 상면을 노출시킬 수도 있다. 몰딩 부재(20)는 절연성 수지, 예를 들어, EMC를 포함할 수 있다. 접속 부재(30)는 반도체 패키지(1000A)를 실장 기판(예를 들어, 도 14의 50)과 전기적으로 연결시킬 수 있다. 접속 부재(30)는 도전성 물질을 포함할 수 있으며, 재질이 특별히 한정되는 것은 아니다. 접속 부재(30)는 랜드(land), 볼(ball), 또는 핀(pin) 구조를 가질 수 있다. 접속 부재(30)는 구리 필러(pillar) 및 솔더(solder)를 포함하는 다층 구조이거나 주석-은 솔더 또는 구리를 포한하는 단층 구조일 수 있다. 비전도성 필름층(40)은 접착 수지를 포함하며 복수의 반도체 칩들(100, 200, 300, 400)을 상호 접착시킬 수 있다. 접착 수지는 열경화성 수지일 수 있으며, 예를 들어, 에폭시 수지를 포함할 수 있다.
복수의 반도체 칩들(100, 200, 300, 400)은 전술한 도 1 및 2를 참조하여 설명한 특징과 동일한 기술적 특징을 포함할 수 있다. 예를 들어, 일 실시예에서 반도체 패키지(1000A)는 수직 방향(Z축 방향)으로 적층된 제1 내지 제4 반도체 칩들(100, 200, 300, 400)을 포함할 수 있다. 제1 반도체 칩(100)의 상면에 배치된 제1 후면 패드(160)와 제2 반도체 칩(200)의 하면에 배치된 제2 전면 패드(250)는 접속 부재(30)를 통해서 전기적으로 연결될 수 있다. 유사하게, 베이스 칩(10)과 제1 반도체 칩(100), 제2 반도체 칩(200)과 제3 반도체 칩(300), 제3 반도체 칩(300)과 제4 반도체 칩(400)이 물리적 및 전기적으로 연결될 수 있다. 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 메모리 칩 또는/및 로직 칩일 수 있다. 접속 부재(30)를 통해서 상부에 위치한 반도체 칩들과 연결된 제1 내지 제3 반도체 칩들(100, 200, 300)은 댐 구조를 갖는 후면 패드(160, 260, 360)를 포함할 수 있다. 도면에서, 관통 비아들(140, 240, 340)은 전면 패드(150, 250, 350)와 후면 패드(160, 260, 360)에 직접 연결되어 있으나, 이와 달리 회로 구조물의 배선 구조를 통해서 전면 패드(150, 250, 350)에 연결될 수 있음을 전술한 내용에 기초하여 쉽게 이해할 수 있다. 도 1 및 2와 비교하여, 도 13에서 제1 반도체 칩(100)은 상하가 반전되어 전면 패드(150)가 하측을 향하고 후면 패드(160)가 상측을 향하도록 도시되었다. 또한, 제1 및 제2 회로 구조물(120, 130)의 경계가 구분되지 않고 하나의 층으로 도시되었다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지(1000B)를 나타낸 단면도이다.
도 14를 참조하면, 반도체 패키지(1000B)는 실장 기판(50) 상에 부차된 메인 반도체 칩(500) 및 메인 반도체 칩(500)과 인접하게 실장 기판(50) 상에 순차로 적층된 복수의 반도체 칩들(100, 200, 300, 400)을 포함할 수 있다.
실장 기판(50)은 하면과 상면에 각각 배치된 하부 단자(51) 및 상부 단자(52)와, 이들을 전기적으로 연결하는 연결 배선(53)을 포함할 수 있다. 실장 기판(50)은 인쇄회로기판(PCB), 세라믹 기판, 테이프 배선기판 등의 반도체 패키지용 기판일 수 있다. 예를 들어, 실장 기판(50)은 TSV(Through-Silicon Via)를 포함하는 실리콘 인터포저 기판일 수 있다.
메인 반도체 칩(500)은 CPU, GPU 등의 프로세스 유닛일 수 있다. 메인 반도체 칩(500)은 정상 동작이 검증된 패키지, KGP(Known Good Package)일 수 있다. 메인 반도체 칩(500)은 접속 부재(30)을 통해 실장 기판(50)에 전기적으로 연결될 수 있다.
복수의 반도체 칩들(100, 200, 300, 400)은 도 13에서 설명한 바와 같이, 관통 비아(140, 240, 340)와 접속 부재(30)를 통해 상호 전기적으로 연결될 수 있다. 복수의 반도체 칩들(100, 200, 300, 400)은 DRAM, SRAM 등과 같은 휘발성 메모리 칩 또는 PRAM, MRAM, RRAM, 플래시 메모리 등과 같은 비휘발성 메모리 칩을 포함할 수 있다. 복수의 반도체 칩들(100, 200, 300, 400)은 도 13에 도시된 일 실시예의 형태로 패키징되어 실장 기판(50)에 부착될 수 있다. 복수의 반도체 칩들(100, 200, 300, 400)은 도 13 등에서 설명한 바와 유사한 기술적 특징을 가지므로 자세한 설명은 생략한다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지(1000C)를 나타낸 단면도이다.
도 15를 참조하면, 반도체 패키지(1000C)는 실장 기판(50) 상에 부착된 메인 반도체 칩(500)과 메인 반도체 칩(500) 상에 수직 방향(Z축 방향)으로 적층된 복수의 반도체 칩들(100, 200, 300, 400)을 포함할 수 있다.
메인 반도체 칩(500)은 CPU, GPU 등의 프로세스 유닛일 수 있다. 메인 반도체 칩(500)은 정상 동작이 검증된 패키지, KGP일 수 있다. 일 실시예에서, 메인 반도체 칩(500)은 반도체 기판(541)과, 회로 구조물(542)과, 관통 비아(544)와, 하부 및 상부 접속 단자(545, 546)를 포함할 수 있다. 회로 구조물(542)은 관통 비아(544)와 하부 접속 단자(545)를 연결하는 배선 구조(543)를 포함할 수 있다. 또한, 회로 구조물(543)은 배선 구조(543)에 전기적으로 연결된 복수의 개별 소자들, 예를 들어, MOSFET, 시스템 LSI, MEMS, 능동 소자, 수동 소자 등을 포함할 수 있다. 도면에서 관통 비아(544)는 배선 구조(543)를 통해서 하부 접속 단자(545)에 연결되어있으나, 이와 달리, 관통 비아(544)는 회로 구조물(542)를 관통하여 하부 접속 단자(545)에 연결될 수도 있다. 나머지 반도체 기판(541), 관통 비아(544), 하부 및 상부 접속 단자(545, 546)는 도 13에서 설명한 베이스 칩과 유사한 특징을 가지므로 자세한 설명은 생략한다.
복수의 반도체 칩들(100, 200, 300, 400)은 메인 반도체 칩(500)의 상면에 수직 방향(Z축 방향)으로 적층되며, 상부 접속 단자(546)와 관통 비아(544)를 통해 메인 반도체 칩(500)과 실장 기판(50)에 전기적으로 연결될 수 있다. 복수의 반도체 칩들(100, 200, 300, 400)은 메모리 칩을 포함할 수 있다. 복수의 반도체 칩들(100, 200, 300, 400)은 도 13 등에서 설명한 바와 유사한 기술적 특징을 가지므로 자세한 설명은 생략한다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 서로 전기적으로 연결되고, 제1 방향으로 적층된 복수의 반도체 칩들을 포함하되, 상기 복수의 반도체 칩들 중 적어도 하나의 반도체 칩은,
    서로 반대에 위치한 제1 면 및 제2 면을 갖는 반도체 층 및 상기 제1 면 상에 배치되며 상기 제1 면과 반대에 위치한 제3 면을 갖는 패시베이션층을 포함하는 반도체 기판, 상기 제2 면 상에 배치되는 회로 구조물, 상기 회로 구조물 상에 배치되는 전면 패드, 상기 제3 면 상에 배치되는 후면 패드, 및 상기 반도체 기판을 관통하여 상기 후면 패드와 상기 전면 패드를 전기적으로 연결하는 관통 비아를 포함하고,
    상기 후면 패드는 상기 제3 면 상에 배치되는 전극 패드부 및 상기 전극 패드부의 일측에서 상기 제1 면을 향해 돌출되며 상기 관통 비아의 측면을 둘러싸는 댐(dam) 구조를 포함하고,
    상기 댐 구조는 상기 관통 비아의 측면과 이격되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 댐 구조의 상기 제1 방향으로 높이와 상기 패시베이션층의 최대 두께의 비는 0.5:1 내지 0.8:1 범위이고,
    상기 관통 비아와 상기 댐 구조는 상기 제1 방향에 수직한 제2 방향으로 이격되며,
    상기 관통 비아와 상기 댐 구조의 이격 거리는 2㎛ 내지 5㎛ 범위인 반도체 패키지.
  3. 제1 항에 있어서,
    상기 후면 패드는 상기 댐 구조와 상기 패시베이션층 사이, 상기 전극 패드부와 상기 패시베이션층 사이, 및 상기 전극 패드부와 상기 관통 비아 사이에 배치되는 금속막을 더 포함하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 금속막의 두께는 0.05㎛ 내지 3㎛ 범위인 반도체 패키지.
  5. 제3 항에 있어서,
    상기 전극 패드부 및 상기 댐 구조는 구리(Cu), 니켈(Ni), 금(Au), 탄탈륨(Ta), 텅스텐(W) 중 적어도 하나의 금속을 포함하고,
    상기 금속막은 티타늄(Ti), 구리(Cu), 코발트(Co), 텅스텐(W) 중 적어도 하나의 금속을 포함하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 댐 구조는 상기 관통 비아를 연속적으로 둘러싸는 링(ring) 형상을 갖는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 댐 구조는 상기 관통 비아를 불연속적으로 둘러싸는 복수의 분리 벽들을 포함하며,
    상기 복수의 분리 벽들 사이의 이격 거리는 상기 관통 비아와 상기 복수의 분리 벽들 사이의 이격 거리 보다 작은 반도체 패키지.
  8. 제1 항에 있어서,
    상기 댐 구조는 상기 관통 비아와 인접하게 배치된 제1 댐 구조 및 상기 제1 댐 구조를 둘러싸는 제2 댐 구조를 포함하며,
    상기 제1 댐 구조와 상기 관통 비아의 상기 제1 방향에 수직한 제2 방향으로 이격 거리는 2㎛ 내지 5㎛ 범위인 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 댐 구조 및 상기 제2 댐 구조 중 적어도 하나는 상기 관통 비아를 불연속적으로 둘러싸는 복수의 분리 벽들을 포함하고,
    상기 제1 댐 구조 및 상기 제2 댐 구조 중 나머지 하나는 상기 관통 비아를 연속적으로 둘러싸는 링 형상을 갖는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 제1 댐 구조는 상기 관통 비아를 불연속적으로 둘러싸는 복수의 제1 분리 벽들을 포함하고,
    상기 제2 댐 구조는 상기 관통 비아를 불연속적으로 둘러싸는 복수의 제2 분리 벽들을 포함하고,
    상기 복수의 제1 분리 벽들 사이의 제1 공간과 상기 복수의 제2 분리 벽들 사이의 제2 공간은 서로 엇갈리게 배치되는 반도체 패키지.
  11. 제8 항에 있어서,
    상기 제1 댐 구조의 상기 제1 방향으로 높이와 상기 제2 댐 구조의 상기 제1 방향으로 높이는 서로 다른 반도체 패키지.
  12. 제1 항에 있어서,
    상기 댐 구조는 상기 제1 면을 향해서 폭이 감소하는 테이퍼 형상을 갖는 반도체 패키지.
  13. 제1 항에 있어서,
    상기 회로 구조물은, 복수의 개별 소자들 및 상기 복수의 개별 소자들에 전기적으로 연결된 제1 배선 구조를 포함하며 상기 제2 면 상에 배치되는 제1 회로 구조물, 및 상기 제1 배선 구조에 전기적으로 연결된 제2 배선 구조를 포함하며 상기 제1 회로 구조물 상에 배치되는 제2 회로 구조물을 포함하고,
    상기 관통 비아는 상기 제1 및 제2 배선 구조를 통해서 상기 전면 패드와 전기적으로 연결되는 반도체 패키지.
  14. 제1 항에 있어서,
    상기 회로 구조물은, 복수의 개별 소자들을 포함하며 상기 제2 면 상에 배치되는 제1 회로 구조물, 및 상기 복수의 개별 소자들에 전기적으로 연결된 배선 구조를 포함하며 상기 제1 회로 구조물 상에 배치되는 제2 회로 구조물을 포함하고,
    상기 관통 비아는 상기 반도체 기판 및 상기 제1 회로 구조물을 관통하고, 상기 배선 구조를 통해서 상기 전면 패드와 전기적으로 연결되는 반도체 패키지.
  15. 제1 항에 있어서,
    상기 회로 구조물은, 복수의 개별 소자들을 포함하며 상기 제2 면 상에 배치되는 제1 회로 구조물, 및 상기 제1 회로 구조물 상에 배치되는 제2 회로 구조물을 포함하고,
    상기 관통 비아는 상기 반도체 기판, 상기 제1 및 제2 회로 구조물을 관통하여 상기 전면 패드와 연결되는 반도체 패키지.
  16. 제1 항에 있어서,
    상기 패시베이션층은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 패시베이션층의 두께는 2㎛ 내지 5㎛ 범위인 반도체 패키지.
  18. 적어도 하나의 반도체 칩을 포함하되, 상기 반도체 칩은,
    서로 반대에 위치한 활성면 및 비활성면을 가지며, 상기 비활성면에 배치된 후면 패드 및 상기 활성면에 배치된 전면 패드와, 상기 후면 패드와 상기 전면 패드를 전기적으로 연결하는 관통 비아를 포함하고,
    상기 후면 패드는 전극 패드부 및 상기 전극 패드부로부터 상기 활성면을 향하는 방향으로 연장되고 상기 관통 비아의 측면을 둘러싸는 댐 구조를 포함하고,
    상기 활성면에 수평한 제1 방향으로 상기 후면 패드의 폭과 상기 제1 방향으로 상기 관통 비아의 폭의 비는 5:1 내지 3:1의 범위이고,
    상기 댐 구조는 상기 관통 비아의 측면과 이격되는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 관통 비아는 상기 활성면 및 상기 비활성면 사이의 금속 플러그와 상기 금속 플러그의 측면을 감싸는 배리어 막을 포함하는 반도체 패키지.
  20. 서로 반대에 위치한 제1 면 및 제2 면을 갖는 반도체 층과, 상기 제1 면 상에 배치되며, 상기 제1 면과 반대에 위치한 제3 면 및 상기 제3 면의 일부가 리세스(recess)된 트렌치(trench)를 갖는 패시베이션층과, 상기 반도체 층 및 상기 패시베이션층을 관통하는 관통 비아와, 상기 제3 면 상에 배치되며 상기 관통 비아와 연결되는 후면 패드를 포함하는 제1 반도체 칩;
    전면 패드를 포함하며, 상기 전면 패드가 상기 후면 패드를 마주하도록 상기 제1 반도체 칩 상에 배치된 제2 반도체 칩; 및
    상기 후면 패드와 상기 전면 패드를 연결하는 연결 범프; 를 포함하고,
    상기 트렌치는 상기 제3 면에 수평한 방향으로 상기 관통 비아와 이격되되, 상기 트렌치와 상기 관통 비아의 이격 거리는 2㎛ 내지 5㎛ 범위이고, 상기 트렌치의 상기 제3 면에 수직한 방향으로 깊이와 상기 제3 면과 상기 제1 면 사이의 최대 거리의 비는 0.5:1 내지 0.8:1 범위이고,
    상기 후면 패드는 상기 트렌치 내에 매립된 댐 구조를 포함하는 반도체 패키지.
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