KR101601793B1

KR101601793B1 - 멀티칩 모듈들을 위한 개선된 전기적 연결들

Info

Publication number: KR101601793B1
Application number: KR1020090110499A
Authority: KR
Inventors: 윤선필; 이석찬
Original assignee: 삼성전자주식회사
Priority date: 2009-10-08
Filing date: 2009-11-16
Publication date: 2016-03-09
Also published as: KR20110038561A

Abstract

복수의 회로들을 포함하는 웨이퍼 상에 도전 라인들을 형성한다. 도전 라인들은 상기 웨이퍼 내에 형성된 회로들로부터 격리된다. 칩들은 웨이퍼 상에 실장되고, 웨이퍼의 도전 라인들에 연결된 칩 패드들을 포함한다. 이어서, 웨이퍼는 패키지 레진으로 보호될 수 있고, 싱귤레이션될 수 있다.

멀티칩

Description

멀티칩 모듈들을 위한 개선된 전기적 연결들{Improved electrical connections for multichip modules}

본 개시의 기술 분야는 일반적으로 반도체 소자들에 관한 것으로서 더욱 상세하게는 복수의 반도체 칩들을 가지는 모듈들 내의 전기적 연결들에 관한 것이다.

(관계 출원들과의 상호참조)

본 출원의 미국 출원은, 2007년 7월23일 출원된 한국특허출원번호 제2007-0073476호의 우선권을 주장하여 2008년 2월 15일 출원된 미국특허출원 제12/032,430호의 일부계속출원(continuation-in-part)이고, 상기 출원들 각각의 사항들은 전체적으로 본 명세서에서 참조로서 결합된다.

전자 제품들이 더 작은 크기, 더 높은 밀도 및 더 높은 성능을 가짐에 따라, 반도체들은 이에 상응하여 더 집적되는 구성요소들과 연결들을 포함하면서 더 작아지고 있다. 이에 따라, 인쇄 회로 기판과 같은 기판 상에 복수의 반도체 칩들이 적층된 멀티칩 패키지들(multichip pakage, MCP)이 개발되고 있다. 이에 따라 높은 집적 밀도와 높은 성능을 가지면서도 크기가 작은 패키지를 제조한다.

그러나, 밀도가 증가되고 크기가 감소됨에 따라, 멀티칩 모듈에 관한 문제점 들이 증가될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 멀티칩 패키지는 기판(12) 상에 실장된 제1 반도체 칩(10)을 포함한다. 제2 반도체 칩(14)은 제1 반도체 칩(10) 상에 실장되고, 이에 따라 반도체 칩들(10, 14)을 포함하는 멀티칩 패키지를 형성한다. 칩(14)에 비하여 크기가 큰 칩(10)은 터미널들, 예를 들어 터미널들(16, 18)을 포함한다. 또한, 칩(14)은 터미널들, 예를 들어 터미널들(20, 22)을 포함한다. 도시된 바와 같이, 칩(10) 상의 터미널들은 칩(14) 상의 터미널들에 비하여 더 인접하여 위치한다. 양쪽 모두의 칩들 상의 터미널들은 기판(12) 상에 형성된 도전 패드들, 예를 들어 패드들(24, 26)에 와이어 본드들, 예를 들어 와이어 본드들(28, 30)을 통하여 전기적으로 연결된다. 상기 멀티칩 패키지의 기판 상에 패드들과 전기적으로 연결되는 경우에는, 상부 칩의 터미널들은 상기 하부 칩의 터미널들에 비하여 상기 기판으로부터 더 멀리 또한 더 높이 위치한다. 결과적으로, 상기 하부 칩의 상기 터미널들과 상기 기판 패드들을 연결하는 경우에 비하여, 상기 상부 칩의 터미널들과 상기 멀티칩 패키지의 상기 기판 패드들을 연결하는 전기적 연결들, 예를 들어, 와이어 본드들은 종종 더 길어지고, 또한 상기 기판에 대하여 더 더 큰 각도들로 형성된다. 또한, 상기 상부 칩 상의 상기 터미널들은 종종 더 서로 인접하여 위치한다. 상술한 요인들 모두는 결합되어 와이어 스위핑(wire sweeping)을 형성하고, 상기 상부 칩의 터미널들과 연결된 와이어 본드들은 서로에 대하여 전기적으로 단선(short)된다. 또한, 상기 본딩 와이어가 길어짐에 따라, 제조 중에, 예를 들어, 와이어를 엔켑슐레이션을 수행하는 공정에서 상기 와이어가 파손될 수 있다.

이러한 문제점에 추가하여, 상기 터미널들이 칩(14) 상에서 서로 인접함에 따라, 상기 기판에 와이어 본딩될 수 있는 인접한 터미널들의 갯수가 한정된다. 도 1에 도시된 바와 같이, 본드들의 밀도와 길이는 인접한 와이어 본드 연결들의 갯수를 한정하므로, 간극(31)이 반드시 포함되어야 한다.

따라서, 멀티칩 패키지들 내에 전기적 연결들을 제공하는 것이 요구된다.

본 발명이 이루고자 하는 기술적 과제는, 멀티칩 패키지들 내에 전기적 연결들을 제공할 수 있는 전기적 연결들 및 그 제조 방법을 제공하는 것이다.

일실시예에 있어서, 제조 방법이 개시된다. 상기 제조 방법은, 반도체 기판을 제공하는 단계; 실질적으로 제1 회로(circuit)를 포함하는 상기 반도체 기판의 제1 다이 영역 내에 회로부(circuitry) 및 실질적으로 제2 회로를 포함하는 상기 반도체 기판의 제2 다이 영역 내에 회로부를 형성하는 단계; 상기 제1 회로와 전기적으로 연결하는 제1 패드들 및 상기 제2 회로와 전기적으로 연결하는 제2 패드들을 형성하는 단계; 상기 제1 및 제2 다이 영역들의 경계들 내에 상기 제1 및 제2 회로들로부터 실질적으로 전기적으로 절연된 도전 라인들을 형성하는 단계; 및 상기 도전 라인들을 형성하는 단계를 수행한 후에, 상기 제1 및 제2 다이 영역들에 각각 상응하는 제1 및 제2 반도체 칩들을 형성하도록 상기 제1 다이 영역을 상기 제2 다이 영역으로부터 분리하는 단계를 포함한다.

다른 실시예에 있어서, 웨이퍼가 개시된다. 상기 웨이퍼는, 제1 회로를 실질적으로 포함하는 제1 다이 영역 내에 마련되는 회로부; 제2 회로를 실질적으로 포함하는 제2 다이 영역 내에 마련되는 회로부; 및 상기 제1 및 제2 다이 영역들을 가로질러 연장되고, 상기 제1 및 제2 회로들에 전기적으로 연결되지 않는 도전체들을 포함한다.

또 다른 실시예에 있어서, 제조 방법이 개시된다. 상기 제조 방법은, 기판, 상기 기판 상에 및 그 내부 중 적어도 하나에 형성된 제1 회로 및 상기 제1 회로로부터 실질적으로 전기적으로 격리된 제1 도전체들을 포함하는 웨이퍼를 제공하는 단계; 및 상기 웨이퍼로부터 적어도 제1 칩을 싱귤레이션하는 단계;를 포함하고, 상기 제1 칩은 회로부 및 상기 제1 도전체들의 적어도 부분을 포함하고, 상기 제1 칩의 상기 회로부는 상기 제1 회로를 실질적으로 포함한다.

또 다른 실시예에 있어서, 제조 방법이 개시된다. 상기 제조 방법은, 멀티칩 패키지 내에서 제1 칩을 제2 칩과 결합하는 단계; 및 상기 제2 칩의 패드를 상기 제1 칩의 상기 제1 도전체에 전기적으로 연결하고, 또한 상기 제1 도전체를 상기 멀티칩 패키지의 터미널에 전기적으로 연결하는 단계;를 포함한다. 상기 제1 칩 내에 상기 제1 도전체 및 상기 제1 칩의 모든 내부 회로부 사이에 전원, 또는 신호 연결들이 없다.

또 다른 실시예에 있어서, 방법이 개시된다. 상기 방법은, 복수의 다이 영역들을 포함하는 반도체 소자 웨이퍼를 제공하는 단계; 상기 소자 웨이퍼의 상기 다이 영역들 내에 복수의 회로들을 형성하는 단계; 상기 회로들 및 상기 소자 웨이퍼 상에 유전층을 형성하는 단계; 상기 유전층 상에 및 다이 영역들 내에 복수의 칩 패드들을 형성하는 단계로서 상기 다이 영역 내의 상기 칩 패드들은 상기 다이 영역 내에 위치한 회로에 연결되는 상기 단계; 패시베이션층을 형성하는 단계로서, 상기 유전층 및 상기 칩 패드들 상에 패시베이션층을 증착하는 단계; 및 상기 다이 영역의 칩 패드의 적어도 부분을 노출하도록 다이 영역 내에 상기 패시베이션층을 패터닝하는 단계를 포함하는 형성 단계; 상기 패시베이션층 상에 복수의 도전 라인들을 형성하는 단계로서, 상기 다이 영역들 각각 내의 도전 라인들이 상기 다이 영역들 각각 내에 위치한 회로로부터 격리되는 단계; 및 상기 도전 라인들을 형성한 후에 개개의 반도체 소자들을 얻기 위하여, 상기 소자 웨이퍼로부터 상기 다이 영역들을 분리하는 단계를 포함한다.

또 다른 실시예들에 있어서, 상술한 방법들 중 하나 또는 그 이상으로 형성한 소자들이 개시된다.

본 발명의 멀티칩 패키지는 큰 밀도를 가지는 카드를 제공할 수 있다. 예를 들어, 카드에서 인터 포저(interposer) 칩들을 제거할 수 있고, 이에 따라 카드 두께는 상기 인터 포저 칩들을 포함하는 종래의 카드에 대하여 감소될 수 있다. 추가적으로, 본 발명에 따라, 단선된 배선에 기인하는 결함들은 감소될 수 있고, 또한 카드의 신뢰도가 증가될 수 있다.

반도체 패키지가 하기에 개시된다. 상기 반도체 패키지는 기판 상에 실장된 제1 반도체 칩 및 상기 제1 반도체 칩 상부에 실장된 제2 반도체 칩을 포함한다. 상기 제1 칩 상에 복수의 금속 라인들이 증착되고, 또한 상기 금속 라인들은 상기 제1 칩 내의 회로부(circuitry)로부터 격리된다. 와이어 본드들은 상기 제2 칩 상의 패드들을 상기 제1 칩 상의 금속 라인들과 연결한다. 추가적인 와이어 본드들은 상기 제1 칩 상의 상기 금속 라인들을 상기 기판 상의 터미널들과 연결한다. 도전성 실리콘 관통 비아들 또는 솔더 범프들은 상기 와이어 본드들을 대체할 수 있고, 또한 추가적인 칩들은 상기 패키지 내에 포함될 수 있다.

또한, 연결 구성이 하기에 개시된다. 상기 연결 구성은 멀티칩 패키지(multichip package, MCP)들 내에 반도체 칩들을 전기적으로 연결하기 위하여 사용된다. 특히, 상기 연결 구성은 싱귤레이션을 하기 전에 웨이퍼 상의 멀티칩 패키지들의 반도체 칩들을 전기적으로 연결한다. 상기 반도체 칩들의 전기적 연결들은, 반도체 칩들이 제조되는 칩 제조 단계 중에 웨이퍼 상에 위치하거나, 또는 제조된 반도체 칩들이 패키지되는 패키지 단계에서 위치한다.

상기 전기적 연결 구성 및 전기적 연결들의 제조 방법은 선택된 예들을 참조하여 하기에 설명한다. 그러나, 하기의 설명들은 예시적인 목적이며 본 발명을 한정하는 것으로 해석되는 것이 아님을 본 기술 분야의 당업자는 이해할 수 있다. 본 개시의 범위 내에서 다른 변형들이 또한 적용될 수 있다. 예를 들어, 이러한 개시들의 예들은 또한 다른 소자들 또는 구조들, 특히 미세 구조들과 같은 표준 또는 현재의 반도체 제조 기술에 의하여 형성된 전기적 소자들 및 구조들(예를 들어, 미세 전자기계 소자들 및 내부 연결들)에 적용될 수 있다.

도면을 참조하면, 도 2 내지 도 8는 멀티칩 패키지 내의 다른 칩들 상에 위치할 수 있는 다양한 반도체 칩들을 도시한다. 도 9 내지 도 18은, 도 2 내지 도 8에 도시된 바와 유사한 멀티칩 패키지 내의 칩들을 포함하는 반도체 칩들을 도시한다.

도 2 및 도 3을 참조하여, 반도체 소자, 예를 들어, 반도체 소자(32)를 설명 한다. 반도체 소자(32)는 복수의 도전 라인들, 예를 들어, 도전 라인들(34, 36)을 포함한다. 상기 도전 라인들은 반도체 기판(42) 상에 형성된 유전층(40)의 표면(38) 상에 형성된다. 도시된 바와 같이, 상기 도전 라인들은 교호하는 라인들과 공간들(line and space)의 패턴으로 형성될 수 있다. 내부 회로 영역(44)은 유전층(40) 내에 형성된다. 도전 칩 패드들, 예를 들어, 패드들(46, 48)이 유전층(40) 상에 형성되고, 반도체 소자(32)의 내부 회로의 부분들과 연결된다(미도시). 패시베이션층(50)이 유전층(40) 상에 형성된다.

개구부들, 예를 들어, 개구부들(52, 54)이 패시베이션층(50)에 형성되고, 개구부(52)는 칩 패드(46)의 부분을 노출하고, 또한 개구부(54)는 도전 라인(34)의 의 부분을 노출한다. 칩 패드들, 예를 들어, 칩 패드들(46, 48) 각각은 외부 회로부와의 연결을 위하여 상기 칩 패드들을 노출하는 상응하는 개구부를 포함한다. 추가적인 개구부들, 예를 들어, 개구부(54)는, 본 명세서에 상세하게 설명하는 방식으로 상기 금속 라인들의 적어도 일부 상에 형성된다.

칩 패드들, 예를 들어, 칩 패드들(46, 48)은 도전 라인들, 예를 들어, 라인들(34, 36)과 동일한 공정 단계에서 형성되거나 또는 다른 공정 단계에서 형성될 수 있다. 상기 도전 라인들은 상기 칩 패드들로부터 전기적으로 격리된다. 멀티칩 패키지 내에서 전력 연결 또는 접지 연결을 위한 도전 라인들은 다른 도전 라인들에 비하여 넓을 수 있다.

도 4에는 다른 예시적인 반도체 칩으로서 반도체 칩(56)이 도시되어 있다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시 된다. 칩(56)에 있어서, 도 3에서는 유전층(40) 상에 형성되었으나, 도전 라인들, 예를 들어, 도전 라인들(34, 36)이 패시베이션층(50) 상에 형성된다. 레진층(58)이 패시베이션층(50) 상에 형성되고, 또한 도 3의 개구부들(52, 54)과 동일한 방식으로, 상기 칩 패드들 및 상기 도전 라인들의 부분들을 노출하는 개구부들, 예를 들어, 개구부들(60, 62)을 포함한다. 레진층(58)은 폴리이미드를 포함하는 폴리머층을 포함한다.

칩(56)에 있어서, 상기 칩 패드들 및 상기 도전 라인들은 다른 평면 상에 형성될 수 있고, 또한 다른 공정 단계에서 형성될 수 있다. 와이어 본딩 효율을 증가시키고, 상기 칩 패드들과 상기 도전 라인들 사이의 높이 차이에 기인하는 와이어 본딩을 수행하는 중의 어려움을 방지하기 위하여, 칩 패드들, 예를 들어, 칩 패드(46)의 높이는 후속의 공정에서 점선(64)의 수준까지 연장될 수 있고, 이에 따라 상기 도전 라인들 및 상기 칩 패드들의 모두 상부 표면들이 실질적으로 동일한 평면이 될 수 있다.

상기 칩 패드들, 예를 들어, 칩 패드(46)의 점선(64)의 수준까지의 연장은 상기 도전 라인들이 형성되는 공정 단계와 동일한 공정 단계에서 구현될 수 있고, 이에 따라 상기 도전 라인들 및 상기 칩 패드들 모두의 상부 표면들이 실질적으로 동일한 평면이 될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 개구부(52)를 형성한 후에, 패시베이션층(50) 및 칩 패드(46) 상에 블랭킷(blanket) 도전층(미도시)을 형성할 수 있다. 상기 블랭킷 도전층의 통상적인 패터닝 공정에 의하여 상기 도전 라인들 및 칩 패드(46)의 연장 부분(미도시)이 형성될 수 있다. 레진 층(58)은 패시베이션층(50) 상에 형성되고, 또한 레진층(58)은, 도 3의 개구부들(52, 54)과 동일한 방식으로, 상기 칩 패드들의 상기 연장 부분 및 상기 도전 라인들의 부분들을 노출하는 개구부들, 예를 들어, 개구부(62) 및 개구부(60)의 상부 부분을 포함한다.

도 5에는 다른 예시적인 반도체 칩으로서 반도체 칩(66)이 도시되어 있다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시된다. 칩(66)에 있어서, 도전 라인들, 예를 들어, 도전 라인들(34, 36)은 칩(66)의 전체적으로 사각형의 형상에 대하여 각도를 가지고 있다. 라인들(34, 36)은 임의의 각도를 가지고 위치할 수 있고, 반드시 선형일 필요가 없고, 예를 들어, 하나 또는 그 이상의 라인들이 만곡될 수 있다. 이는, 상기 라인들이 칩 패드들, 예를 들어, 패드들(46, 48)로부터 격리되는 한 가능하다.

도 6에는 다른 예시적인 반도체 칩으로서 반도체 칩(68)이 도시되어 있다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시된다. 칩(68)에 있어서, 도전 라인들, 예를 들어, 도전 라인들(34, 36)은 공간(74)에 의하여 두 개의 군들(70, 72)로 분리된다. 결과적으로, 라인들(34, 36)은 각각 동일 선상의 라인들(76, 78)로부터 전기적으로 격리된다. 도시된 바와 같이, 각각의 군에 포함되는 라인들, 예를 들어, 라인들(34, 36)이 서로에 대하여 전기적으로 격리되므로, 다른 신호들을 전송할 수 있다.

도 7에는 다른 예시적인 반도체 칩으로서 반도체 칩(80)이 도시되어 있다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시 된다. 칩(80)에 있어서, 도전 라인들의 적어도 하나, 예를 들어, 도전 라인(82) 및 칩 패드(46)는 각각 도전성 실리콘 관통 비아(through-silicon-via, TSV)(83, 84)와 연결되고, 다른 도전 라인들 및 칩 패드들 또한 연결되고, 다만, 도 7에는 칩 패드 연결들은 도시되지 않는다. 도전성 실리콘 관통 비아들 각각은 도전 패드, 예를 들어, 패드들(86, 88)에 연결된다.

상기 실리콘 관통 비아들은 유전층(40) 및 반도체 기판(42)을 통하여 각각 형성되고, 이에 따라 상기 금속 라인들 및 상기 칩 패드들로부터 반도체 칩(80)의 하부에 위치한 도전 패드들, 예를 들어, 패드들(86, 88)에 신호들을 전송한다. 도시된 바와 같이, 이러한 배열은 멀티칩 패키지 내의 연결을 용이하게 한다. 이러한 접근은 도 4의 실시예에서도 또한 사용될 수 있다.

도 8에는 다른 예시적인 반도체 칩으로서 반도체 칩(90)이 도시되어 있다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시된다. 반도체 칩(90)은 도 6의 반도체 칩(68)과 유사한 방식으로 위치하는 도전 라인을 포함한다. 그러나, 칩(90)은 중앙 칩 패드들, 예를 들어, 칩 패드들(92, 94)을 포함한다. 다른 실시예들에서의 상기 칩 패드들과 유사하게, 칩(90) 내의 칩 패드들은 칩(90)의 내부의 회로부와 전기적으로 연결된다. 그러나, 다른 실시예들과는 달리, 칩(90) 상의 상기 칩 패드들 각각은 상응하는 하나의 도전 라인과 전기적으로 연결되고, 예를 들어, 칩 패드들(92, 94)은 각각 라인들(76, 34)과 연결된다. 도시된 바와 같이, 상기 칩 패드들과 연결되지 않는 추가적인 도전 라인들을 포함한다. 이와 같은 추가적인 연결되지 않는 상기 라인들은 상기 내부 칩 회 로부 및 상기 칩 패드들로부터 전기적으로 격리된다. 이러한 배열은 각각의 패드가 연결된 상기 도전 라인을 통하여 상기 칩 패드들 상에 신호들의 재배선을 제공하며, 이러한 연결에 대하여 도 18을 참조하여 더 설명하기로 한다.

도 9에는 멀티칩 패키지(96)가 도시되어 있다. 상기 멀티칩 패키지는 제1 반도체 칩(98) 및 제2 반도체 칩(100)을 포함한다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시된다. 칩(98)은 도 2 및 도 3의 칩(32)과 유사하게 구성된다. 칩(100)은 접착 부재를 이용하여 칩(98) 상에 실장되고, 또한 칩(98)은 접착 부재를 이용하여 기판(102) 상에 실장된다. 칩(98)의 제1 측(미도시)은 기판(102) 상에 실장된다. 칩(100)은 칩(98)의 제2 측(99) 상에 실장된다.

칩(100)은 도전 패드들을 포함하고, 상기 도전 패드들은 와이어 본드들, 예를 들어, 와이어 본드(104)를 통하여 도전 라인(34)에 연결된다. 도 3에 도시된 방식과 같이, 패시베이션층(50) 내로 식각된 개구부(106)에 의하여 도전 라인(34)의 부분이 노출된다. 이에 따라, 와이어 본드(104)는 본딩 공정에 의하여 상기 도전 라인에 전기적으로 연결된다. 결과적으로, 칩(100)의 내부 회로부는 칩(100) 상의 칩 패드 및 와이어 본드(104)를 통하여 도전 라인(34)에 전기적으로 연결된다. 이에 따라, 칩(100)의 상기 내부 회로부에 대하여 연결이 재배선된다.

도전 라인(34) 상의 다른 개구부(108)는 다른 와이어(110)의 일단부를 도전 라인(34)에 본딩하기 위하여 상기 도전 라인에의 엑세스를 제공한다. 와이어(110)의 타단부는 기판(102) 상의 터미널(112)에 본딩된다. 도시된 바와 같이, 칩(100) 상의 다른 터미널들은 와이어 본드들, 예를 들어, 와이어 본드(104)를 통하여 다른 도전 라인들에 본딩되고, 또한 다른 도전 라인들은 와이어 본드들, 예를 들어, 와이어 본드(110)를 통하여 기판(102) 상의 터미널들, 예를 들어, 터미널(112)과 본딩된다. 이러한 방식으로, 칩(100) 내의 회로부에 대한 상기 연결들은, 종래의 시도의 길이, 높이, 및 본딩 각도들과 관련된 문제들을 제거하는 방식으로 와이어 본딩을 용이하게 하도록 재배선된다. 제1 반도체 칩(98) 상의 칩 패드들, 또는 터미널들은 와이어 본드들, 예를 들어, 와이어 본드(116)를 통하여 기판(102) 상의 터미널들, 예를 들어, 터미널(114)과 연결된다. 또한, 본 명세서에서는 상기 터미널들, 예를 들어, 터미널(114)은 전기적 콘택들로 지칭된다.

이러한 시도는, 칩(98) 상의 상기 패드들을 상기 기판에 연결하는 와이어 본드들과 유사하게, 길이, 높이, 및 본딩 각도를 가지는 와이어 본드들을 이용하여 칩(100)과 기판(102)의 전기적으로 연결을 제공한다.

도 10에는 멀티칩 패키지(118)가 도시되어 있다. 상기 멀티칩 패키지는 제1 반도체 칩(120), 제2 반도체 칩(122), 및 제3 반도체 칩(124)을 포함한다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시된다. 칩(120)은 도 9의 칩(98)과 유사하게 구성된다. 또한, 도 9에 도시된 칩(100)이 칩(98) 상에 실장된 방식과 유사하게, 칩들(122, 124)은 칩(120) 상에 실장된다.

칩(122) 상의 패드들이 금속 라인들과 연결되는 것과 유사한 방식으로, 칩(124)은 금속 라인들과 연결된 패드들을 포함한다. 예를 들어, 칩(122) 상의 와이어 본드(126)은 칩(122) 상의 패드들 중 하나와 도전 라인(128)을 연결한다. 다 른 와이어 본드(130)는 식각된 개구부(132)를 통하여 도전 라인(128)과 연결된다. 와이어 본드(130)의 다른 단부는 기판(102) 상의 터미널들 중의 하나와 연결된다.

상기 도전 라인들 각각은 다른 도전 라인들 각각 및 내부 반도체 회로부 각각과 격리되므로, 인접한 도전 라인들, 예를 들어, 라인들(34, 128)은 각각 칩들(122, 124) 상에 상기 패드들로부터 연결들의 경로로서 사용될 수 있다. 멀티칩 패키지(118)에 있어서, 다른 도전 라인을 각각은 칩들(122, 124) 중 하나의 연결들과 연결된다. 즉, 상기 도전 라인들을 순서적으로 번호를 매기면, 홀수 번호들은 상기 칩들의 하나 상의 패드들에 연결되고, 짝수 번호들은 다른 칩 상의 패드들에 연결된다.

도 11에는 멀티칩 패키지(134)가 도시되어 있다. 상기 멀티칩 패키지는 제1 반도체 칩(136) 및 제2 반도체 칩(138)을 포함한다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시된다. 칩(136)은 도 6의 칩(68)과 유사하게 구성된다. 또한, 도 9에 도시된 바와 같이 칩(98) 상에 칩(100)이 실장되는 것과 유사한 방식으로, 칩(136) 상에 칩(138)이 실장된다.

도시된 바와 같이, 칩(138)의 일측 상의 패드들은 와이어 본드들을 통하여 상술한 라인 군(70) 내에 인접한 라인들에 연결되고, 또한, 타측 상의 패드들은 와이어 본드들을 통하여 라인 군(72) 내의 인접한 라인들에 연결된다. 칩(138) 상의 패드들에 연결되는 상기 라인들 각각은 다른 와이어 본드를 통하여 기판(102) 상의 터미널과 연결된다. 결과적으로, 상기 패드들의 피치, 즉, 상기 제2 칩의 에지를 따라 패드들의 갯수는 증가될 수 있으며, 이는 칩(136)의 적어도 두 측들이 금속 라인 군들(70, 72)을 통하여 신호 경로들로서 사용될 수 있기 때문이다.

도 12에는 멀티칩 패키지(140)가 도시되어 있다. 상기 멀티칩 패키지는 제1 반도체 칩(142), 제2 반도체 칩(144), 및 제3 반도체 칩(146)을 포함한다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시된다. 칩(142)은 도 11의 칩(136)과 유사하게 구성된다. 또한, 상기 제1 반도체 칩 상에 실장된 칩들에 대하여 상술한 바와 같은 유사한 방법으로, 칩(140) 상에 칩들(142, 144)이 실장된다.

멀티칩 패키지(140)에 있어서, 상술한 바와 같은 유사한 방식으로, 칩(144) 상의 패드들은 와이어 본드들를 통하여 군(70) 내의 도전 라인들과 연결되고, 칩(146) 상의 패드들은 군(72) 내의 도전 라인들과 연결된다. 또한 상술한 바와 같이, 상기 도전 라인들의 두 개의 군들은 와이어 본드들을 통하여 기판(102) 상의 터미널들에 연결된다. 이러한 시도는 고밀도의 멀티칩 패키지를 제공한다.

도 13에는 멀티칩 패키지(148)가 도시되어 있다. 상기 멀티칩 패키지는 제1 반도체 칩(150), 및 제2 반도체 칩(152)을 포함한다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시된다. 칩(150)은 도 9의 칩(98)과 유사하게 구성된다. 칩(152)은 솔더 범프들(154, 156)을 이용하여 칩(150) 상에 실장되고, 도 14에 잘 나타나있다. 솔더 범프(154)는 칩(152)의 내부 회로부에 연결된 칩 패드(158) 상에 실장된다. 그러나, 범프(156)는 단지 칩(152)의 구조적인 지지만을 제공하며, 상기 칩의 내부 회로부에 연결되지는 않는 다. 범프들(154, 156) 모두는 금속 라인(34) 상에 지지되고, 이에 따라 패드(158) 상에 나타나는 전압을 전송한다. 칩(152) 상의 상기 범프들의 피치는 칩(150) 상의 도전 라인들, 예를 들어, 도전 라인(34)의 피치와 실질적으로 동일할 수 있다. 이러한 시도는 칩(152) 상에 형성된 범프들을 이용한 플립 칩 본딩의 사용을 용이하게 한다. 결과적으로, 상기 제2 칩에 연결된 와이어 본드들이 없으며, 이에 따라 와이어 본드들의 사용에 관련된 단점들을 제거할 수 있다.

다른 시도(미도시)에 있어서, 도전 범프(154)는, 패시베이션층(50) 상에 지지되는 칩(152)의 배면에서, 도전 라인(34) 상에 상기 패시베이션층 내의 개구부 내에 완전하게 수용될 수 있다. 이는 도 14에 도시된 것에 비하여 더 두꺼운 패시베이션층을 요구할 수 있으며, 반면 지지 범프, 예를 들어, 범프(156)를 요구하는 것을 제거할 수 있고, 이는 상기 칩은 패시베이션층(50) 상에 위치하고 지지되기 때문이다.

다른 시도에 있어서, 제1 반도체 칩(150)은 칩 패드들을 포함하는 활성 표면이 기판(102) 상에 기판(102)에 대향하여 실장된다. 상기 구조에 있어서, 절연층(미도시)은 제1 반도체 칩(150)의 활성 표면에 대향하는 표면, 즉 반도체 기판(42)의 노출된 표면 상에 형성될 수 있다. 상기 도전 라인들은 상기 절연층(미도시) 상에 형성될 수 있다. 제1 반도체 칩(150)은 플립 칩 본딩에 의하여 기판(102)과 커플링될 수 있고, 또한, 상기 도전 라인들은 제2 반도체 칩(120)과 기판(102) 사이에 전기적 연결들을 형성하도록 사용될 수 있다. 본 명세서에 설명된 모든 방식으로, 상기 제2 반도체 칩은 상기 도전 라인들에 연결될 수 있다.

도 15 및 도 16에는 멀티칩 패키지(159)가 도시되어 있다. 상기 멀티칩 패키지는 접착층(207)과 함께 기판(102) 상에 실장된 제1 반도체 칩(160), 및 제2 반도체 칩(162)을 포함한다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시된다. 상기 칩들 모두는 도 7의 칩(80)과 유사하게 구성될 수 있고, 각각의 칩들은 도전성 실리콘 관통 비아들, 예를 들어, 칩(160) 내의 실리콘 관통 비아(166) 및 칩(162) 내의 실리콘 관통 비아(164)일 수 있다.

실리콘 관통 비아(164)의 일단부는 칩(162) 상에 형성된 도전 패드(168)에 연결된다. 패드(168)는 칩(162)의 내부 회로부에 연결된다. 실리콘 관통 비아(164)의 타단부는 도전 라인(34) 상에 실장된 재배선 패드(170)에 연결된다. 또한, 실리콘 관통 비아(164)는 재배선 패드(170) 없이 도전 라인(34)에 직접적으로 연결될 수 있다.

실리콘 관통 비아(166)(칩(160) 내에 있음)의 상단부는 도전 라인(34)의 하측과 연결되고, 실리콘 관통 비아(166)의 하단부는 기판(102) 상에 형성된 터미널(172)과 연결된다. 결과적으로, 칩(162) 내에 내부 회로 연결은 패드(168), 실리콘 관통 비아(164), 도전 라인(34), 및 실리콘 관통 비아(166)를 통하여 기판(102)의 터미널(172)로 재배선된다. 이러한 시도는 와이어 본딩의 필요를 제거한다. 즉, 와이어 본드들이 없는 멀티칩 패키지를 제공한다. 제1 반도체 칩(160)은 접착층(173)을 이용하여 기판(102)에 고정된다.

도 17에는 멀티칩 패키지(174)가 도시되어 있다. 상기 멀티칩 패키지는 제1 반도체 칩(176), 제2 반도체 칩(178), 및 제3 반도체 칩(180)을 포함한다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시된다. 칩들(176, 178)은 도 9의 칩(98)과 유사하게 구성된다. 칩들(176, 178)은 실질적으로 서로 동일하고. 또한 예를 들어, 메모리 칩들을 포함할 수 있다. 도시된 바와 같이, 칩(176) 상에 칩(178)이 실장되고 상기 양 칩들의 중심들은 서로 오프셋(offset)된다. 이에 따라, 칩(178)의 양 측들은 칩(176)의 두 에지들을 덮으며, 칩(176)의 다른 두 측들(182, 184)의 실질적인 부분들은 칩(176)의 다른 에지들로부터 뒤로 이격되어 위치한다. 결과적으로, 와이어 본드 연결들, 예를 들어, 와이어 본드(110)는 칩(176) 상의 상기 도전 라인들과 기판(102) 상의 터미널들, 예를 들어, 터미널(112) 사이에 위치할 수 있고, 또한 와이어 본드 연결들, 예를 들어, 와이어 본드(186)는 칩(178) 상의 상기 도전 라인들 및 칩(176) 상의 상기 도전 라인들 사이에 위치한다. 작은 칩 하측에 바람직하게 위치하는 더 큰 칩과 같은 다른 크기를 가지는 칩들을 적층하는 것이 가능하다.

칩(180), 예를 들어, 프로세서와 같은 LSI 회로는 접착 부재를 이용하여 칩(178) 상에 실장된다. 칩(180) 상의 패드들은 와이어 본드들, 예를 들어, 와이어 본드(188)을 이용하여 칩(178)상의 도전 라인들에 연결된다. 결과적으로, 칩(180) 내의 회로부는 와이어 본드들, 예를 들어, 와이어 본드(188)를 통하여 칩(178) 상의 도전 라인들에 연결될 수 있다. 이러한 도전 라인들은 와이어 본드들, 예를 들어, 와이어 본드(186)를 통하여 칩(176) 상의 도전 라인들에 연결되고, 이어서 와이어 본드들, 예를 들어, 와이어 본드(110)를 통하여 기판(102) 상의 터미널들, 예를 들어, 터미널(112)에 연결된다.

칩들(176, 178) 상의 터미널들은 각각 와이어 본드들, 예를 들어, 와이어 본드들(190, 192)을 통하여 기판(102) 상의 터미널들에 연결된다. 다른 실시예들에 있어서(미도시), 도 7, 도 15, 및 도 16에 도시된 바와 같은 실리콘 관통 비아들이, 도 17에서 와이어 본드들로서 도시된 연결들의 일부 또는 전부를 제공하도록 사용될 수 있다.

도 18에는 멀티칩 패키지(194)가 도시되어 있다. 상기 멀티칩 패키지는 제1 반도체 칩(196), 및 제2 반도체 칩(198)을 포함한다. 상술한 실시예와 상응하는 구조는 부재 번호를 생략하거나 동일한 부재번호로 표시된다. 칩들(196)은 도 8의 칩(90)과 유사하게 구성된다. 칩(196)은 칩(198)의 하측의 칩(196)의 상부 표면 상에 위치한 복수의 도전 칩 패드들, 예를 들어, 패드들(92, 94)을 포함한다. 칩(196) 상의 상기 패드들은 칩(198)의 하측의 두 개의 실질적으로 평행한 열들 내에 위치하고, 패드(92)는 하나의 열에 위치하고, 패드(94)는 다른 열에 위치한다.

군들(70, 72) 내의 다른 모든 도전 라인은 패드들, 예를 들어, 패드들(92, 94)의 하나와 연결된다. 군들(70, 72) 각각 내의 다른 모든 도전 라인은 각각 와이어 본드들, 예를 들어, 와이어 본드들(230a, 230b)을 통하여 칩(198)의 상부 표면 상의 도전 패드, 예를 들어, 패드들(206, 208)과 각각 연결된다. 서로 다르게 위치하는, 모든 짝수 도전 라인은 칩(196)의 상부 표면 상의 패드들, 예를 들어, 패드들(92, 94)에 연결되고, 또한 모든 홀수 도전 라인은 칩(198)의 상부 표면 상의 패드들, 예를 들어, 패드들(206, 208)에 연결된다. 상기 후위의 연결들은 와이어 본드들, 예를 들어, 와이어 본드들(230a, 230b)로 형성된다.

다른 와이어 본드들, 예를 들어, 와이어 본드들(225, 220)은 각각 상기 도전 라인들을 기판(102) 상의 터미널들, 예를 들어, 터미널들(218, 210)에 연결한다. 다른 실시예(미도시)에 있어서, 칩(198)에 비하여 작은 칩은 칩(196) 상의 패드들의 두 열들 사이에서 칩(196) 상에 실장된다. 즉, 상기 제2 칩은 상기 제1 칩 상에서 상기 패드들을 덮지 않는다.

도 19는 다른 실시예에 따라 구성된 카드(222)의 개략적인 도면이다. 카드(222)는 예를 들어, 멀티미디어 카드(multimedia card, MMC) 또는 시큐어 디지털 카드(secure digital card, SD)일 수 있다. 카드(222)는 제어부(224) 및 플래시, PRAM, 또는 다른 유형의 비휘발성 메모리일 수 있는 메모리(226)를 포함한다. 연결 채널, 예를 들어 연결 채널(228)은 상기 제어부가 상기 메모리에 명령들을 제공하고 또한 메모리(226) 내부로 또한 외부로 데이터를 전송하는 것을 허용한다. 제어부(224) 및 메모리(226)는 상술한 바와 같은 실시예들에 따른 멀티칩 패키지를 포함한다. 카드(222)는 종래의 유형에 비하여 큰 밀도를 가질 수 있다. 일실시예에 있어서, 인터 포저(interposer) 칩들을 제거할 수 있고, 이에 따라 카드 두께는 상기 인터 포저 칩들을 포함하는 종래의 카드에 대하여 감소될 수 있다. 추가적으로, 다양한 실시예들에 따라, 단선된 배선에 기인하는 결함들은 감소될 수 있고, 또한 카드의 신뢰도가 증가될 수 있다.

도 20은 다른 예에 따라 구성된 시스템(230)을 도시한다. 시스템(230)은, 예를 들어, 컴퓨터 시스템, 모바일 폰, MP3 플레이어, GPS 네비게이션 장치, 고상 디스크(solid state disk. SSD), 가전 제품 등을 포함할 수 있다. 시스템(230)은 프로세서(232), DRAM, 플래시, PRAM, 또는 다른 유형의 메모리일 수 있는 메모리(234), 및 입출력 장치(236)를 포함한다. 연결 채널(238)은 상기 프로세서가 상기 메모리에 명령들을 제공하고 또한 메모리(234) 내부로 또한 외부로 데이터를 전송하는 것을 허용한다. 데이터 및 명령들은 입/출력 장치(236)를 통하여 시스템(230)으로 전송될 수 있고, 시스템(230)으로부터 전송될 수 있다. 프로세서(232) 및 메모리(234)는 상술한 실시예들에 따른 멀티칩 패키지를 포함할 수 있다. 이러한 개시의 예들은 안정한 시스템을 형성할 수 있고, 적어도 이러한 개시의 예들은 단락된 배선에 의한 결함들을 감소시킬 수 있기 때문이다.

도 21은 싱귤레이션(singulation)을 수행하기 전에, 반도체 웨이퍼 상에 반도체 칩을 가지는 예시적인 멀티칩 패키지 구조의 요소들을 개략적으로 도시하는 사시도이다. 이러한 개시에 있어서, 용어 "멀티칩 패키지 부분" 또는 "멀티칩 패키지 요소" 또는 유사한 명칭은, 멀티칩 패키지의 요소들 또는 부분들을 지칭하며, 이는 최종적으로 어셈블링되고 싱귤레이션된 멀티칩 패키지내의 요소들 또는 부분들이 되는지 여부에 무관하다. 반도체 웨이퍼(310), 예를 들어, 실리콘 또는 게르마늄 기판은 복수의 다이 영역들, 예를 들어, 다이 영역(311)을 포함한다. 내부 회로들(예를 들어, 도 22a의 단면도에 도시된 내부 회로(328))은 반도체 웨이퍼(310)의 다이 영역들 내에 형성된다. 제2 반도체 칩들(내부 회로들을 포함함), 예를 들어, 제2 반도체 칩들(312)은 반도체 웨이퍼(310) 상에 위치한다. 상기 제2 반도체 칩들은 패키지를 포함하거나 또는 포함하지 않음을 유의하여야 한다. 예를 들어, 제2 반도체 칩들(312)은 베어(bare) 칩들일 수 있고, 또는 반도체 웨이 퍼(310) 상에 제2 반도체 칩들(312)을 위치시키기 전에 분리된 패키지일 수 있다.

이러한 실시예들에 있어서, 전기적 연결들은 상기 제2 칩들의 다이 패드들로부터 배면(backside)(웨이퍼(310) 또는 기판(310)의 반대면)으로 제공되며, 멀티칩 패키지 터미널들로부터 상기 제2 칩들의 회로들로 전력 및 신호 경로들을 제공하기 위하여 반도체 웨이퍼(310)의 회로들(328)을 형성하도록 공정처리된다. 이러한 실시예들에 있어서, 전기적 연결들은 도전 라인들 및 실리콘 관통 비아들을 이용하여 구현된다. 특히, 도전 라인들, 예를 들어, 도전 라인들(322)이 제공된다. 본 실시예에서 있어서 상기 도전 라인들은 선형이고, 평행하고 실질적으로 균일한 피치로 이격되고, 또한 전체 다이에 걸쳐서 연장될 수 있다. 도전 라인들(322)은 다이 영역(311)의 전체 표면에 걸쳐서 연장될 수 있고, 예를 들어, 하나의 절단 라인(324, saw line)으로부터, 싱귤레이션을 수행한 후에 상기 멀티칩 패키지의 다른 에지에 상응하는 다른 절단 라인(324)까지이다. 그러나, 상기 도전 라인들은 다른 패턴들과 형상들을 가질 수 있다. 실리콘 관통 비아들(318) 및 하부 칩 다이 패드들(320)은 반도체 웨이퍼(310) 내에 및/또는 그 상에 형성된다. 도전 라인들(322) 및 하측 다이 패드들(320)은 실리콘 관통 비아들(318)에 연결된다.

다이 영역(311) 각각에 있어서, 제2 칩(312)은 그 상에 실장된다. 상기 제2 칩의 다이 패드들(336)은 도전 라인들(322) 및 본딩 와이어들(316)을 통하여 상기 다이 영역의 실리콘 관통 비아들(318)에 전기적으로 연결된다. 실리콘 관통 비아들(318)은, 도 22b에 도시된 바와 같이, 반도체 웨이퍼(310)의 배면에 전기적 연결된다.

도 22a는 도 21의 제2 칩 패드들(336)을 포함하는 제2 칩을 따라 연장되는 선 AA'를 따라 절취된 멀티칩 패키지 부분들의 단면도이다. 도 22a를 참조하면, 반도체 웨이퍼(310)는 반도체 기판(326)을 포함하고, 예를 들어, 단결정 실리콘, 게르마늄, 또는 다른 반도체 기판들일 수 있다. 반도체 기판(326)은 통상적으로 웨이퍼이고, 종종 단결정(예를 들어, 실리콘) 잉곳을 슬라이스한 것이다. 내부 회로들(328)은 반도체 기판(326) 내에 및/또는 그 상에 형성된다. 특히, 내부 회로(328)는 상응하는 반도체 기판(326)의 다이 영역(311, 도 21 참조) 내에 형성된다. 유전층(330)은 반도체 기판(326) 및 내부 회로들(328) 상에 형성된다. 유전층(330)은 하나 또는 그 이상의 층간 유전층들(interlayer dielectric layer, ILD)일 수 있다. 예를 들어, 유전층(330)은 회로들(328)을 형성하도록 이용된 최상측 층간 유전층일 수 있고, 또는 회로들(328)을 형성하기 위하여 이용된 다른 층간 유전층들을 포함할 수 있다. 도전 라인들(322)은 유전층(330) 상에 형성된다. 도전 라인들(322)은 절연층(332)에 의하여 덮일 수 있다. 본 실시예에 있어서, 절연층(332)은 내부 회로들(328)을 패시베이션하기 위하여 이용되거나 상기 웨이퍼를 전체적으로 보호하기 위한 패시베이션층일 수 있다. 예를 들어, 패시베이션층(332)은 상기 웨이퍼를 손상하지 않고 대기(또는 패시베이션층에 의하여 보호되지 않으면 웨이퍼 요소들과 자발적으로 또는 비자발적 반응하는 산소와 같은 화학 요소들을 가지는 환경들)에 상기 반도체 웨이퍼를 노출할 수 있다. 일실시예에 있어서, 상기 패시베이션층은 폴리머와 같은 레진층으로부터 형성될 수 있다. 다른 예시적인 패시베이션층들(및 패시베이션층들이 아닌 절연층들(332)) 실리콘 질화 물, 실리콘 산화물, 실리콘 산질화물 또는 이들의 조합을 포함한다. 도 22a에 도시되지 않아도, 칩 제조자들은 종종 하측의 다이 패드들(320)을 노출하도록 절연층(332)을 통하는 비아들을 형성한다. 절연층(332)이 패시베이션층으로서 형성되는 경우, 상기 패시베이션층에 의하여 보호되는 웨이퍼는 밀봉된 환경, 예를 들어 밀봉된 환경(예를 들어, 진공 또는 불활성)을 제공하는 다양한 반도체 칩 제조 장치들로부터 안전하게 제거될 수 있다. 이어서, 패시베이션층(311)은 대기 조건들(예를 들어, 공기)에 웨이퍼(311)를 노출시킬 수 있고, 또한 필요한 경우 패키지하기 위한 분리된 제조 장치(예를 들어, 패키지 장치)로 이송된다. 상술한 바와 같이, 상기 패시베이션층의 사용은 절연층(332)의 하나의 예이다. 또한 절연층(332)은 일부의 제조 방법들에 따라서 완전히 생략될 수 있거나, 또는 패시베이션층이 아닌 다른 절연층일 수 있다. 이러한 대체물들을 일부에 대하여 하기에 상세하게 설명하기로 한다.

웨이퍼(310) 상에 제2 칩들(312)이 위치한다. 특히, 제2 칩들(312)은 절연층(332) 상에 위치하고 또는 웨이퍼(310)에 형성된 상응하는 내부 회로들(328) 상에 위치한다. 제2 칩들(312) 각각은 신호들(예를 들어, 데이터, 어드레스 신호, 및 제어 신호), 접지, 다른 전압(외부 전력 소스들, 예를 들어, Vcc)을 제2 칩(312) 내부의 회로(미도시)들에 제공하기 위한 복수의 칩 패드들(336)을 가진다. 접착층(334)은 웨이퍼(310)에 제2 칩들(312)을 부착하기 위하여 제공될 수 있고, 여기에서는 절연층(332) 상에 직접적으로 제공된다. 엔캡슐레이션층(338, encapsulation) 또는 몰딩층은 제2 칩들(312)을 포함하는 웨이퍼(310)의 상부에 걸 쳐서 증착될 수 있고, 이에 따라 제2 칩들(312)을 엔켑슐레이션한다.

제2 칩들(312)의 패드들(336)은 본딩 와이어(316)을 통하여 도전 라인들(322)에 연결되고(도 21 참조), 이어서 상응하는 실리콘 관통 비아들(318)에 연결되고, 이어서 범프들(340)에 연결된다(도 22b 참조).

도 22b는 웨이퍼(310) 및 하부 다이 패드(320) 내의 실리콘 관통 비아들(318)을 포함하는 선을 따르는 선 BB'를 따라 절취된 단면도이다. 물론, 상기 실리콘 관통 비아들 및 상기 하부 칩 패드들(320)의 배열은 도 21에 도시된 선형 배열과는 다를 수 있다. 도 22b를 참조하면, 하부 다이 패드들(320)(웨이퍼(310)로부터 형성되는 상기 칩의 다이 패드들)이 유전층(330) 상에 형성된다. 웨이퍼(310)의 배면 상에, 절연층(342)이 형성된다. 실리콘 관통 비아들(318)는 도전 라인들(322) 및 하부 다이 패드들(320)에 연결된다. 상기 실리콘 관통 비아들은 유전층(330), 반도체 기판(326), 및 절연층(342)의 전체 두께에 걸쳐서 확장되고, 이에 따라 상기 실리콘 관통 비아들은 웨이퍼(310)의 배면에서 노출된다. 웨이퍼(310)의 배면에서 노출된 상기 실리콘 관통 비아들은 시스템, 예를 들어, 인쇄회로기판(미도시) 상의 시스템에 연결되기 위하여, 터미널들(340), 예를 들어, 범프들(예를 들어, 솔더 볼들)에 접착된다.

공지된 바와 같이, 실리콘 관통 비아들(TSV)은 실리콘 기판을 관통하는 홀(또는 비아) 내에 형성된 도전체를 포함하고, 가능하다면 실리콘 기판을 포함하는 웨이퍼의 큰 부분 또는 전체를 포함한다. 이러한 비아의 측벽들은 도전 물질로 매립되거나 또는 그 측들 상에 도전물질이 형성된다. 상기 금속은, 예를 들어, 전기 도금을 이용하여 비아 내에 형성될 수 있다. 상기 웨이퍼 기판 내에 및/또는 그 상에 회로들을 형성하기 이전에 형성된 실리콘 관통 비아는 종종 "비아 우선(via first)" 실리콘 관통 비아로 지칭된다. 이러한 경우에 있어서, 상기 실리콘 관통 비아는 상기 웨이퍼 기판 상에 후속에서 형성된 층들을 관통하여 연장될 수 없다. 상기 웨이퍼 기판 내에 및/또는 그 상에 회로들을 형성한 후에 형성된 실리콘 관통 비아는 종종 "비아 나중(via last)" 실리콘 관통 비아로 지칭되고, 상기 웨이퍼 기판을 포함하여 더 많은 층을 관통하여 위치하고, 웨이퍼 전체 또는 패시베이션층을 제외한 웨이퍼 전체에 위치한디. 본 명세서에 사용된 용어 "실리콘 관통 비아(TSV)"는 포괄적인 의미로서 사용된 것이며, 또한 실리콘이 아닌 다른 물질로 형성된 기찬을 가지는 웨이퍼 내의 비아를 포함함을 이해하여야 한다.

반도체 기판(326)의 배면 상에 형성된 절연층(342)은 하나 또는 그 이상의 절연 물질들, 예를 들어, 유전 물질을 포함하는 단일층일 수 있다. 또는, 절연층(342)은 복수의 층을 포함하는 라미네이트(laminate)일 수 있다. 일실시예에 있어서, 도 22c에 도시된 바와 같이, 절연층(342)은 패키지용 층간 절연층들(341, 343) 사이에 라미네이트된 금속 배선층(345)을 포함하는 재배선층일 수 있다. 다른 형상에 있어서, 추가적인 층들이 제공될 수 있다. 예를 들어, 금속 배선층(345)을 형성하기 위하여, 씨드 금속층(349)이 형성될 수 있다. 씨드 금속층(349)은 티타늄(Ti) 및 구리(Cu), 또는 다른 적절한 도전 물질들, 예를 들어, 금속 원소들, 금속 합금들, 또는 다른 물질들을 포함할 수 있다. 금속 배선층(345)은 구리(Cu), 니켈(Ni) 또는 금속 원소들, 금속 합금들, 또는 다른 물질 물질들과 같은 다른 원하는 도전 물질들을 포함할 수 있다. 도전 볼(351)(또는 범프 등)은 상기 구조 내에 위치할 수 있고, 또한 층간 절연층(341)의 개구부에서 금속 배선층(345)에 전기적으로(예를 들어, 물리적으로) 연결될 수 있다. 도 22c에 개략적으로 도시된 바와 같이, 실리콘 관통 비아, 예를 들어, 기판(326) 내의 실리콘 관통 비아(353)가 제공될 수 있고, 씨드 금속층(349)을 통하여 금속 배선층(341)에 전기적으로 연결될 수 있다.

도 22d 및 도 22e는 도 22a 및 도 22c에 도시된 예들의 변형예들이다. 하나 또는 그 이상의 도전 라인들, 예를 들어, 도전 라인들(319)은 상기 제2 반도체 칩들을 엔켑슐레이션하는 엔캡슐레이션층 상에(예를 들어, 그 외부 표면 상에) 형성될 수 있다. 도 22a 및 도 22b에 도시된 실시예들에 있어서, 각각의 다이 영역은 엔캡슐레이션층(338) 상에 형성된 네 개의 도전 라인들을 포함한다. 네 개의 도전 라인들(319)은 설명을 용이하게 위하여 도시되어 있으나, 각각의 다이 영역의 엔캡슐레이션층(예를 들어, 338)에 형성된 도전 라인들의 갯수를 한정하는 것은 아니다. 도전 라인들(319)은 웨이퍼(310) 내의 내부 회로들(328) 또는 상기 제2 반도체 칩과 관련된 회로들(예를 들어, 집적 회로)에 대하여 전기적 연결들(예를 들어, 신호 연결 또는 전력 공급 연결)을 갖지 않을 수 있다. 도전 라인들(319)은 전기적으로 부유(floating)될 수 있다. 웨이퍼(310) 및 제2 칩들(312)에 대한 도전 라인들(319)의 특징들은 웨이퍼(310)의 내부 회로들(328)에 대한 도전 라인들(322)의 특징들과 동일할 수 있다. 따라서, 제2 칩들(312) 내의 도전 라인들(322) 및 칩들에 대하여 개시되고 설명된 바와 유사한 방식으로, 도전 라인들(319)은 제3 반도체 칩(미도시)의 칩 패드들에의 연결을 용이하게 하도록 사용될 수 있으며, 이러한 연결들에 대한 설명은 생략하기로 한다. 상기 제3 칩을 포함하는 조합은 상기 제3 칩 및/또는 그의 전기적 연결들의 보호를 제공하도록 추가적인 엔켑슐레이션과 함께 제공될 수 있다. 본 명세세에 개시된 다른 실시예들과 연결하여 검토하면, 멀티칩 패키지들(또는 멀티칩 패키지 요소들)의 분리를 제공하도록 상기 웨이퍼는 스크라이브 라인(324)을 따라 싱귤레이션될 수 있다. 싱귤레이션은 제3 칩들을 실장 및/또는 연결하기 전에 수행되거나 또는 실장 및/또는 연결한 후에 수행될 수 있다.

절연층(332)이 패시베이션층인 경우에 있어서, 도 23a 및 도 23b에 도시된 바와 같이, 도전 라인들(322) 상에 패시베이션층(332)을 형성하는 대신에, 도전 라인들이 패시베이션층(332) 상에 형성될 수 있다. 도 23a 및 도 23b은 도 21을 선 AA' 및 선 BB'를 따라 각각 절취한 단면도들이다.

도 23a를 참조하면, 도 21의 선 AA'를 따라 절취한 단면도이고, 웨이퍼(310)는 내부 회로들(328)이 내부에 형성된 반도체 기판(326)을 포함한다. 내부 회로들(328) 상에 및/또는 그 일부에 유전층(330)이 형성된다. 유전층(330) 상에 패시베이션층(332)이 형성된다. 반도체 기판(326)의 배면 상에 다른 절연층(342)이 형성된다. 유전층(330) 및 패시베이션층(332, 342)은 도 22a 및 도 22b를 참조하여 상술한 바와 동일할 수 있고, 이에 따라 그에 대한 설명은 생략하기로 한다.

도 22a 및 도 22b과는 달리, 도 23a 및 도 23b의 실시예에 도시된 도전 라인들, 예를 들어, 도전 라인들(322)은 패시베이션층(332) 상에 형성된다. 반면, 하 부 다이 패드들(예를 들어, 도 23b의 부재 번호 320)은 유전층(330) 상에 형성되고, 패시베이션층(332)에 의하여 덮인다. 도전 라인들(322) 및 하부 칩 패드들(320)은 다른 층들에 위치한다. 이에 따라, 도 23b에 개략적으로 도시된 바와 같이, 상기 도전 라인들에 연결된 실리콘 관통 비아들(318)은 하부 칩 패드들에 연결된 실리콘 관통 비아에 비하여 다른 길이를 가진다. 도 22a 및 도 22b에 도시된 도전 라인들은 칩 제조 공정 중에 형성될 수 있다. 반면, 도 23a 및 도 23b에 도시된 도전 라인들은 패키지 공정 중에 형성될 수 있다.

도 23a 및 도 23b에 도시된 바와 같이, 상기 도전 라인들 상에 레진층 또는 다른 절연층(333)이 제공될 수 있다. 상기 제2 칩들(312)은 레진층(333) 상에 실장될 수 있다. 또한, 상기 제2 칩들의 실장을 보장하기 위하여 접착층(334)이 또한 사용될 수 있다. 반도체 기판(326)의 배면 상에 절연층(342)이 제공될 수 있다. 또한 도 22a 및 도 22b에 도시된 바와 같이, 상기 실리콘 관통 비아들의 단부들에 터미널들(340)(예를 들어, 솔더 볼들)이 부착될 수 있다.

다른 실시예로서, 도 21의 선 AA'를 따라 절취된 단면도를 개략적으로 도시하는 도 24를 참조하면, 제2 칩들은 플립 칩 실장으로 상기 하부 칩들에 실장될 수 있다. 도 24를 참조하면, 하부 웨이퍼(310)는 내부 회로들(328)이 상부에 및/또는 그 내부에 형성된 반도체 기판(326)을 포함한다. 유전층(330)은, 도 22a에 도시된 바와 동일할 수 있으며, 내부 회로들(328) 상에 및/또는 내부 회로들(328)의 부분으로서 제공된다. 도 22a를 참조하여 설명한 바와 같이, 본 실시예에서는, 도전 라인들, 예를 들어, 도전 라인들(322)은, 유전층(330) 상에 위치할 수 있고, 패시 베이션층, 예를 들어, 레진층일 수 있는 절연층(332)으로 덮일 수 있다. 범프들(솔더들), 예를 들어, 범프들(344)이 제공되고 도전 라인들, 예를 들어, 도전 라인들(322)에 부착될 수 있다. 상기 범프들, 예를 들어, 범프들(344)은 절연층(332) 상에 실장된 제2 칩들, 예를 들어, 제2 칩들(312)에 전기적으로 연결된다.

도전 라인들, 예를 들어, 도전 라인들(322) 및 하부 칩 패드들(미도시)은 실리콘 관통 비아들(미도시)에 연결된다. 또한, 도 22b에 도시된 바와 같이, 상기 실리콘 관통 비아들은 상기 도전 라인들 및 상기 하부 칩 패드들과 상기 반도체 기판의 배면의 전기적 연결을 연장한다. 상기 제2 칩들을 가지는 상기 웨이퍼의 상부 표면은 엔캡슐레이션층(338)에 의하여 엔켑슐레이션된다. 도 24에 있어서, 유전층(330)은 회로들(328)의 부분들을 형성하는 다양한 금속층들 사이에 절연을 제공하는 층간 유전층(들)을 포함할 수 있다. 또한, 절연층(332)은 패시베이션층일 수 있다. 그러나, 절연층(332)이 패시베이션층인 경우에 있어서, 도 23a 및 도 23b에 도시된 바와 같이, 도전 라인들, 예를 들어, 도전 라인들(322)이 패시베이션층, 예를 들어, 패시베이션층(332) 상에 형성될 수 있고, 상기 하부 칩 패드들(미도시)은 상기 패시베이션층, 예를 들어, 패시베이션층(332)이 그 상에 적어도 먼저 형성된 유전층(330) 상에 다른 하부 금속층으로부터 형성될 수 있고, 이는 본 기술분야의 당업자는 이해할 수 있다.

다른 실시예에 있어서, 도 25에 개략적으로 도시된 바와 같이, 복수의 반도체 웨이퍼들은 수직으로 적층될 수 있고, 이에 따라 멀티칩 패키지들(또는 싱귤레이션 전의 웨이퍼 상의 멀티칩 패키지 부분들)을 형성할 수 있다. 도 25를 참조하 면, 도 21의 선 BB'에 상응하는 단면도가 도시되어 있다. 이러한 특정한 실시예에 있어서, 상기 웨이퍼 적층은 제1 반도체 웨이퍼(346) 및 제2 반도체 웨이퍼(348)를 포함한다. 또한, 엔캡슐레이션층(338)이 제공될 수 있다. 적어도 제1 반도체 웨이퍼(346)는 도전 라인들, 예를 들어 도 22a, 도 22b, 도 23a, 도 23b, 및 도 24을 참조하여 설명한 도전 라인들을 포함할 수 있다. 반면, 제2 반도체 웨이퍼(348)는 도전 라인들을 포함하거나 또는 포함하지 않을 수 있다. 본 실시예의 제2 반도체 웨이퍼(348)는 실리콘 관통 비아들을 포함한다. 또한 제1 반도체 웨이퍼(346)는 실리콘 관통 비아들을 포함하거나 또는 포함하지 않을 수 있다. 상기 제1 및 제2 반도체 웨이퍼들은 메모리 칩들에 상응할 수 있고, 상기 메모리 칩들은 동일하거나 또는 실질적으로 동일하거나, 또는 동일한 상대 위치에 동일한 기능을 가지는 패드를 포함할 수 있다. 도 21의 칩들(312)에 상응하고, 상기 제1 반도체 웨이퍼 상에 실장되고 엔캡슐레이션층(38)에 의하여 덮이는 상부 칩들(미도시)은 로직 칩들일 수 있다.

도 25에 도시된 실시예에 있어서, 제1 및 제2 반도체 웨이퍼들(346, 348) 모두는 실리콘 관통 비아들 및 도전 라인들을 포함한다. 또한, 제1 및 제2 반도체 웨이퍼들(346, 348) 각각은 도 22a, 도 22b, 도 23a, 도 23b, 및 도 24을 참조하여 상술한 바와 같이 동일하게 구성될 수 있다. 상기 제1 반도체 웨이퍼의 도전 라인들은 상기 제1 반도체 웨이퍼의 실리콘 관통 비아들 및 솔더 볼들을 통하여 상기 제2 반도체 웨이퍼의 도전 라인들과 연결된다. 상기 제2 반도체 웨이퍼의 도전 라인들은 상기 제2 반도체 웨이퍼의 실리콘 관통 비아들과 연결된다. 또한, 상기 실 리콘 관통 비아들은 상기 제2 반도체 웨이퍼의 솔더볼에 연결된다. 결과적으로, 상기 제1 반도체 웨이퍼의 상기 도전 라인들, 상기 실리콘 관통 비아들, 상기 솔더 볼들은 정렬되고, 또한 상기 제2 반도체 웨이퍼의 상응하는 도전 라인들, 실리콘 관통 비아들, 및 솔더 볼들 전기적으로 연결되고, 이에 따라 상기 제1 반도체 웨이퍼의 도전 라인들로부터 상기 제2 반도체 웨이퍼의 상기 솔더 볼들까지의 분리되고 평행한 전기적 연결 채널들을 형성한다.

도 24a 및 도 24b를 참조하여 상술한 상기 반도체 웨이퍼는 다양한 방법으로 형성될 수 있다. 일실시예에 있어서, 상기 웨이퍼 상의 상기 멀티칩 패키지 부분들(또한, 싱귤레이션된 후의 개개의 멀티칩 패키지들)은 두 가지의 주 공정에 의하여 제조될 수 있다. 그중 하나는 칩 제조 공정이고, 다른 하나는 패키지 공정이다. 따라서, 상기 멀티칩 패키지 부분들(또한 개개의 멀티칩 패키지들)은, 필수적이지는 않으나, 다른 제조 장치들 내에서 제조될 수 있다. 하나는 칩 제조 장치이고, 다른 하나는 패키지 제조 장치이다. 칩 제조 공정에 있어서, 도전 라인들, 예를 들어, 도전 라인들(322)은 하부 웨이퍼(310)(예를 들어, 반도체 기판(326), 내부 회로들(328), 유전층(330), 실리콘 관통 비아들(318), 하부 칩 패드들(320), 및 절연층(332)을 포함함)를 따라서 제조될 수 있다. 하부 웨이퍼(10), 특히 패시베이션층으로부터 형성된 절연층(332)을 포함하는 하부 웨이퍼(10)는, 패키지 공정으로 이송된다(예를 들어, 상기 하부 웨이퍼가 대기 등에 노출될 수 있는 패키지 장치). 패키지 공정에 있어서, 상기 제2 칩들, 예를 들어, 제2 칩들(312)은 상기 하부 웨이퍼 상에 실장되고, 또한 상응하는 패드들에 와이어 본딩된다. 상기 반도체 기판의 배면 상에 절연층(342)이 형성될 수 있다. 또한, 터미널들, 예를 들어, 터미널들(340)이 실리콘 관통 비아들, 예를 들어, 실리콘 관통 비아들(318)의 노출된 단부들에 부착된다. 이어서 상기 멀티칩 패키지 부분들은 상기 웨이퍼로부터 싱귤레이션될 수 있고, 이에 따라 개개의 멀티칩 패키지들을 구현할 수 있다. 상술한 방법은 도 26의 흐름도를 참조하여 상세하게 설명하기로 한다.

도 26을 참조하면, 실리콘 관통 비아들 및 도전 라인들을 가지는 하부 반도체 웨이퍼 상에 반도체 다이들을 형성한다. 상기 실리콘 관통 비아들은 상기 하부 반도체 웨이퍼 상의 도전 라인들 및 패드들과 전기적으로 연결된다(단계 350). 상기 단계는 칩 제조 공정에서(예를 들어, 칩 제조 장치 내에서) 수행될 수 있다. 또한, 도 27a는 도 21의 선 AA'를 따라 절취한 단면도이다.

도 27a를 참조하면, 반도체 기판(326)은 복수의 다이 영역들, 예를 들어, 다이 영역(311)을 포함한다. 내부 회로들, 예를 들어, 내부 회로들(328)은 반도체 기판(326) 상의 다이 영역, 예를 들어, 다이 영역(311) 내에 형성된다. 도전 라인들, 예를 들어, 도전 라인들(322)은 내부 회로들(328) 및 반도체 기판(326) 상에 증착된 유전층(330) 상에 형성된다. 상기 도전 라인들, 예를 들어, 도전 라인들(322)은, 예를 들어, 하나 또는 그 이상의 도전 물질들을 증착하고(예를 들어, 금속 물질 또는 도전 물질들의 조합 또는 복수의 도전층들), 이어서 패터닝하여 형성할 수 있다. 상기 증착은 스퍼터링, 화학기상증착(CVD), 전기 도금, 또는 다른 다양한 가능한 기술들을 이용하여 수행될 수 있다. 절연층(332)은 패시베이션층일 수 있고, 도전 라인들, 예를 들어, 도전 라인들(322) 상에 증착된다.

도 27b는 도 21의 선 BB'를 따라 절취한 단면도이다. 실리콘 관통 비아들, 예를 들어, 실리콘 관통 비아(318)가 형성되고, 유전층(330)에 수직으로 가로질러(즉 두께 방향) 반도체 기판(326) 내부로 연장된다. 상기 실리콘 관통 비아들은 도전 라인들(322) 및 하부 다이 패드들, 예를 들어, 다이 패드들(320)과 전기적으로 연결된다.

상기 하부 웨이퍼를 제조하는 동안에, 상기 패드에 신호 전달을 위하여 상기 칩 내에 재배선(예를 들어, 내부 회로)이 수행될 수 있다. 상기 하부 칩 패드들, 예를 들어, 다이 패드(320)가 형성되면, 패시베이션층, 예를 들어, 절연층(332)이 완성된 칩을 가로질러 형성될 수 있다. 상기 패시베이션층, 예를 들어, 절연층(332)은 원하는 경우 칩 제조 장치로부터 상기 하부 웨이퍼를 제거할 수 있도록 하고, 이에 따라 대기에 노출된다. 이어서, 추가적인 재배선이 패키지 장치에서 수행된다. 패시베이션층, 예를 들어, 절연층(332)은 개구되어, 터미널들(예를 들어, 볼들/범프들)의 패드들을 연결하는 재배선층과 연결된다. 이는 상기 칩들을 포함하는 웨이퍼들을 형성하는 분리된 제조 장치(예를 들어 칩 제조 장치) 및 상기 칩들을 패키지하는 분리된 제조 장치(예를 들어, 패키지 장치)를 허용하고, 또한 복수의 다른 패키지들 내에 사용되도록 동일한 칩 설계를 허용한다.

또한, 칩 제조에 있어서, 종종 상기 칩 패드들의 위치에 제한이 있을 수 있다. 예를 들어, 칩 패드들은 간혹 특정한 소자 형성 영역 상에 위치하지 않도록 제한되고, 예를 들어, NAND 플래시 메모리 내에서 메모리 셀 상의 위치가 제한되거나 또는 주변 회로 영역 또는 그 부분들 상에 위치하는 것이 제한된다. 그러나, 상기 패키지 범프들은 이러한 제한을 받지 않으며, 따라서, 범프들 사이에 공간을 더 제공하는 추가 영역의 잇점을 가질 수 있다. 상기 범프들은 상기 패드들과는 달리 제한을 갖는 않는데, 이는 쿠션층(cushion layer)이 있기 때문이다.

제조된 칩들 및 도전 라인들을 가지는 완성된 하부 반도체 웨이퍼는 패키지를 위한 패키지 공정으로 이송될 수 있다. 도 26을 다시 참조하면, 예를 들어, 연마 또는 다른 적절한 방법들로 상기 실리콘 관통 비아들을 개구하기 위하여 상기 반도체 웨이퍼의 배면을 공정처리한다(단계 352). 이러한 공정 단계는 도 28에 단면도로 도시되어 있다. 반도체 기판(326)의 배면이 공정 처리된다(예를 들어, 연마에 의함). 또한, 이에 따라 적어도 실리콘 관통 비아 각각의 일부는 노출된다. 배면 절연층(342)이 형성될 수 있다.

도 26을 다시 참조하면, 상기 하부 반도체 웨이퍼의 배면을 공정 처리한 후에 상기 제2 칩들은 하부 반도체 웨이퍼 상에 실장될 수 있다(단계 354). 이는 도 29a에 도시되어 있다.

도 29a를 참조하면, 상기 제2 칩들, 예를 들어, 칩 패드들(336)를 가지는 제2 칩(312)은 패시베이션층(332) 상에 실장된다. 접착 부재(334)는 절연층(332) 상에 상기 제 2칩들의 위치를 보장하기 위하여 이용될 수 있다.

도 26을 다시 참조하면, 도 29b에 단면도로 개략적으로 도시된 바와 같이, 상기 제2 칩들의 상기 칩 패드들은 상기 도전 라인들에 전기적으로 연결된다. 도 29b를 참조하면, 상기 하부 반도체 웨이퍼의 부분이 개략적으로 도시되어 있다. 예를 들어, 상부 칩(312)의 상기 칩 패드들은 도전 라인들(322)에 전기적으로 연결 된다. 상기 도전 라인들은 상기 하부 반도체 웨이퍼의 상응하는 실리콘 관통 비아들에 전기적으로 연결된다.

도 26을 다시 참조하면, 도 30에 개략적으로 단면도로 도시된 바와 같이, 상기 적층은 엔켑슐레이션될 수 있다(단계 358). 엔캡슐레이션층(338)은 상기 상부 칩들 상에 증착된다.

솔더 볼들 또는 다른 가능한 전기적 연결들이 상기 반도체 웨이퍼의 배면에서 노출된 실리콘 관통 비아들에 부착된다(단계 360).

이어서, 개개의 소자들을 얻기 위하여, 상기 반도체 웨이퍼를 싱귤레이션할 수 있다(단계 362). 예를 들어, 상기 제2 칩들 및 원하는 전기적 연결들을 가지는 제조된 반도체 웨이퍼는, 예를 들어, 레이저 또는 다른 유형의 기술들을 이용하여 절단 라인들을 따라서 절단된다.

도 26을 참조하여 상술한 바와 같이, 상기 칩 제조 공정에서 상기 도전 라인들을 형성하는 단계 외에도, 상기 도전 라인들은 패키지 공정에서 형성될 수 있다. 도 23a 및 도 23b에 도시된 바와 같은 패키지들을 형성하는 실시예의 방식에 따라, 하부 반도체 웨이퍼(310)는 칩 제조 공정에서, 예를 들어, 칩 제조 장치에서 제조될 수 있다. 특히, 반도체 기판(326)이 제공되고, 내부 회로들, 예를 들어, 내부 회로들(328)이 반도체 기판(326)의 다이 영역들 내에 형성되고, 또한 절연층(332), 예를 들어 패시베이션층인 절연층이 형성된다. 하부 칩 패드들, 예를 들어, 하부 칩 패드들(320) 및 상기 하부 칩 패드들에 연결된 상기 실리콘 관통 비아들이 형성된다. 상기 도전 라인들(아직 형성되지 않음)에 연결된 상기 실리콘 관통 비아들 은, 일실시예에 있어서, 상기 칩 제조 공정에서 형성될 수 있고, 또한, 다른 실시예에 있어서, 후속의 패키지 공정에서 형성될 수 있다.

제조된 하부 반도체 웨이퍼는 패키지 공정(예를 들어, 패키지 장치)으로 이송될 수 있다. 상기 패키지 공정에 있어서, 도전 라인들, 예를 들어, 도전 라인들(322)이 절연층(332), 예를 들어 패시베이션층인 절연층 상에 형성된다. 이어서, 상기 도전 라인들 상에 레진층(333)이 형성된다. 상기 도전 라인들에 연결된 실리콘 관통 비아들이 칩 제조 공정에서 형성되지 않는 실시예에 있어서, 실리콘 관통 비아들, 예를 들어, 실리콘 관통 비아들(318)이 형성될 수 있고, 또한 상기 도전 라인들과 전기적으로 연결될 수 있다. 이러한 순서일 필요는 없으나, 상기 제2 칩들, 예를 들어, 제2 칩들(312)은 접착층, 예를 들어, 접착층(334)을 포함하거나 포함하지 않고 실장될 수 있다. 반도체 기판(326)의 배면은 공정처리될 수 있고, 예를 들어, 연마될 수 있고, 이에 따라 상기 실리콘 관통 비아들 각각의 적어도 부분이 개구될 수 있다. 상기 실리콘 관통 비아들의 개구된 일단부들은 터미널들, 예를 들어, 볼들/범프들에 부착될 수 있다. 또한, 배면 절연층(342)이 형성될 수 있다.

이어서, 상기 웨이퍼 전체는 엔켑슐레이션층(338)에 의하여 엔켑슐레이션될 수 있다. 또한 상기 제조된 멀티칩 패키지 부분들은 상기 웨이퍼로부터 싱귤레이션될 수 있고, 이에 따라 개개의 멀티칩 패키지들을 구현할 수 있다.

상기 엔켑슐레이션 공정은 도 31a 및 도 31b에 개략적으로 도시된 바와 같은 대체적인 하프-쏘잉(half-sawing)에 의하여 완성될 수 있다. 도 31a를 참조하면, 상기 패시베이션층을 증착한 후에, 하부 반도체 웨이퍼(310)는 하프-쏘잉되어 트렌치를 형성할 수 있다(상기 제2 칩들을 실장하거나 실장하기 전임). 도 31b에 개략적으로 도시된 바와 같이, 상기 제2 칩들을 실장하는 단계 및 상기 칩들을 상기 제2 칩들의 패드들에 연결하는 단계를 수행한 후에, 엔캡슐레이션층(366)이 증착될 수 있다. 증착된 상기 엔켑슐레이션 물질은 상기 하프-쏘잉에 의하여 형성된 트렌치들을 매립하고, 상기 제2 칩들 및 상기 트렌치들을 실질적으로 덮는다. 결과적으로, 상기 싱귤레이션을 수행한 후에, 상기 엔캡슐레이션층에 의하여 상기 멀티칩 패키지 소자들의 주 측벽들이 또한 보호될 수 있다.

상술한 실시예들은 단지 예시적임을 유의하여야 한다. 다른 변형들이 또한 적용될 수 있다. 예를 들어, 상기 하부 반도체 웨이퍼의 패드들, 예를 들어, 도 22b의 다이 패드들(320)을 형성하기 전에, 형성한 후에, 또는 그와 동시에 상기 도전 라인들이 형성될 수 있다. 예를 들어, 절연층(332)이 패시베이션층인 경우에 있어서, 다이 패드들(320)은 상기 패시베이션층 하측에 형성될 수 있고, 도전 라인들(322)은 상기 패시베이션층 상에 형성될 수 있다. 상기 하부 반도체 웨이퍼를 형성하는 단계 및 상기 제2 칩들을 실장하는 단계는 동일한 공정에서 또는 다른 공정들에서 수행될 수 있고, 또한 동일한 장치들에서 또한 다른 장치들에서 수행될 수 있다. 예를 들어, 상기 하부 반도체 웨이퍼는 하나의 제조 장치에서 형성될 수 있고, 멀티칩 패키지 내에서 복수의 칩들을 패키지하도록 이송될 수 있다. 상기 웨이퍼는 복수의 칩들 또는 다이들로 싱귤레이션 또는 분리될 수 있고, 이는 싱귤레이션된 칩들의 각각 상에 및 패키지된 조합물 상에 제2 칩이 실장되기 전에 (또 한 어플리케이션에 따라 추가적인 칩들을 결합함) 수행될 수 있다.

상기 실리콘 관통 비아들은 칩 제조 장치 또는 패키지 장치에서 제조될 수 있다. 실리콘 관통 비아들은 칩 제조자에 의하여 제조된 비아 우선(via first) 실리콘 관통 비아 또는 비아 나중(via last) 실리콘 관통 비아일 수 있다.

또한, 추가적인 칩들이 상기 웨이퍼 레벨에서 실장될 수 있다. 즉, 웨이퍼 레벨 패키지는 서로 집적된 다이들 및 함께 패키지된 칩들에 상응하여 상기 제2 칩들(또한 가능한 다른 칩들)이 실장됨에 따라 구현될 수 있다. 상기 결합된 칩들은 개별적인 멀티칩 패키지들로 분리(예를 들어 싱귤레이션) 될 수 있다. 서로 집적된 상기 다이들은 전체 웨이퍼(예를 들어, 200 mm 또는 8 인치 웨이퍼, 300 mm 또는 12 인치 웨이퍼, 또는 450 mm 또는 18 인치 웨이퍼) 또는 이들의 부분에 의하여 구현된다.

도 32는 도전 라인들을 포함하는 반도체 소자들를 가지는 예시적인 웨이퍼를 개략적으로 도시한다. 도 32를 참조하면, 웨이퍼(400)는 다이 영역들, 예를 들어, 다이 영역들(402, 404)을 포함한다. 라인들(406)은 분리 라인들로 정의되며, 이러한 분리 라인들은 상기 다이들을 서로 분리하여 상술한 바와 같은 또는 이들의 변형인 개개의 칩들을 형성한다. 따라서, 각각의 다이 영역 내에서, 도전 라인들(422, 424)을 가지고, 상술한 바와 같거나 또는 이들의 변형과 같은 반도체 소자가 형성될 수 있다. 본 실시예에 있어서, 도전 라인들(422, 424)은 선형, 평행, 균일한 피치로 이격되고 전체 다이에 걸쳐서 연장되도록(즉, 싱귤레이션을 수행한 후 하나의 에지에서 다른 에지에 상응하도록 하나의 분리 라인에서 다른 분리 라인 까지임) 도시되어 있다. 그러나, 도전 라인들(422, 424)은 상술한 바와 같거나 또는 이들의 변형과 같은 경우를 포함하여 다른 패턴들 및 형상들을 가질 수 있다. 예를 들어, 하기의 도 39에 도시된 바와 같이, 칩 구성을 용이하게 하기 위하여, 상기 도전 라인들은 다이 영역의 중심에서 단속적으로 형성될 수 있다.

실시예로서, 다이 영역들(402, 404)을 가로질러 연장된 AA 방향을 따르는 단면도가 도 33에 개략적으로 도시되어 있다. 이러한 다이 영역들(402, 404)은 결과적으로 서로에 대하여 분리되고, 또한 도 21에 도시되고 상술한 바와 같은 칩(356)에 각각 상응할 수 있다.

도 33을 참조하면, 웨이퍼(400)가 제공된다. 다이들을 분리된 칩들로 분리하는 분리가 용이하도록, 웨이퍼(400) 내의 분리 라인들(406)을 따라서, 노치 또는 스코어(score)(408)가 형성될 수 있다. 반도체 웨이퍼(400) 내에 및 개개의 다이 영역들 내에 내부 전자 회로들이 형성된다. 예를 들어, 회로들(416, 410)은 각각 다이 영역들(402, 404) 내에 및 웨이퍼(400) 내에 형성된다.

상기 내부 회로들 및 웨이퍼(400) 상에, 예를 들어, 표준 박막 증착 기술을 이용하여 유전층(401)을 증착한다. 칩 패드들, 예를 들어, 칩 패드들(418, 420)을 유전층(401) 상에 형성한다. 상기 칩 패드들은 다양한 방법으로 형성할 수 있고, 예를 들어, 선택한 도전 물질을 증착하고, 이어서 패터닝하여 형성할 수 있다. 상기 칩 패드들은 상응하는 내부 회로들에 전기적으로 연결된다. 특히, 다이 영역 내의 상기 칩 패드들은 동일한 다이 영역에 위치한 내부 회로에 전기적으로 연결된다. 예를 들어, 다이 영역(402) 내의 칩 패드(418)는 동일한 다이 영역(402) 내에 위치한 회로(416)에 전기적으로 연결된다. 또한, 다이 영역(404) 내의 칩 패드(419)는 다이 영역(404) 내에 위치한 회로(410)에 전기적으로 연결된다. 상기 칩 패드들은 그의 상응하는 회로에 전력을 제공하거나, 그의 상응하는 회로에 입력 신호를 제공하거나, 및/또는 그의 상응하는 회로로부터 출력 신호를 제공받기 위하여 사용될 수 있다. 다른 다이 영역들 내의 칩 패드들은 분리되고, 예를 들어, 서로 연결되지 않는 것이 바람직하다.

유전층(401) 및 상기 칩 패드들 상에 패시베이션층(412)이 형성된다. 일실시예에 있어서, 상기 패시베이션층의 선택된 물질이, 예를 들어, 표준 박막 증착 기술을 이용하여 증착된다. 상기 증착된 패시베이션층은 패터닝되고, 이에 따라 칩 패드들 각각의 적어도 부분을 노출하는 개구부들, 예를 들어, 개구부들(417, 419)을 형성한다. 이러한 패터닝은 표준 리소그래피 기술 및 적절한 식각 공정을 이용하여 수행될 수 있다.

상기 패시베이션층 상에 도전 라인들, 예를 들어, 도전 라인들(422, 424)을 형성한다. 상기 도전 라인들은 상기 패시베이션층 상에 선택된 도전 물질을 증착하고, 이어서 패터닝하여 형성할 수 있다. 상기 형성된 도전 라인들은 웨이퍼(400) 상에 형성된 내부 회로들로부터 격리된다. 추가적인 외부 연결들이 없는 경우에 있어서, 도전 라인들(422, 424)은 전기적으로 부유된다. 일실시예에 있어서, 상기 도전 라인들은 상기 웨이퍼의 각각의 다이 영역들 또는 모든 다이 영역들 내의 실질적으로 모든 내부 회로들로부터 격리된다. 따라서, 추가적인 회로부 또는 변형이 없는 경우에 있어서, 다이 영역의 도전 라인에 의하여 동작 중에 전송되 는 전력 신호, 접지 신호, 및 전기 신호들은 이러한 도전 라인들 하측에 위치하거나, 또는 동일한 다이 영역 내에 위치한 내부 회로(들)에 전송되지 않는다.

도전 라인들 및 패시베이션층(412) 상에 절연층(414)을 형성한다. 절연층(114)은 개구부들, 예를 들어, 개구부들(423, 425, 417, 419)을 포함하고, 이러한 개구부들은 상기 칩 패드들의 부분들과 선택된 도전 라인들(예를 들어, 전기적 연결을 위하여 사용되는 도전 라인들)을 노출한다. 상기 절연층은 다양한 방법으로 형성될 수 있다. 예를 들어, 상기 도전 라인들 및 패시베이션층(412) 상에 레진층이 증착될 수 있다.

이어서, 상기 웨이퍼는 개개의 반도체 칩들(402, 404)을 얻기 위하여 싱귤레이션될 수 있고, 이러한 칩들은 상술한 실시예들에서 설명한 바와 같다. 상기 다이 영역들은, 상응하는 칩들을 형성하기 위하여 제공된 분리 라인들을 따라서 상기 웨이퍼로부터 분리될 수 있다.

원하는 개구부들을 얻기 위하여, 싱귤레이션되기 전에 또는 싱귤레이션된 후에 증착된 레진층(414) 및/또는 절연층(412)은 패터닝될 수 있다. 상기 반도체 소자들을 제조하는 방법은 하기에 단계들을 포함할 수 있다.

(a) 반도체 웨이퍼를 준비하는 단계;

(b) 복수의 다이 영역들에서 상기 반도체 웨이퍼 내에 또는 그 상에 회로들(예를 들어, 메모리 소자, 제어부, DSP, 마이크로 프로세서 등을 형성하기 위하여, 트랜지스터들, 로직 게이트들(NOR, NAND, 인버터들, 등)을 포함하는 로직 회로부)을 형성하는 단계;

(c) 회로들 및 회로들에 각각에 대한 신호 연결들에 대하여 전력 및/또는 접지를 제공하도록, 상기 회로들에 연결된 칩 패드를 상기 복수의 다이 영역들에 형성하는 단계;

(d) 상기 웨이퍼 상에 패시베이션층을 형성하는 단계;

(e) 복수의 다이 영역들에 걸쳐서, 상기 회로들과 전기적으로 연결되지않는 격리 및/또는 부유 도전 라인들을 형성하는 단계;

(f) 상기 패시베이션층 상에 절연층을 형성하는 단계.

(g) 회로들, 칩 패드들 및 도전 라인들을 각각 가지는 개별적인 칩들을 형성하기 위하여, 회로들, 칩 패드들 및 도전 라인들을 가지는 상기 웨이퍼를 싱귤레이션을 하는 단계; 및

(h) 필요한 경우, 상기 칩 패드들 및/또는 도전 라인들에 엑세스를 제공하는 단계(예를 들어, 상기 패시베이션층 내에 개구부를 제공함).

본 발명은 상기 순서에 한정되는 것은 아니다. 예를 들어, 도전 라인들 및/또는 칩 패드들에 엑세스를 형성하는 단계는 상기 싱귤레이션 단계 이전에 수행될 수 있다. 또한, 상기 도전 라인들은 상기 칩 패드들을 형성하는 단계 이전에 또는 동시에 형성될 수 있다.

도전 라인들을 가지는 다양한 반도체 소자들이 도 21에 도시된 상기 웨이퍼의 다이 영역들 내에 형성될 수 있고, 이에 대한 다른 예가 도 34에 개략적으로 도시되어 있다. 도 34를 참조하면, 도 33과는 달리 상기 도전 라인들 및 칩 패드들은 상기 패시베이션층 상에 동일한 수준에서 형성될 수 있다. 도 34의 개개의 칩 들(402, 404)은 도 21을 참조하여 상술한 칩(332) 에 각각 상응할 수 있다.

특히, 상기 도전 라인들은 복수의 반도체 소자들을 가지는 소자 어셈블리들에서 유용할 수 있다. 특히, 많은 수의 도전 라인들이 상기 하부 칩 상에 제공될 수 있고, 이는 상기 하부 칩 상에 하나 만이 실장되는 제2 칩 및 제3 칩의 칩 패드들의 갯수를 초과한다. 따라서, 상기 하부 칩은 후속의 패키지 요구들에 있어서 최소한으로 고려되도록 설계될 수 있고, 패키지 설계(예를 들어, 상기 하부 칩 및 제2 칩을 포함하는 멀티칩 패키지 패키지, 또는 상기 하부 칩과 다른 패드 레이 아웃을 가지는 제3 칩을 포함하는 다른 멀티칩 패키지 패키지 설계)는 제공되는 도전 라인들의 갯수 때문에 아직 유연할 수 있다.

다른 실시예에 있어서, 상기 어셈블리는 도 35에 개략적으로 도시된 바와 같이 상기 웨이퍼 레벨일 수 있다. 도 35를 참조하면, 복수의 반도체 소자들(또는 다른 유형의 전자 소자들), 예를 들어, 소자들(428, 430)은 다이 영역들 내의 반도체 소자들, 예를 들어, 다이 영역들(402, 404) 내의 반도체 소자들로 어셈블링될 수 있다. 상기 어셈블링 전에, 웨이퍼(400) 상에 형성된 반도체 소자들은 소정의 기준에 따라 검사될 수 있다. 이러한 반도체 소자들, 예를 들어, 소자들(432)이 검사에 실패하면, 어셈블링되지 않을 수 있다. 이어서, 웨이퍼 어셈블리(426)는 보호 물질(예를 들어, 레진)으로 덮일 수 있고, 이어서 개별 소자 어셈블리들을 얻기 위하여 싱귤레이션될 수 있다.

도 36 및 도 37은 싱귤레이션을 수행하기 전과 싱귤레이션을 수행한 후의 예시적인 웨이퍼 어셈블리를 개략적으로 도시한다. 도 36을 참조하면, 다이 영역 들(402, 404)은 설명을 위하여 예시적으로 도시되어 있다. 각각의 다이 영역에 있어서, 반도체 소자가 형성되고, 상기 반도체 소자는 칩 패드들, 예를 들어, 다이 영역(402) 내의 개구부(417) 하의 칩 패드(418), 및 다이 영역(404) 내의 개구부(419) 하의 칩 패드(420) 및 도전 라인들, 예를 들어, 다이 영역(402) 내의 도전 라인(422) 및 다이 영역(404) 내의 도전 라인(424)을 포함한다. 전기적 연결을 위하여 사용되는 상기 도전 라인들의 부분들은 개구부들에 의하여 노출된다. 예를 들어, 소자들(428, 430)에 연결되기 위하여 사용되는 도전 라인들(422, 424)은 개구부들(423, 425)에 의하여 부분적으로 노출된다.

상기 어셈블링된 소자들(428, 430)에 대한 도전 라인들의 전기적 연결들은 상기 웨이퍼를 싱귤레이션하기 전에 또는 싱귤레이션한 후에 수행될 수 있다. 특히, 상기 웨이퍼를 싱귤레이션하기 전에, 다이 영역의 반도체 소자의 선택된 도전 라인들은 상기 반도체 소자와 어셈블링된 상기 소자에, 예를 들어, 와이어 본딩을 통하여 연결될 수 있다. 전기적 연결을 형성한 후에, 상기 웨이퍼는 싱귤레이션될 수 있다. 다른 실시예에 있어서, 도전 라인들의 원하는 전기적 연결을 개개의 소자 어셈블리들에 제공하기 전에, 상기 웨이퍼는 싱귤레이션될 수 있다.

도 37을 참조하면, 싱귤레이션된 소자 어셈블리는 어셈블링된 복수의 소자들, 예를 들어, 도 36에 도시된 반도체 칩(402) 및 칩(428)을 포함하고, 패키지 기판(434) 상에 위치한다. 선택된 도전 라인들 및 칩 패드들의 전기적 연결은 이번에 완료될 수 있다. 이어서, 상기 어셈블리 전체는 보호 물질, 예를 들어, 레진을 포함하는 엔켑슐레이션에 의하여 덮일 수 있다.

또한, 멀티칩 패키지는 상기 웨이퍼 레벨 패키지 상에 제조될 수 있고, 도 38은 그 일례를 개략적으로 도시한다. 도 38을 참조하면, 요소(435)는 다이 영역들을 포함하는 웨이퍼이다. 다이 영역들 각각은 그 내에 칩 패드들 및 도전 라인들에의 전기적 연결을 위한 터미널들을 포함한다. 그러나, 상기 도전 라인들은, 예를 들어, 도전 물질(예를 들어, 금속 물질)을 증착하고 이어서 패터닝함으로써 형성될 수 있고, 상기 증착은 패키지 공정 중에 스퍼터링, CVD, 전기 도금, 또는 다른 가능한 기술들에 의하여 수행될 수 있다. 특히, 상기 도전 라인들은, 상기 제2 반도체 칩들을 실장하기 전에 패키지 제조에 의하여 제조될 수 있다.

예를 들어, 상기 웨이퍼를 싱귤레이션을 수행하기 전에 또는 싱귤레이션을 수행한 후에, 원하는 전기적 연결들이 완성될 수 있다. 도 38에 도시된 실시예에 있어서, 개개의 소자 어셈블리들(예를 들어, 제2 칩들)은 상기 다이 영역들 상에 위치하고, 또한 상기 칩 패드들 및/또는 도전 라인들을 위한 전기적 연결이 수행될 수 있다. 다른 실시예에 있어서, 상기 웨이퍼의 싱귤레이션을 수행한 후에, 상기 소자 어셈블리 각각 내의 상기 칩 패드들 및 선택된 상기 도전 라인들의 전기적 연결이 수행될 수 있다. 반도체 웨이퍼(402)는 도 21을 참조하여 상술한 바와 동일할 수 있다. 다른 실시예에 있어서, 상기 반도체 기판(예를 들어, 도 22a의 기판(326))은 패키지 웨이퍼로서 직접적으로 사용될 수 있다.

예시적인 웨이퍼 레벨 패키지 방법은 하기의 단계들을 포함한다. 1) 소자를 내에 포함하는 반도체 기판을 준비하는 단계; 2) 상기 소자를 외부 터미널에 연결하도록 상기 반도체 기판 상에 전기적 연결을 형성하는 단계; 3) 엔켑슐레이션 물 질에 의하여 상기 반도체 기판을 엔켑슐레이션하는 단계; 4) 상기 반도체 기판을 개개의 소자 어셈블리들로 싱귤레이션하는 단계를 포함한다. 단계 3) 및 단계 4)는 다른 실시예들에서 서로 교체될 수 있다. 상기 전기적 연결은 솔더 볼 등 일 수 있고, 상기 솔더 볼은 상기 반도체 기판의 일표면 상에 형성될 수 있다. 또한, 싱귤레이션을 수행하기 전에 또는 싱귤레이션을 수행한 후에, 상기 엔켑슐레이션 물질은 상기 반도체 기판의 다른 표면 상에 형성될 수 있다. 상기 전기적 연결은 와이어 등일 수 있고, 상기 와이어는 상기 반도체 기판의 일표면 상에 위치할 수 있고, 상기 엔켑슐레이션 물질은 상기 반도체 기판의 일표면(상기 와이어가 위치한 표면과 동일한 표면) 상에 위치할 수 있다. 상기 와이어 형성 단계 및 상기 엔켑슐레이션 단계는 싱귤레이션 단계를 수행하기 전에 또는 싱귤레이션 단계를 수행한 후에 수행될 수 있다.

도 39는 싱귤레이션을 수행하기 전에 웨이퍼 상에 도전 라인들을 가지는 다른 예시적인 멀티칩 패키지를 개략적으로 도시한다. 상기 실시예들에 있어서, 도전 라인들, 예를 들어, 도전 라인들(422) 상기 웨이퍼 내에 불연속되며, 특히, 상기 제2 칩들이 위치하는 영역 내에서 불연속된다. 그러나, 각각의 도전 라인의 두 개의 인접한 부분들 사이의 간극은 상기 도전 라인의 길이를 따라서 상기 제2 칩의 치수에 비하여 실질적으로 동일하거나 또는 작다.

또한, 도전 라인들은 상기 반도체 웨이퍼의 배면 상에 형성될 수 있고, 도 40에 개략적으로 도시되어 있다. 도 40을 참조하면, 하부 웨이퍼(400)는 그 상에 내부 회로가 형성된 반도체 기판(326)을 포함한다. 유전층(330)이 상기 내부 회로 들 상에 증착된다. 하부 웨이퍼 패드들, 예를 들어, 패드(452)는 실리콘 관통 비아들, 예를 들어, 실리콘 관통 비아(450)을 통하여 상기 반도체 웨이퍼의 배면에 위치하는 터미널들, 예를 들어, 터미널(454)에 연결된다. 도전 라인들, 예를 들어, 도전 라인들(456), 반도체 기판(326)의 배면 상에 형성된다. 상기 제2 칩들은 반도체 기판(326)의 배면 상에 위치할 수 있고, 전기적 연결을 위하여 도전 라인들(456)을 이용한다. 도전 라인들(456)은 라인들(322 또는 422)에 상응할 수 있고, 예를 들어, 웨이퍼(400) 내에 형성된 내부 회로들(328)로부터 격리될 수 있고, 또한 도전 라인들(422)과 동일한 방식으로 이용될 수 있다(예를 들어, 제2 칩 및 상기 멀티칩 패키지의 패키지 터미널들 사이의 연결들). 또한, 상기 유전층 상에 위치한 상기 제2 칩을 연결하기 위하여, 상기 도전 라인들은 실리콘 관통 비아들(미도시)에 연결된다.

도 41은 다른 예시적인 전기적 연결 구성을 개략적으로 도시한다. 도 41을 참조하면, 도전 라인들, 예를 들어, 도전 라인들(456)은 반도체 기판(326)의 배면 상에 형성된다. 반면, 상기 내부 회로들은 상기 반도체 기판의 대향 측 상에 형성된다. 하부 웨이퍼 패드들, 예를 들어, 패드(450)는 상기 내부 회로가 상기 내부 회로들 및 상기 유전층 상에 위치한 패키지 기판(456) 상에 배치된 터미널들에 전기적으로 연결되도록 이용될 수 있다. 도전 라인들(456)은, 예를 들어, 와이어들, 예를 들어, 와이어(458)를 통하여 패키지 기판에 연결될 수 있다. 도전 라인들(456)은 라인들(322 또는 422)에 상응할 수 있고, 예를 들어, 웨이퍼(400) 내에 형성된 내부 회로들로부터 격리될 수 있고, 또한 유사한 방법으로 이용될 수 있다 (예를 들어, 제2 칩 및 상기 멀티칩 패키지의 패키지 터미널들 사이의 연결들을 위함).

상술한 실시 예들의 다양한 변형들은 본 기술 분야의 당업자에게 명백할 수 있고, 청구항들 내에 개시된 바와 같이 본 발명의 범위 내에 포함되도록 의도될 수 있다. 예를 들어, 개별적인 패키지들, 개별적인 패키지 요소들 및 개개의 칩들의 변형들은 상기 공정들에 의하여 형성될 수 있고, 또한 상술한 개시들에서 설명된 상기 웨이퍼들의 부분으로 시용될 수 있다. 예를 들어, 도 4의 예의 변형(도 3과 비교함)은 도 23b의 예들에 의하여 반영될 수 있다. 그러나, 도 5 내지 도 18과 관련된 실시예들에서 반영된 하나 또는 그 이상의 변형들은, 예를 들어, 도 21, 도 22a 및 도 22b과 관련된 실시예들에 실행될 수 있음을 동일하게 예상할 수 있다. 이와 유사하게, 도 5 내지 도 18과 관련된 실시예들에서 반영된 하나 또는 그 이상의 변형들은, 예를 들어, 도 22d 및 도 22e와 관련된 실시예들, 및/또는 도 23a 및 도 23b와 관련된 실시예들, 및/또는 도 24와 관련된 실시예에 실행될 수 있음을 동일하게 예상할 수 있다. 이와 유사하게, 설명된 패키지들 또는 패키지 요소들(하나의 도면과 관련되거나, 또는 또는 이들의 조합)은, 도 19 및 도 20와 관련된 시스템들 내에 사용될 수 있다. 상술한 특정한 조합들은 설명을 위한 것이며, 배제하기 위한 것은 아니다. 개시된 예들의 개개의 형상들의 가능한 조합들은 본 기술 분야의 당업자에게 명백할 수 있고 가능한 조합들이 가능하고, 반면 본 발명의 범위가 한정되는 것은 아니다.

본 명세서에서 "하나의 실시예," "일 실시예," "예시적인 실시예," 등으로 지칭됨은 실시예들과 관련된 특정한 형상, 구조, 또는 특징이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 본 명세서에서 여러 위치에서 이러한 어구들의 등장은 동일한 실시예에서 지칭된 모든 구성요소들이 반드시 필요한 것은 아니다. 또한, 특정한 형상, 구조, 또는 특징이 어떤 실시예와 관련되어 설명되는 경우에 있어서, 이러한 형상, 구조, 또는 특징이 다른 실시예들과 관련될 수 있음은 본 기술분야에 당업자는 이해할 수 있다. 또한, 이해를 용이하게 하기 위하여, 특정한 방법 단계들이 구분된 단계들로서 설명하였으나, 이러한 구분되어 설명된 단계들은 그 수행에 의존하여 설명된 순서로서 반드시 한정되는 것은 아니다. 즉, 일부 단계들은 교차된 순서로 또는 동시에 수행될 수 있다. 또한, 예시적인 도면들은 본 개시의 실시예들에 따라 다양한 방법들을 설명한다. 이러한 예시적인 방법 실시예들은 상응하는 장치 실시예들을 사용하여 설명되어 있고, 또한 상기 방법 실시예들을 상응하는 장치 실시예들에 적용할 수 있다. 그러나, 본 발명은 상기 방법 실시예들에 한정되는 것은 아니다.

일부의 실시예들이 도시되고 설명되어 있다고 하여도, 본 발명의 원리와 기술적 사상으로부터 벗어남이 없이 이러한 실시예들에 변형이 가능함은 본 기술 분야의 당업자에게는 자명할 것이다. 따라서, 상술한 실시예들은 본 발명을 모든 관점들을 고려하기 위하여 예시된 것이며, 본 발명을 한정하는 것이 아니다. 따라서, 본 발명의 범위는 상세한 설명이 아닌 첨부된 청구항들에 의하여 한정되며, 본 명세서는 상기 청구항들의 균등물의 의미와 범위에 부합하는 모든 변형을 포함하고 있다. 본 개시에 사용된 바와 같이, 용어 "바람직함"은 배제적인 것이 아니며, " 바람직하지만 한정되는 것은 아님"으로 해석되어야 한다. 청구항의 용어들은 상세한 설명에 개시된 바와 같이, 전체적인 발명의 개념과 부합하여 가장 넓은 범위로 해석되어야 한다. 예를 들어, 용어 "커플링된(coupled)" 및 "연결(connect)"(및 이들의 변형)은 직접적인 및 간접적인 연결들/커플링들을 의미하도록 사용된다. 다른 예로서, "가지다(having)" 및 "포함한다(including)", 이들의 변형 및 유사한 통상적인 용어들 및 구들은 "포함함(comprising)"의 의미로서 사용된다(즉, 모두 "열린 한정(open ended)" 용어들로서 고려됨) - 단지 용어 "포함함(consisting of)" 및 "본질적으로 포함함(consisting essentially of)"은 "닫힌 한정(close ended)"으로서 고려되어야 한다. 용어 "수단으로서(means for)" 및 관련된 기능이 청구항에 나타나지 않고 청구항들이 이러한 기능을 수행하는 충분한 구조를 개시하지 않는 한, 청구항들이 112항 6절로 해석되도록 의도된 것은 아니다.

도 1은 종래의 멀티칩 패키지의 부분 확대도이다.

도 2는 본 발명의 제1 실시예에 따라 구성된 반도체 칩의 상면도이다.

도 3은 도 2의 선 3-3을 따라 절취한 확대 단면도이다.

도 4는 도 3과 유사하게 도시된 본 발명의 제2 실시예이다.

도 5는 본 발명의 제3 실시예에 따른 상면도이다.

도 6은 본 발명의 제4 실시예에 따른 상면도이다.

도 7은 도 3 및 도 4와 유사하게 도시된 본 발명의 제5 실시예이다.

도 8은 본 발명의 제6 실시예의 상면도이다.

도 9는 본 발명의 일실시예에 따라 구성된 제1 멀티칩 패키지의 개략적인 사시도이다.

도 10은 본 발명의 일실시예에 따라 구성된 제2 멀티칩 패키지의 개략적인 사시도이다.

도 11은 본 발명의 일실시예에 따라 구성된 제3 멀티칩 패키지의 개략적인 사시도이다.

도 12는 본 발명의 일실시예에 따라 구성된 제4 멀티칩 패키지의 개략적인 사시도이다.

도 13은 본 발명의 일실시예에 따라 구성된 제5 멀티칩 패키지의 개략적인 사시도이다.

도 14는 제5 예의 단면도이다.

도 15는 본 발명의 일실시예에 따라 구성된 제6 멀티칩 패키지의 개략적인 사시도이다.

도 16은 제6 예의 단면도이다.

도 17은 본 발명의 일실시예에 따라 구성된 제7 멀티칩 패키지의 개략적인 사시도이다.

도 18은 본 발명의 일실시예에 따라 구성된 제8 멀티칩 패키지의 개략적인 상면도이다.

도 19는 본 발명의 일실시예에 따라 구성된 카드의 개략적인 도면이다.

도 20은 본 발명의 일실시예에 따라 구성된 시스템의 개략적인 도면이다.

도 21은 싱귤레이션을 수행하기 전의 웨이퍼 상의 멀티칩 패키지들에 대한 예시적인 전기적 연결 구성의 개략적인 사시도이다.

도 22a, 도 22b, 도 22c, 도 22d 및 도 22e는 도 21의 멀티칩 패키지 부분들의 단면도들이다. 도 22a는 도 21의 선 AA'를 따른 멀티칩 패키지 부분들의 단면도이다. 도 22b는 도 21의 선 BB'를 따른 멀티칩 패키지 부분들의 단면도이다. 도 22c는 반도체 기판의 배면 상의 다른 예시적인 절연층을 도시한다. 도 22d 및 도 22e는 도 22b 및 도 22c의 다른 예시적인 변형예이다.

도 23a 및 도 23b는 싱귤레이션을 수행하기 전의 웨이퍼 상의 멀티칩 패키지들에 대한 다른 예시적인 전기적 연결 구성을 도시한다. 도 23a은 도 21의 선 AA'를 따른 멀티칩 패키지 부분들의 단면도이다. 도 23b는 도 21의 선 BB'를 따른 멀티칩 패키지 부분들의 단면도이다.

도 24는 싱귤레이션을 수행하기 전의 웨이퍼 상의 멀티칩 패키지들에 대한 다른 예시적인 전기적 연결 구성의 단면도이다.

도 25는 싱귤레이션을 수행하기 전의 웨이퍼 상의 멀티칩 패키지들에 대한 다른 예시적인 전기적 연결 구성의 단면도이다.

도 26은 도 22a 및 도 22b에 도시된 전기적 연결들의 예시적인 제조 방법에서 수행되는 단계들을 도시하는 흐름도이다.

도 27a, 도 27b, 도 28, 도 29a, 29b 및 도 30은 예시적인 실시예들의 단면도들이다.

도 31a 및 도 31b는 싱귤레이션을 수행하기 전의 다른 예시적인 제조 공정에서 웨이퍼 상의 멀티칩 패키지를 도시한다.

도 32는 싱귤레이션을 수행하기 전의 다른 예시적인 멀티칩 패키지 부분들이 그 상에 형성된 반도체 웨이퍼의 사시도이다.

도 33는 도 32의 선 CC'를 따라 절취된 단면도이다.

도 34는 다른 예시적인 멀티칩 패키지 부분들의 부분의 단면도이다.

도 35는 싱귤레이션을 수행하기 전의 다른 예시적인 멀티칩 패키지 부분들이 그 상에 형성된 반도체 웨이퍼의 사시도이다.

도 36 및 도 37는 도 35의 멀티칩 패키지 부분들의 사시도이다.

도 38은 싱귤레이션을 수행하기 전의 다른 예시적인 멀티칩 패키지 부분들이 그 상에 형성된 반도체 웨이퍼의 사시도이다.

도 39는 싱귤레이션을 수행하기 전의 다른 예시적인 멀티칩 패키지 부분들이 그 상에 형성된 반도체 웨이퍼의 사시도이다.

도 40는 다른 예시적인 전기적 연결 구성을 포함하는 멀티칩 패키지 부분들의 단면도이다.

도 41은 다른 예시적인 전기적 연결 구성을 포함하는 멀티칩 패키지 부분들의 단면도이다.

Claims

반도체 기판을 제공하는 단계;

상기 반도체 기판의 제1 다이 영역 내에 배치되는 제1 회로와, 상기 반도체 기판의 제2 다이 영역 내에 배치되는 제2 회로를 형성하는 단계;

상기 제1 회로와 전기적으로 연결되는 제1 패드들과, 상기 제2 회로와 전기적으로 연결되는 제2 패드들을 형성하는 단계; 및

상기 제1 및 제2 회로들을 형성하는 단계를 수행한 후에, 상기 제1 및 제2 다이 영역들의 경계들 내에 적어도 그 일부들이 위치하고, 상기 제1 및 제2 회로들로부터 전기적으로 절연된 복수의 도전 라인들을 형성하되, 상기 복수의 도전 라인들은 각각 상기 제1 회로의 바로 위에 배치되는 제1 부분과 상기 제2 회로의 바로 위에 배치되는 제2 부분을 포함하도록 상기 복수의 도전 라인들을 형성하는 단계;

를 포함하는 웨이퍼 공정처리 방법.
제 1 항에 있어서,

상기 복수의 도전 라인들을 형성하는 단계를 수행한 후에,

상기 제1 다이 영역을 상기 제2 다이 영역으로부터 분리하여 상기 제1 및 제2 다이 영역들에 각각 상응하는 제1 및 제2 반도체 칩들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 공정처리 방법.
제 1 항에 있어서,

상기 복수의 도전 라인들을 형성하는 단계는,

상기 제1 회로 및 상기 제2 회로 위에 전기적 도전 물질을 포함하는 도전층을 증착하는 단계; 및

상기 복수의 도전 라인들이 얻어지도록 상기 도전층을 패터닝하는 단계;

를 포함하는 것을 특징으로 하는 웨이퍼 공정처리 방법.
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제1 회로를 포함하는 제1 다이 영역 내에 마련되는 제1 회로부;

제2 회로를 포함하는 제2 다이 영역 내에 마련되는 제2 회로부; 및

상기 제1 및 제2 다이 영역들 상에서 상기 제1 및 제2 다이 영역들을 가로질러 상호 평행하게 연장되고, 상기 제1 및 제2 회로들에 전기적으로 연결되지 않는 복수의 도전 라인들을 포함하고,

상기 복수의 도전 라인들은 각각 상기 제1 회로의 바로 위에 배치되는 제1 부분과 상기 제2 회로의 바로 위에 배치되는 제2 부분을 포함하는 웨이퍼.
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제 17 항에 있어서,

상기 복수의 도전 라인들을 덮도록 상기 복수의 도전 라인들 상에 위치된 반도체 칩을 더 포함하는 것을 특징으로 하는 웨이퍼.
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복수의 다이 영역들을 포함하는 반도체 웨이퍼를 제공하는 단계로서, 상기 다이 영역들 각각은 회로 및 상기 회로에 연결된 다이 패드들을 포함하고, 상기 반도체 웨이퍼는 상기 복수의 다이 영역들 및 상응하는 상기 회로들 상에 증착된 패시베이션층을 포함하고, 상기 패시베이션층은 상기 다이 패드들을 노출하는 개구부들을 포함하는 상기 반도체 웨이퍼를 제공하는 단계;

상기 패시베이션층 상에 상호 평행하게 연장되는 복수의 도전 라인들을 형성하는 단계로서, 상기 복수의 도전 라인들은 상기 다이 영역들 각각의 내부에 있는 상기 회로로부터 격리되고, 상기 복수의 도전 라인들은 각각 상기 복수의 다이 영역들 중에서 선택되는 제1 다이 영역 위에 배치되는 제1 부분과 상기 복수의 다이 영역들 중에서 선택되는 제2 다이 영역 위에 배치되는 제2 부분을 포함하도록 상기 복수의 도전 라인들을 형성하는 단계; 및

상기 복수의 도전 라인들을 형성하는 단계를 수행한 후에, 개별적인 반도체 소자들을 얻기 위하여, 상기 반도체 웨이퍼로부터 상기 복수의 다이 영역들을 상호 분리하는 단계;

를 포함하는 제조 방법.
제 28 항에 있어서,

절연층을 형성하는 단계;

를 더 포함하고,

상기 절연층을 형성하는 단계는;

상기 복수의 도전 라인들 및 상기 패시베이션층 상에 레진층을 증착하는 단계; 및

상기 레진층을 패터닝하되, 상기 복수의 다이 영역들에 있는 칩 패드의 적어도 일부가 노출되고, 또한 상기 복수의 도전 라인들의 적어도 일부가 노출되도록 상기 레진층을 패터닝하는 단계;

를 포함하는 것을 특징으로 하는 제조 방법.
제 29 항에 있어서,

상기 복수의 다이 영역들에서 상기 절연층 상에 제2 회로를 포함하는 제2 칩을 제공하는 단계; 및

상기 제2 회로를 상기 복수의 도전 라인들 중 노출된 부분에 연결하는 단계;

를 더 포함하는 것을 특징으로 하는 제조 방법.
제 30 항에 있어서,

상기 제2 칩을 제공하는 단계는 상기 복수의 다이 영역들을 상호 분리하는 단계를 수행하기 전에 수행되는 것을 특징으로 하는 제조 방법.
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제 29 항에 있어서,

제1 및 제2 터미널들을 포함하는 패키지 기판을 제공하는 단계; 및

상기 칩 패드 중 노출된 부분을 상기 제1 터미널에 와이어 본딩하고, 상기 복수의 도전 라인들 중 노출된 부분을 상기 제2 터미널에 와이어 본딩하는 단계;

를 더 포함하는 것을 특징으로 하는 제조 방법.
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