JPS58222553A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58222553A JPS58222553A JP57105609A JP10560982A JPS58222553A JP S58222553 A JPS58222553 A JP S58222553A JP 57105609 A JP57105609 A JP 57105609A JP 10560982 A JP10560982 A JP 10560982A JP S58222553 A JPS58222553 A JP S58222553A
- Authority
- JP
- Japan
- Prior art keywords
- circuit element
- wafer
- element portion
- inclined groove
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に半導体基板表裏両面Ｃ二回路
素子を形成した半導体装置の製造方法に関する。
素子を形成した半導体装置の製造方法に関する。
近年半導体装置の集積化、小型化に鑑み、半導体基板の
表裏両面Ｃ：回路素子を形成した半導体装置の製造が試
みられている。ところで、半導体基板の表裏両面に回路
素子を形成した半導体装置では基板表面の回路素子と、
基板裏面の回路素子が互いｃ’４気的影響を受けないよ
うにしなければならない場合があった。また接地ＩＥＪ
ｉを従来のよう３二半導体基板裏面Ｃ二設けることがで
きないと云う問題点があった。
表裏両面Ｃ：回路素子を形成した半導体装置の製造が試
みられている。ところで、半導体基板の表裏両面に回路
素子を形成した半導体装置では基板表面の回路素子と、
基板裏面の回路素子が互いｃ’４気的影響を受けないよ
うにしなければならない場合があった。また接地ＩＥＪ
ｉを従来のよう３二半導体基板裏面Ｃ二設けることがで
きないと云う問題点があった。
本発明はこれ等の諸問題を解決するためＣ：為されたも
のである。
のである。
第１図乃至第９因は本発明半導体装置の製造方法を工程
順に示した断面四であってこれらの図を用いて本発明半
導体装置の製造方法を順を追って説明する。まずシリコ
ン基板（１）表面（：例えば燐等のイオンを６０〜１０
０ＫｅＶの加速電圧で約１Ｘ１０１４１ｏｓｅ注入して
導電層（２）を形成する（第１因）。さら（−この４＠
ｔｉｌｔ （２＋上面；−例えば５ＩＲ４ガスの水素
還元等Ｃ：よる気相エピタキシャル成長法を用いてシジ
コン層（３１を数十μｍ厚Ｃ二生長させ内部（−導電層
（２）を設けたワエハ（４１を形成したのが第２図であ
る。次（ニウエハ（４）の表裏両面に種々の回路素子よ
りなる回路素子部（５）（５）・・・を形成する。この
とき回路素子部（５）（訃・・は第６図に示す如くクエ
ハ（４）表裏両面（一対応した状態で設けられる。続い
て、少くともクヱへ（４）表面の回路素子部（５１ｆ５
１・・・をエツチングレジストｆ６１（６１・・・で覆
い（第４図）、例えば弗酸、硝噛、酢酸を５：５：１又
はｓ：ｓ：ｇの割合で混合した溶液をエツチング液とし
てメサエッチングし第５図の如く、傾斜をもった傾斜溝
１７１１７１・・・を前記導電層（２）を露出させた状
態で形成する。さら（：エツテング＃≠キ許しジス）
（６１（６１・・・を取り除いた後、回路素子部、（５
１（５１・・・周辺のエツチングされていない平担部を
も露出させた状態でメダライズレジス） （６’Ｈ６’
ｌ・・・で前記ワエハ（４）表面の回路素子部（５）（
５）・・・を覆い（第６図）、接地電極（８）となる金
属材料例えば金を第７因に示すよう（ニクエハ（４）表
面に蒸着、鍍金等で被着形成せしめる。最後（ニメタフ
イズレジスト（１＋ｔ１＋を取り除いて（第８図）、ク
エへ（４）の表裏両面に形成された回路素子部（５１（
５）・・・の共通接地電極１８１８１をクエハ１４）表
面の回路素子部（５）（５）・・・周囲に形成した状態
で前記傾斜溝＋７１（７）・・・Ｃ二沿ってクエへ（４
）を切断し、本発明（−係る半導体装置（９１を完成す
る（第９図）。
順に示した断面四であってこれらの図を用いて本発明半
導体装置の製造方法を順を追って説明する。まずシリコ
ン基板（１）表面（：例えば燐等のイオンを６０〜１０
０ＫｅＶの加速電圧で約１Ｘ１０１４１ｏｓｅ注入して
導電層（２）を形成する（第１因）。さら（−この４＠
ｔｉｌｔ （２＋上面；−例えば５ＩＲ４ガスの水素
還元等Ｃ：よる気相エピタキシャル成長法を用いてシジ
コン層（３１を数十μｍ厚Ｃ二生長させ内部（−導電層
（２）を設けたワエハ（４１を形成したのが第２図であ
る。次（ニウエハ（４）の表裏両面に種々の回路素子よ
りなる回路素子部（５）（５）・・・を形成する。この
とき回路素子部（５）（訃・・は第６図に示す如くクエ
ハ（４）表裏両面（一対応した状態で設けられる。続い
て、少くともクヱへ（４）表面の回路素子部（５１ｆ５
１・・・をエツチングレジストｆ６１（６１・・・で覆
い（第４図）、例えば弗酸、硝噛、酢酸を５：５：１又
はｓ：ｓ：ｇの割合で混合した溶液をエツチング液とし
てメサエッチングし第５図の如く、傾斜をもった傾斜溝
１７１１７１・・・を前記導電層（２）を露出させた状
態で形成する。さら（：エツテング＃≠キ許しジス）
（６１（６１・・・を取り除いた後、回路素子部、（５
１（５１・・・周辺のエツチングされていない平担部を
も露出させた状態でメダライズレジス） （６’Ｈ６’
ｌ・・・で前記ワエハ（４）表面の回路素子部（５）（
５）・・・を覆い（第６図）、接地電極（８）となる金
属材料例えば金を第７因に示すよう（ニクエハ（４）表
面に蒸着、鍍金等で被着形成せしめる。最後（ニメタフ
イズレジスト（１＋ｔ１＋を取り除いて（第８図）、ク
エへ（４）の表裏両面に形成された回路素子部（５１（
５）・・・の共通接地電極１８１８１をクエハ１４）表
面の回路素子部（５）（５）・・・周囲に形成した状態
で前記傾斜溝＋７１（７）・・・Ｃ二沿ってクエへ（４
）を切断し、本発明（−係る半導体装置（９１を完成す
る（第９図）。
以上述べた如く本発明半導体装置の製造方法はシシコン
層表面に一導電型の不純物を注入して導電層を形成し、
さら：；この導ＩＥ鳴上１：エビタキシャル成長法で新
たなＶ９コン層を設け、内部（：導電層をもつ半導体ク
エハを生成するととも（二このクエへ表面に設けた回路
素子部以外のクエへ表面を傾斜をもった状態でエツチン
グして前記導電層を露出させた傾斜溝を形成し金属膜を
この傾斜溝（二被着せしめて、回路素子周辺部Ｃ二金属
膜で接地電極を形成しているので、クエへ表裏両面！−
回路素子を形成した場合でもクエへ表裏の両回路素子Ｃ
：共通の接地電橋なりエム表面１；設けることができる
。また、上記電極を接地することＣ：より、ワヱハ表裏
両面の回路素子を電気的Ｃ：完完全Ｃ骨分離た状態とす
る事が出来るので互いに干渉を起こす高周波回路を基板
表裏面Ｃ骨分けて形成して一つの半導体基板Ｃ：設ける
ことが可能となり、半導体装置設計の自由度が増す。
層表面に一導電型の不純物を注入して導電層を形成し、
さら：；この導ＩＥ鳴上１：エビタキシャル成長法で新
たなＶ９コン層を設け、内部（：導電層をもつ半導体ク
エハを生成するととも（二このクエへ表面に設けた回路
素子部以外のクエへ表面を傾斜をもった状態でエツチン
グして前記導電層を露出させた傾斜溝を形成し金属膜を
この傾斜溝（二被着せしめて、回路素子周辺部Ｃ二金属
膜で接地電極を形成しているので、クエへ表裏両面！−
回路素子を形成した場合でもクエへ表裏の両回路素子Ｃ
：共通の接地電橋なりエム表面１；設けることができる
。また、上記電極を接地することＣ：より、ワヱハ表裏
両面の回路素子を電気的Ｃ：完完全Ｃ骨分離た状態とす
る事が出来るので互いに干渉を起こす高周波回路を基板
表裏面Ｃ骨分けて形成して一つの半導体基板Ｃ：設ける
ことが可能となり、半導体装置設計の自由度が増す。
第１因乃至＊９１１Ｖは本発明半導体装置の製造方法を
示すための断面図である。 （１）・・・シシコン基板、（２）・・・導電層、（３
；・・・シジコン層、（５）・・・回路素子部、（７）
・・・傾斜溝、（８）・・・接地電極。 区 区 区−収 派 派 派 図 〜 大テ 派
示すための断面図である。 （１）・・・シシコン基板、（２）・・・導電層、（３
；・・・シジコン層、（５）・・・回路素子部、（７）
・・・傾斜溝、（８）・・・接地電極。 区 区 区−収 派 派 派 図 〜 大テ 派
Claims (1)
- （リシリコン恭板表面から一博磯型の不純物をこのシリ
コン栽板表面にイオン注入して導電層を形成し、さらＣ
二、この７９７７層上にエピタキシャル成長法（二より
新たなＶシコン層を設けて、内部に導′峨階が形成され
た半導体ワエハを生成し、該ワエハ表面に回路素子を設
け、この回路素子部以外のクエへ表面を傾斜をもった状
態でエツチングして前記導゛峨層を露出させた傾斜溝を
形成し、金属膜をこの傾斜溝に被着せしめて、回路素子
周辺部にこの金属膜で接地電極を形成した後、前記傾斜
溝位置に於てクエハを切断することを特徴とした半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105609A JPS58222553A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105609A JPS58222553A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58222553A true JPS58222553A (ja) | 1983-12-24 |
Family
ID=14412238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57105609A Pending JPS58222553A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222553A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110038561A (ko) * | 2009-10-08 | 2011-04-14 | 삼성전자주식회사 | 멀티칩 모듈들을 위한 개선된 전기적 연결들 |
| US7972902B2 (en) * | 2007-07-23 | 2011-07-05 | Samsung Electronics Co., Ltd. | Method of manufacturing a wafer including providing electrical conductors isolated from circuitry |
| US8217519B2 (en) | 2007-07-23 | 2012-07-10 | Samsung Electronics Co., Ltd. | Electrical connection for multichip modules |
| US8278731B2 (en) | 2007-11-20 | 2012-10-02 | Denso Corporation | Semiconductor device having SOI substrate and method for manufacturing the same |
| JP2014078707A (ja) * | 2010-07-15 | 2014-05-01 | Infineon Technologies Austria Ag | ガラス基板を有する半導体デバイスの製造方法 |
| US9780049B2 (en) | 2013-05-16 | 2017-10-03 | Samsung Electronics Co., Ltd. | Semiconductor package |
-
1982
- 1982-06-18 JP JP57105609A patent/JPS58222553A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7972902B2 (en) * | 2007-07-23 | 2011-07-05 | Samsung Electronics Co., Ltd. | Method of manufacturing a wafer including providing electrical conductors isolated from circuitry |
| US8207617B2 (en) | 2007-07-23 | 2012-06-26 | Samsung Electronics Co., Ltd. | Electrical connections for multichip modules |
| US8217519B2 (en) | 2007-07-23 | 2012-07-10 | Samsung Electronics Co., Ltd. | Electrical connection for multichip modules |
| US8742593B2 (en) | 2007-07-23 | 2014-06-03 | Samsung Electronics Co., Ltd. | Electrical connection for multichip modules |
| US8278731B2 (en) | 2007-11-20 | 2012-10-02 | Denso Corporation | Semiconductor device having SOI substrate and method for manufacturing the same |
| US8815701B2 (en) | 2007-11-20 | 2014-08-26 | Denso Corporation | Method for manufacturing semiconductor device having SOI substrate |
| KR20110038561A (ko) * | 2009-10-08 | 2011-04-14 | 삼성전자주식회사 | 멀티칩 모듈들을 위한 개선된 전기적 연결들 |
| JP2014078707A (ja) * | 2010-07-15 | 2014-05-01 | Infineon Technologies Austria Ag | ガラス基板を有する半導体デバイスの製造方法 |
| US9780049B2 (en) | 2013-05-16 | 2017-10-03 | Samsung Electronics Co., Ltd. | Semiconductor package |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4337115A (en) | Method of forming electrodes on the surface of a semiconductor substrate | |
| US3462650A (en) | Electrical circuit manufacture | |
| JPH05267478A (ja) | 内部接続導体の形成方法 | |
| JPS63258021A (ja) | 接続孔の形成方法 | |
| JPH0569292B2 (ja) | ||
| JPS58222553A (ja) | 半導体装置の製造方法 | |
| US4027323A (en) | Photodetector array delineation method | |
| US4505030A (en) | Process for positioning an interconnection line on an electrical contact hole of an integrated circuit | |
| US6169664B1 (en) | Selective performance enhancements for interconnect conducting paths | |
| KR970003889B1 (ko) | 웨이퍼 처리공정을 위한 균일폭 트렌치 및 이의 제조방법 | |
| JPS6010718A (ja) | 半導体装置の製造方法 | |
| JPH10163430A (ja) | 半導体装置およびその製造方法 | |
| JP3510939B2 (ja) | 半導体装置の金属配線接触部形成方法 | |
| JPS59161048A (ja) | 多層配線部材の製造方法 | |
| JP2903712B2 (ja) | 荷電粒子露光用透過マスク基板，及びその基板製法 | |
| JPS618952A (ja) | 配線形成方法 | |
| US4693783A (en) | Method of producing interconnections in a semiconductor integrated circuit structure | |
| JPS62243342A (ja) | 半導体装置 | |
| JPS61207069A (ja) | 半導体装置 | |
| JPS58122751A (ja) | 半導体装置 | |
| JPS60178635A (ja) | 半導体装置の製造方法 | |
| JP2727587B2 (ja) | 多層配線法 | |
| JPH047587B2 (ja) | ||
| JPH0420256B2 (ja) | ||
| JPS61174663A (ja) | 半導体装置 |