JPS6010718A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6010718A JPS6010718A JP11914083A JP11914083A JPS6010718A JP S6010718 A JPS6010718 A JP S6010718A JP 11914083 A JP11914083 A JP 11914083A JP 11914083 A JP11914083 A JP 11914083A JP S6010718 A JPS6010718 A JP S6010718A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、特に多結晶シ
リコン膜を不純物領域取り出し電極に用いる半導体装置
において、該不純物領域取り出し電極の表面がほぼ平担
でかつ均一な特性を有する半導体装置の製造方法に関す
るものである。
リコン膜を不純物領域取り出し電極に用いる半導体装置
において、該不純物領域取り出し電極の表面がほぼ平担
でかつ均一な特性を有する半導体装置の製造方法に関す
るものである。
近年、多結晶シリコン膜を配線及び電極に用いるバイポ
ーラ型のトランジスタにおいて高度なリソグラフィー技
術及びセル、ファライメント技術を用いることにより微
細なエミッタを有するトランジスタあるいは微細な幅の
分離溝により、エミッタ・ペース間を絶縁分離するトラ
ンジスタが形成されている。
ーラ型のトランジスタにおいて高度なリソグラフィー技
術及びセル、ファライメント技術を用いることにより微
細なエミッタを有するトランジスタあるいは微細な幅の
分離溝により、エミッタ・ペース間を絶縁分離するトラ
ンジスタが形成されている。
第１図及び第２図は、セルフアライメント技術を用いて
形成されたバイポーラ型トランジスタの断面図である。
形成されたバイポーラ型トランジスタの断面図である。
第１図及び第２図において、１１は半導体基板、１２は
素子分離用の絶縁膜、１３は多結晶シリコン膜からなる
ペース取り出し電極、１４はエミッタ・ベース間分離用
の絶縁膜、１５はペース領域、１６はエミッタ領域１７
及び１８は多結晶シリコン膜からなるエミッタ領域取り
出し電極をそれぞれ示す。ここで該エミッタ取り出し電
極１７の膜厚は約２５００ Ａである。
素子分離用の絶縁膜、１３は多結晶シリコン膜からなる
ペース取り出し電極、１４はエミッタ・ベース間分離用
の絶縁膜、１５はペース領域、１６はエミッタ領域１７
及び１８は多結晶シリコン膜からなるエミッタ領域取り
出し電極をそれぞれ示す。ここで該エミッタ取り出し電
極１７の膜厚は約２５００ Ａである。
前記第１図及び第２図に示すバイポーラ早のトランジス
タは、セルフアライメント技術を用いて、エミッタ・ベ
ース間の距離を短かく形成しており、非常に高性能なト
ランジスタである。しかしながら上記トランジスタに２
いては、第１図及び第２図に示すような溝１９が存在し
ている。この様な溝１９は大規模な集積回路に２いて多
層配線構造を形成する場合、配線の断組及び短絡の原因
となる。
タは、セルフアライメント技術を用いて、エミッタ・ベ
ース間の距離を短かく形成しており、非常に高性能なト
ランジスタである。しかしながら上記トランジスタに２
いては、第１図及び第２図に示すような溝１９が存在し
ている。この様な溝１９は大規模な集積回路に２いて多
層配線構造を形成する場合、配線の断組及び短絡の原因
となる。
この様な欠点を解消する為に、従来は第３図及び第４図
に示す製造方法が用いられた。第３図及び第４図に示す
符号は第１図及び第２図と同一のものである。
に示す製造方法が用いられた。第３図及び第４図に示す
符号は第１図及び第２図と同一のものである。
まず第３図において将来エミッタ取り出し電極となる多
結晶シリコン膜１７′を比較的厚く約５００ＯＡの厚さ
に形成することにより、前記溝１９を埋設する。
結晶シリコン膜１７′を比較的厚く約５００ＯＡの厚さ
に形成することにより、前記溝１９を埋設する。
次に、第４図において、前記多結晶シリコン膜１７′を
均一に所望の浮石１でエツチング除去した後に、バター
ニングして、エミッタ取り出し電極１７′？を形成する
。
均一に所望の浮石１でエツチング除去した後に、バター
ニングして、エミッタ取り出し電極１７′？を形成する
。
次に、例えばイオン注入法により前記エミッタ取り出し
電極１７表面に砒素を添加し熱処理を行なってベース領
域１５内にエミッタ領域１６を形成する。しかしながら
上記製造方法においては、前記溝１９は埋設され、エミ
ッタ取り出し電極】７表面ははぼ平担になるが、前記多
結晶シリコン膜１７′を均一に所望の浮式までエツチン
グ除去する際のコントロール性が非常に難しく、形成さ
れた、エミッタ取り出し電極１７の膜厚が同一シリコン
基板表面で不均一となる。
電極１７表面に砒素を添加し熱処理を行なってベース領
域１５内にエミッタ領域１６を形成する。しかしながら
上記製造方法においては、前記溝１９は埋設され、エミ
ッタ取り出し電極】７表面ははぼ平担になるが、前記多
結晶シリコン膜１７′を均一に所望の浮式までエツチン
グ除去する際のコントロール性が非常に難しく、形成さ
れた、エミッタ取り出し電極１７の膜厚が同一シリコン
基板表面で不均一となる。
従って、次工程でエミッタ不純物を添加し、エミッタ領
域１６を形成する際、該エミッタ領域１６の深さが一様
でなく、同時にベース幅にもばらっきが生じる為、トラ
ンジスタ特性、特に電流増幅率も同一基板内でばらつく
という問題があった。
域１６を形成する際、該エミッタ領域１６の深さが一様
でなく、同時にベース幅にもばらっきが生じる為、トラ
ンジスタ特性、特に電流増幅率も同一基板内でばらつく
という問題があった。
本発明の目的は上記欠点全除去し、エミッタ取り出し電
極表面を平担にし、かつ均一な特性を有するトランジス
タを含む半導体装置の製造方法を提供することにある。
極表面を平担にし、かつ均一な特性を有するトランジス
タを含む半導体装置の製造方法を提供することにある。
１
本発明は、少なくとも不純物領域数シ出し電極に多結晶
シリコン膜を有する半導体装置の製造方法において第一
の多結晶シリコン膜からなる第一の不純物領域取９出し
電極を形成する工程と、該第−の取ｖｔｈし電極上に第
二の多結晶シリコン膜からなる第二の不純物領域取り出
し電極を該電極のパターンが前記第一の取り出し電極と
重ならないように形成する工程を含むことを特徴として
いる。
シリコン膜を有する半導体装置の製造方法において第一
の多結晶シリコン膜からなる第一の不純物領域取９出し
電極を形成する工程と、該第−の取ｖｔｈし電極上に第
二の多結晶シリコン膜からなる第二の不純物領域取り出
し電極を該電極のパターンが前記第一の取り出し電極と
重ならないように形成する工程を含むことを特徴として
いる。
即ち前記第１図及び第２図においてエミッタ取り出し電
極１７−ヒに、多結晶シリコン膜からなる第二の電極を
重ねて形成し、前記溝１９全埋設することにより、電極
表面を平担にかつ均一な特性ｆｆｉ！するトランジスタ
を形成することが可能である。
極１７−ヒに、多結晶シリコン膜からなる第二の電極を
重ねて形成し、前記溝１９全埋設することにより、電極
表面を平担にかつ均一な特性ｆｆｉ！するトランジスタ
を形成することが可能である。
次に本発明を実施例により説明する。
第５図乃至第７図は、本発明をバイポーラ湯の大規模集
積回路装置の製造に実施した場合の主な製造工程の断面
図である。
積回路装置の製造に実施した場合の主な製造工程の断面
図である。
まずエピタキシャル層ｘｏ１ｉに菓子間分離用の絶縁膜
１０２を形成した後に、従来のセルフアライメント技術
を用いてベース領域１０５、べ一 ５− ス取り出し電極１０３、シリコン酸化膜１０４及びエミ
ッタ領域形成の為の開孔部１０６ｉ形成する。該開孔部
１０６の幅は約１．０μが適当である（第５図）。
１０２を形成した後に、従来のセルフアライメント技術
を用いてベース領域１０５、べ一 ５− ス取り出し電極１０３、シリコン酸化膜１０４及びエミ
ッタ領域形成の為の開孔部１０６ｉ形成する。該開孔部
１０６の幅は約１．０μが適当である（第５図）。
次に半導体基板表面に多結晶シリコン膜を被着し、バタ
ーニングして、エミッタ取り出し電極１０８を形成する
。この時前記開孔部１０６内に溝１０９が形成される。
ーニングして、エミッタ取り出し電極１０８を形成する
。この時前記開孔部１０６内に溝１０９が形成される。
次にイオン注入法によりエミッタ取り出し電［１０８表
面に添加し、更に熱処理することによりベース領域１０
５内に、エミッタ領域］０７’ｅ形成する。ここで前記
エミッタ取り量し１！鳳１０８の膜厚は約２５ｏｏＸが
適当である（第６図）。
面に添加し、更に熱処理することによりベース領域１０
５内に、エミッタ領域］０７’ｅ形成する。ここで前記
エミッタ取り量し１！鳳１０８の膜厚は約２５ｏｏＸが
適当である（第６図）。
次に前記エミッタ取り出し電極１０８を含む半導体基板
表向に多結晶シリコン膜を被着して、前記溝１０９を埋
設しバターニングして前記エミッタ取り出し電極１０８
上に該電極パターン１０８と重ならない様に第２の取り
出し電極１１０を形成する。ここで該第２の城り出し電
極１１０の膜厚は約２ｓｏｑＡが適当である。更に前記
′電極１１０６− と１０８とのオーミック性コンタクトを取る為に、電極
１１０上にエミッタ不純物と同一導電型の不純物を添加
する（第７図）。
表向に多結晶シリコン膜を被着して、前記溝１０９を埋
設しバターニングして前記エミッタ取り出し電極１０８
上に該電極パターン１０８と重ならない様に第２の取り
出し電極１１０を形成する。ここで該第２の城り出し電
極１１０の膜厚は約２ｓｏｑＡが適当である。更に前記
′電極１１０６− と１０８とのオーミック性コンタクトを取る為に、電極
１１０上にエミッタ不純物と同一導電型の不純物を添加
する（第７図）。
次に多層配線の形成をして、大規模集積回路装置の製造
を完了する（図示せず）。
を完了する（図示せず）。
上記実施例で説明したように、本発明は、エミッタ取り
出し電極１０８全形成した後にイオン注入法によりエミ
ッタ領域全形成し、その後に、電極１１０を形成して溝
１０９を埋設させている。
出し電極１０８全形成した後にイオン注入法によりエミ
ッタ領域全形成し、その後に、電極１１０を形成して溝
１０９を埋設させている。
従って均一な特性を有するトランジスタを形成すること
が可能でしかも多層配線構造を形成しても配線の断線及
び短絡を防止することができる。更に、エミッタ取り出
し電極１０８と１１０のパターンが重ならないように形
成する為、エミッタ取り出し電極１０８の断差が大きく
なり、配線の断線及び短絡が発生することはない。これ
により、歩留の高い大規模集積回路装置の製造が可能で
ある。
が可能でしかも多層配線構造を形成しても配線の断線及
び短絡を防止することができる。更に、エミッタ取り出
し電極１０８と１１０のパターンが重ならないように形
成する為、エミッタ取り出し電極１０８の断差が大きく
なり、配線の断線及び短絡が発生することはない。これ
により、歩留の高い大規模集積回路装置の製造が可能で
ある。
第１図及び第２図はそれぞれ従来のセルフアライメント
技術を用いて形成し之バイポーラ型トランジスタの断面
図、更に第３図及び第４図はそれぞれ従来技術を示す断
面図である。第５図乃至第７図は、本発明をバイポーラ
屋の半導体装置に実施した場合の断面図である。 図において、１０１・・・・・・エピタキシャル層、１
０２．１０４・・・・・・シリコン酸化膜、１０３・・
・・・・ベース取り出し電極、１０５・・・・・・ベー
ス領域、１０６・・・・・・開孔部、１０７・・・・・
・エミッタ領域、１０８．１１０・・・・・・エミッタ
取り出し電極、１０９・・・・・・溝 である。 第２図 ／ｆ 第３図 第４図
技術を用いて形成し之バイポーラ型トランジスタの断面
図、更に第３図及び第４図はそれぞれ従来技術を示す断
面図である。第５図乃至第７図は、本発明をバイポーラ
屋の半導体装置に実施した場合の断面図である。 図において、１０１・・・・・・エピタキシャル層、１
０２．１０４・・・・・・シリコン酸化膜、１０３・・
・・・・ベース取り出し電極、１０５・・・・・・ベー
ス領域、１０６・・・・・・開孔部、１０７・・・・・
・エミッタ領域、１０８．１１０・・・・・・エミッタ
取り出し電極、１０９・・・・・・溝 である。 第２図 ／ｆ 第３図 第４図
Claims (1)
- 少なくとも不純物領域取り出し電極に多結晶シリコン膜
を有する半導体装置において、第一の多結晶シリコン膜
からなる第一の取り出し電極を形成する工程と、該第−
の取り出し電極上に第二の多結晶シリコン膜からなる第
二の取り出し電極、を該電極のパターンが前記第一の電
極と同じにならない様に形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11914083A JPS6010718A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11914083A JPS6010718A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010718A true JPS6010718A (ja) | 1985-01-19 |
Family
ID=14753914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11914083A Pending JPS6010718A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010718A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209124A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 半導体装置の製造方法 |
| JPH01211972A (ja) * | 1988-02-18 | 1989-08-25 | Sony Corp | 半導体装置の製造方法 |
| JPH01217907A (ja) * | 1988-02-26 | 1989-08-31 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02105464A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 半導体装置の製造方法 |
| US5183781A (en) * | 1990-01-12 | 1993-02-02 | Nec Corporation | Method of manufacturing semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874037A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | 半導体装置の製造方法 |
-
1983
- 1983-06-30 JP JP11914083A patent/JPS6010718A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874037A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | 半導体装置の製造方法 |
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