JPS5969946A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
- Publication number
- JPS5969946A JPS5969946A JP18090482A JP18090482A JPS5969946A JP S5969946 A JPS5969946 A JP S5969946A JP 18090482 A JP18090482 A JP 18090482A JP 18090482 A JP18090482 A JP 18090482A JP S5969946 A JPS5969946 A JP S5969946A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- integrated circuit
- semiconductor integrated
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はバイポーラ集積回路に適する半導体集積回路及
びその製造方法に関する。
びその製造方法に関する。
近年半導体集積回路の進歩は著しく、微細加工技術、イ
オン注入技術、浅い拡散技術、ドライエツチング技術、
選択酸化技術、絶縁物理め込み技術等がこれに大きく寄
与している。この中でバイポーラ型集積回路特にＥＣＬ
（Ｅｍｉｔｔｅｒ 、Ｃｏｕｑｌｅｄ Ｌｏｇｉｃ）
、 Ｉ” Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔ
ｉｏｎＬｏｇｌｃ） にとって高集積度化、高蓮度化全
ばがるのに選択酸化技術ないし絶縁物理め込み技術、浅
い拡散技術に必要欠くべからざる技術である。
オン注入技術、浅い拡散技術、ドライエツチング技術、
選択酸化技術、絶縁物理め込み技術等がこれに大きく寄
与している。この中でバイポーラ型集積回路特にＥＣＬ
（Ｅｍｉｔｔｅｒ 、Ｃｏｕｑｌｅｄ Ｌｏｇｉｃ）
、 Ｉ” Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔ
ｉｏｎＬｏｇｌｃ） にとって高集積度化、高蓮度化全
ばがるのに選択酸化技術ないし絶縁物理め込み技術、浅
い拡散技術に必要欠くべからざる技術である。
上記選択酸化技術ないし絶縁物理め込み技術は、素子の
微細化、縮少化、寄生容量の低減化をもたらす。
微細化、縮少化、寄生容量の低減化をもたらす。
例えば上記技術の中で、選択酸化技術を使用したバイポ
ーラ集積回路を考えてみる。第１図はＮＰＮ型トランジ
スタの断面図であり、１はＰ−型シリコン基板、２はＮ
＋型埋め込み層、 ３は積層エピタキシャル層、４は選
択酸化によるシリコン酸化膜、５はＰ″′型活性ベース
層、 ６は浅いエミツタ層、７は炉型多結晶シリコン膜
（ドーグトポリシリコン）である。
ーラ集積回路を考えてみる。第１図はＮＰＮ型トランジ
スタの断面図であり、１はＰ−型シリコン基板、２はＮ
＋型埋め込み層、 ３は積層エピタキシャル層、４は選
択酸化によるシリコン酸化膜、５はＰ″′型活性ベース
層、 ６は浅いエミツタ層、７は炉型多結晶シリコン膜
（ドーグトポリシリコン）である。
第１図の場合、集積度を向上させるために酸化膜４をマ
スクにエミッタ開口する（アイソグラナ■といわれる）
と、図の如くベース層５のはじの酸化膜４が後退し、ポ
リシリコン膜７でエミツタ層６を形成した場合、Ａの部
分と比較してＢの部分のベース幅が狭くなり、ＮＰＮ
）ランジスタのコレクタ、エミッタ間がリーク、或いは
最悪の場合ショートしてし１つものであった。更にグラ
ンド部やバイポーラトランジスタのコレクタ層にＮ＋デ
ィープ拡散層がある場合には、熱酸化によυペース層上
よりも厚く酸化膜が形成されているので、よりベース層
のはじの酸化膜４が後退して更に悪化するし、酸化膜４
ト工ヒタキシヤル層３との境界付近でＮ＋エミッタ異常
拡散が発生しても同様にコレクタ、 エミッタ間がリー
ク或いはショートしてし１つ。また１２Ｌを高性能化き
せるために微細化すると、それにつれてベース幅を狭く
するがペース濃度を薄くする必要を生ずる。この場′合
もエミッタ拡散が進行し、同様にコレクタ、エミッタ間
がリークまたはショートしゃすいものであった。
スクにエミッタ開口する（アイソグラナ■といわれる）
と、図の如くベース層５のはじの酸化膜４が後退し、ポ
リシリコン膜７でエミツタ層６を形成した場合、Ａの部
分と比較してＢの部分のベース幅が狭くなり、ＮＰＮ
）ランジスタのコレクタ、エミッタ間がリーク、或いは
最悪の場合ショートしてし１つものであった。更にグラ
ンド部やバイポーラトランジスタのコレクタ層にＮ＋デ
ィープ拡散層がある場合には、熱酸化によυペース層上
よりも厚く酸化膜が形成されているので、よりベース層
のはじの酸化膜４が後退して更に悪化するし、酸化膜４
ト工ヒタキシヤル層３との境界付近でＮ＋エミッタ異常
拡散が発生しても同様にコレクタ、 エミッタ間がリー
ク或いはショートしてし１つ。また１２Ｌを高性能化き
せるために微細化すると、それにつれてベース幅を狭く
するがペース濃度を薄くする必要を生ずる。この場′合
もエミッタ拡散が進行し、同様にコレクタ、エミッタ間
がリークまたはショートしゃすいものであった。
本発明は上記実情に鑑みてなされたもので、前記エミッ
タ開口時におけるペース周辺でのベース幅を狭くするこ
となく、コレクタ、エミッタ間のリークまたはショート
を防止することができる半導体集積回路の製造方法を提
供しようとするものである。
タ開口時におけるペース周辺でのベース幅を狭くするこ
となく、コレクタ、エミッタ間のリークまたはショート
を防止することができる半導体集積回路の製造方法を提
供しようとするものである。
本発明は上Ｗ己目的を達成するため、第１導電現半導体
層の一部を凹形になるようにエツチングし、第２導電型
の不純物層を前記凹形部の上側面付近にのみ形成し、前
記不純物層を活性領域の一部として使用するようにした
ものである。
層の一部を凹形になるようにエツチングし、第２導電型
の不純物層を前記凹形部の上側面付近にのみ形成し、前
記不純物層を活性領域の一部として使用するようにした
ものである。
以下図面を参照して本発明の一実施例を説明する。まず
第２図（、）に示す如くＰ型シリコン基板１１に八８
の選択拡散により、Ｎ＋型埋め込み層１２を形成する
。更に厚さ２μのＮ型エピタキシャル層１３を成長させ
てから、薄い熱酸化膜１４全形成した後パターニング形
成したレジスト膜１５をマスクとしてＮ型エピタキシャ
ル層Ｉ３を、ｃｃｔ４ ガスを用いてＲＩＥ（Ｒｅａ
ｃｔ’ｌｏｎ Ｉｏｎ Ｅｔｃｈｉｎｇ） 技術によ
り、第２図（ｂ）に示す如く垂直にエツチングする。次
に全面に絶縁物層を形成したのち、再びＲＩＥ技術によ
り凹部１６の表面付近だけエピタキシャル層１３を露出
せしめ、この部分にのみＰ型不純物層（拡散層）１７を
形成してから、凹部１６に絶縁物（誘電体）１８を埋め
込み形成する。なおこの方法によらず、先にＰ型拡散層
を形成してから、ＲＩＥ技術を用いて選択エツチングす
ることにより、凹形部１６の表面イ」近にのみ上記Ｐ型
拡散層を形成してもよい。
第２図（、）に示す如くＰ型シリコン基板１１に八８
の選択拡散により、Ｎ＋型埋め込み層１２を形成する
。更に厚さ２μのＮ型エピタキシャル層１３を成長させ
てから、薄い熱酸化膜１４全形成した後パターニング形
成したレジスト膜１５をマスクとしてＮ型エピタキシャ
ル層Ｉ３を、ｃｃｔ４ ガスを用いてＲＩＥ（Ｒｅａ
ｃｔ’ｌｏｎ Ｉｏｎ Ｅｔｃｈｉｎｇ） 技術によ
り、第２図（ｂ）に示す如く垂直にエツチングする。次
に全面に絶縁物層を形成したのち、再びＲＩＥ技術によ
り凹部１６の表面付近だけエピタキシャル層１３を露出
せしめ、この部分にのみＰ型不純物層（拡散層）１７を
形成してから、凹部１６に絶縁物（誘電体）１８を埋め
込み形成する。なおこの方法によらず、先にＰ型拡散層
を形成してから、ＲＩＥ技術を用いて選択エツチングす
ることにより、凹形部１６の表面イ」近にのみ上記Ｐ型
拡散層を形成してもよい。
次に第２図（ｃ）に示す如く薄い酸化膜−１９を形成し
た後、絶縁層１８をマスクにｒ型活性ベース層２０ｆイ
オンインプランテーションで形成する。次に第２図（ｄ
）に示す如くエミッタ開口するために薄い酸化膜１９を
エツチングする。この場合エピタキシャル層１３近くの
絶縁層１８がエツチングされて陥没する。２１がその絶
縁層の陥没部を示す。次に第２図（ｇ）に示す如く全面
に：ＪＩす２０００ Ｘ 、 ａｒｉ Ｌ Ｘ ｌ Ｏ
”ｃｍ ’６Ｄ砒素トープ多結晶シリコン２２を堆積し
た後、この多結晶シリコン膜２２を写真蝕刻法でパター
ニングし、ドライエツチング技術を用いて余分な多結晶
シリコン膜２２を除去してから、熱処理を施して該膜２
２から前記砒素ヲＰ−型活性ペース領域１７．２０に拡
散して、Ｎ＋型エミクタ層２３を形成した。ひき続き第
２図（ｆ）に示す如く全面にＣＶＤによる５１０２
膜及びＰＳＧ膜２４を連続的に堆積し、隣ケ９ツタ処理
を施して、外部ペース層上の酸化膜及び多結晶シリコン
膜２２上の酸化膜にコンタクト孔を開口した後、全面に
Ａｔ膜を真空蒸着し・ぐターニングしてＡｔ配線２５を
形成することにより、バイポーラ型集積回路を製造した
。
た後、絶縁層１８をマスクにｒ型活性ベース層２０ｆイ
オンインプランテーションで形成する。次に第２図（ｄ
）に示す如くエミッタ開口するために薄い酸化膜１９を
エツチングする。この場合エピタキシャル層１３近くの
絶縁層１８がエツチングされて陥没する。２１がその絶
縁層の陥没部を示す。次に第２図（ｇ）に示す如く全面
に：ＪＩす２０００ Ｘ 、 ａｒｉ Ｌ Ｘ ｌ Ｏ
”ｃｍ ’６Ｄ砒素トープ多結晶シリコン２２を堆積し
た後、この多結晶シリコン膜２２を写真蝕刻法でパター
ニングし、ドライエツチング技術を用いて余分な多結晶
シリコン膜２２を除去してから、熱処理を施して該膜２
２から前記砒素ヲＰ−型活性ペース領域１７．２０に拡
散して、Ｎ＋型エミクタ層２３を形成した。ひき続き第
２図（ｆ）に示す如く全面にＣＶＤによる５１０２
膜及びＰＳＧ膜２４を連続的に堆積し、隣ケ９ツタ処理
を施して、外部ペース層上の酸化膜及び多結晶シリコン
膜２２上の酸化膜にコンタクト孔を開口した後、全面に
Ａｔ膜を真空蒸着し・ぐターニングしてＡｔ配線２５を
形成することにより、バイポーラ型集積回路を製造した
。
第３図（、）は第２図（ｆ）付近のパターン平面図であ
り、第３図（ｂ）は第３図（、）のＢ−Ｂ線に沿う断面
図で、２６はＰ＋型外部ペース層、２７げディーｆＮ＋
型コレクタ層である。
り、第３図（ｂ）は第３図（、）のＢ−Ｂ線に沿う断面
図で、２６はＰ＋型外部ペース層、２７げディーｆＮ＋
型コレクタ層である。
上記実施例によれば、絶縁層１８の端部にＰ型拡散層１
７をＰ−型拡散層１７をＰ−型活性ペース層２０１ｖ深
く形成し、その部分でのペース深さを深くできるため、
砒素ドープ多結晶シリコン膜２２を拡散源としてＮ＋型
エミッタ層２３を形成する際に、絶縁層１８端部でエミ
ッタの異常拡散或いはエミッタ開口時における酸化膜の
オーバエツチングなどによって発生するエミッタ、コレ
クタ間リークまたはショート事故を防止できるものであ
る。
７をＰ−型拡散層１７をＰ−型活性ペース層２０１ｖ深
く形成し、その部分でのペース深さを深くできるため、
砒素ドープ多結晶シリコン膜２２を拡散源としてＮ＋型
エミッタ層２３を形成する際に、絶縁層１８端部でエミ
ッタの異常拡散或いはエミッタ開口時における酸化膜の
オーバエツチングなどによって発生するエミッタ、コレ
クタ間リークまたはショート事故を防止できるものであ
る。
なお本発明は上記実施例のみに限定されるものではなく
、種々の応用が可能である。例えば第２図（ｂ）の凹形
部１６を形成した後に、この凹形部の上側面の表面近く
と該凹形部の底部にのみ、基板１よυ高濃度のＰ型層を
形成してこれを分離層として用いてもよい。この場合絶
縁層１０がＰ型基板１１に到達していなくても、上記同
様の分離層を形成すること示できる。
、種々の応用が可能である。例えば第２図（ｂ）の凹形
部１６を形成した後に、この凹形部の上側面の表面近く
と該凹形部の底部にのみ、基板１よυ高濃度のＰ型層を
形成してこれを分離層として用いてもよい。この場合絶
縁層１０がＰ型基板１１に到達していなくても、上記同
様の分離層を形成すること示できる。
以上説明した如く本発明によれば、半導体層と絶縁層（
誘電体層）との接触部付近で誘電体層が陥没してエツチ
ングされても、それによる不都合を上記接触部付近に形
成された不純物層で防止できるため、バイポーラ集積回
路の高歩留化が可能となるものである。
誘電体層）との接触部付近で誘電体層が陥没してエツチ
ングされても、それによる不都合を上記接触部付近に形
成された不純物層で防止できるため、バイポーラ集積回
路の高歩留化が可能となるものである。
第１図は従来のバイポーラ集積回路を説明するための断
面図−１第２図（、）ないしくｆ）は本発明の一実施例
の工程説明図、第３図（、）は第２図（ｆ）付近のノ？
ターン平面図、同図（ｂ）は第３図（ａ）のＢ−Ｂ線に
沿う断面図である。 １２・・・耐型埋め込み層、 １３・・・Ｎ型エピタキ
シャル層、１６・・・凹形部、１７・・・Ｐ型不純物層
、１８・・・誘電体層、２０・・・Ｐ−型ベース層、２
３・・・エミツタ層。 出願人代理人 弁理士 鈴 江 武 彦第Ｂ°図
面図−１第２図（、）ないしくｆ）は本発明の一実施例
の工程説明図、第３図（、）は第２図（ｆ）付近のノ？
ターン平面図、同図（ｂ）は第３図（ａ）のＢ−Ｂ線に
沿う断面図である。 １２・・・耐型埋め込み層、 １３・・・Ｎ型エピタキ
シャル層、１６・・・凹形部、１７・・・Ｐ型不純物層
、１８・・・誘電体層、２０・・・Ｐ−型ベース層、２
３・・・エミツタ層。 出願人代理人 弁理士 鈴 江 武 彦第Ｂ°図
Claims (5)
- （１）第１導電型の半導体素子形成領域と、この領域の
側壁に設けられた誘電体層と、前記領域の側壁の上側の
みに設けられた第２導電型不純物層とを具備したことを
特徴とする半導体集積回路。 - （２） 第１導電型半導体層の一部を凹形にエツチン
グする工程と、第２導電型の不純物層を前記凹形部の上
側面付近にのみ形成する工程と、前記凹形部に誘電体層
を残置し表面を平担化する工程とを具備したことを特徴
とする半導体集積回路の製造方法。 - （３）前記半導体層がＮ型でアク、前記不純物層がＰ型
で、この不純物層をバイポーラ型トランジスタのベース
の一部とすることを特徴とする特許請求の範囲第２項に
記載の半導体集積回路の製造方法。 - （４）前記ベース層上に浅いＮ＋型のエミツタ層を有す
ることを特徴とする特許請求の範囲第３項に記載の半導
体集積回路の製造方法。 - （５）前記凹形部を形成した後、この凹形部の上側面の
表面部付近と前記凹形部の底部にのみ第２導電型不純物
層を形成し、該層の後者を分離層として用いるようにし
たことを特徴とする特許請求の範囲第２項に記載の半導
体集積回路、の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18090482A JPS5969946A (ja) | 1982-10-15 | 1982-10-15 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18090482A JPS5969946A (ja) | 1982-10-15 | 1982-10-15 | 半導体集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969946A true JPS5969946A (ja) | 1984-04-20 |
Family
ID=16091334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18090482A Pending JPS5969946A (ja) | 1982-10-15 | 1982-10-15 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969946A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980967A (ja) * | 1982-11-01 | 1984-05-10 | Hitachi Ltd | 半導体装置の製造方法 |
| EP0600596A2 (en) * | 1992-11-24 | 1994-06-08 | National Semiconductor Corporation | Improved bipolar transistor |
-
1982
- 1982-10-15 JP JP18090482A patent/JPS5969946A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980967A (ja) * | 1982-11-01 | 1984-05-10 | Hitachi Ltd | 半導体装置の製造方法 |
| EP0600596A2 (en) * | 1992-11-24 | 1994-06-08 | National Semiconductor Corporation | Improved bipolar transistor |
| EP0600596A3 (en) * | 1992-11-24 | 1995-04-19 | Nat Semiconductor Corp | Improved biolar transistor. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2728671B2 (ja) | バイポーラトランジスタの製造方法 | |
| EP0083816B1 (en) | Semiconductor device having an interconnection pattern | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JP2002016080A (ja) | トレンチゲート型ｍｏｓｆｅｔの製造方法 | |
| JP2003303830A (ja) | 半導体装置及びその製造方法 | |
| JPH01274470A (ja) | バイポーラ・トランジスタ装置及びその製造方法 | |
| JPH0786293A (ja) | バイポーラトランジスタおよびその製造方法 | |
| US5574306A (en) | Lateral bipolar transistor and FET | |
| JPS5989457A (ja) | 半導体装置の製造方法 | |
| JPS5969946A (ja) | 半導体集積回路及びその製造方法 | |
| JPS63207177A (ja) | 半導体装置の製造方法 | |
| JPS5818784B2 (ja) | ハンドウタイソシ ノ デンキヨクハイセンコウゾウ | |
| JPS5911644A (ja) | 半導体装置の製造方法 | |
| JPS6173371A (ja) | 半導体装置およびその製造方法 | |
| JP2615958B2 (ja) | バイポーラ型半導体装置の製造方法 | |
| JPH05166919A (ja) | 半導体装置及びその製造方法 | |
| JPS63284854A (ja) | 半導体装置とその製造方法 | |
| JP2621607B2 (ja) | 半導体装置の製造方法 | |
| JPH01179357A (ja) | 半導体装置の製造方法 | |
| JPS62183558A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPH06204472A (ja) | トレンチ形ソース／ドレーンｍｏｓｆｅｔの製造方法 | |
| JPS62120040A (ja) | 半導体装置の製造方法 | |
| CN114709262A (zh) | 一种屏蔽栅型功率器件及其制造方法 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| JPS6229165A (ja) | 縦形半導体装置の製造方法 |