JPS6229165A - 縦形半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、縦形半導体装置の製造方法に関するものであ
る。

従来の技術 縦形半導体装置のうち、特にＭＯＳ　　ＦＥＴ（絶縁ゲ
ート型電界効果トランジスタ）は低耐圧、低電力用デバ
イスとして良く知られていたが、最近では高耐圧、大電
力設計が可能となり、現在ではパワーデバイスとしても
使用されるようになった。

次に、従来の高耐圧パワーＭＯ３ＦＥＴとして知られて
いるＤ　Ｓ　Ａ　（Ｄｉｆｆｕｓｉｔｉｏｎ　Ｓｅｌｆ
−Ａｌｉ−ｇｎｍｅｎｔ　）構造のＦＥＴ（以下Ｄ−Ｍ
Ｏ３ＦＥＴと称する〉の製造方法について第２図を参照
して説明する。

まず、ｎ゛゛導体基板１上にｎ型半導体層２を形成し、
選択的にｐ　層３を形成し、その表面にゲート酸化膜５
ａを例えば１０００への厚みに形成する（第２図（Ａ）
）。続いてゲート電極となる多結晶シリコンパターン６
ａを例えば６０００人の厚さで形成しパターンが形成さ
れていない部分を開口窓として、ここにｐ型不純物、例
えばボロンをイオンインプラし拡散処理を行うことによ
り開口部の下方にｐ型半導体層４を形成する。このｐ型
半導体層４がチャンネル領域となる部分である。（第２
図（Ｂ））。次に、前記開口部の中間部にフォトプロセ
スによりレジスト膜７を形成し、これら多結晶シリコン
パターン６ａとレジスト膜７が形成されていない部分の
酸化膜５ａをエツチングにより除去する（第２図（Ｃ）
）。次にイオンインプラよりｎ゛゛不純物、例えばリン
又は砒素を形成した後拡散を行うと、ｐ型子ヤンネル領
域上にｎ゛型型溝導体層８形成される。その後、前記マ
スクパターンを除去することによって第２図（Ｄ＞の構
造が得られる。その後ＣＶＤ法にてＰＳＧ膜５Ｃを例え
ば８０００への厚さで形成するく第２図（Ｅ））。次に
、前記ｐ゛型ンース領域上の部分を異方性のエツチング
を行うことにより酸化膜５ａ及びＰＳＧ膜５ｃを除去し
て開口部を形成する。その後、アルミ電極９を形成して
第２図（Ｆ）のごとき構造を得る。

発明が解決しようとする問題点 前述したように、従来の縦形半導体装置においては、同
一開口部を用いてチャンネル領域の拡散とソース領域の
拡散を行っているため、次のような問題があった。すな
わち、拡散のスピードは、縦方向拡散よりも横方向拡散
の方が遅く、また、通常拡散は横方向に行くにしたがっ
て濃度が低くなっている。チャンネル長が狭くなりすぎ
てソース・ドレイン間の耐圧が充分でなくなったり、チ
ャンネル長がなくなってしまってソース・ドレイン間の
耐圧が零になってしまうのを防ぐため、また、チャンネ
ル領域の濃度変化による影響を少なくするため、従来で
は、チャンネル層を深く例えば４〜５μｍに作り、ソー
ス領域層を１μｍと狭く形成していた。このようにチャ
ンネル幅を狭くできないということは、相互コンダクタ
ンスｇｍを大きくとれないということになり、ｇｍを大
きくとれないのでオン抵抗を低くできないこととスイッ
チングスピードを向上できないという大きな問題点につ
ながる。また、従来ではチャネル拡散層は主にイオン注
入後の拡散処理によっているため中心付近に比べて拡散
層の先端部の濃度が低くなってしまっている。この種半
導体装置のしきい値電圧ｖｔｈはチャネル領域で一番高
い濃度の所で決まる。チャンネル拡散層内に形成される
ソース領域、例えば、ソースｎ゛型半導体層がそのチャ
ネル拡散層の中心から先端部の方へどのＷ、囲まで拡散
形成されるかによって、チャンネル領域での一番高い濃
度の値が異なってくる。ところが、ソースｎ゛型半導体
層は、前述したように浅い拡散であるため、その拡散範
囲がバラツキやすい。従って、このようなソースｎ゛型
半導体層の拡散の不均一性によって、最終的に形成され
るチャンネル領域の最高濃度値が異なってしまい、しき
い値電圧ｖｔｈのバラツキを生じてしまっていた。

本発明の目的は、前述したような従来の問題点を解消し
た縦形半導体装置の製造方法を提供することである。

問題点を解決するだめの手段 本発明による縦形半導体装置の製造方法は、第１導電型
の半導体基体の主面上に第１絶縁膜を形成する工程と、
該第１絶縁膜の上に第１半導体膜又は導電体膜を形成す
る工程と、該第１半導体膜又は導電体膜上にマスク材を
形成する工程と、該マスク材をパターニングする工程と
、該パターニングされたマスク材をエツチングマスクと
して前記第１半導体膜又は導電体膜をエツチングする工
程と、前記マスク材をインプランテーションマクスとし
て前記半導体基体へ第２導電型の不純物をイオン注入す
る工程と、前記マスク材を除去する工程と、前記エツチ
ングされた第１半導体膜又は導電体膜をインプランテー
ションマスクとして前記半導体基体へ第２導電型の不純
物をイオン注入して第２導電型の第１半導体層を形成す
る工程と、露出した前記第１絶縁膜および前記第１半導
体膜又は導電体膜をおおうように第２半導体膜又は導電
体膜を堆積させる工程と、前記第１半導体膜又は導電体
膜の側部に続く前記第２半導体膜又は導電体膜の部分の
みを自己整合的に残すように前記第２半導体膜又は導電
体膜を異方性エツチングする工程と、前記第１絶縁膜を
通して前記第１半導体層へ選択的に第１導電型の不純物
をイオン注入して、前記第２半導体膜又は導電体膜の部
分の下に重なるように延びる第１導電型の第２半導体層
を形成する工程と、前記第１及び第２半導体膜又は導電
体膜上に第２絶縁膜を形成する工程と、前記第１絶縁膜
に少なくとも前記第２半導体層に達する開口部を形成す
る工程と、前記開口部を通して前記第２半導体層に接し
前記第２絶縁膜を介して前記第１及び第２半導体膜又は
導電体膜の上に′延びる金属電極膜を形成する工程とを
含む。

実施例 次に、添付図面の第１図に基づいて本発明の実施例につ
いて本発明をより詳細に説明する。

第１図（Ａ）から（Ｇ）は、本発明の一実施例としての
ＤＳＡ−ＭＯＳ　　ＦＥＴの製造工程の各状態を示す概
略断面図である。

まず、本発明の製造方法によれば、第１図（Ａ）に示す
ように、高濃度ｎ＋型半導体基板１上に、これよりも低
濃度のｎ型エピタキシャル層２を成長させた後、その上
に、例えば厚さ５００人のゲート用絶縁膜である酸化膜
５ａと、約８０００人厚さの多結晶シリコン膜６ａとを
形成し、さらにその上に約３０００人厚さのＣＶＤ膜で
あるＳｉＯの酸化膜５ｄを形成する。

続いて、第１図（Ｂ）に示すように、フォトレジスト膜
７を用いて選択的に酸化膜５ｄと多結晶ンリコン膜６ａ
をエツチングし、フォトレジスト膜７がオーバーハング
状となるようにし、その後、フォトレジスト膜７をマス
クにｐ゛゛不純物イオン３ａを、例えば、５×１０目ａ
ｍ−２のドーズ量で深くイオン注入する。

次に、第１図（Ｃ）に示すように、酸化膜５ｄをサイド
エツチングして、多結晶シリコン膜６ａのパターンエツ
ジより後退させる。その後、第１図（Ｄ）に示すように
、フォトレジスト膜７を除去後、熱処理を施し、ｐ゛型
型半体体層３ｂ形成後、再び多結晶シリコン膜６ａをマ
スクに低濃度のｐ型不純物イオン４ａをイオン注入する
。

その後、第１図（Ｅ）に示すように、露出した酸化膜５
ａおよび多結晶シリコン膜６ａをおおうようにして別の
多結晶シリコン膜６ｃを約１μｍ程の厚さに堆積させ、
そして、熱処理を施し、ｐ型半導体層４ｂを形成する。

次に、第１図（Ｆ）に示すように、多結晶シリコン膜６
Ｃの部分である、高さ約８０００人で厚さ約１μｍの多
結晶シリコン壁６ｄが多結晶シリコン膜６ａの側部に続
いて自己整合的に残されるように、例えば、四塩化炭素
と酸素、あるいは、塩酸と水素のガスエッチャントによ
る異方性エツチングであるリアクティブイオンエツチン
グを多結晶シリコン膜６ｃに対して施し、その後、絶縁
膜５ａを通して不純物イオン注入により選択的にソース
用ｎ＋型半導体層８を形成する。

最後に、第１図（Ｇ）に示すように、ＣＶＤ膜５ｂを約
３０００人程度の厚さに形成した後、熱処理を施し、コ
ンタクトホールを開口し、金属電極膜として、例えば、
約３．５　μｍ厚さのＡβ膜９を選択的に形成して、Ｍ
ＯＳ　　ＦＥＴを完成する。

このようなＭＯＳ　　ＦＥＴの構造においては、多結晶
シリコン壁６ｄは、多結晶シリコン膜６ａと一緒になっ
て、ゲート電極膜として作用する。

尚、前述した実施例では、第１図（Ａ）の工程にて多結
晶シリコン膜６ａの上に、酸化膜５ｄを形成したのであ
るが、この酸化膜５ｄは必ずしも設けなくてもよい。

発明の効果 本発明による縦形半導体装置の製造方法によれば、チャ
ンネル領域４ｂが主として酸化膜５ａを通してのイオン
インプランテーションによって形成されるので、半導体
基体２の主面に沿う方向の濃度を一定なものとすること
ができる。従って、ソース領域８の形成とは無関係に、
チャネル領域４ｂの長さを可能な限り小さく作ることが
でき、相互コンダクタンスｇｍを大きくでき、オン抵抗
を低くでき、スイッチングスピードを上げることができ
る。また、チャンネル領域４ｂの濃度が一定であるので
、ソース領域８の拡散の不均一性によっても、チャンネ
ル領域４ｂでの最高濃度値が変わることはないので、し
きい値電圧ｖｔｈのバラツキが生じることもない。

また、本発明によれば、ゲート多結晶シリコンパターン
６ａの側壁に、リアクティブイオンエツチングによって
残存形成された多結晶シリコン壁６ｄがあり、これら多
結晶シリコン壁６ｄもまたゲート電極として作用するの
で、ゲート多結晶シリコンパターンのエツジが滑らかに
形成でき、多結晶シリコン膜を厚くしてもその上に形成
する金属電極膜の断切れを生ずるようなことがなくなる
。

従って、多結晶シリコン膜を厚く形成することにより、
ゲート抵抗を下げスイッチングスピードを向上させるこ
とができる。

特に、本発明の前述したような製造方法は、微細化され
たゲート多結晶シリコンが数多く集積された縦形半導体
装置に有効である。

【図面の簡単な説明】

第１図は、本発明の一実施例としてのＤＳＡ−ＭＯＳ　
　ＦＥＴの製造工程の各状態を示す概略断面図、第２図
は従来のＤＳＡ−ＭＯＳ　　ＦＥＴの製造工程の各状態
を示す概略断面図である。 １・・・ｎ゛型半導体基板、２・・・ｎ型エピタキシャ
ル層、３ａ・・・ｐ型不純物、３ｂ・・・ｐ゛型半導体
層、４ａ・・・ｐ型不純物、４ｂ・・・ｐ型半導体層、
５ａ・・・酸化膜、５　ｂ　、　５　ｄ・ＣＶ、Ｄ膜、
６ａ、６ｃｍ・多結晶シリコン膜、６ｄ・・・多結晶シ
リコン壁、７・・・フォトレジスト膜、８・・・ソース
ｎ゛型半導体層、９・・・金属電極膜。 第１図 第２図

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基体の主面上に第１絶縁膜を
   形成する工程と、該第１絶縁膜の上に第１半導体膜又は
   導電体膜を形成する工程と、該第１半導体膜又は導電体
   膜上にマスク材を形成する工程と、該マスク材をパター
   ニングする工程と、該パターニングされたマスク材をエ
   ッチングマスクとして前記第１半導体膜又は導電体膜を
   エッチングする工程と、前記マスク材をインプランテー
   ションマスクとして前記半導体基体へ第２導電型の不純
   物をイオン注入する工程と、前記マスク材を除去する工
   程と、前記エッチングされた第１半導体膜又は導電体膜
   をインプランテーションマスクとして前記半導体基体へ
   第２導電型の不純物をイオン注入して第２導電型の第１
   半導体層を形成する工程と、露出した前記第１絶縁膜お
   よび前記第１半導体膜又は導電体膜をおおうように第２
   半導体膜又は導電体膜を堆積させる工程と、前記第１半
   導体膜又は導電体膜の側部に続く前記第２半導体膜又は
   導電体膜の部分のみを自己整合的に残すように前記第２
   半導体膜又は導電体膜を異方性エッチングする工程と、
   前記第１絶縁膜を通して前記第１半導体層へ選択的に第
   １導電型の不純物をイオン注入して、前記第２半導体膜
   又は導電体膜の部分の下に重なるように延びる第１導電
   型の第２半導体層を形成する工程と、前記第１及び第２
   半導体膜又は導電体膜上に第２絶縁膜を形成する工程と
   、前記第１絶縁膜に少なくとも前記第２半導体層に達す
   る開口部を形成する工程と、前記開口部を通して前記第
   ２半導体層に接し前記第２絶縁膜を介して前記第１及び
   第２半導体膜又は導電体膜の上に延びる金属電極膜を形
   成する工程とを含むことを特徴とする縦形半導体装置の
   製造方法。
2. （２）前記第１及び第２半導体膜又は導電体膜は、多結
   晶シリコンである特許請求の範囲第（１）項記載の縦形
   半導体装置の製造方法。