JPS628568A - 縦形半導体装置及びその製造方法 - Google Patents

縦形半導体装置及びその製造方法

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JPS628568A
JPS628568A JP60147460A JP14746085A JPS628568A JP S628568 A JPS628568 A JP S628568A JP 60147460 A JP60147460 A JP 60147460A JP 14746085 A JP14746085 A JP 14746085A JP S628568 A JPS628568 A JP S628568A
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JP
Japan
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film
semiconductor layer
polycrystalline silicon
insulating film
silicon film
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Application number
JP60147460A
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English (en)
Inventor
Yoshitaka Sasaki
芳高 佐々木
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TDK Corp
Original Assignee
TDK Corp
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、従形半導体装置及びその製造方法に関するも
のである。
従来の技術 縦形半導体装置のうち、特にMOS  FET(絶縁ダ
ート型電界効果トランジスタ)は低耐圧、低電力用デバ
イスとして良く知られていたが、最近では高耐圧、大電
力設計が可能となり、現在ではパワーデバイスとしても
使用されるようになった。
次に、従来の高耐IEハワーMO8FETとして知られ
ているD S A (Dlffusltlon Sel
f−Align −ment)構造のFET(以下D−
MO5FETと称する)の製造方法について第2図を参
照して説明する。
まず、n千生導体基板1上にn型半導体層2を形成し1
選択的に叶層8を形成し、その表面にダート酸化膜5a
を例えば1ooohの厚みに形成する(第2図(^))
。続いてダート電極となる多結晶シリコンノ臂ターン6
aを41+Jエバl、 000人の厚さで形成しl?タ
ー/が形成されていない部分を開口窓として、ここにP
型不純物、例えば?四ンをイオンイングラし拡散処理を
行うことにより開口部の下方にP型半導体層4を形成す
る。このP型半導体層4がチャンネル領域となる部分で
ある。(第2図(B))。次に、前記開口部の中間部に
フォトデルセスによりレジスト膜7を形成シ、これら多
結晶シリコン・ぐターン6aとレジスト膜7が形成され
ていない部分の酸化膜5aをエツチングにより除去する
(第2図(C))。次に、イオンインプラによりn生型
不純物、例えばリン又は砒素を形成した後拡散を行うと
、P型チャンネル領域上にn十型半導体層8が形成され
る。その後、前記マスクツやターンを除去することによ
って第2図(D)の構造が得られる。その後CVO法に
てPSG膜5Cを例えばgooo人の厚さで形成する@
−図(E))。次に、前記p十 型ソース領域上の部分
を異方性のエツチングを行うことにより酸化膜5a及び
PSG膜5cを除去して開口部な形成する。その後、ア
ルミ電極9を形成して第2図(F)のごとき構造を得る
発明が屏決しようとする問題点 前述したよさに、従来の縦形半導体装置においては、同
一開口部を用いてチャンネル領域の拡散とソース領域の
拡散を行っているため、次のような問題があった。すな
わち、拡散のスピードは、縦方向拡散よりも横方向拡散
の方が遅く、また、通常拡散は横方向に行くにしたがっ
て濃度が低くなってくる。チャンネル長が狭くなりすぎ
てソース・ドレイン間の耐圧が充分でな(なったり、チ
ャンネル長がなくなってしまってソース・ドレイン間の
耐圧が零になってしまうのを防ぐため、また、チャンネ
ル領域の濃度変化による影響を少なくするため、従来で
は、チャンネル層を深く例えばダ〜!μmに作り、ソー
ス領域層を74mと狭く形成していた。このようにチャ
ンネル幅を狭くできないということは、相互コンダクタ
ンスgmを大きくとれないとい5ことになり、gmを大
きくとれないのでオン抵抗を低くできないこととスイツ
チングスピードを向上できないという大きな問題点につ
ながる。また、従来ではチャネル拡散層は主にイオン注
入後の拡散処理によっているため中心付近に比べて拡散
層の先端部の濃度が低くなってしまっている。この種半
導体装置のしきい値電FEVfhはチャネル領域で一番
高い1度の所で決まる。チャンネル拡散層内に形成され
るソース領域、例えば、ソースn生型半導体層がそのチ
ャネル拡散層の中心から先端部の方へどの範囲まで拡散
形成されるかによって、チャンネル領域での一番高い濃
度の値が異なってくる。ところが、ソースn生型半導体
層は、前述したように浅い拡散であるため、その拡散範
囲がバラツキやすい。従って、このようなソースn生型
半導体層の拡散の不均一性によって、最終的に形成され
るチャンネル領域の最高濃度値が異なってしまい、しき
い値電EE vifiのバラツキを生じてしまっていた
本発明の目的は、前述したような従来の問題点を解消し
た縦形半導体装置及びその製造方法を提供することであ
る。
問題点を解決するための手段 本発明による縦形半導体装置においては、第1導厄型の
半導体基体にその主面に沿って第2導電型の第1半導体
層が選択的に形成され、該第1半 −導体rB内にて前
記主面忙沿って第1導1tfflの第2半導体層が形成
され、前記主面上に第1絶縁膜が形成され、該第1絶a
#の上に多結晶シリコン膜が選択的に形成され、該多結
晶シリコン膜の縁部は、中心部より薄い段部とされてい
て、前記第1半導体層から前記第2半導体層の一部分ま
での上に重なるように延在しており、前記多結晶シリコ
ン膜の前記薄い段部の下での前記第1半導体層の不純物
濃度は、前記主面に沿5方向において一定であり、前記
第1絶縁膜の開口部を通して前記第2半導体層に接する
金属電極膜が第2絶縁膜を介して前記多結晶シリコン膜
の上に延びるように選択的に形成されている。
また、本発明による縦形半導体装置の製造方法は、第1
導電型の半導体基体の主面上に第1絶縁膜を形成する工
程と、該第1絶縁膜の上に多結晶シリーン膜を形成する
工程と、該多結晶シリコン膜上にマスク材を形成する工
程と、該マスク材をパタ−ニングする工程と、/#ター
ンエツジ部が中心部より薄い段部となるように前記多結
晶シリコン膜を、前記・母ターニングされたマスク材を
エツチングマスクとしてエツチングすることによりパタ
ーニングする工程と、前記ノ母ターニングされたマスク
材をインプランテーションマスクとして前記第1絶縁膜
を通して前記半導体基体へ第2導電型の不純物をイオン
注入する工程と、前記マスク材を除去する工程と、前記
多結晶シリコン膜の前記薄い段部を後退させる工程と、
前記パターニングされた多結晶シリコン膜の中心部の厚
い部分をインプランテーションマスクとして前記薄い段
部及び第1絶縁膜を通してs2導電型の不純物を前記半
導体基体へイオン注入して第2導電型の第1半導体層を
形成する工程と、前記第1珀縁膜を通して前記第1半導
体層へ選択的に第1導電型の不純物をイオン注入して、
前記薄い段部の一部分の下に重なるように延びる第1導
電型の第2半導体層を形成する工程と、前記多結晶シリ
コン漠上に第2絶縁膜を形成する工程と、前記第1絶縁
膜に少なくとも前記第2半導体層に達する開口部を形成
する工程と、前記開口部を通して前記第2半導体層に接
し前記第2絶縁膜を介して前記多結晶シリコン膜の上に
延びる金属電極膜を形成する工程とを含む。
実施例 次に、添付図面の第1図に基づいて本発明の実施例につ
いて本発明をより詳細に説明する。
第1図(〜から(1)は、本発明の一実施例としてのO
5^−MOS  FETの製造工程の各状態を示す概略
断面図である。
まず、本発明の製造方法によれば、第1図(〜に示すよ
うに、高濃度n十型半導体基板l上に、これよりも低濃
度のn型エピタキシャル層2を成長させ、表面に約10
00A程度の厚さの?−)用絶縁膜である酸化膜5aを
形成する。
次に、第1図CB)に示すように、酸化膜5aの上に、
ゲート電極材料である多結晶シリコン膜6aを、約/μ
m〜15μm程度の厚さで形成した後、PSG膜5bを
約5ooo人形成した後、約7pm程度の厚みのマスク
材としてのフォトレジスト7を・母ターニングする。
その後、例えば、フッ酸系のエッチャントにて、PSG
膜5bを等方的にエツチングした後、フレオン系のドラ
イエツチングにて多結晶シリコン膜6aを、例えば、q
ooOk厚と途中まで等方的にエツチングし、続いてフ
オトレジストノ母ターン7をマスクに、今度は前のエツ
チングにて残った多結晶シリコン6aを、例えば、四塩
化炭素あるいは塩酸系のガスエッチャントによるリアク
ティブイオンエツチング等の異方性エツチングにてアン
ダーカットの生じないようにエツチングする。
この状態を第1図(C)に示している。この方法による
と、多結晶シリコン膜6aのパターンエツジ部の厚さを
、全体の約に〜%程までに等方エツチングすることによ
って、厚い多結晶シリコン膜の/’Pターンエツジにテ
ーノ臂を形成することができ、このE方部に形成する金
属電極膜としての〃膜の断切れを防ぐことができる。
次に、第1図(D)に示すように、フォトレジスト7を
、イオンインプランテーションマスクトシて、P中型不
純物8aを、酸化膜5aを通してn型半導体基体2内へ
イオン注入する。
次に、第1図(E)に示すよう゛に、フォトレジストフ
を除去後、熱処理を施し、PSG膜5bから多結晶シリ
コン膜6aへn十を不純物拡散を施しそれをn十型多結
晶シリコン膜6bとし、更に、再度PSG膜5bをマス
クにリアクティブイオンエツチングでn十型多結晶シリ
コン膜6bをエツチングする。
続いて、第1図(F)に示すように、PSGfi5bを
エツチング除去し、♂ロン等の2M不純物8bをイオン
注入する。こ〜で、P型不純物イオンは、ドーズ量3 
X / 013cm−2、加速エネルギー300〜20
0に・Vでインプランテーションされるため、あらかじ
め多結晶シリコンj46aを等方エツチングした際形成
された多結晶シリコン膜6bのチー/# s:、 y 
? iJ 分カインプランテーションマスクトする。従
って、中心部の厚い多結晶シリコン膜6bの直下のn型
半導体基本2中へはP型不純物8bは注入されない。P
i不純物8bは、リアクチ゛イブイオンエツチングで異
方性的にエツチングされた多結晶シリコンパターンエツ
ジの薄い段部6b’及び酸化膜5aを通してn型半導体
基体2へ注入され、そこに、P)Mのチャネル領域とな
るpg半導体層4が基体2の主面に沿う方向にて濃度勾
配な(形成される。
その後、第1図(EK示すように、フォトエツチング技
術によってフォトレゾストノ4ターンIbを選択的に形
成して、そのフォトレジストノ(ターン7bをマスクと
して、高濃度の、例えば、リン又はヒ素等のn生型不純
物8aをイオン注入する。
続いて、第1図(#−9に示すように、酸化膜5bを形
成した後、CVO法にてPSG膜5Cを約5ooo−h
形成後、熱処理を施し、ソースn+ W半導体層8を形
成する。
最後に、第1図(1)に示すように、コンタクトホール
を開口し、金属4標膜として、例えば、〃膜9を3μT
IL 程度選択的に形成して、O5^−MOSFETを
完成する。
発明の効果 本発明による縦形半導体装置の製造方法によれば、チャ
ンネル領域4が主として多結晶シリコン膜6bの薄い段
部6 b/及び酸化膜5aを通してのイオンインデヲン
テーションによって主として形成されるので、半導体基
体2の主面に沿う方向の濃度を一定なものとすることが
できる。従って、ソース領域8の形成とは無関係K、チ
ャンネル領域4の長さを可能な限り小さく作ることがで
き、相互コンダクタンスgmを大きくでさ、オン抵抗を
低くでき、スイッチングスピードを上げることができる
。また、チャンネル領域4の濃度が一定であるので、ソ
ース領域8の拡散の不均一性によっても、チャ7ネル領
域4での最高濃度値が変わることはないので、しきい値
電圧vthのバラツキが生じることもない。
また、本発明の縦形半導体装置は、第1図(1)に示し
たような断面構造となるため、f−)抵抗を減らしてス
イッチングスピー?を上げる目的で多結晶シリコン[6
bを厚(しても、そのパターンエツジ部は薄い段部6b
′とされているので、その上に形成する金属電極膜9が
厚い多結晶シリコン膜のエンジ部で断切れを生じてしま
うようなこともない。
弱国面の簡単な説明 第1図は、本発明の一実施例としてのDSA−MOS 
 FETの製造工程の各状態を示す概略断面図、第2図
は従来DSA−MO3FETの製造工程の各状態を示す
概略断面図である。
1、、、n+型半導体基板、 2.、、*、n@エピタ
キシャル層、ab、・18.P型不純物、4.、、、、
P型半導体層、5 a、5 b、、、、、酸化膜、5 
c、、、、P S G 膜、6a、a b、、、、、多
結晶シリコン膜、61)’、、、、、薄い段部、?、マ
b 、、、、・フォトレジスト膜、8.、、、、、ソー
スV十型半導体層、9.、、、、金属電標膜。
第1図 第2図

Claims (2)

    【特許請求の範囲】
  1. (1)第1導電型の半導体基体にその主面に沿つて第2
    導電型の第1半導体層が選択的に形成され、該第1半導
    体層内にて前記主面に沿つて第1導電型の第2半導体層
    が形成され、前記主面上に第1絶縁膜が形成され、該第
    1絶縁膜の上に多結晶シリコン膜が選択的に形成され、
    該多結晶シリコン膜の縁部は、中心部より薄い段部とさ
    れていて、前記第1半導体層から前記第2半導体層の一
    部分までの上に重なるように延在しており、前記多結晶
    シリコン膜の前記薄い段部の下での前記第1半導体層の
    不純物濃度は、前記主面に沿う方向において一定であり
    、前記第1絶縁膜の開口部を通して前記第2半導体層に
    接する金属電極膜が第2絶縁膜を介して前記多結晶シリ
    コン膜の上に延びるように選択的に形成されていること
    を特徴とする縦形半導体装置。
  2. (2)第1導電型の半導体基体の主面上に第1絶縁膜を
    形成する工程と、該第1絶縁膜の上に多結晶シリコン膜
    を形成する工程と、該多結晶シリコン膜上にマスク材を
    形成する工程と、該マスク材をパターニングする工程と
    、パターンエッジ部が中心部より薄い段部となるように
    前記多結晶シリコン膜を、前記パターニングされたマス
    ク材をエッチングマスクとしてエッチングすることによ
    りパターニングする工程と、前記パターニングされたマ
    スク材をインプランテーシヨンマスクとして前記第1絶
    縁膜を通して前記半導体基体へ第2導電型の不純物をイ
    オン注入する工程と、前記マスク材を除去する工程と、
    前記多結晶シリコン膜の前記薄い段部を後退させる工程
    と、前記パターニングされた多結晶シリコン膜の中心部
    の厚い部分をインプランテーシヨンマスクとして前記薄
    い段部及び第1絶縁膜を通して第2導電型の不純物を前
    記半導体基体へイオン注入して第2導電型の第1半導体
    層を形成する工程と、前記第1絶縁膜を通して前記第1
    半導体層へ選択的に第1導電型の不純物をイオン注入し
    て、前記薄い段部の一部分の下に重なるように延びる第
    1導電型の第2半導体層を形成する工程と、前記多結晶
    シリコン膜上に第2絶縁膜を形成する工程と、前記第1
    絶縁膜に少なくとも前記第2半導体層に達する開口部を
    形成する工程と、前記開口部を通して前記第2半導体層
    に接し前記第2絶縁膜を介して前記多結晶シリコン膜の
    上に延びる金属電極膜を形成する工程とを含むことを特
    徴とする縦形半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01231377A (ja) * 1988-03-11 1989-09-14 Fuji Electric Co Ltd Mos型半導体装置の製造方法
US5034336A (en) * 1988-03-03 1991-07-23 Fuji Electric Co., Ltd. Method of producing insulated gate bipolar tranistor
JPH04128895U (ja) * 1991-05-20 1992-11-25 株式会社ナナミ 筆用線引き具
JPH05179678A (ja) * 1991-06-19 1993-07-20 Mitsui Constr Co Ltd 配管敷設方法及び配管ユニット

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