JPH01238066A - 高耐圧トランジスタ - Google Patents
高耐圧トランジスタInfo
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- JPH01238066A JPH01238066A JP6364088A JP6364088A JPH01238066A JP H01238066 A JPH01238066 A JP H01238066A JP 6364088 A JP6364088 A JP 6364088A JP 6364088 A JP6364088 A JP 6364088A JP H01238066 A JPH01238066 A JP H01238066A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
高耐圧トランジスタに係り、特に５ｏＩ（Ｓｉｌｉｃｏ
ｎｏｎ Ｉｎ５ｕｌａｔｏｒ） 構造のオフセット型Ｍ
Ｏ３Ｆ［ＥＴに関し、ＳＯＩ構造のオフセットゲート型
Ｍ［１ＳＦＥＴのドレイン耐圧を向上させ、しかもオン
電流の増大を同時に図ることを目的とし、 （イ）シリコン基板（１）、 （ロ）該シリコン基板（１）上に設けられた絶縁膜（２
）、 （ハ）該絶縁膜（２）上に設けられたソース領域（５）
、ドレイン領域（６）及び該ドレイン領域に近接したオ
フセット領域（４）を有してなるシリコン層、 （ニ）該シリコン層上に順次設けられたゲート絶縁膜（
７）、ゲート電極（８）、 を具備するＳＯＩ構造のオフセットゲート型Ｍ ［１３
Ｆ Ｅ Ｔにおいて、 前記ドレイン領域（５）及びオフセット領域（４）のそ
れぞれの少なくとも一部の下に設けられた前記絶縁膜（
２）直下でしかも前記シリコン基板（１）内に不純物拡
散層（１０）と、該不純物拡散層と導通する引出し電極
とを設けてなることを構成とする。
ｎｏｎ Ｉｎ５ｕｌａｔｏｒ） 構造のオフセット型Ｍ
Ｏ３Ｆ［ＥＴに関し、ＳＯＩ構造のオフセットゲート型
Ｍ［１ＳＦＥＴのドレイン耐圧を向上させ、しかもオン
電流の増大を同時に図ることを目的とし、 （イ）シリコン基板（１）、 （ロ）該シリコン基板（１）上に設けられた絶縁膜（２
）、 （ハ）該絶縁膜（２）上に設けられたソース領域（５）
、ドレイン領域（６）及び該ドレイン領域に近接したオ
フセット領域（４）を有してなるシリコン層、 （ニ）該シリコン層上に順次設けられたゲート絶縁膜（
７）、ゲート電極（８）、 を具備するＳＯＩ構造のオフセットゲート型Ｍ ［１３
Ｆ Ｅ Ｔにおいて、 前記ドレイン領域（５）及びオフセット領域（４）のそ
れぞれの少なくとも一部の下に設けられた前記絶縁膜（
２）直下でしかも前記シリコン基板（１）内に不純物拡
散層（１０）と、該不純物拡散層と導通する引出し電極
とを設けてなることを構成とする。
本発明は高耐圧トランジスタに係り、特にＳＯＩ （Ｓ
ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造のオフ
セット型ＭＯ３ＦＢＴに関する。
ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造のオフ
セット型ＭＯ３ＦＢＴに関する。
ＳＯＩ構造のオフセットゲート型ＭＯＳＦＥＴは、第３
図に示すように例えばシリコン基板１上に厚い下地酸化
膜２が設けられ、更に該下地酸化膜２上にＰ型シリコン
層３、低濃度オフセット領域４、ソース拡散層（領域）
５、ドレイン拡散層（領域）６、更にそれらの上にゲー
ト絶縁膜７、ゲート電極８からなる構造を有する。
図に示すように例えばシリコン基板１上に厚い下地酸化
膜２が設けられ、更に該下地酸化膜２上にＰ型シリコン
層３、低濃度オフセット領域４、ソース拡散層（領域）
５、ドレイン拡散層（領域）６、更にそれらの上にゲー
ト絶縁膜７、ゲート電極８からなる構造を有する。
このような構造のオフセットゲート型ＭＯＳＦＥＴは厚
い下地酸化膜２上に設けた上記の如きシリコン層に半導
体デバイスが形成されるので、素子分離の完全性に加え
てドレイン領域６とシリコン基板１との間で接合破壊が
ないこと、オフセット領域を完全に空欠化することが可
能であること等の理由から高ドレイン耐圧を有するデバ
イス形成が可能である。
い下地酸化膜２上に設けた上記の如きシリコン層に半導
体デバイスが形成されるので、素子分離の完全性に加え
てドレイン領域６とシリコン基板１との間で接合破壊が
ないこと、オフセット領域を完全に空欠化することが可
能であること等の理由から高ドレイン耐圧を有するデバ
イス形成が可能である。
第３図に示した従来のＭＯＳＦＥＴのドレイン領域６下
端近傍のＰ−シリコン層３ （図中Ａ部）ではシリコン
基板１とドレイン領域６との間の電位差により電界が決
まる。そのためこの電界が太きければトランジスタのド
レイン耐圧が規定される。
端近傍のＰ−シリコン層３ （図中Ａ部）ではシリコン
基板１とドレイン領域６との間の電位差により電界が決
まる。そのためこの電界が太きければトランジスタのド
レイン耐圧が規定される。
しかも低濃度オフセット領域４はその上にゲート電極８
が設けられていないのでトランジスタが動作状態の時に
は抵抗として働きこれによりオン電流が規定される問題
がある。
が設けられていないのでトランジスタが動作状態の時に
は抵抗として働きこれによりオン電流が規定される問題
がある。
本発明はＳＯＩ構造のオフセットゲート型ＭＯＳＦＥＴ
’のドレイン耐圧を向上させ、しかもオン電流
の増大を同時に図ることを目的とする。
’のドレイン耐圧を向上させ、しかもオン電流
の増大を同時に図ることを目的とする。
上記課題は本発明によれば
（イ）シリコン基板、
（ロ）該シリコン基板上に設けられた絶縁膜、（ハ）該
絶縁膜上に設けられたソース領域、ドレイン領域及び該
ドレイン領域に近接したオフセット領域を有してなるシ
リコン層、 （ニ）該シリコン層上に順次設けられたゲート絶縁膜、
ゲート電極、 を具備するＳＯＩ構造のオフセットゲート型ＭＯ３Ｆ訂
において、 前記ドレイン領域及びオフセット領域のそれぞれの少な
くとも一部の下に設けられた前記絶縁膜直下でしかも前
記シリコン基板内に不純物拡散層と、該不純物拡散層と
導通する引出し電極とを設けてなることを特徴とする高
耐圧トランジスタによって解決される。
絶縁膜上に設けられたソース領域、ドレイン領域及び該
ドレイン領域に近接したオフセット領域を有してなるシ
リコン層、 （ニ）該シリコン層上に順次設けられたゲート絶縁膜、
ゲート電極、 を具備するＳＯＩ構造のオフセットゲート型ＭＯ３Ｆ訂
において、 前記ドレイン領域及びオフセット領域のそれぞれの少な
くとも一部の下に設けられた前記絶縁膜直下でしかも前
記シリコン基板内に不純物拡散層と、該不純物拡散層と
導通する引出し電極とを設けてなることを特徴とする高
耐圧トランジスタによって解決される。
本発明によればシリコン基板に外部から電位を与えるこ
とができる不純物拡散層を設けているのでドレイン領域
とシリコン基板との間の電位を減少させることが可能と
なる。
とができる不純物拡散層を設けているのでドレイン領域
とシリコン基板との間の電位を減少させることが可能と
なる。
以下本発明の実施例を図面に基づいて説明する。
第１図は本発明の高耐圧トランジスタの一実施例を示す
断面図である。
断面図である。
第１図においてドレイン領域６近傍の下地絶縁膜２の直
下にｎ型拡散層１０が設けられており、該ｎ型拡散層１
０には下地絶縁膜に設けたコンタクト窓を介して引出し
電極１１が接続され、外部から正の電位がかけられるよ
うに構成されている。
下にｎ型拡散層１０が設けられており、該ｎ型拡散層１
０には下地絶縁膜に設けたコンタクト窓を介して引出し
電極１１が接続され、外部から正の電位がかけられるよ
うに構成されている。
このように第３図に示した従来のＳＯＩ構造のオフセッ
トゲート型ＭＯ３Ｆ［ｌ：Ｔに新たにｎ型拡散層１０と
引出し電極１１を設けることにより、ドレイン領域とシ
リコン基板との間の電位差を小に保持することが可能と
なる。
トゲート型ＭＯ３Ｆ［ｌ：Ｔに新たにｎ型拡散層１０と
引出し電極１１を設けることにより、ドレイン領域とシ
リコン基板との間の電位差を小に保持することが可能と
なる。
以下第２Ａ図から第２Ｆ図を用い本発明のトランジスタ
の製造方法を説明する。
の製造方法を説明する。
第２Ａ図に示すようにシリコン基板１に選択的にリンを
５ Ｘ１０１３ｃｍ−２注入しｎ型拡散層を形成し、そ
の後このシリコン基板を約１０００℃で熱酸化し、厚さ
約１μｍの８１０２からなる下地絶縁膜２を形成する。
５ Ｘ１０１３ｃｍ−２注入しｎ型拡散層を形成し、そ
の後このシリコン基板を約１０００℃で熱酸化し、厚さ
約１μｍの８１０２からなる下地絶縁膜２を形成する。
次に第２Ｂ図に示すように減圧ＣＶＤ法により該下地絶
縁膜２上に厚さ約０．５μｍの多結晶シリコンを堆積し
、レーザビーム照射により、該多結晶シリコンを再結晶
化しＳＯＩのシリコン層とする。このシリコン層に下地
絶縁膜−シリコン層の界面反転防止のためにｌ ｘ ｌ
Ｑ Ｉ ２ ｃｍ−２のドーズ量でホウ素（Ｂ）をイ
オン注入を行ない、Ｐ−シリコン層３を形成する。
縁膜２上に厚さ約０．５μｍの多結晶シリコンを堆積し
、レーザビーム照射により、該多結晶シリコンを再結晶
化しＳＯＩのシリコン層とする。このシリコン層に下地
絶縁膜−シリコン層の界面反転防止のためにｌ ｘ ｌ
Ｑ Ｉ ２ ｃｍ−２のドーズ量でホウ素（Ｂ）をイ
オン注入を行ない、Ｐ−シリコン層３を形成する。
次に第２Ｃ図に示すように再結晶Ｐ−シリコン層３をス
パッタエッチにより島状にエツチングしてデバイス領域
とし又下地酸化膜２を選択的にパターニングしたレジス
トを用いてエツチングしｎ型拡散層２とのコンタクト窓
９を開ける。
パッタエッチにより島状にエツチングしてデバイス領域
とし又下地酸化膜２を選択的にパターニングしたレジス
トを用いてエツチングしｎ型拡散層２とのコンタクト窓
９を開ける。
次に第２Ｄ図に示すように熱酸化によりＳｉＯ□からな
るゲート絶縁膜７を形成し、その上に多結晶シリコンを
減圧ＣＶＤ法により堆積してからリン拡散を行ない、選
択的にパターニングしたレジストを用いてエツチングし
ゲート電極８を形成する。
るゲート絶縁膜７を形成し、その上に多結晶シリコンを
減圧ＣＶＤ法により堆積してからリン拡散を行ない、選
択的にパターニングしたレジストを用いてエツチングし
ゲート電極８を形成する。
次に第２Ｅ図に示すように２ Ｘｌ０１２ｃｍ−２のド
ーズ量でリンをイオン注入しオフセット低濃度層４を形
成し、続いて選択的にパターニングしたレジストを用い
て４ ＸＩＯ１５ａｍ−２のドーズ量でリンをシリコン
層に注入しソース拡散層５及びドレイン拡散層６を形成
する。
ーズ量でリンをイオン注入しオフセット低濃度層４を形
成し、続いて選択的にパターニングしたレジストを用い
て４ ＸＩＯ１５ａｍ−２のドーズ量でリンをシリコン
層に注入しソース拡散層５及びドレイン拡散層６を形成
する。
その後、第２Ｆ図に示すように全表面にＰＳＧ（リンガ
ラス）層１２を形成した後、このＰＳＧ層１２に電極引
出し用の窓を開けてＡＩｌ配線を行ないｎ型拡散層Ａβ
引出し電極１１、ソースＡβ電極１３、ドレインＡβ電
極１４を形成する。
ラス）層１２を形成した後、このＰＳＧ層１２に電極引
出し用の窓を開けてＡＩｌ配線を行ないｎ型拡散層Ａβ
引出し電極１１、ソースＡβ電極１３、ドレインＡβ電
極１４を形成する。
このようにしてＳＯＩ構造のオフセットゲート型ＭＯＳ
ＦＥＴが製造される。このＭＯＳＦＥＴのｎ型拡散層１
０に２０Ｖの電圧を印加することによりドレイン耐圧が
２０Ｖ上昇した。
ＦＥＴが製造される。このＭＯＳＦＥＴのｎ型拡散層１
０に２０Ｖの電圧を印加することによりドレイン耐圧が
２０Ｖ上昇した。
以上説明したように本発明によればｎ型拡散層に正の電
位を与えドレイン領域とシリコン基板との間との電位差
を弱めることが出来るのでドレイン耐圧を上昇させるこ
とが出来る。
位を与えドレイン領域とシリコン基板との間との電位差
を弱めることが出来るのでドレイン耐圧を上昇させるこ
とが出来る。
更に本発明ではオフセット領域の電位も上昇させること
が可能となるのでトランジスタのオン電流を増加させる
ことも出来る。
が可能となるのでトランジスタのオン電流を増加させる
ことも出来る。
なお本発明実施例はｎチャンネルトランジスタのみにつ
いて説明しているがＰチャンネルトランジスタにおいて
も同様に行なうことが出来る。
いて説明しているがＰチャンネルトランジスタにおいて
も同様に行なうことが出来る。
第１図は本発明の高耐圧トランジスタの一実施例を示す
断面図であり、 第２Ａ図から第２Ｆ図は本発明のトランジスタの製造方
法を説明するための工程断面図であり、第３図は従来例
を説明するための断面図である。 １・・・シリコン基板、 ２・・・下地絶縁膜、３・・
・Ｐ−シリコン層、 ４・・・低濃度オフセット領域、 ５・・・ソース拡散層、 ６・・・ドレイン拡散層、
７・・・ゲート絶縁膜、 訃・・ゲート電極、１０・・
・ｎ型拡散層、 １１・・・ｎ型拡散層Ａβ引出し電極、１２・・・ＰＳ
Ｇ層、 １３・・・ソース拡散層、１４・・・ドレ
イン拡散層。
断面図であり、 第２Ａ図から第２Ｆ図は本発明のトランジスタの製造方
法を説明するための工程断面図であり、第３図は従来例
を説明するための断面図である。 １・・・シリコン基板、 ２・・・下地絶縁膜、３・・
・Ｐ−シリコン層、 ４・・・低濃度オフセット領域、 ５・・・ソース拡散層、 ６・・・ドレイン拡散層、
７・・・ゲート絶縁膜、 訃・・ゲート電極、１０・・
・ｎ型拡散層、 １１・・・ｎ型拡散層Ａβ引出し電極、１２・・・ＰＳ
Ｇ層、 １３・・・ソース拡散層、１４・・・ドレ
イン拡散層。
Claims (1)
- 【特許請求の範囲】 １、（イ）シリコン基板（１）、 （ロ）シリコン基板（１）上に設けられた絶縁膜（２）
、 （ハ）該絶縁膜（２）上に設けられたソース領域（５）
、ドレイン領域（６）及び該ドレイン領域に近接したオ
フセット領域（４）を有してなるシリコン層、 （ニ）該シリコン層上に順次設けられたゲート絶縁膜（
７）、ゲート電極（８）、 を具備するＳＯＩ構造のオフセットゲート型ＭＯＳＦＥ
Ｔにおいて、 前記ドレイン領域（５）及びオフセット領域（４）のそ
れぞれの少なくとも一部の下に設けられた前記絶縁膜（
２）直下でしかも前記シリコン基板（１）内に不純物拡
散層（１０）と、該不純物拡散層と導通する引出し電極
とを設けてなることを特徴とする高耐圧トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6364088A JPH01238066A (ja) | 1988-03-18 | 1988-03-18 | 高耐圧トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6364088A JPH01238066A (ja) | 1988-03-18 | 1988-03-18 | 高耐圧トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238066A true JPH01238066A (ja) | 1989-09-22 |
Family
ID=13235156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6364088A Pending JPH01238066A (ja) | 1988-03-18 | 1988-03-18 | 高耐圧トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238066A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5113236A (en) * | 1990-12-14 | 1992-05-12 | North American Philips Corporation | Integrated circuit device particularly adapted for high voltage applications |
| US5548150A (en) * | 1993-03-10 | 1996-08-20 | Kabushiki Kaisha Toshiba | Field effect transistor |
-
1988
- 1988-03-18 JP JP6364088A patent/JPH01238066A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5113236A (en) * | 1990-12-14 | 1992-05-12 | North American Philips Corporation | Integrated circuit device particularly adapted for high voltage applications |
| US5548150A (en) * | 1993-03-10 | 1996-08-20 | Kabushiki Kaisha Toshiba | Field effect transistor |
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