JPS61100975A - 接合形電界効果トランジスタ - Google Patents
接合形電界効果トランジスタInfo
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- JPS61100975A JPS61100975A JP22171584A JP22171584A JPS61100975A JP S61100975 A JPS61100975 A JP S61100975A JP 22171584 A JP22171584 A JP 22171584A JP 22171584 A JP22171584 A JP 22171584A JP S61100975 A JPS61100975 A JP S61100975A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、接合形電界効果トランジスタ（以下ＪＰＥＴ
と記す）のソース領域並びにドレイン領域の構造に関
子るものである。
と記す）のソース領域並びにドレイン領域の構造に関
子るものである。
（従来技柵）
従来のＪＰＥＴの構造は、電１図に示す様にＰ聾８ ｉ
’基社１上Ｋｎ型Ｓ１ 層２が形成され、その上に酸化
膜３が形成される。次に通常のＰＲ工程並びに拡散工程
によシＮ型８ｉ層２の一部ＩｃＰ型のゲート領域４が形
成される。次に全面に一酸化膜３が形成された後、第３
図に示す様に通常のＰＲ工糧並びに拡散工程によシ、Ｎ
型Ｓｉ層２の他の一部にこれよシネ細物濃度の高いＮ＋
型のソース領域５並びにドレイン領域６を同時に形成し
たｉ造を有している。この従来のＪＰＥＴの゛構造では
、ソース領域５の拡散深さとドレイン領域６の拡散深さ
は同じ深さとなる。 ゛（発明が解決し
ようとする問題点） ところでＪＦＥＴにおいて、チャンネルとして働く部分
のソース端よシ外部端子までの寄生抵抗Ｒａは、半導体
層のバルク抵抗、コンタクト抵抗、配線抵抗などの合成
されたものであるが、半導体層のバルク抵抗が支配的と
なっている。この寄生抵抗Ｒ，は一種の負帰還抵抗とし
て作用するため、素子本来の相互コンダクタンスｆｍ’
は、下式に示すみかけ上の相互コンダクタンスｆｍＫ減
少する。
’基社１上Ｋｎ型Ｓ１ 層２が形成され、その上に酸化
膜３が形成される。次に通常のＰＲ工程並びに拡散工程
によシＮ型８ｉ層２の一部ＩｃＰ型のゲート領域４が形
成される。次に全面に一酸化膜３が形成された後、第３
図に示す様に通常のＰＲ工糧並びに拡散工程によシ、Ｎ
型Ｓｉ層２の他の一部にこれよシネ細物濃度の高いＮ＋
型のソース領域５並びにドレイン領域６を同時に形成し
たｉ造を有している。この従来のＪＰＥＴの゛構造では
、ソース領域５の拡散深さとドレイン領域６の拡散深さ
は同じ深さとなる。 ゛（発明が解決し
ようとする問題点） ところでＪＦＥＴにおいて、チャンネルとして働く部分
のソース端よシ外部端子までの寄生抵抗Ｒａは、半導体
層のバルク抵抗、コンタクト抵抗、配線抵抗などの合成
されたものであるが、半導体層のバルク抵抗が支配的と
なっている。この寄生抵抗Ｒ，は一種の負帰還抵抗とし
て作用するため、素子本来の相互コンダクタンスｆｍ’
は、下式に示すみかけ上の相互コンダクタンスｆｍＫ減
少する。
この式からｔｍの減少を防ぐ為には寄生抵抗Ｒ１゜が小
さいことが望まれる。この寄生抵抗Ｒｓを小さくする一
つの方法として、第１図に示す様にソース領域５の拡散
深さＸｊＳを深くしてゲート・ソース間隔の実効長を短
くすることが挙げられる。
さいことが望まれる。この寄生抵抗Ｒｓを小さくする一
つの方法として、第１図に示す様にソース領域５の拡散
深さＸｊＳを深くしてゲート・ソース間隔の実効長を短
くすることが挙げられる。
しかし、従来のＪＰＥＴの構造では、Ｘｊｓを深くする
と、ドレイン領域６の拡散深さＸｊｄも深くなるのでバ
ックゲートとして用いる８ｉ基板１とドレイン領域６の
間隔が短くなるので、ゲート・ドレイン間耐圧が低下す
るという問題が生じてしまう。
と、ドレイン領域６の拡散深さＸｊｄも深くなるのでバ
ックゲートとして用いる８ｉ基板１とドレイン領域６の
間隔が短くなるので、ゲート・ドレイン間耐圧が低下す
るという問題が生じてしまう。
本発明の目的は、ゲート・ドレイン間の耐圧を下げずに
寄生抵抗凡＄を小さくした接合形電界効果トランジスタ
を提供することである。
寄生抵抗凡＄を小さくした接合形電界効果トランジスタ
を提供することである。
（°問題点を解決するための手段）
本発明は、接合形電界効果トランジスタにおいて、ゲー
ト・ドレイン間耐圧を下げずに１ソース抵抗Ｒ１，を小
さくするためにソース領域５の拡散深さもしくは注入深
さｘｊｓをドレイン領域６の拡散深さもしくは注入深さ
Ｘｊｄよシ深くしたことを特徴とする。この構造はソー
ス領域形成時の拡散条件あるいはイオン注入条件と、ド
レイン領域形成時の拡散条件あるいはイオン注入条件と
を適当に選択することによって容易に実現できる。
ト・ドレイン間耐圧を下げずに１ソース抵抗Ｒ１，を小
さくするためにソース領域５の拡散深さもしくは注入深
さｘｊｓをドレイン領域６の拡散深さもしくは注入深さ
Ｘｊｄよシ深くしたことを特徴とする。この構造はソー
ス領域形成時の拡散条件あるいはイオン注入条件と、ド
レイン領域形成時の拡散条件あるいはイオン注入条件と
を適当に選択することによって容易に実現できる。
（実施例）
第１９図は本発明の一実施例を示す接合形電界効果トラ
ンジスタの断面図で、ソース領域５の拡散深さがドレイ
ン領域６の拡散深さより深く形成された構造を有してい
る。この構造にすることによってゲート・ドレイン間の
耐圧を下げることなくソース抵抗几＄を下げることがで
きる。
ンジスタの断面図で、ソース領域５の拡散深さがドレイ
ン領域６の拡散深さより深く形成された構造を有してい
る。この構造にすることによってゲート・ドレイン間の
耐圧を下げることなくソース抵抗几＄を下げることがで
きる。
次にこの接合形電界効果トランジスタの製法を簡単に述
べる。Ｐ型Ｓｔ基板１上にｎ型Ｓｉ層２、Ｓｉ Ｏ，層
３を形成し第２図に示すようにＳ ｉ Ｏ１層３に開口
を設はゲート領域４を形成する。ついでＳｉＯｘ層を全
面に形成し通常の方法によ）ソース領域とドレイン領域
用の開口を設け、まずドレイン領域の開口をホトレジス
トでおおった状態でリンをイオン注入する。そうすると
ドレイン領域にはホトレジストがあるためリンは注入さ
れずソース領域にのみリンの注入が行なわれる。その後
ドレイン領域のホトレジストを取）全体にリンのイオン
注入を行なうとソース領域５には都合２回リンが注入さ
れドレイン領域６よ）深い注入領域が形成される。
べる。Ｐ型Ｓｔ基板１上にｎ型Ｓｉ層２、Ｓｉ Ｏ，層
３を形成し第２図に示すようにＳ ｉ Ｏ１層３に開口
を設はゲート領域４を形成する。ついでＳｉＯｘ層を全
面に形成し通常の方法によ）ソース領域とドレイン領域
用の開口を設け、まずドレイン領域の開口をホトレジス
トでおおった状態でリンをイオン注入する。そうすると
ドレイン領域にはホトレジストがあるためリンは注入さ
れずソース領域にのみリンの注入が行なわれる。その後
ドレイン領域のホトレジストを取）全体にリンのイオン
注入を行なうとソース領域５には都合２回リンが注入さ
れドレイン領域６よ）深い注入領域が形成される。
以上ＮチャンネルＪＰＥＴについて説明したが、Ｐチャ
ンネルＪＰＥＴについても同様の効果をもつことは言う
までもない。又、半導体としてＳｉを例に挙は説明した
が、ＩｎＰ、ＧａＡ、等化合物半導体を用いる場合も同
様の効果をもつことは言うまでもない。
ンネルＪＰＥＴについても同様の効果をもつことは言う
までもない。又、半導体としてＳｉを例に挙は説明した
が、ＩｎＰ、ＧａＡ、等化合物半導体を用いる場合も同
様の効果をもつことは言うまでもない。
（発明の効果）
本発明による構造を用いれば、ゲート・ドレイン間耐圧
を下げることなしにソース抵抗Ｒｓを下げることができ
、相互コンダクタンスｆｍを向上させることが可能とな
る。なお、ゲート・ソース間耐圧は、ゲート・ドレイン
間耐圧に比べ値下することになるが、例えば、増巾回路
Ｋ”ＪＦＥＴを用いる場合、ゲート・ソース間電位差は
、ゲート・ドレイン間電位差に比べ小さいので、実使用
上問題とならないところまで耐圧は低下しても構わない
。
を下げることなしにソース抵抗Ｒｓを下げることができ
、相互コンダクタンスｆｍを向上させることが可能とな
る。なお、ゲート・ソース間耐圧は、ゲート・ドレイン
間耐圧に比べ値下することになるが、例えば、増巾回路
Ｋ”ＪＦＥＴを用いる場合、ゲート・ソース間電位差は
、ゲート・ドレイン間電位差に比べ小さいので、実使用
上問題とならないところまで耐圧は低下しても構わない
。
第１図は、本発明の一実施例の断面図、第２図は従来の
製造方法によりＰ型ゲート領域が形成された直後の断面
図、第３図は、不純物濃度の高いＰ型のソース領域５、
並びにドレイン領域６が形成された直後の従来形ＪＰＥ
Ｔの断面図、第４図は、従来の他のＪＰＥＴの断面図で
ある。 １・・・・・・ＰｆｉＳｉ基板、２・・・・・・ｎ型８
ｉ層、３・・・・・・８ｉ０．絶縁層、４・・・・・・
ゲート領域、５・・・・・・ソース領域、６・・・・・
・ドレイン領域。
製造方法によりＰ型ゲート領域が形成された直後の断面
図、第３図は、不純物濃度の高いＰ型のソース領域５、
並びにドレイン領域６が形成された直後の従来形ＪＰＥ
Ｔの断面図、第４図は、従来の他のＪＰＥＴの断面図で
ある。 １・・・・・・ＰｆｉＳｉ基板、２・・・・・・ｎ型８
ｉ層、３・・・・・・８ｉ０．絶縁層、４・・・・・・
ゲート領域、５・・・・・・ソース領域、６・・・・・
・ドレイン領域。
Claims (1)
- 一導電型の半導体基板上に該半導体基板と逆導電型の半
導体層から成るチャンネル領域が形成され、該チャンネ
ル領域内の一部に該チャンネル領域と逆導電型のゲート
領域が形成されるとともに、該チャンネル領域内の他の
一部に該チャンネル領域と同一導電型のソース領域並び
にドレイン領域が形成されている接合型電界効果トラン
ジスタにおいて、ソース領域の拡散深さもしくは注入深
さが、ドレイン領域の拡散深さもしくは注入深さより深
いことを特徴とする接合形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22171584A JPS61100975A (ja) | 1984-10-22 | 1984-10-22 | 接合形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22171584A JPS61100975A (ja) | 1984-10-22 | 1984-10-22 | 接合形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100975A true JPS61100975A (ja) | 1986-05-19 |
Family
ID=16771129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22171584A Pending JPS61100975A (ja) | 1984-10-22 | 1984-10-22 | 接合形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100975A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006149372A (ja) * | 2004-11-04 | 2006-06-15 | Kurosaki Hakudo Kogyo Kk | 簡易トイレ具 |
| WO2010094541A1 (en) * | 2009-02-19 | 2010-08-26 | International Business Machines Corporation | Asymmetric junction field effect transistor and method of manufacturing the same |
| JP2011243708A (ja) * | 2010-05-17 | 2011-12-01 | Panasonic Corp | 接合型電界効果トランジスタ、その製造方法及びアナログ回路 |
-
1984
- 1984-10-22 JP JP22171584A patent/JPS61100975A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006149372A (ja) * | 2004-11-04 | 2006-06-15 | Kurosaki Hakudo Kogyo Kk | 簡易トイレ具 |
| WO2010094541A1 (en) * | 2009-02-19 | 2010-08-26 | International Business Machines Corporation | Asymmetric junction field effect transistor and method of manufacturing the same |
| CN102301484A (zh) * | 2009-02-19 | 2011-12-28 | 国际商业机器公司 | 非对称结型场效应晶体管及其制造方法 |
| US8169007B2 (en) | 2009-02-19 | 2012-05-01 | International Business Machines Corporation | Asymmetric junction field effect transistor |
| JP2011243708A (ja) * | 2010-05-17 | 2011-12-01 | Panasonic Corp | 接合型電界効果トランジスタ、その製造方法及びアナログ回路 |
| US9269830B2 (en) | 2010-05-17 | 2016-02-23 | Panasonic Intellectual Property Management Co., Ltd. | Junction field effect transistor and analog circuit |
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