JP3017838B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3017838B2 JP3017838B2 JP3135003A JP13500391A JP3017838B2 JP 3017838 B2 JP3017838 B2 JP 3017838B2 JP 3135003 A JP3135003 A JP 3135003A JP 13500391 A JP13500391 A JP 13500391A JP 3017838 B2 JP3017838 B2 JP 3017838B2
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- type well
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、ゲート部に凹部を持つ
リセスド・チャネル構造のＭＯＳ型の半導体装置とその
製造方法に関する。
リセスド・チャネル構造のＭＯＳ型の半導体装置とその
製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ型集積回路は、素子の微細化によ
ってますます集積度向上が図られている。素子の微細化
は良く知られているようにスケーリング則に従って行わ
れているが、微細化によって素子特性上種々の問題が生
じている。
ってますます集積度向上が図られている。素子の微細化
は良く知られているようにスケーリング則に従って行わ
れているが、微細化によって素子特性上種々の問題が生
じている。
【０００３】第１の問題は、反転チャネル層のキャリア
移動度の低下、キャリア密度の低下が生じることであ
る。ＭＯＳＦＥＴでは、ゲートバイアス印加時、まず基
板に空乏層が拡がり、ゲートバイアスがある値になると
反転チャネルが形成されて素子はオンする。この時空乏
層内の空間電荷は、実効ゲート電界を強める働きをし、
これはチャネルのキャリア移動度を低下させる方向に働
くが、微細化した場合にも空乏層の拡がり方が変わらな
いとすると、その効果が相対的に大きなものとなる。ま
たゲートバイアスの一部は空乏層の形成に費やされるか
ら、スケーリング則によって基板の不純物濃度を高くす
ると、基板内で反転チャネルにかかるゲート電界成分が
減少し、チャネル層のキャリア密度が低下する。これ
は、ＭＯＳＦＥＴの駆動能力低下を引き起こす。
移動度の低下、キャリア密度の低下が生じることであ
る。ＭＯＳＦＥＴでは、ゲートバイアス印加時、まず基
板に空乏層が拡がり、ゲートバイアスがある値になると
反転チャネルが形成されて素子はオンする。この時空乏
層内の空間電荷は、実効ゲート電界を強める働きをし、
これはチャネルのキャリア移動度を低下させる方向に働
くが、微細化した場合にも空乏層の拡がり方が変わらな
いとすると、その効果が相対的に大きなものとなる。ま
たゲートバイアスの一部は空乏層の形成に費やされるか
ら、スケーリング則によって基板の不純物濃度を高くす
ると、基板内で反転チャネルにかかるゲート電界成分が
減少し、チャネル層のキャリア密度が低下する。これ
は、ＭＯＳＦＥＴの駆動能力低下を引き起こす。
【０００４】第２の問題は、寄生容量の増大による高速
性能の低下である。前述のようにスケーリング則によっ
て基板不純物濃度を高くすると、空乏層幅は小さくな
り、空乏層の持つ静電容量が相対的に大きくなる。
性能の低下である。前述のようにスケーリング則によっ
て基板不純物濃度を高くすると、空乏層幅は小さくな
り、空乏層の持つ静電容量が相対的に大きくなる。
【０００５】第３の問題は、サブスレッショルド電流の
増大である。サブスレッショルド電流は、空乏層幅およ
びチャネル長に依存するが、チャネル長が小さいＭＯＳ
ＦＥＴではサブスレッショルド領域における電流のカッ
トオフ特性を表すＳファクタ（＝ｄＶG ／ｄ log ＩD
）が小さいものとなる。
増大である。サブスレッショルド電流は、空乏層幅およ
びチャネル長に依存するが、チャネル長が小さいＭＯＳ
ＦＥＴではサブスレッショルド領域における電流のカッ
トオフ特性を表すＳファクタ（＝ｄＶG ／ｄ log ＩD
）が小さいものとなる。
【０００６】
【発明が解決しようとする課題】以上のように従来のＭ
ＯＳＦＥＴでは、微細化によって、ゲート部で基板内に
伸びる空乏層の影響が大きくなり、駆動能力の低下、高
速性能の低下、サブスレッショルド電流の増大といった
問題が生じている。
ＯＳＦＥＴでは、微細化によって、ゲート部で基板内に
伸びる空乏層の影響が大きくなり、駆動能力の低下、高
速性能の低下、サブスレッショルド電流の増大といった
問題が生じている。
【０００７】本発明はこの様な点に鑑みなされたもの
で、微細化したときにも高性能を発揮できるようにした
ＭＯＳ型の半導体装置とその製造方法を提供することを
目的とする。 ［発明の構成］
で、微細化したときにも高性能を発揮できるようにした
ＭＯＳ型の半導体装置とその製造方法を提供することを
目的とする。 ［発明の構成］
【０００８】
【課題を解決するための手段】本発明にかかる半導体装
置は、第１導電型の半導体基板の素子形成領域に薄い第
２導電型ウェルが形成され、この第２導電型ウェルに凹
部が形成され、この凹部の内部にゲート絶縁膜を介して
ゲート電極が埋込み形成され、凹部を挟んで第２導電型
ウェル表面に第１導電型ソース，ドレイン領域が形成さ
れた、ウェル構造およびリセスド・チャネル構造を有す
る。
置は、第１導電型の半導体基板の素子形成領域に薄い第
２導電型ウェルが形成され、この第２導電型ウェルに凹
部が形成され、この凹部の内部にゲート絶縁膜を介して
ゲート電極が埋込み形成され、凹部を挟んで第２導電型
ウェル表面に第１導電型ソース，ドレイン領域が形成さ
れた、ウェル構造およびリセスド・チャネル構造を有す
る。
【０００９】本発明はこの様な構造において、第２導電
型ウェルのゲート電極下の部分の厚みをｘj1、ソース，
ドレイン領域下の厚みをｘj2とし、ゲート電極に電圧を
印加したときにゲート絶縁膜の界面から第２導電型ウェ
ル内に伸びる最大空乏層幅をＷg 、基板に電圧を印加し
たときに第２導電型ウェルと基板の接合面から第２導電
型ウェル側に伸びる最大空乏層幅をＷs としたとき、 ｘj1＜ｘj2 および ｘj1＜Ｗg ＋Ｗs を満たすように、第２導電型ウェルの厚みが設定され
る。
型ウェルのゲート電極下の部分の厚みをｘj1、ソース，
ドレイン領域下の厚みをｘj2とし、ゲート電極に電圧を
印加したときにゲート絶縁膜の界面から第２導電型ウェ
ル内に伸びる最大空乏層幅をＷg 、基板に電圧を印加し
たときに第２導電型ウェルと基板の接合面から第２導電
型ウェル側に伸びる最大空乏層幅をＷs としたとき、 ｘj1＜ｘj2 および ｘj1＜Ｗg ＋Ｗs を満たすように、第２導電型ウェルの厚みが設定され
る。
【００１０】本発明の方法は、上述のような半導体装置
を製造するに際して、第１導電型の半導体基板の表面に
凹部を形成する工程、基板の凹部下にイオン注入または
エピタキシャル成長により第１の第２導電型ウェルを形
成する工程、凹部の内部にゲート絶縁膜を介してゲート
電極を埋込み形成する工程、基板にイオン注入を行って
凹部を挟んで第１導電型のソース，ドレイン領域を形成
する工程、および基板にイオン注入を行ってソース，ド
レイン領域下に第１の第２導電型ウェルと連続するよう
に第１の第２導電型ウェルより厚い第２の第２導電型ウ
ェルを形成する工程を備えたことを特徴とする。
を製造するに際して、第１導電型の半導体基板の表面に
凹部を形成する工程、基板の凹部下にイオン注入または
エピタキシャル成長により第１の第２導電型ウェルを形
成する工程、凹部の内部にゲート絶縁膜を介してゲート
電極を埋込み形成する工程、基板にイオン注入を行って
凹部を挟んで第１導電型のソース，ドレイン領域を形成
する工程、および基板にイオン注入を行ってソース，ド
レイン領域下に第１の第２導電型ウェルと連続するよう
に第１の第２導電型ウェルより厚い第２の第２導電型ウ
ェルを形成する工程を備えたことを特徴とする。
【００１１】
【作用】本発明によれば、リセスド・チャネル構造でか
つウェル構造のＭＯＳＦＥＴにおいて、第２導電型ウェ
ルのゲート電極下の部分の厚みを上述のように小さく設
定することによって、ゲートバイアスにより活性層内に
伸びる空乏層の伸び方が制限され、結果的にゲートバイ
アスが反転チャネルの形成に有効に利用される。
つウェル構造のＭＯＳＦＥＴにおいて、第２導電型ウェ
ルのゲート電極下の部分の厚みを上述のように小さく設
定することによって、ゲートバイアスにより活性層内に
伸びる空乏層の伸び方が制限され、結果的にゲートバイ
アスが反転チャネルの形成に有効に利用される。
【００１２】そしてこの空乏層の伸びの制限は、反転チ
ャネルのキャリア移動度の向上，キャリア密度の向上を
もたらし、これにより、微細ＭＯＳＦＥＴで高い駆動能
力と高速性能が得られる。また、ゲートバイアスによる
空乏層の伸びの制限は、サブスレッショルド電流の低減
につながり、ＭＯＳＦＥＴのカットオフ特性が向上す
る。さらに反転チャネル下では、ゲートバイアスにより
ゲート側から伸びる空乏層と基板バイアスによって基板
側から伸びる空乏層が容易に繋がるから、全体として空
乏層幅は大きいものとなり、したがって空乏層容量が低
減する。これも、ＭＯＳＦＥＴの高速性能の向上に繋が
る。
ャネルのキャリア移動度の向上，キャリア密度の向上を
もたらし、これにより、微細ＭＯＳＦＥＴで高い駆動能
力と高速性能が得られる。また、ゲートバイアスによる
空乏層の伸びの制限は、サブスレッショルド電流の低減
につながり、ＭＯＳＦＥＴのカットオフ特性が向上す
る。さらに反転チャネル下では、ゲートバイアスにより
ゲート側から伸びる空乏層と基板バイアスによって基板
側から伸びる空乏層が容易に繋がるから、全体として空
乏層幅は大きいものとなり、したがって空乏層容量が低
減する。これも、ＭＯＳＦＥＴの高速性能の向上に繋が
る。
【００１３】また、第２導電型ウェルのソース，ドレイ
ン領域下部分はゲート電極下の部分に比べて厚く形成す
ることによって、ドレインに電圧が印加されたときに基
板との間でパンチスルーが生じるのを防止することがで
きる。
ン領域下部分はゲート電極下の部分に比べて厚く形成す
ることによって、ドレインに電圧が印加されたときに基
板との間でパンチスルーが生じるのを防止することがで
きる。
【００１４】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１５】図１は、本発明の一実施例に係るＭＯＳＦ
ＥＴの断面構造である。ｎ型シリコン基板１の表面にチ
ャネル長を決定する所定幅の凹部２が形成され、この凹
部２内にゲート酸化膜３を介してゲート電極４が埋込み
形成されている。ここでｎ型シリコン基板１は、ｎ型
（またはｐ型）の基板に拡散によりｎ型ウェルが形成さ
れたもの、またはｎ型エピタキシャル成長層が形成され
たものを含む。
ＥＴの断面構造である。ｎ型シリコン基板１の表面にチ
ャネル長を決定する所定幅の凹部２が形成され、この凹
部２内にゲート酸化膜３を介してゲート電極４が埋込み
形成されている。ここでｎ型シリコン基板１は、ｎ型
（またはｐ型）の基板に拡散によりｎ型ウェルが形成さ
れたもの、またはｎ型エピタキシャル成長層が形成され
たものを含む。
【００１６】ゲート電極４が埋込み形成された凹部２の
下から、この凹部２を挟んでソース，ドレイン領域が形
成される部分にまたがってｐ型ウェル５，６，７が形成
されている。そして凹部２を挟むｐ型ウェル６，７の表
面部にｎ+ 型のソース，ドレイン領域８，９が形成され
ている。
下から、この凹部２を挟んでソース，ドレイン領域が形
成される部分にまたがってｐ型ウェル５，６，７が形成
されている。そして凹部２を挟むｐ型ウェル６，７の表
面部にｎ+ 型のソース，ドレイン領域８，９が形成され
ている。
【００１７】ゲート，ソースおよびドレインが形成され
た基板上は、例えばＣＶＤ酸化膜１０により覆われ、こ
れにコンタクト孔が開けられて、ソース，ドレイン電極
１１，１２が形成されている。
た基板上は、例えばＣＶＤ酸化膜１０により覆われ、こ
れにコンタクト孔が開けられて、ソース，ドレイン電極
１１，１２が形成されている。
【００１８】図２は、図１の要部を拡大して、各部の寸
法関係を示している。ゲート電極下のｐ型ウェル５の厚
みをｘj1、ソース，ドレイン領域下のｐ型ウェル６，７
の厚みをｘj2として、この実施例では、 ｘj1＜ｘj2 …(1) に設定されている。
法関係を示している。ゲート電極下のｐ型ウェル５の厚
みをｘj1、ソース，ドレイン領域下のｐ型ウェル６，７
の厚みをｘj2として、この実施例では、 ｘj1＜ｘj2 …(1) に設定されている。
【００１９】図２のＷg は、ゲート電極４にバイアスを
与えたときにゲート酸化膜３の界面からｐ型ウェル５内
に伸びる最大空乏層幅を示し、Ｗs は、基板１とｐ型ウ
ェル５の間にバイアスを印加した時にｐｎ接合面からｐ
型ウェル５側に伸びる最大空乏層幅を示している。これ
らの空乏層幅との関係で上述の厚みｘj1，ｘj2は、次の
条件式 ｘj1＜Ｗg ＋Ｗs …(2) を満たすように設定されている。
与えたときにゲート酸化膜３の界面からｐ型ウェル５内
に伸びる最大空乏層幅を示し、Ｗs は、基板１とｐ型ウ
ェル５の間にバイアスを印加した時にｐｎ接合面からｐ
型ウェル５側に伸びる最大空乏層幅を示している。これ
らの空乏層幅との関係で上述の厚みｘj1，ｘj2は、次の
条件式 ｘj1＜Ｗg ＋Ｗs …(2) を満たすように設定されている。
【００２０】更に、Ｗd はソース，ドレインに電圧を印
加した時にその下のｐ型ウェル６，７内にのびる最大空
乏層幅であり、これとの関係でｐ型ウェル６，７の厚み
ｘj2は、 ｘj2＞Ｗd ＋Ｗs …(3) を満たすように設定されている。
加した時にその下のｐ型ウェル６，７内にのびる最大空
乏層幅であり、これとの関係でｐ型ウェル６，７の厚み
ｘj2は、 ｘj2＞Ｗd ＋Ｗs …(3) を満たすように設定されている。
【００２１】より具体的な数値例を挙げる。ｎ型シリコ
ン基板１は不純物濃度ＮD ＝１×１０17／cm3 、ｐ型ウ
ェル５は不純物濃度ＮA ＝５×１０16／cm3 ，厚みｘj1
＝０．１μm とする。ゲート酸化膜３は、１０nmの熱酸
化膜とする。ソース，ドレイン領域下のｐ型ウェル６，
７は、ゲート電極下のｐ型ウェル５と同じ不純物濃度で
凹部２の底部より深くならないようにし、その実効厚み
をｘj2とする。そして最大空乏層幅Ｗg ，Ｗd およびＷ
s と、ｘj1，ｘj2との間で上述の条件式（２），（３）
式を満たすようにする。
ン基板１は不純物濃度ＮD ＝１×１０17／cm3 、ｐ型ウ
ェル５は不純物濃度ＮA ＝５×１０16／cm3 ，厚みｘj1
＝０．１μm とする。ゲート酸化膜３は、１０nmの熱酸
化膜とする。ソース，ドレイン領域下のｐ型ウェル６，
７は、ゲート電極下のｐ型ウェル５と同じ不純物濃度で
凹部２の底部より深くならないようにし、その実効厚み
をｘj2とする。そして最大空乏層幅Ｗg ，Ｗd およびＷ
s と、ｘj1，ｘj2との間で上述の条件式（２），（３）
式を満たすようにする。
【００２２】図３は、この実施例によるＭＯＳＦＥＴの
製造工程を示す。ｎ型シリコン基板１に周知の工程によ
り図示しない素子分離領域を形成した後、反応性イオン
エッチングにより、図３(a) に示すようにチャネル領域
形成部に凹部２を形成する。次に、Ｂ+ イオンの回転斜
めイオン注入を行って、第１のｐ型ウェル５を形成す
る。このときｐ型ウェル５は、凹部２の底部から側部、
さらに凹部２の外部まで連続的に形成される。
製造工程を示す。ｎ型シリコン基板１に周知の工程によ
り図示しない素子分離領域を形成した後、反応性イオン
エッチングにより、図３(a) に示すようにチャネル領域
形成部に凹部２を形成する。次に、Ｂ+ イオンの回転斜
めイオン注入を行って、第１のｐ型ウェル５を形成す
る。このときｐ型ウェル５は、凹部２の底部から側部、
さらに凹部２の外部まで連続的に形成される。
【００２３】次に熱酸化によりゲート酸化膜３を形成し
た後、多結晶シリコン膜を凹部２の幅の半分より厚く堆
積し、これを反応性イオンエッチングによりエッチング
して、図３(b) に示すように凹部内にゲート電極４を埋
込み形成する。このときゲート電極の引出し部には例え
ばフォトレジストをパターン形成しておき、ゲート電極
４が、図面に垂直の方向で凹部２の外部まで延在する状
態とする。
た後、多結晶シリコン膜を凹部２の幅の半分より厚く堆
積し、これを反応性イオンエッチングによりエッチング
して、図３(b) に示すように凹部内にゲート電極４を埋
込み形成する。このときゲート電極の引出し部には例え
ばフォトレジストをパターン形成しておき、ゲート電極
４が、図面に垂直の方向で凹部２の外部まで延在する状
態とする。
【００２４】続いて、Ａs + とＢ+ の同時イオン注入を
行い、熱処理をして、図３(c) に示すように、第２のｐ
型層６，７とソース，ドレイン領域となるｎ+ 型層８，
９を形成する。但し、これらのＡs + とＢ+ のイオン注
入工程は別であってもよく、その前後も問わない。最後
に、図３(d) に示すように、ＣＶＤ酸化膜１０を堆積形
成し、これにコンタクト孔を開けて、ソース，ドレイン
電極１１，１２を形成する。
行い、熱処理をして、図３(c) に示すように、第２のｐ
型層６，７とソース，ドレイン領域となるｎ+ 型層８，
９を形成する。但し、これらのＡs + とＢ+ のイオン注
入工程は別であってもよく、その前後も問わない。最後
に、図３(d) に示すように、ＣＶＤ酸化膜１０を堆積形
成し、これにコンタクト孔を開けて、ソース，ドレイン
電極１１，１２を形成する。
【００２５】この実施例によれば、条件式（１）（２）
に示すように、ｐ型ウェル５の厚みを設定することで、
ゲートバイアスによりｐ型ウェル５内に伸びる空乏層の
伸び方が制限される。これにより、微細ＭＯＳＦＥＴで
の高い駆動能力と高速性能、さらに優れたカットオフ特
性が得られる。また所定の基板バイアスを与えれば、反
転チャネル下ではゲートバイアスによりゲート側から伸
びる空乏層と基板バイアスによって基板側から伸びる空
乏層が容易に繋がり、空乏層容量が小さいものとなる。
に示すように、ｐ型ウェル５の厚みを設定することで、
ゲートバイアスによりｐ型ウェル５内に伸びる空乏層の
伸び方が制限される。これにより、微細ＭＯＳＦＥＴで
の高い駆動能力と高速性能、さらに優れたカットオフ特
性が得られる。また所定の基板バイアスを与えれば、反
転チャネル下ではゲートバイアスによりゲート側から伸
びる空乏層と基板バイアスによって基板側から伸びる空
乏層が容易に繋がり、空乏層容量が小さいものとなる。
【００２６】更に条件式（１），（３）に示すように、
ソース，ドレイン領域下のｐ型ウェル６，７を厚みを設
定することによって、ドレイン領域と基板の間のパンチ
スルーが防止される。
ソース，ドレイン領域下のｐ型ウェル６，７を厚みを設
定することによって、ドレイン領域と基板の間のパンチ
スルーが防止される。
【００２７】図４は、本発明の別の実施例のＭＯＳＦＥ
Ｔの製造工程である。この実施例では、ｎ型シリコン基
板１にまず、図４(a) に示すように、イオン注入または
エピタキシャル成長によってｐ型ウェルを形成した後、
反応性イオンエッチングによって凹部２を形成する。こ
れにより、凹部２の底部に薄いｐ型ウェル５が残り、両
側に厚いｐ型ウェル６，７が形成された状態を得る。
Ｔの製造工程である。この実施例では、ｎ型シリコン基
板１にまず、図４(a) に示すように、イオン注入または
エピタキシャル成長によってｐ型ウェルを形成した後、
反応性イオンエッチングによって凹部２を形成する。こ
れにより、凹部２の底部に薄いｐ型ウェル５が残り、両
側に厚いｐ型ウェル６，７が形成された状態を得る。
【００２８】その後先の実施例と同様に、ゲート酸化膜
３を介してゲート電極４を埋込み形成し（図４(b) ）、
Ａs + のイオン注入によりソース，ドレイン領域となる
ｎ+ 型層８，９を形成し（図４(c) ）、ＣＶＤ酸化膜１
０を堆積してソース，ドレイン電極１１，１２を形成す
る（図４(d) ）。この実施例によっても、先の実施例と
同様の優れた特性を持つＭＯＳＦＥＴが得られる。
３を介してゲート電極４を埋込み形成し（図４(b) ）、
Ａs + のイオン注入によりソース，ドレイン領域となる
ｎ+ 型層８，９を形成し（図４(c) ）、ＣＶＤ酸化膜１
０を堆積してソース，ドレイン電極１１，１２を形成す
る（図４(d) ）。この実施例によっても、先の実施例と
同様の優れた特性を持つＭＯＳＦＥＴが得られる。
【００２９】図５は、図１の同じ素子構造であって、端
子接続を変更して通常のＭＯＳＦＥＴとは異なる動作モ
ードを実現した実施例である。図に示すように、ソー
ス，ドレイン電極１１，１２を共通にソース端子Ｓと
し、ｎ型シリコン基板１をドレイン端子Ｄとしている。
子接続を変更して通常のＭＯＳＦＥＴとは異なる動作モ
ードを実現した実施例である。図に示すように、ソー
ス，ドレイン電極１１，１２を共通にソース端子Ｓと
し、ｎ型シリコン基板１をドレイン端子Ｄとしている。
【００３０】所定のゲートおよびドレインバイアスを与
えると、ｐ型ウェル５の界面部に形成された反転チャネ
ルのキャリア（今の場合電子）が、ｐ型ウェル５が薄い
ものであるために容易にこれをパンチスルーして基板１
に流れる。反転チャネルのキャリア密度および電位はゲ
ートバイアスにより制御できるから、このパンチスルー
電流は、ゲートバイアスを制御することによって制御す
ることができる。すなわち、パンチスルー・トランジス
タが得られる。
えると、ｐ型ウェル５の界面部に形成された反転チャネ
ルのキャリア（今の場合電子）が、ｐ型ウェル５が薄い
ものであるために容易にこれをパンチスルーして基板１
に流れる。反転チャネルのキャリア密度および電位はゲ
ートバイアスにより制御できるから、このパンチスルー
電流は、ゲートバイアスを制御することによって制御す
ることができる。すなわち、パンチスルー・トランジス
タが得られる。
【００３１】以上の実施例では、ｎチャネルのＭＯＳＦ
ＥＴを説明したが、各部の導電型を逆にしたｐチャネル
ＭＯＳＦＥＴにも同様に本発明を適用できることはいう
までもない。
ＥＴを説明したが、各部の導電型を逆にしたｐチャネル
ＭＯＳＦＥＴにも同様に本発明を適用できることはいう
までもない。
【００３２】
【発明の効果】以上説明したように本発明によれば、リ
セスド・チャネル構造とウェル構造を組合わせ、ウェル
厚みを選択することによってドレインでのパンチスルー
を防止しながら、高駆動能力および高速性能を実現した
微細ＭＯＳＦＥＴを提供することができる。
セスド・チャネル構造とウェル構造を組合わせ、ウェル
厚みを選択することによってドレインでのパンチスルー
を防止しながら、高駆動能力および高速性能を実現した
微細ＭＯＳＦＥＴを提供することができる。
【図１】本発明の一実施例に係るＭＯＳＦＥＴを示す断
面図。
面図。
【図２】図１の要部を拡大して示す図。
【図３】同実施例の製造工程を示す図。
【図４】他の実施例の製造工程を示す図。
【図５】他の実施例のパンチスルー・トランジスタを示
す図。
す図。
１…ｎ型シリコン基板、 ２…凹部、 ３…ゲート酸化膜、 ４…ゲート電極、 ５…ｐ型ウェル、 ６，７…ｐ型ウェル、 ８，９…ｎ+ ソース，ドレイン領域、 １０…ＣＶＤ酸化膜、 １１，１２…ソース，ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (4)
- 【請求項１】第１導電型の半導体基板と、前記基板の素
子形成領域に形成された第２導電型ウェルと、前記第２
導電型ウェルに形成された凹部と、前記凹部の内部にゲ
ート絶縁膜を介して埋込み形成されたゲート電極と、前
記凹部を挟んで前記第２導電型ウェル表面に形成された
第１導電型のソース，ドレイン領域とを備え、前記第２
導電型ウェルの前記ゲート電極下の部分の厚みをｘj1、
前記ソース，ドレイン領域下の厚みをｘj2とし、前記ゲ
ート電極に電圧を印加したときに前記ゲート絶縁膜の界
面から前記第２導電型ウェル内に伸びる最大空乏層幅を
Ｗg 、前記基板に電圧を印加したときに前記第２導電型
ウェルと基板の接合面から第２導電型ウェル側に伸びる
最大空乏層幅をＷs としたとき、 ｘj1＜ｘj2 および ｘj1＜Ｗg ＋Ｗs を満たすように前記第２導電型ウェルの厚みが設定され
ていることを特徴とする半導体装置。 - 【請求項２】前記第２導電型ウェルの前記ソース，ドレ
イン領域下の部分の厚みｘj2は、ソース，ドレイン領域
に電圧を印加した時にその下に伸びる最大空乏層幅をＷ
d 、前記基板に電圧を印加したときに前記第２導電型ウ
ェルと基板の接合面から第２導電型ウェル側に伸びる最
大空乏層幅をＷs としたとき、 ｘj2＞Ｗd ＋Ｗs を満たすように設定されていることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】前記第１導電型層をソース領域、前記基板
をドレイン領域として、前記活性層表面の反転チャネル
から前記基板へのパンチスルー電流を前記ゲート電極に
より制御してトランジスタ動作させるようにしたことを
特徴とする請求項１記載の半導体装置。 - 【請求項４】第１導電型の半導体基板の表面に凹部を形
成する工程と、前記基板の前記凹部下に、イオン注入ま
たはエピタキシャル成長により第１の第２導電型ウェル
を形成する工程と、前記凹部の内部にゲート絶縁膜を介
してゲート電極を埋込み形成する工程と、前記基板にイ
オン注入を行って前記凹部を挟んで第１導電型のソー
ス，ドレイン領域を形成する工程と、前記基板にイオン
注入を行って前記ソース，ドレイン領域下に前記第１の
第２導電型ウェルと連続するように前記第１の第２導電
型ウェルより厚い第２の第２導電型ウェルを形成する工
程と、を備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135003A JP3017838B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135003A JP3017838B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359568A JPH04359568A (ja) | 1992-12-11 |
| JP3017838B2 true JP3017838B2 (ja) | 2000-03-13 |
Family
ID=15141661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3135003A Expired - Lifetime JP3017838B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3017838B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200480312Y1 (ko) * | 2015-03-18 | 2016-05-10 | 김현순 | 텀블러 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5110776B2 (ja) * | 2004-07-01 | 2012-12-26 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
-
1991
- 1991-06-06 JP JP3135003A patent/JP3017838B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200480312Y1 (ko) * | 2015-03-18 | 2016-05-10 | 김현순 | 텀블러 |
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| Publication number | Publication date |
|---|---|
| JPH04359568A (ja) | 1992-12-11 |
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