JP3424326B2 - Ｍｉｓ型半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高集積、低消費電力Ｌ
ＳＩ技術分野のＭＩＳ型半導体装置およびその製造方法
に関するものである。

【０００２】

【従来の技術】近年、ＭＩＳ型半導体装置は高性能化及
び低コスト化のためにますます微細化され、高集積化さ
れる傾向にある。また、携帯情報機器の進展に伴うバッ
テリー駆動時間の長時間化や、ＬＳＩチップやパッケー
ジの発熱の問題から、ＭＩＳ型半導体装置は低消費電力
化の傾向がある。ここで、消費電力を下げる最も効果的
な方法は電源電圧の低電圧化であるが、電源電圧を低電
圧化するとトランジスタの速度も急激に劣化してしまう
ため、電源電圧を下げても速度が劣化しないトランジス
タの開発が必要である。

【０００３】ＭＩＳ型半導体装置を高速化するには、飽
和電流値を大きくするか、接合容量やゲート・ドレイン
オーバラップ容量（ミラー容量）を小さくすればよい。
特に接合容量は電源電圧が低電圧化されると全寄生容量
に占める割合が増加するため、低電圧動作デバイスにお
いては接合容量の低減が重要である。

【０００４】接合容量を減少させる方法としては、ＰＮ
接合面積を減少させるか、空乏層幅を増加してやればよ
い。ＰＮ接合面積を減少させる１つの手段としては、サ
リサイド技術がある（例えば、Ｐ．Ｋ．Ｌａｕ 他、Ｉ
ＥＤＭ Ｔｅｃｈ． Ｄｉｇ．，ｐ．７１４，１９８
２）。

【０００５】一方、空乏層幅を増加させる１つの手段と
しては、ＰＮ接合近辺の基板の不純物濃度を減少させる
か、低濃度拡散層によって高濃度ソース・ドレイン拡散
層を囲んだいわゆるＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕ
ｓｅｄ Ｄｒａｉｎ）構造やＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造（例えば、特開昭５４ー
４４８２号公報参照）をつかってソース・ドレイン拡散
層側の不純物濃度を減少させればよい。

【０００６】また、このように微細化されたＭＩＳ型半
導体装置においては、ゲート酸化膜にかかる電界が増加
するため、ゲート酸化膜の信頼性劣化が問題となる。こ
の課題を解決する１つの方法として、高濃度ソース・ド
レイン拡散層とチャネル領域の間に低濃度拡散層を設け
て電界を緩和するＬＤＤ構造と呼ばれるものが従来から
幅広く使われている。このＬＤＤ構造を形成する方法と
して、ゲート電極形成後に低濃度拡散層用の不純物注入
を行った後に、ゲート電極を含む半導体基板表面に絶縁
膜を堆積し、異方性ドライエッチングによってゲート電
極側壁にのみ自己整合的に絶縁膜を残留させてサイドウ
オールを形成した後、不純物をイオン注入して高濃度ソ
ース・ドレイン拡散層を形成する方法がある（例えば、
特開昭５４ー４４８２号公報参照）。

【０００７】一方、飽和電流を増加させるには、ゲート
ドレインオーバーラップ長を増やし実効チャネル長を減
少させ短チャネル化してやればよいが、寄生抵抗の上昇
を抑制するためにはトランジスタをシングルドレイン構
造にすることが望まれる。ゲート寸法をNチャネルとPチ
ャネルトランジスタで同一にしようとすると、ソース・
ドレイン拡散層に用いられる不純物である砒素（Nチャ
ネル）と硼素（Pチャネル）のシリコン基板中の拡散係
数の違いよりソース・ドレイン注入の位置をNチャネル
とPチャネルで変えてやる必要がある。この課題を解決
する１つの手段としては、２重サイドウオールをゲート
電極の側壁に形成する方法がある。従来の２重サイドウ
オールの形成方法の一例としては、酸化膜をゲート電極
を含む半導体基板表面に堆積したのちこの堆積酸化膜を
異方性ドライエッチングしてゲート電極側壁に残留させ
る工程を２回行う方法がある。

【０００８】

【０００９】

【発明が解決しようとする課題】 しかしながら、 上記の
ようにサイドウオールを形成する手段として絶縁膜の堆
積膜を用いる構成では、素子の微細化が進みトランジス
タのゲート長が小さくなりスケーリング則にしたがって
サイドウオールの幅も同じように狭くしようとすると、
絶縁膜の堆積膜厚を薄くしなければならないが、堆積膜
厚の制御が悪くなるので薄いサイドウオールを形成する
ことが出来ない。例えば、ゲート長が0.5μmではサイド
ウオール幅は120nm程度であるが、ゲート長が0.1μmに
なると、サイドウオール幅は24nm程度と非常に薄くして
やらなければならい。しかし、ＨＴＯ膜を堆積絶縁膜に
想定した場合には、その膜厚ばらつきは、堆積膜厚120n
m程度で5%以内であったものが、堆積膜厚24nm程度では1
0%以上になってしまい、堆積膜厚のばらつきが、トラン
ジスタの実効チャネル長に対して無視出来なくなってし
まう。

【００１０】また、ゲート電極側壁への堆積膜の被覆率
は、ゲート電極パターンの間隔に非常に依存し、間隔が
狭くなるほど被覆率が悪くなる。１つのＬＳＩチップ内
においては、ゲート電極間隔は一定ではないので、ゲー
ト側壁の堆積膜厚がチップ内で非常にばらついてしま
う。

【００１１】さらに、２重サイドウオールを形成する場
合には、酸化膜を２度にわけて堆積するので長時間の堆
積熱処理によって基板内不純物が拡散してトランジスタ
の短チャネル効果を劣化してしまうという問題点を有し
ていた。

【００１２】

【００１３】そこで、本発明の半導体装置におけるサイ
ドウオールの形成方法は、シリコン等の熱酸化膜や熱窒
化膜が高精度に膜厚制御が可能な点と、ゲート電極パタ
ーンに依存せずチップ内で一定の膜厚を得ることが可能
な点と、同じ絶縁膜厚を得るのに必要な熱処理時間が堆
積膜に対して短い点に新たに着目して、ゲート電極を含
む半導体基板表面を熱酸化または熱窒素化して制御よく
絶縁膜を形成した後、異方性ドライエッチングしてゲー
ト側壁絶縁膜を形成して得られたものである。

【００１４】従って本発明は上記問題点に鑑み、その目
的は、接合容量を減少させ、薄い制御性のよいサイドウ
オールを形成して、高速で低消費電力で動作するＭＩＳ
型半導体装置およびその製造方法を提供することであ
る。

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】請求項１記載のＭＩＳ型半導体装置の製造
方法は、第１導電型の半導体基板の一主面に素子分離絶
縁膜を形成する工程（ａ）と、工程（ａ）の後に、半導
体基板の一主面にゲート絶縁膜を形成しゲート絶縁膜の
上部に選択的に多結晶シリコン膜またはアモルファスシ
リコン膜からなるゲート電極を形成する工程（ｂ）と、
ゲート電極をマスクにして半導体基板に第２導電型の不
純物をイオン注入して低濃度第２導電型拡散層を形成す
る工程（ｃ）と、工程（ｃ）の後に、半導体基板とゲー
ト電極の表面を酸化して熱酸化膜を形成する工程（ｄ）
と、異方性エッチングによりゲート電極の側面にのみ自
己整合的に熱酸化膜を残しサイドウォールを形成する工
程（ｅ）と、ゲート電極及びサイドウォールをマスクし
て半導体基板に第２導電型の不純物をイオン注入して第
２導電型の高濃度ソース・ドレイン拡散層を形成する工
程（ｆ）とを有するものである。

【００２６】請求項２記載のＭＩＳ型半導体装置の製造
方法は、第１導電型の半導体基板の一主面に素子分離絶
縁膜を形成する工程（ａ）と、工程（ａ）の後に、半導
体基板の一主面にゲート絶縁膜を形成しゲート絶縁膜の
上部に選択的に多結晶シリコン膜またはアモルファスシ
リコン膜からなるゲート電極を形成する工程（ｂ）と、
ゲート電極をマスクして半導体基板に第２導電型の不純
物をイオン注入して低濃度第２導電型拡散層を形成する
工程（ｃ）と、半導体基板とゲート電極の表面を窒化し
て熱窒化膜を形成する工程（ｄ）と、異方性エッチング
によりゲート電極の側面にのみ自己整合的に熱窒化膜を
残しサイドウォールを形成する工程（ｅ）と、ゲート電
極及びサイドウォールをマスクして半導体基板に第２導
電型の不純物をイオン注入して第２導電型の高濃度ソー
ス・ドレイン拡散層を形成する工程（ｆ）とを有するも
のである。

【００２７】請求項３記載のＭＩＳ型半導体装置の製造
方法は、半導体基板の一主面に素子分離絶縁膜と第１導
電型のウエルと第２導電型のウエルを形成する工程
（ａ）と、工程（ａ）の後に、半導体基板の一主面にゲ
ート絶縁膜を形成しゲート絶縁膜の上部に選択的に多結
晶シリコン膜またはアモルファスシリコン膜からなるゲ
ート電極を形成する工程（ｂ）と、半導体基板とゲート
電極の表面を酸化して熱酸化膜を形成する工程（ｃ）
と、異方性エッチングによりゲート電極の側面にのみ自
己整合的に熱酸化膜を残し第１サイドウォールを形成す
る工程（ｄ）と、工程（ｄ）の後に、第２導電型のウエ
ルを覆う第１のフォトレジストとゲート電極と第１サイ
ドウォールをマスクとして第１導電型のウエルに第２導
電型の不純物を選択的にイオン注入して第２導電型の高
濃度ソース・ドレイン拡散層を形成する工程（ｅ）と、
工程（ｅ）の後に、半導体基板全面に絶縁膜を堆積した
後異方性エッチングによりゲート電極側面の第１サイド
ウォールの側面を覆う状態に自己整合的に絶縁膜を残し
第２サイドウォールを形成する工程（ｆ）と、工程
（ｆ）の後に、半導体基板の第１導電型のウエル上に選
択的に第２のフォトレジストを形成する工程（ｇ）と、
第２のフォトレジストとゲート電極及びゲート電極の側
面を覆う第２サイドウォールをマスクとして、第２導電
型のウエルに第１導電型の不純物を選択的にイオン注入
して第１導電型の高濃度拡散層を形成する工程（ｈ）と
を有するものである。

【００２８】請求項４記載のＭＩＳ型半導体装置の製造
方法は、半導体基板の一主面に素子分離絶縁膜と第１導
電型のウエルと第２導電型のウエルを形成する工程
（ａ）と、工程（ａ）の後に、半導体基板の一主面にゲ
ート絶縁膜を形成しゲート絶縁膜の上部に選択的に多結
晶シリコン膜またはアモルファスシリコン膜からなるゲ
ート電極を形成する工程（ｂ）と、半導体基板とゲート
電極の表面を窒化して熱窒化膜を形成する工程（ｃ）
と、異方性エッチングによりゲート電極の側面にのみ自
己整合的に熱窒化膜を残し第１サイドウォールを形成す
る工程（ｄ）と、工程（ｄ）の後に、第２導電型のウエ
ルを覆う第１のフォトレジストとゲート電極と第１サイ
ドウォールをマスクとして第１導電型のウエルに第２導
電型の不純物を選択的にイオン注入して第２導電型の高
濃度ソース・ドレイン拡散層を形成する工程（ｅ）と、
工程（ｅ）の後に、半導体基板全面に絶縁膜を堆積した
後、異方性エッチングによりゲート電極側面の第１サイ
ドウォールの側面を覆う状態に自己整合的に絶縁膜を残
し第２サイドウォールを形成する工程（ｆ）と、工程
（ｆ）の後に、半導体基板の第１導電型のウエル上に選
択的に第２のフォトレジストを形成する工程（ｇ）と、
第２のフォトレジストとゲート電極及びゲート電極の側
面を覆う第２サイドウォールをマスクとして、第２導電
型のウエルに第１導電型の不純物を選択的にイオン注入
して第１導電型の高濃度拡散層を形成する工程（ｈ）と
を有するものである。

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【作用】 本発明 のサイドウオールの形成方法によれば、
ゲート電極側壁絶縁膜がゲート電極の熱酸化または熱窒
化によって形成されるので、ゲート電極を含む半導体基
板表面に高精度に薄く均一に絶縁膜を形成することがで
きる。よって、その後、異方性ドライエッチによって形
成されるゲート側壁絶縁膜（サイドウオール）の幅をウ
エハー面内で非常に薄く精度よく形成することができ、
サイドウオール幅に依存して形成されるＬＤＤ構造の第
２導電型低濃度拡散層の幅を正確に制御することができ
る。

【００３５】また、ゲート電極の熱酸化または熱窒化に
よって形成されるゲート電極側壁絶縁膜は、ゲート電極
間隔に依存しないので、ゲート側壁絶縁膜厚をチップ内
で一定に保つことができる。

【００３６】さらに、ゲート電極側壁絶縁膜を多結晶シ
リコンゲートの熱酸化で形成する場合には、熱酸化温度
を下げる程、また酸化雰囲気中の酸化種をＨ₂ＯからＯ₂
にすることや、酸化種の分圧を下げる程ゲート電極側壁
酸化膜厚を小さくすることができる。したがって、酸化
種をＨ₂Ｏにし、酸化種の分圧を上げることによって、
熱酸化温度を下げることも可能になり、サイドウオール
形成による基板内不純物の拡散を抑制し短チャネル効果
の劣化を防ぐことができる。

【００３７】またゲート電極を熱酸化または熱窒化する
ときに、ゲート絶縁膜のゲート端からゲート絶縁膜中に
酸化種や窒化種が拡散することにより、ゲート絶縁膜の
ゲート電極端にゲート絶縁膜の厚い部分、いわゆるゲー
トバーズビークが形成される。このゲートバーズビーク
は熱酸化や熱窒化の雰囲気条件、熱処理条件等により制
御することができるので、ゲートバーズビーク端と半導
体基板内のドレイン拡散層との位置関係を容易に制御す
ることができる。

【００３８】

【実施例】以下本発明の一実施例のＭＩＳ型半導体装置
について、図面を参照しながら説明する。

【００３９】（実施例１）図１は本発明の第１の実施例
におけるのＭＩＳ型半導体装置の断面模式図である。図
１において、１はＰ型の半導体基板、２は素子分離用絶
縁膜である。３は素子分離用絶縁膜２に接触しないよう
にＰ型の半導体基板１の一主面に形成されたＮ型の高濃
度ソース・ドレイン拡散層である。４はＮ型の高濃度ソ
ース・ドレイン拡散層３と素子分離用絶縁膜２との間の
Ｐ型の半導体基板１の一主面に接触し、かつＮ型の高濃
度ソース・ドレイン拡散層３の側面及び底面にそれぞれ
接触し、かつ素子分離用絶縁膜２と接触したＮ型の低濃
度拡散層である。５はＰ型の半導体基板１の一主面に形
成されたゲート絶縁膜である。６はＮ型の高濃度ソース
・ドレイン拡散層３の間のＰ型の半導体基板１の一主面
にゲート絶縁膜５を介して設けられたゲート電極であ
る。７はゲート電極６の側部に設けられた薄い絶縁膜で
ある。

【００４０】この図１に示すＭＩＳ型半導体装置の特徴
は、Ｎ型の高濃度ソース・ドレイン拡散層３と素子分離
絶縁膜２との間にＮ型の低濃度拡散層４を設けた構造に
ある。

【００４１】以上のように構成されたＭＩＳ型半導体装
置について、以下図１、図２、図３及び図４を用いてそ
の構造と動作を説明する。

【００４２】まず図２は図１に示すＭＩＳ型半導体装置
のソース及び基板を接地しゲート及びドレインに正電圧
を印加した状態での空乏層８を示すＭＩＳ型半導体装置
の断面図を示したものである。Ｎ型の高濃度ソース・ド
レイン拡散層３及びＮ型の低濃度拡散層４とＰ型の半導
体基板１で形成されるＰＮ接合９に、逆バイアスが印加
されると、空乏層８は活性不純物濃度の高いＮ型の高濃
度ソース・ドレイン拡散層３へはあまり広がらず、活性
不純物濃度の低いＰ型の半導体基板１へ広がるととも
に、Ｎ型の低濃度拡散層４へも広がるので、接合容量を
小さくすることができる。

【００４３】図３は図２に示すＭＩＳ型半導体装置の断
面図における不活性不純物分布図であり、（ａ）及び
（ｂ）は各々図３におけるＡＡ’及びＢＢ’方向での不
活性不純物分布図を示したものである。ＡＡ’方向の不
純物分布は、ＤＤＤ構造やＬＤＤ構造を有するＭＩＳ型
半導体装置と同様にＮ型の高濃度ソース・ドレイン拡散
層３の活性不純物濃度とＰ型の半導体基板１の活性不純
物濃度の差が１００倍以上あるため、Ｎ型の高濃度ソー
ス・ドレイン拡散層３へは空乏層はほとんど広がらず、
空乏層幅は小さくなり、接合容量が大きくなる。これに
対して、本発明のようにＮ型の高濃度ソース・ドレイン
拡散層３と素子分離絶縁膜２との間にＮ型の低濃度拡散
層４を設けた構造では、ＢＢ’方向のように、Ｎ型の低
濃度拡散層４の不活性不純物濃度とＰ型の半導体基板１
の不活性不純物濃度の差を小さくすることができるの
で、Ｎ型の低濃度拡散層へも空乏層が広がり空乏層幅は
大きくなるため、接合容量を小さくすることができる。

【００４４】また図４は図１に示すＭＩＳ型半導体装置
の変形例を示す構造図を示したものである。図１のＭＩ
Ｓ型半導体装置では、ゲート電極６端のドレイン拡散層
端の構造がＮ型の高濃度拡散層３とＮ型の低濃度拡散層
４からなるＤＤＤ構造あるいはＬＤＤ構造になっていい
るが、図４のようなＮ型の高濃度拡散層３のみで構成さ
れたシングル・ドレイン構造であってももちろんよい。

【００４５】このＭＩＳ型半導体装置を用いてＣＭＯＳ
回路を形成すれば、接合容量を小さくできるので、回路
の動作速度を向上することができる。

【００４６】以上のように本実施例によれば、Ｎ型の高
濃度ソース・ドレイン拡散層３と素子分離絶縁膜２との
間にＮ型の低濃度拡散層４を設けることにより、接合容
量を小さくし、このＭＩＳ型半導体装置を用いた回路を
高速に動作することができる。

【００４７】（実施例２）以下本発明の第２の実施例に
おけるＭＩＳ型半導体装置ついて図面を参照しながら説
明する。

【００４８】図５は本発明の第２の実施例を示すＭＩＳ
型半導体装置の断面模式図を示したものである。

【００４９】図１と異なるのはソース・ドレイン拡散層
及びゲート電極の寄生抵抗を下げる手段としてＮ型の高
濃度ソース・ドレイン拡散層３と素子分離用絶縁膜２と
のあいだの半導体基板の一主面及びゲート電極５表面に
接触するシリサイド膜１０を設けた点である。図５に於
て、図１と同一の機能を有するものには同一の符号を付
してその詳細な説明を省略する。

【００５０】以上のように構成されたＭＩＳ型半導体装
置について、以下その動作を説明する。

【００５１】第１の実施例ではＮ型の高濃度ソース・ド
レイン拡散層３と素子分離絶縁膜２との間の距離を大き
くし、Ｎ型の低濃度拡散層４の幅を大きくすることによ
り、接合容量はますます小さくすることができが、ドレ
イン拡散層の寄生抵抗は増加してしまう。そこで、第２
の実施例では、Ｎ型の高濃度ソース・ドレイン拡散層３
と素子分離用絶縁膜２とのあいだの半導体基板の一主面
に接触する低抵抗のシリサイド膜１０を設け、ソース・
ドレイン拡散層の抵抗の増加を抑制する。さらに、ゲー
ト電極５表面にも低抵抗のシリサイド膜１０を設けるこ
とにより、素子がさらに微細化しゲート電極の断面積が
小さくなった際にでもゲート抵抗の増加を抑制すること
ができる。

【００５２】以上のように、Ｎ型の高濃度ソース・ドレ
イン拡散層３と素子分離用絶縁膜２との間の半導体基板
の一主面及びゲート電極表面に接触するシリサイド膜１
０を設けることにより、 ソース・ドレイン拡散層及び
ゲート電極の寄生抵抗を小さくし、ＭＩＳ型半導体装置
をさらに高速に動作させることができる。

【００５３】以下に、本発明の実施例におけるＭＩＳ型
半導体装置の製造方法について、図面を参照しながら説
明する。

【００５４】（実施例３）図６は本発明の第３の実施例
におけるのＭＩＳ型半導体装置の製造方法の工程順断面
図を示したものである。まず、Ｐ型の半導体基板１の一
主面に素子分離絶縁膜２を形成する（図６（ａ）参
照）。次に、Ｐ型の半導体基板１の一主面にゲート絶縁
膜５と、このゲート絶縁膜５の上部に選択的に多結晶シ
リコン膜からなるゲート電極６を形成した後、ゲート電
極６を含むＰ型の半導体基板１の表面に燐イオンビーム
１１を注入して自己整合的にＮ型の低濃度拡散層４を形
成する（図６（ｂ）参照）。次に、半導体基板全面に絶
縁膜を堆積した後、異方性エッチングによりゲート電極
の側面を覆う状態に自己整合的に絶縁膜を残しサイドウ
オール１２を形成する（図６（ｃ）参照）。次に、半導
体基板表面のすくなくともサイドウオール１２と素子分
離用絶縁膜２との間に選択的にフォトレジスト１３を形
成した後、フォトレジスト１３とゲート電極６及びサイ
ドウオール１２をマスクとしてゲート電極を含む半導体
基板表面に砒素イオンビーム１４を注入してＮ型の高濃
度拡散層１５を形成する（図６（ｄ））という構成を備
えたものである。

【００５５】本実施例の製造方法の特徴は、フォトレジ
スト１３を用いてサイドウオール１２と素子分離用絶縁
膜２との間を選択的に覆うことにより、砒素イオンビー
ム１４の注入によって形成されるＮ型の高濃度拡散層３
と素子分離絶縁膜２の間にＮ型の低濃度拡散層を形成す
る点にある。フォトマスクを１枚追加するだけで、簡単
に実施例１のＭＩＳ型半導体装置を製造することができ
る。また、フォトレジスト端とサイドウオール端の距離
を調整することにより、Ｎ型の高濃度拡散層３及びＮ型
の低濃度拡散層４の幅を制御することができる。

【００５６】なお、第３の実施例ではサイドウオール１
２を形成する前に燐イオンビーム１１を注入してＮ型の
低濃度拡散層４を形成することで、上記第１の実施例の
図１に相当する構造を実現したが、サイドウオール１２
を形成した後に燐イオンビーム１１を注入してＮ型の低
濃度拡散層４を形成することで、第１の実施例１の図４
に相当する構造も実現することができる。

【００５７】（実施例４）以下本発明の第４の実施例に
におけるのＭＩＳ型半導体装置の製造方法ついて図面を
参照しながら説明する。

【００５８】図７は本発明の第４の実施例におけるＭＩ
Ｓ型半導体装置の工程順断面図を示したものである。

【００５９】図６に示した第３の実施例と異なるのは第
３の実施例の工程の後、フォトレジスト１３を除去し、
ゲート電極を含む半導体基板の全面にチタン１５を堆積
する（図７（ｅ）参照）。次に、半導体基板を熱処理し
て半導体基板表面とゲート電極表面に選択的にチタンシ
リサイド膜１６を形成する（図７（ｆ）参照）点であ
る。図７に於て、図６と同一の機能を有するものには同
一の符号を付してその詳細な説明を省略する。

【００６０】本実施例の製造方法の特徴は、Ｎ型の低濃
度拡散領域を広げた場合において問題になる寄生抵抗の
増加をサリサイド技術を用いることによって抑制する点
にある。

【００６１】（実施例５）図８は本発明の第５の実施例
におけるのＭＩＳ型半導体装置の製造方法の工程順断面
図を示したものである。まず、Ｐ型の半導体基板１の一
主面に素子分離絶縁膜２を形成する（図８（ａ）参
照）。次に、Ｐ型の半導体基板１の一主面にゲート絶縁
膜５と、このゲート絶縁膜５の上部に選択的に多結晶シ
リコン膜からなるゲート電極６を形成した後、ゲート電
極６を含むＰ型の半導体基板１の表面に燐イオンビーム
１１を注入して自己整合的にＮ型の低濃度拡散層４を形
成する（図８（ｂ）参照）。次に、半導体基板全面に絶
縁膜を堆積した後、異方性エッチングによりゲート電極
の側面を覆う状態に自己整合的に絶縁膜を残しサイドウ
オール１２を形成する（図８（ｃ）参照）。次に、ゲー
ト電極６を含む半導体基板の全面にチタン膜１５を堆積
する（図８（ｄ）参照）。次に、半導体基板を熱処理し
て半導体基板に選択的にチタンシリサイド膜１６を形成
する（図８（ｅ）参照）。次に、エッチングによってサ
イドウオール１２を除去した後、ゲート電極６とチタン
シリサイド膜１６をマスクにして砒素イオンビーム１４
を注入して自己整合的にＮ型の高濃度ソース・ドレイン
拡散層３を形成する（図８（ｆ）参照）。

【００６２】本実施例の製造方法の特徴は、Ｎ型の高濃
度ソース・ドレイン拡散層３を形成するための砒素イオ
ンビームを注入する前に、チタンシリサイド膜を形成
し、サイドウオール１２をリフトオフした後に、ゲート
電極６とチタンシリサイド膜１６をマスクにして自己整
合的に砒素イオンビームを注入することにより、マスク
枚数を増やすことなく第２の実施例に示すＭＩＳ型半導
体装置を製造できる点にある。また、サイドウオール１
２の幅を変化させることにより、Ｎ型の高濃度拡散層３
とＮ型の低濃度拡散層４の幅を変化させることも可能と
なる。

【００６３】（実施例６）図９は本発明の第６の実施例
におけるＭＩＳ型半導体装置の製造方法の工程順断面図
を示したものである。まず、Ｐ型の半導体基板１に素子
分離絶縁膜２を形成する（図９（ａ）参照）。次に、ゲ
ート絶縁膜５と、このゲート絶縁膜の上部の多結晶シリ
コン膜からなるゲート電極６を形成した後、ゲート電極
６を含む半導体基板１の表面に燐イオンビーム１１をイ
オン注入して低濃度Ｎ型拡散層４を形成する（図９
（ｂ）参照）。次に、半導体基板１とゲート電極６の表
面を酸化して熱酸化膜１７を形成する（図９（ｃ）参
照）。次に、異方性エッチングによりゲート電極６の側
面を覆う状態に自己整合的に熱酸化膜１７を残しサイド
ウオール１２を形成する（図９（ｄ）参照）。次に、ゲ
ート電極６とサイドウオール１２を含む半導体基板１に
砒素イオンビーム１４を注入して高濃度Ｎ型ソース・ド
レイン拡散層３を形成する（図９（ｅ）参照）という構
成を備えたものである。

【００６４】本実施例の製造方法の特徴は、多結晶シリ
コンからなるゲート電極６を熱酸化してゲート電極表面
に制御よく薄い熱酸化膜１７を形成した後、異方性エッ
チングによりゲート電極６の側面にのみ自己整合的に熱
酸化膜１７を残留させてサイドウオール１２を形成する
点にある。一般に、シリコンの熱酸化は非常に高精度に
薄い熱酸化膜を制御できると同時にゲート電極パターン
に依存せずゲート電極側壁絶縁膜厚を制御できるので、
薄いサイドウオールを容易に形成することが可能とな
り、ＭＩＳ型半導体装置がさらに微細化したときにも、
ＬＤＤ構造を実現することが出来る。

【００６５】（実施例７）図１０は本発明の第７の実施
例におけるＭＩＳ型半導体装置の製造方法の工程順断面
図を示したものである。図９と異なるのは、多結晶シリ
コンからなるゲート電極６を熱酸化して熱酸化膜１７を
形成する工程（図９（ｃ）参照）を、熱窒化して熱窒化
膜１８を形成する工程（図１０（ｃ）に変更した点と、
異方性ドライエッチによってサイドウオール１２を形成
する工程（図１０（ｄ）参照）において、熱酸化膜１７
ではなく熱窒化膜１８をエッチングしている点である。
図１０に於て、図９と同一の工程には同一の符号を付し
てその詳細な説明を省略する。

【００６６】本実施例の製造方法の特徴は、多結晶シリ
コンからなるゲート電極６を熱窒化してゲート電極表面
に制御よく薄い熱窒化膜１８を形成した後、異方性エッ
チングによりゲート電極６の側面にのみ自己整合的に熱
窒化膜１８を残留させてサイドウオール１２を形成する
点にある。一般に、シリコンの熱窒化は非常に高精度に
薄い熱窒化膜を制御できると同時にゲート電極パターン
に依存せずゲート電極側壁絶縁膜厚を制御することが出
来るので、薄いサイドウオールを形成することが可能と
なり、ＭＩＳ型半導体装置がさらに微細化したときに
も、ＬＤＤ構造を実現することが出来る。

【００６７】（実施例８）図１１は本発明の第８の実施
例におけるＭＩＳ型半導体装置の製造方法の工程順断面
図を示したものである。まず、Ｐ型の半導体基板１に素
子分離絶縁膜２とＰ型ウエル１９とＮ型ウエル２０を形
成する（図１１（ａ）参照）。次に、ゲート絶縁膜５を
形成し、このゲート絶縁膜５の上部に選択的に多結晶シ
リコン膜からなるゲート電極６を形成する（図１１
（ｂ）参照）。次に、半導体基板１とゲート電極６の表
面を酸化して熱酸化膜１７を形成する（図１１（ｃ）参
照）。次に、異方性エッチングによりゲート電極６の側
面を覆う状態に自己整合的に熱酸化膜１７を残し第１サ
イドウオール２１を形成する（図１１（ｄ）参照）。次
に、第１フォトレジスト２２をマスクとしてＰ型ウエル
１９に砒素イオンビーム１４を注入して高濃度Ｎ型拡散
層３を形成する（図１１（ｅ）参照）。次に、第１フォ
トレジスト２２を除去した後、半導体基板全面にＨＴＯ
(High TemperatureOxide)膜２３を堆積する（図１１
（ｆ）参照）。次に、異方性エッチングにより第１サイ
ドウオール２１の側面を覆う状態に自己整合的にＨＴＯ
膜２３を残し、第２サイドウオール２４を形成する（図
１１（ｇ）参照）。次に、第２フォトレジスト２５をマ
スクにしてＮ型ウエル２０に硼素イオンビーム２６を注
入して高濃度Ｐ型拡散層２７を形成する（図１１（ｈ）
参照）という構成を備えたものである。

【００６８】本実施例の製造方法の特徴は、第１サイド
ウオール２１を熱酸化膜１７で形成する点にある。第１
サイドウオール２１を熱酸化膜１７で形成するため、上
記の第１の実施例と同様に高精度に薄いサイドウオール
を形成することが可能で、ＮチャネルトランジスタのＮ
型高濃度ソース・ドレイン拡散層とゲート電極とのオー
バーラップ長と、ＰチャネルトランジスタのＰ型高濃度
ソース・ドレイン拡散層とゲート電極とのオーバーラッ
プ長を同時に高精度に制御することが可能である。

【００６９】（実施例９）図１２は本発明の第９の実施
例におけるＭＩＳ型半導体装置の製造方法の工程順断面
図を示したものである。図１１と異なるのは多結晶シリ
コンからなるゲート電極６を熱酸化して熱酸化膜１７を
形成する工程をを熱窒化して熱窒化膜１８を形成する工
程に変更した点と、異方性ドライエッチによって熱酸化
膜１７ではなく熱窒化膜１８をエッチングして第１サイ
ドウオール２１を形成する点である。図１２に於て、図
１１と同一の工程には同一の符号を付してその詳細な説
明を省略する。

【００７０】本実施例の製造方法の特徴は、第１サイド
ウオール２１を熱窒化膜１８で形成する点にある。第１
サイドウオールを熱窒化膜１８で形成するため、第１の
実施例と同様に高精度に薄いサイドウオールを形成する
ことが可能で、ＮチャネルトランジスタのＮ型高濃度ソ
ース・ドレイン拡散層とゲート電極とのオーバーラップ
長と、ＰチャネルトランジスタのＰ型高濃度ソース・ド
レイン拡散層とゲート電極とのオーバーラップ長を同時
に高精度に制御することが可能である。

【００７１】なお第１から第７までの実施例では、Ｎチ
ャネル型デバイスについて述べたが、Ｐチャネル型デバ
イスについても同様な効果があることは言うまでもな
い。また、Ｎチャネル型デバイスのＬＤＤ注入イオン種
として燐イオンを用いたが、砒素イオンを用いてもよ
い。

【００７２】また、第１から第９までの実施例では、ゲ
ート電極に多結晶シリコン膜を用いたが、アモルファス
シリコン膜や、多結晶シリコン膜とアモルファスシリコ
ン膜からなる多層膜を用いた場合にも同様な効果があ
る。

【００７３】また、第３、第４、及び第５の実施例にお
いて、ＬＤＤ構造を実現する手段として、サイドウオー
ル１２を形成する前に燐イオンビーム１１を注入してＮ
型の低濃度拡散層４を形成したが、シングル・ドレイン
構造を形成する手段として、サイドウオール１２を形成
した後に燐イオンビーム１１を注入してＮ型の低濃度拡
散層４を形成してもよい。

【００７４】また、第４及び第５の実施例では、高融点
金属堆積膜にチタン膜、シリサイド膜にチタンシリサイ
ド膜を用いたが、高融点金属堆積膜にタングステン膜、
プラチナ膜、ニッケル膜、モリブデン膜を用いて、シリ
サイド膜にタングステンシリサイド膜、プラチナシリサ
イド膜、ニッケルシリサイド膜、モリブデンシリサイド
膜をそれぞれ用いてもかまわない。

【００７５】また、第８及び第９の実施例では、堆積絶
縁膜にＨＴＯ膜を用いたが、ＬＴＯ(Low Temperature O
xide)膜、ＮＳＧ(Nondoped Silicon Glass)膜及びＴＥ
ＯＳ膜のような堆積酸化膜を用いてもよいし、Si3N4膜
のような堆積窒化膜を用いてもよい。

【００７６】

【００７７】

【００７８】

【００７９】

【００８０】

【００８１】

【発明の効果】 本発明 のサイドウオール形成方法は、多
結晶シリコン膜またはアモルファスシリコン膜より構成
されたゲート電極を熱酸化又は熱窒化した後、異方性エ
ッチングによって熱酸化膜又は熱窒化膜をゲート電極側
壁のみ自己整合的に残留させてサイドウオールを形成す
ることにより、サイドウオール膜厚をウエハー面内で高
精度に薄膜化すると同時に、同一ＬＳＩチップ内のゲー
ト電極間隔の異なるゲート電極においてもサイドウオー
ル膜厚を均一にすることができ、微細なＭＩＳ型半導体
装置においても電気特性のばらつきの少ないＬＤＤ構造
を形成可能にすることができる。さらに、２重サイドウ
オールの第１サイドウオール形成に本発明を用いること
により、ゲート電極長がＮチャネルとＰチャネルで同じ
場合にも、シングルドレイン構造のＮチャネル及びＰチ
ャネルのMOS型半導体装置を同一基板上に形成すること
ができる。また、本発明のサイドウオールの形成方法を
用いると、ゲート電極を熱酸化または熱窒化した時に、
ゲート絶縁膜がゲート電極端で部分的に厚くなるいわゆ
るゲートバーズビークを必然的に形成できるので、ゲー
トオーバーラップ容量を低減しゲート端の電界強度を抑
制できるので、ＭＩＳ型半導体装置をさらに高速化・低
消費電力化した上で信頼性を確保することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＭＩＳ型半導体
装置の断面図

【図２】同実施例における動作説明のためのＭＩＳ型半
導体装置の断面図

【図３】同実施例における動作説明のための活性不純物
濃度分布図

【図４】同実施例における変形例を示すためのＭＩＳ型
半導体装置の断面図

【図５】本発明の第２の実施例におけるＭＩＳ型半導体
装置の断面図

【図６】本発明の第３の実施例におけるＭＩＳ型半導体
装置の製造方法を示す工程順断面図

【図７】本発明の第４の実施例におけるＭＩＳ型半導体
装置の製造方法を示す工程順断面図

【図８】本発明の第５の実施例におけるＭＩＳ型半導体
装置の製造方法を示す工程順断面図

【図９】本発明の第６の実施例におけるＭＩＳ型半導体
装置の製造方法を示す工程順断面図

【図１０】本発明の第７の実施例におけるＭＩＳ型半導
体装置の製造方法を示す工程順断面図

【図１１】本発明の第８の実施例におけるＭＩＳ型半導
体装置の製造方法を示す工程順断面図

【図１２】本発明の第９の実施例におけるＭＩＳ型半導
体装置の製造方法を示す工程順断面図

【符号の説明】

１ Ｐ型半導体基板 ２ 素子分離絶縁膜 ３ Ｎ型高濃度ソース・ドレイン拡散層 ４ Ｎ型低濃度拡散層 ５ ゲート絶縁膜 ６ ゲート電極 ７ 絶縁膜 ８ 空乏層 ９ ＰＮ接合 １０ シリサイド膜 １１ 燐イオンビーム １２ サイドウオール １３ フォトレジスト １４ 砒素イオンビーム １５ チタン膜 １６ チタンシリサイド膜 １７ 熱酸化膜 １８ 熱窒化膜 １９ Ｐ型ウエル ２０ Ｎ型ウエル ２１ 第１サイドウオール ２２ 第１フォトレジスト ２３ ＨＴＯ膜 ２４ 第２サイドウオール ２５ 第２フォトレジスト ２６ 硼素イオンビーム ２７ 高濃度Ｐ型ソース・ドレイン拡散層

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−12168（ＪＰ，Ａ) 特開 昭62−281470（ＪＰ，Ａ) 特開 昭57−124477（ＪＰ，Ａ) 特開 昭51−101475（ＪＰ，Ａ) 特開 平４−294546（ＪＰ，Ａ) 特開 平３−102868（ＪＰ，Ａ) 特開 平２−203565（ＪＰ，Ａ) 特開 平１−179363（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板の一主面に素子
   分離絶縁膜を形成する工程（ａ）と、 前記工程（ａ）の後に、前記半導体基板の一主面にゲー
   ト絶縁膜を形成し前記ゲート絶縁膜の上部に選択的に多
   結晶シリコン膜またはアモルファスシリコン膜からなる
   ゲート電極を形成する工程（ｂ）と、 前記ゲート電極をマスクにして前記半導体基板に第２導
   電型の不純物をイオン注入して低濃度第２導電型拡散層
   を形成する工程（ｃ）と、 前記工程（ｃ）の後に、前記半導体基板と前記ゲート電
   極の表面を酸化して熱酸化膜を形成する工程（ｄ）と、 異方性エッチングにより前記ゲート電極の側面にのみ自
   己整合的に前記熱酸化膜を残しサイドウォールを形成す
   る工程（ｅ）と、 前記ゲート電極及び前記サイドウォールをマスクにして
   前記半導体基板に第２導電型の不純物をイオン注入して
   第２導電型の高濃度ソース・ドレイン拡散層を形成する
   工程（ｆ）とを有するＭＩＳ型半導体装置の製造方法。
2. 【請求項２】 第１導電型の半導体基板の一主面に素子
   分離絶縁膜を形成する工程（ａ）と、 前記工程（ａ）の後に、前記半導体基板の一主面にゲー
   ト絶縁膜を形成し前記ゲート絶縁膜の上部に選択的に多
   結晶シリコン膜またはアモルファスシリコン膜からなる
   ゲート電極を形成する工程（ｂ）と、 前記ゲート電極をマスクにして前記半導体基板に第２導
   電型の不純物をイオン注入して低濃度第２導電型拡散層
   を形成する工程（ｃ）と、 前記半導体基板と前記ゲート電極の表面を窒化して熱窒
   化膜を形成する工程（ｄ）と、 異方性エッチングにより前記ゲート電極の側面にのみ自
   己整合的に前記熱窒化膜を残しサイドウォールを形成す
   る工程（ｅ）と、 前記ゲート電極及び前記サイドウォールをマスクして前
   記半導体基板に第２導電型の不純物をイオン注入して第
   ２導電型の高濃度ソース・ドレイン拡散層を形成する工
   程（ｆ）とを有するＭＩＳ型半導体装置の製造方法。
3. 【請求項３】 半導体基板の一主面に素子分離絶縁膜と
   第１導電型のウエルと第２導電型のウエルを形成する工
   程（ａ）と、 前記工程（ａ）の後に、前記半導体基板の一主面にゲー
   ト絶縁膜を形成し前記ゲート絶縁膜の上部に選択的に多
   結晶シリコン膜またはアモルファスシリコン膜からなる
   ゲート電極を形成する工程（ｂ）と、 前記半導体基板と前記ゲート電極の表面を酸化して熱酸
   化膜を形成する工程（ｃ）と、 異方性エッチングにより前記ゲート電極の側面にのみ自
   己整合的に前記熱酸化膜を残し第１サイドウォールを形
   成する工程（ｄ）と、 前記工程（ｄ）の後に、前記第２導電型のウエルを覆う
   第１のフォトレジストと前記ゲート電極と前記第１サイ
   ドウォールをマスクとして前記第１導電型のウエルに第
   ２導電型の不純物を選択的にイオン注入して第２導電型
   の高濃度ソース・ドレイン拡散層を形成する工程（ｅ）
   と、 前記工程（ｅ）の後に、前記半導体基板全面に絶縁膜を
   堆積した後異方性エッチングにより前記ゲート電極側面
   の前記第１サイドウォールの側面を覆う状態に自己整合
   的に絶縁膜を残し第２サイドウォールを形成する工程
   （ｆ）と、 前記工程（ｆ）の後に、前記半導体基板の前記第１導電
   型のウエル上に選択的に第２のフォトレジストを形成す
   る工程（ｇ）と、 前記第２のフォトレジストと前記ゲート電極及び前記ゲ
   ート電極の側面を覆う前記第２サイドウォールをマスク
   として、前記第２導電型のウエルに第１導電型の不純物
   を選択的にイオン注入して第１導電型の高濃度拡散層を
   形成する工程（ｈ）とを有するＭＩＳ型半導体装置の製
   造方法。
4. 【請求項４】 半導体基板の一主面に素子分離絶縁膜と
   第１導電型のウエルと第２導電型のウエルを形成する工
   程（ａ）と、 前記工程（ａ）の後に、前記半導体基板の一主面にゲー
   ト絶縁膜を形成し前記ゲート絶縁膜の上部に選択的に多
   結晶シリコン膜またはアモルファスシリコン膜からなる
   ゲート電極を形成する工程（ｂ）と、 前記半導体基板と前記ゲート電極の表面を窒化して熱窒
   化膜を形成する工程（ｃ）と、 異方性エッチングにより前記ゲート電極の側面にのみ自
   己整合的に前記熱窒化膜を残し第１サイドウォールを形
   成する工程（ｄ）と、 前記工程（ｄ）の後に、前記第２導電型のウエルを覆う
   第１のフォトレジストと前記ゲート電極と前記第１サイ
   ドウォールをマスクとして前記第１導電型のウエルに第
   ２導電型の不純物を選択的にイオン注入して第２導電型
   の高濃度ソース・ドレイン拡散層を形成する工程（ｅ）
   と、 前記工程（ｅ）の後に、前記半導体基板全面に絶縁膜を
   堆積した後、異方性エッチングにより前記ゲート電極側
   面の前記第１サイドウォールの側面を覆う状態に自己整
   合的に絶縁膜を残し第２サイドウォールを形成する工程
   （ｆ）と、 前記工程（ｆ）の後に、前記半導体基板の前記第１導電
   型のウエル上に選択的に第２のフォトレジストを形成す
   る工程（ｇ）と、 前記第２のフォトレジストと前記ゲート電極及び前記ゲ
   ート電極の側面を覆う前記第２サイドウォールをマスク
   として、前記第２導電型のウエルに第１導電型の不純物
   を選択的にイオン注入して第１導電型の高濃度拡散層を
   形成する工程（ｈ）とを有するＭＩＳ型半導体装置の製
   造方法。