JP3381252B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、更に詳しくは、エッチング時にゲー
ト酸化膜に生じ易い括れの影響を回避する半導体装置の
製造方法、及び該製造方法で作製された半導体装置に関
する。
の製造方法に関し、更に詳しくは、エッチング時にゲー
ト酸化膜に生じ易い括れの影響を回避する半導体装置の
製造方法、及び該製造方法で作製された半導体装置に関
する。
【０００２】
【従来の技術】図１２〜図２０は、MOSトランジスタ
（半導体装置）の従来の製造方法の各工程を段階的に示
す断面図である。同図では、説明の簡略化のためＮチャ
ネル型ＭＯＳトランジスタ（以下、単にNMOSトランジス
タと呼ぶ）を例にとっている。まず、図１２に示すよう
に、シリコン基板１１上に、熱酸化法で例えば約４０Å
の厚さの熱酸化膜１２を形成してから、熱酸化膜１２上
に、例えば約１５００Åの厚さのポリシリコン膜１３を
成長する。更に、ポリシリコン膜１３上の所要の位置に
フォトレジスト１４をリソグラフィ法で形成する。
（半導体装置）の従来の製造方法の各工程を段階的に示
す断面図である。同図では、説明の簡略化のためＮチャ
ネル型ＭＯＳトランジスタ（以下、単にNMOSトランジス
タと呼ぶ）を例にとっている。まず、図１２に示すよう
に、シリコン基板１１上に、熱酸化法で例えば約４０Å
の厚さの熱酸化膜１２を形成してから、熱酸化膜１２上
に、例えば約１５００Åの厚さのポリシリコン膜１３を
成長する。更に、ポリシリコン膜１３上の所要の位置に
フォトレジスト１４をリソグラフィ法で形成する。
【０００３】次いで、図１３に示すように、フォトレジ
スト１４をマスクとしてポリシリコン１３に対する異方
性ドライエッチングを施し、ゲート幅が例えば０．１５
μm程度のゲート電極１５を形成する。この場合、フォ
トレジスト１４でマスクされない部分のポリシリコン１
３を全て除去する目的から、熱酸化膜１２も若干量エッ
チングする。
スト１４をマスクとしてポリシリコン１３に対する異方
性ドライエッチングを施し、ゲート幅が例えば０．１５
μm程度のゲート電極１５を形成する。この場合、フォ
トレジスト１４でマスクされない部分のポリシリコン１
３を全て除去する目的から、熱酸化膜１２も若干量エッ
チングする。
【０００４】上記エッチング時に、熱酸化膜１２を完全
にエッチングしようとすると、エッチングがシリコン基
板１１にも及ぶので、熱酸化膜１２を所定以上の厚さで
残すことが必要である。例えば、初期の熱酸化膜１２を
約４０Åの厚さに成長した場合に上記異方性エッチング
を施すことにより、ゲート電極１５下部の熱酸化膜１２
をゲート酸化膜１２ａに形成する。このとき、ゲート酸
化膜１２ａの周囲には、約１０〜３０Å程度の熱酸化膜
１２が残存する。
にエッチングしようとすると、エッチングがシリコン基
板１１にも及ぶので、熱酸化膜１２を所定以上の厚さで
残すことが必要である。例えば、初期の熱酸化膜１２を
約４０Åの厚さに成長した場合に上記異方性エッチング
を施すことにより、ゲート電極１５下部の熱酸化膜１２
をゲート酸化膜１２ａに形成する。このとき、ゲート酸
化膜１２ａの周囲には、約１０〜３０Å程度の熱酸化膜
１２が残存する。
【０００５】次いで、ゲート電極１５上のフォトレジス
ト１４を除去する。この場合、通常は、水酸化アンモニ
ウムと過酸化水素との混合液をフォトレジスト剥離用の
薬液として用いる。この混合液は、１回の処理で熱酸化
膜１２を約５〜１０Å程度エッチングするので、図１４
に示すように、ゲート電極１５下部のゲート酸化膜１２
ａの側壁に僅かな括れ１６が生じる。
ト１４を除去する。この場合、通常は、水酸化アンモニ
ウムと過酸化水素との混合液をフォトレジスト剥離用の
薬液として用いる。この混合液は、１回の処理で熱酸化
膜１２を約５〜１０Å程度エッチングするので、図１４
に示すように、ゲート電極１５下部のゲート酸化膜１２
ａの側壁に僅かな括れ１６が生じる。
【０００６】この後、図１５に示すように、シリコン基
板１１上の所定領域に、ゲート電極１５をマスクとして
ヒ素をイオン注入し、ソース電極及びドレイン電極とな
るＮ型拡散層１７を形成する。この際のエネルギーは約
１０keVであり、イオン注入量は約５Ｅ１４cm-2であ
る。
板１１上の所定領域に、ゲート電極１５をマスクとして
ヒ素をイオン注入し、ソース電極及びドレイン電極とな
るＮ型拡散層１７を形成する。この際のエネルギーは約
１０keVであり、イオン注入量は約５Ｅ１４cm-2であ
る。
【０００７】次いで、ゲート電極１５の側壁にサイドウ
ォールを形成するため、シリコン基板１１上の全面に、
例えば約１０００Åの厚さの酸化膜（図示せず）をＣＶ
Ｄ法で成長する。通常、酸化膜成長の前処理として、水
酸化アンモニウムと過酸化水素との混合液でシリコン基
板１１を洗浄する。熱酸化膜１２は、エッチングに加え
この洗浄時にも約５〜１０Å程度が除去されるので、通
常、Ｎ型拡散層１７上の熱酸化膜１２は、図１６に示す
ように殆ど残存しない。
ォールを形成するため、シリコン基板１１上の全面に、
例えば約１０００Åの厚さの酸化膜（図示せず）をＣＶ
Ｄ法で成長する。通常、酸化膜成長の前処理として、水
酸化アンモニウムと過酸化水素との混合液でシリコン基
板１１を洗浄する。熱酸化膜１２は、エッチングに加え
この洗浄時にも約５〜１０Å程度が除去されるので、通
常、Ｎ型拡散層１７上の熱酸化膜１２は、図１６に示す
ように殆ど残存しない。
【０００８】更に、図１７に示すように、シリコン基板
１１上の全面に成長した酸化膜を異方性エッチングする
ことで、ゲート電極１５の側壁にサイドウォール１８を
形成する。この後、図１８に示すように、ゲート電極１
５及びサイドウォール１８をマスクとしてヒ素をイオン
注入することによって、高濃度のＮ型拡散層１９をサイ
ドウォール１８の下部両側に形成する。この際のエネル
ギーは約５０keVであり、イオン注入量は約５Ｅ１５cm
-2である。
１１上の全面に成長した酸化膜を異方性エッチングする
ことで、ゲート電極１５の側壁にサイドウォール１８を
形成する。この後、図１８に示すように、ゲート電極１
５及びサイドウォール１８をマスクとしてヒ素をイオン
注入することによって、高濃度のＮ型拡散層１９をサイ
ドウォール１８の下部両側に形成する。この際のエネル
ギーは約５０keVであり、イオン注入量は約５Ｅ１５cm
-2である。
【０００９】次いで、例えば約１０５０℃で２０秒程度
の高温の熱処理を施し、注入された不純物を熱拡散して
活性化させることにより、図１９に示すように、Ｎ型拡
散層１７、１９が深さ方向及び横方向に広がる。
の高温の熱処理を施し、注入された不純物を熱拡散して
活性化させることにより、図１９に示すように、Ｎ型拡
散層１７、１９が深さ方向及び横方向に広がる。
【００１０】この後、シリコン基板１１上の全面に、ス
パッタリングによってコバルト（Ｃｏ）を約１００〜１
５０Å程度に形成した後、熱処理を施すことによってＣ
ｏとシリコン（Ｓｉ）とを反応させる。更に、図２０に
示すように、未反応のＣｏが除去されて低抵抗となった
ＣｏＳｉ2膜１１０を、ゲート電極１５上とＮ型拡散層
拡散層１９上のみに形成してから、層間膜を形成して配
線を施す（図示せず）。
パッタリングによってコバルト（Ｃｏ）を約１００〜１
５０Å程度に形成した後、熱処理を施すことによってＣ
ｏとシリコン（Ｓｉ）とを反応させる。更に、図２０に
示すように、未反応のＣｏが除去されて低抵抗となった
ＣｏＳｉ2膜１１０を、ゲート電極１５上とＮ型拡散層
拡散層１９上のみに形成してから、層間膜を形成して配
線を施す（図示せず）。
【００１１】
【発明が解決しようとする課題】上記従来の半導体装置
の製造方法では、フォトレジスト１４の除去及び酸化膜
成長の前処理としての洗浄で、ゲート酸化膜１２ａの側
壁に括れ１６が生じるので、ゲート酸化膜１２ａの信頼
性が低下する。また、括れ１６にサイドウォール１８が
進入するので、括れ１６に進入した部分のサイドウォー
ル１８の膜質が、平坦部に形成された他の部分よりも劣
る結果を招く。従って、括れ１６を有したままでMOSト
ランジスタが製品化されると、ゲート電極１５とシリコ
ン基板１１との間に電界が加わった際に不要な電流が流
れ、著しい場合にはゲート酸化膜１２ａが破壊するとい
った問題が発生する。
の製造方法では、フォトレジスト１４の除去及び酸化膜
成長の前処理としての洗浄で、ゲート酸化膜１２ａの側
壁に括れ１６が生じるので、ゲート酸化膜１２ａの信頼
性が低下する。また、括れ１６にサイドウォール１８が
進入するので、括れ１６に進入した部分のサイドウォー
ル１８の膜質が、平坦部に形成された他の部分よりも劣
る結果を招く。従って、括れ１６を有したままでMOSト
ランジスタが製品化されると、ゲート電極１５とシリコ
ン基板１１との間に電界が加わった際に不要な電流が流
れ、著しい場合にはゲート酸化膜１２ａが破壊するとい
った問題が発生する。
【００１２】一方、半導体装置がNMOSトランジスタでは
なくCMOSデバイスの場合には、Ｎ型拡散層１７を形成す
る際に、PMOSトランジスタ形成領域をレジスト膜で被覆
する工程が更に必要になる。また、PMOSトランジスタ形
成領域にイオン注入してＰ型拡散層を形成する際には、
レジスト膜でNMOSトランジスタ形成領域を被覆する工程
が更に必要になる。従って、CMOSデバイスの場合には、
ゲート酸化膜が、図１２〜図２０で説明した製造方法よ
りも少なくとも２回多くレジスト剥離液に晒されること
になり、上記不具合が一層顕著になる。
なくCMOSデバイスの場合には、Ｎ型拡散層１７を形成す
る際に、PMOSトランジスタ形成領域をレジスト膜で被覆
する工程が更に必要になる。また、PMOSトランジスタ形
成領域にイオン注入してＰ型拡散層を形成する際には、
レジスト膜でNMOSトランジスタ形成領域を被覆する工程
が更に必要になる。従って、CMOSデバイスの場合には、
ゲート酸化膜が、図１２〜図２０で説明した製造方法よ
りも少なくとも２回多くレジスト剥離液に晒されること
になり、上記不具合が一層顕著になる。
【００１３】更に、上記レジスト膜のパターンを形成す
る際には、フォトリソグラフィ技術を用いるので、所望
の寸法精度でレジストパターンを形成することが困難で
ある。目ずれを起こした際には、一度形成したフォトレ
ジストのパターンを一旦剥離してから再度形成し直さな
ければならない。つまり、CMOSデバイスの場合には、サ
イドウォール１８の形成までに、ゲート酸化膜１２ａが
剥離液や洗浄液に繰り返し晒されので、括れ１６が一層
大きくなる。
る際には、フォトリソグラフィ技術を用いるので、所望
の寸法精度でレジストパターンを形成することが困難で
ある。目ずれを起こした際には、一度形成したフォトレ
ジストのパターンを一旦剥離してから再度形成し直さな
ければならない。つまり、CMOSデバイスの場合には、サ
イドウォール１８の形成までに、ゲート酸化膜１２ａが
剥離液や洗浄液に繰り返し晒されので、括れ１６が一層
大きくなる。
【００１４】例えば、括れ１６の発生を抑えてゲート酸
化膜１２ａの信頼性を確保するため、図１３でゲート電
極１５をパターニングしてから、図２１に示すように、
シリコン基板１１上の全面を熱酸化法で酸化し、ゲート
電極１５の周囲に酸化膜２１を例えば約５０〜１００Å
の厚さで形成することも行われている。図２１は、従来
の別の製造方法を示す断面図である。上記程度の厚さで
酸化膜２１を形成すれば括れ１６は残らないが、ソース
電極やドレイン電極の形成領域上に酸化膜２１が形成さ
れた状態でイオン注入が施されることになり、昨今の微
細なデバイスに必要な浅いジャンクションが形成し難い
といった新たな問題が生じる。
化膜１２ａの信頼性を確保するため、図１３でゲート電
極１５をパターニングしてから、図２１に示すように、
シリコン基板１１上の全面を熱酸化法で酸化し、ゲート
電極１５の周囲に酸化膜２１を例えば約５０〜１００Å
の厚さで形成することも行われている。図２１は、従来
の別の製造方法を示す断面図である。上記程度の厚さで
酸化膜２１を形成すれば括れ１６は残らないが、ソース
電極やドレイン電極の形成領域上に酸化膜２１が形成さ
れた状態でイオン注入が施されることになり、昨今の微
細なデバイスに必要な浅いジャンクションが形成し難い
といった新たな問題が生じる。
【００１５】本発明は、上記に鑑み、エッチング時に生
じ易いゲート酸化膜の括れに起因して、ゲート電極と半
導体基板との間に電界が加わった際に不要な電流が流
れ、或いは、ゲート酸化膜が破壊するといった不具合が
回避できると共に、微細なデバイスに必要な浅いジャン
クションの形成を容易にすることができる半導体装置及
びその製造方法を提供することを目的とする。
じ易いゲート酸化膜の括れに起因して、ゲート電極と半
導体基板との間に電界が加わった際に不要な電流が流
れ、或いは、ゲート酸化膜が破壊するといった不具合が
回避できると共に、微細なデバイスに必要な浅いジャン
クションの形成を容易にすることができる半導体装置及
びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上に
熱酸化膜を形成し、前記熱酸化膜上に導電性膜を形成
し、フォトレジスト膜をマスクとして前記導電性膜及び
熱酸化膜をエッチングしてゲート電極及びゲート酸化膜
に形成し、前記フォトレジスト膜を除去した後に、前記
ゲート電極の周囲に、前記ゲート酸化膜及び残存する前
記熱酸化膜と一体化した周囲酸化膜を熱酸化法で形成
し、前記周囲酸化膜をエッチバックして、前記ゲート酸
化膜と一体化し且つ前記ゲート電極の側壁を覆う側壁酸
化膜に形成し、前記半導体基板の全面に窒化膜を形成
し、該窒化膜をエッチバックして、前記側壁酸化膜を覆
い且つ前記半導体基板と密着する側壁窒化膜に形成し、
前記半導体基板上に、前記ゲート電極に対応するソース
・ドレイン領域拡散層を形成することを特徴とする。
に、本発明の半導体装置の製造方法は、半導体基板上に
熱酸化膜を形成し、前記熱酸化膜上に導電性膜を形成
し、フォトレジスト膜をマスクとして前記導電性膜及び
熱酸化膜をエッチングしてゲート電極及びゲート酸化膜
に形成し、前記フォトレジスト膜を除去した後に、前記
ゲート電極の周囲に、前記ゲート酸化膜及び残存する前
記熱酸化膜と一体化した周囲酸化膜を熱酸化法で形成
し、前記周囲酸化膜をエッチバックして、前記ゲート酸
化膜と一体化し且つ前記ゲート電極の側壁を覆う側壁酸
化膜に形成し、前記半導体基板の全面に窒化膜を形成
し、該窒化膜をエッチバックして、前記側壁酸化膜を覆
い且つ前記半導体基板と密着する側壁窒化膜に形成し、
前記半導体基板上に、前記ゲート電極に対応するソース
・ドレイン領域拡散層を形成することを特徴とする。
【００１７】本発明の半導体装置の製造方法では、ゲー
ト酸化膜の形成法と同じ熱酸化法でゲート電極の側壁に
側壁酸化膜を形成するので、エッチング等でゲート電極
と半導体基板との間のゲート酸化膜に生じた括れを極め
て良好に修復できる。これにより、ゲート電極と半導体
基板との間に電界が加わった際に、括れに起因して不要
な電流が流れ、或いは、ゲート酸化膜が破壊するといっ
た従来の問題を解消し、信頼性が高い半導体装置を得る
ことができる。また、ゲート酸化膜の括れを修復し、周
囲酸化膜をエッチバックして側壁酸化膜を形成してから
ソース・ドレイン領域拡散層を形成するので、従来のよ
うにソース・ドレイン電極の形成領域を酸化膜で覆った
状態でイオン注入を施すことがなく、従って、微細なデ
バイスに必要な浅いジャンクションの形成が容易にな
る。更に、側壁窒化膜で側壁酸化膜を完全に覆った状態
でその後の処理を続行するので、括れが修復され側壁酸
化膜と一体化したゲート酸化膜を、その後のエッチング
処理等から確実に保護することができる。
ト酸化膜の形成法と同じ熱酸化法でゲート電極の側壁に
側壁酸化膜を形成するので、エッチング等でゲート電極
と半導体基板との間のゲート酸化膜に生じた括れを極め
て良好に修復できる。これにより、ゲート電極と半導体
基板との間に電界が加わった際に、括れに起因して不要
な電流が流れ、或いは、ゲート酸化膜が破壊するといっ
た従来の問題を解消し、信頼性が高い半導体装置を得る
ことができる。また、ゲート酸化膜の括れを修復し、周
囲酸化膜をエッチバックして側壁酸化膜を形成してから
ソース・ドレイン領域拡散層を形成するので、従来のよ
うにソース・ドレイン電極の形成領域を酸化膜で覆った
状態でイオン注入を施すことがなく、従って、微細なデ
バイスに必要な浅いジャンクションの形成が容易にな
る。更に、側壁窒化膜で側壁酸化膜を完全に覆った状態
でその後の処理を続行するので、括れが修復され側壁酸
化膜と一体化したゲート酸化膜を、その後のエッチング
処理等から確実に保護することができる。
【００１８】また、前記側壁酸化膜の膜厚が約２０〜７
０Åであることも本発明の好ましい態様である。この場
合、ゲート酸化膜に生じた括れの修復効果が極めて良好
になる。
０Åであることも本発明の好ましい態様である。この場
合、ゲート酸化膜に生じた括れの修復効果が極めて良好
になる。
【００１９】更に、前記窒化膜の膜厚が約３０〜８０Å
であることが好ましい。この場合、括れが修復されたゲ
ート酸化膜の保護が確実になる。
であることが好ましい。この場合、括れが修復されたゲ
ート酸化膜の保護が確実になる。
【００２０】本発明の半導体装置は、半導体基板上に、
順次に形成されたゲート酸化膜及びゲート電極と、前記
ゲート電極に対応して形成されたソース・ドレイン領域
拡散層とを備え、前記ゲート電極の周囲に側壁酸化膜が
形成され、前記側壁酸化膜を覆い且つ前記ソース・ドレ
イン領域拡散層と密着する側壁窒化膜が形成されている
ことを特徴とする。
順次に形成されたゲート酸化膜及びゲート電極と、前記
ゲート電極に対応して形成されたソース・ドレイン領域
拡散層とを備え、前記ゲート電極の周囲に側壁酸化膜が
形成され、前記側壁酸化膜を覆い且つ前記ソース・ドレ
イン領域拡散層と密着する側壁窒化膜が形成されている
ことを特徴とする。
【００２１】本発明の半導体装置は、エッチング処理等
でゲート酸化膜に生じた括れが側壁酸化膜によって良好
に修復され、更に、側壁窒化膜によって側壁酸化膜がそ
の後のエッチング処理等から保護されつつ作製される。
従って、ゲート電極と半導体基板との間に電界が加わっ
た際に、括れに起因して不要な電流が流れ、或いは、ゲ
ート酸化膜が破壊するといった従来の問題点が解消され
る。
でゲート酸化膜に生じた括れが側壁酸化膜によって良好
に修復され、更に、側壁窒化膜によって側壁酸化膜がそ
の後のエッチング処理等から保護されつつ作製される。
従って、ゲート電極と半導体基板との間に電界が加わっ
た際に、括れに起因して不要な電流が流れ、或いは、ゲ
ート酸化膜が破壊するといった従来の問題点が解消され
る。
【００２２】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
〜図１０は、本発明の第１実施形態例における半導体装
置の製造方法を各工程を示す断面図である。本実施形態
例では、説明の簡単化のためNMOSトランジスタを例にと
る。
施形態例に基づいて本発明を更に詳細に説明する。図１
〜図１０は、本発明の第１実施形態例における半導体装
置の製造方法を各工程を示す断面図である。本実施形態
例では、説明の簡単化のためNMOSトランジスタを例にと
る。
【００２３】まず、図１に示すように、シリコン基板３
１上に、熱酸化法で熱酸化膜３２を例えば４０Åの厚さ
に形成し、更に、熱酸化膜３２上の全面にポリシリコン
膜３３を、例えば約１５００Åの厚さに成長する。この
後、ゲート電極３５（図２）を形成するためのフォトレ
ジスト膜３４をリソグラフィ法で形成する。
１上に、熱酸化法で熱酸化膜３２を例えば４０Åの厚さ
に形成し、更に、熱酸化膜３２上の全面にポリシリコン
膜３３を、例えば約１５００Åの厚さに成長する。この
後、ゲート電極３５（図２）を形成するためのフォトレ
ジスト膜３４をリソグラフィ法で形成する。
【００２４】次いで、図２に示すように、フォトレジス
ト膜３４をマスクとしてポリシリコン膜３３を異方性エ
ッチングによって、幅が例えば０．１５μm程度のゲー
ト電極３５を形成する。この際に、ゲート電極３５下部
の熱酸化膜３２がゲート酸化膜３２ａに形成され、ゲー
ト電極３５の周囲に、厚さが例えば約１０〜４０Å程度
の熱酸化膜３２が残存する。
ト膜３４をマスクとしてポリシリコン膜３３を異方性エ
ッチングによって、幅が例えば０．１５μm程度のゲー
ト電極３５を形成する。この際に、ゲート電極３５下部
の熱酸化膜３２がゲート酸化膜３２ａに形成され、ゲー
ト電極３５の周囲に、厚さが例えば約１０〜４０Å程度
の熱酸化膜３２が残存する。
【００２５】この後、図３に示すように、水酸化アンモ
ニウム及び過酸化水素の混合液を用いてフォトレジスト
膜３４を除去する。この除去処理においてゲート酸化膜
３２が約５〜１０Å程度エッチングされることにより、
ゲート電極３５とシリコン基板３１との間のゲート酸化
膜３２ａに括れ３６が生じる。
ニウム及び過酸化水素の混合液を用いてフォトレジスト
膜３４を除去する。この除去処理においてゲート酸化膜
３２が約５〜１０Å程度エッチングされることにより、
ゲート電極３５とシリコン基板３１との間のゲート酸化
膜３２ａに括れ３６が生じる。
【００２６】次いで、図４に示すように、熱酸化法でゲ
ート電極３５の周囲に、ゲート酸化膜３２ａ及び残存す
る熱酸化膜３２と一体化した周囲酸化膜３８を、約２０
〜７０Å程度の厚さに形成する。この場合、ゲート酸化
膜３２ａの形成法と同じで信頼性が高い熱酸化法によっ
て、ゲート電極３５及びゲート酸化膜３２ａの周囲に酸
化膜が形成されるので、括れ３６が完全に修復されたゲ
ート酸化膜が得られる。
ート電極３５の周囲に、ゲート酸化膜３２ａ及び残存す
る熱酸化膜３２と一体化した周囲酸化膜３８を、約２０
〜７０Å程度の厚さに形成する。この場合、ゲート酸化
膜３２ａの形成法と同じで信頼性が高い熱酸化法によっ
て、ゲート電極３５及びゲート酸化膜３２ａの周囲に酸
化膜が形成されるので、括れ３６が完全に修復されたゲ
ート酸化膜が得られる。
【００２７】この後、図５に示すように、異方性エッチ
ングで周囲酸化膜３８をエッチバックし、ゲート電極３
５とシリコン基板３１の上面の周囲酸化膜３８を除去し
てゲート電極３５の側壁部分と下部にのみ酸化膜を残
し、ゲート酸化膜３２ａと一体化し且つゲート電極３５
の側壁を覆う側壁酸化膜３８ａに形成する。これによ
り、シリコン基板３１上のゲート電極３５が形成されな
い部分が露出する。
ングで周囲酸化膜３８をエッチバックし、ゲート電極３
５とシリコン基板３１の上面の周囲酸化膜３８を除去し
てゲート電極３５の側壁部分と下部にのみ酸化膜を残
し、ゲート酸化膜３２ａと一体化し且つゲート電極３５
の側壁を覆う側壁酸化膜３８ａに形成する。これによ
り、シリコン基板３１上のゲート電極３５が形成されな
い部分が露出する。
【００２８】次いで、図６に示すように、ＣＶＤ法によ
って、ゲート電極３５及び周囲酸化膜３８の周囲に窒化
膜４３を例えば約３０〜８０Å程度の厚さに成長する。
って、ゲート電極３５及び周囲酸化膜３８の周囲に窒化
膜４３を例えば約３０〜８０Å程度の厚さに成長する。
【００２９】更に、図７に示すように、異方性エッチン
グで窒化膜４３をエッチバックし、ゲート電極３５の上
面の窒化膜４３を除去して、ゲート電極３５の側壁部分
の窒化膜４３のみを側壁窒化膜として残す。これによ
り、ゲート電極３５の側壁には、側壁酸化膜３８ａと窒
化膜４３とから成りその合計膜厚が約５０〜１５０Å程
度の側壁保護膜４４が形成され、特にゲート電極３５と
シリコン基板３１との間のゲート酸化膜３２ａが、シリ
コン基板３１（つまり、後述のソース・ドレイン領域拡
散層４５）に下端部が密着する窒化膜４３によって保護
される。
グで窒化膜４３をエッチバックし、ゲート電極３５の上
面の窒化膜４３を除去して、ゲート電極３５の側壁部分
の窒化膜４３のみを側壁窒化膜として残す。これによ
り、ゲート電極３５の側壁には、側壁酸化膜３８ａと窒
化膜４３とから成りその合計膜厚が約５０〜１５０Å程
度の側壁保護膜４４が形成され、特にゲート電極３５と
シリコン基板３１との間のゲート酸化膜３２ａが、シリ
コン基板３１（つまり、後述のソース・ドレイン領域拡
散層４５）に下端部が密着する窒化膜４３によって保護
される。
【００３０】次に、図８に示すように、ゲート電極３５
両側のソース電極及びドレイン電極の形成領域に、ゲー
ト電極３５及び側壁窒化膜４３をマスクとしてヒ素をイ
オン注入することによって、Ｎ型拡散層４５を形成す
る。この際のエネルギーは約５keVであり、イオン注入
量は約５Ｅ１４cm-2である。なお、注入する不純物はヒ
素に限定されることはなく、また、不純物注入の角度
は、シリコン基板３１に対して垂直であっても、垂直以
外の角度であってもよい。
両側のソース電極及びドレイン電極の形成領域に、ゲー
ト電極３５及び側壁窒化膜４３をマスクとしてヒ素をイ
オン注入することによって、Ｎ型拡散層４５を形成す
る。この際のエネルギーは約５keVであり、イオン注入
量は約５Ｅ１４cm-2である。なお、注入する不純物はヒ
素に限定されることはなく、また、不純物注入の角度
は、シリコン基板３１に対して垂直であっても、垂直以
外の角度であってもよい。
【００３１】更に、図９に示すように、シリコン基板３
１上の全面に酸化膜を例えば約１０００Åの厚さにＣＶ
Ｄ法で成長し、この酸化膜に異方性エッチングを施すこ
とによって、ゲート電極３５の側壁部分にサイドウォー
ル４８を形成する。この後、ソース電極及びドレイン電
極の形成領域のＮ型拡散層４５に、ゲート電極３５及び
サイドウォール４８をマスクとしてヒ素をイオン注入
し、高濃度のＮ型拡散層４６を形成する。この際のエネ
ルギーは約５０keVであり、イオン注入量は約５Ｅ１５c
m-2である。
１上の全面に酸化膜を例えば約１０００Åの厚さにＣＶ
Ｄ法で成長し、この酸化膜に異方性エッチングを施すこ
とによって、ゲート電極３５の側壁部分にサイドウォー
ル４８を形成する。この後、ソース電極及びドレイン電
極の形成領域のＮ型拡散層４５に、ゲート電極３５及び
サイドウォール４８をマスクとしてヒ素をイオン注入
し、高濃度のＮ型拡散層４６を形成する。この際のエネ
ルギーは約５０keVであり、イオン注入量は約５Ｅ１５c
m-2である。
【００３２】次いで、Ｎ型拡散層４６に注入した不純物
を活性化させるため、例えば１０５０℃で２０秒程度の
高温の熱処理を施す。これにより、注入された不純物が
活性化すると共にシリコン基板３１内で熱拡散するの
で、図１０に示すように、Ｎ型拡散層（以下、ソース・
ドレイン領域拡散層とも呼ぶ）４５、４６が深さ方向と
横方向とに広がり、Ｎ型拡散層４５がゲート電極３５の
下部両端まで拡散する。
を活性化させるため、例えば１０５０℃で２０秒程度の
高温の熱処理を施す。これにより、注入された不純物が
活性化すると共にシリコン基板３１内で熱拡散するの
で、図１０に示すように、Ｎ型拡散層（以下、ソース・
ドレイン領域拡散層とも呼ぶ）４５、４６が深さ方向と
横方向とに広がり、Ｎ型拡散層４５がゲート電極３５の
下部両端まで拡散する。
【００３３】上記活性化のための熱処理が高温で短時間
であるのは、接合深さを浅くすることによりパンチスル
ーを抑えるためであり、サブ・ハーフミクロンのゲート
長を実現するのに必要な処置である。その後は、従来技
術と同様にして、ゲート電極３５のポリシリコン上と、
ソース・ドレイン領域拡散層４６の表面とにのみ、シリ
サイド化した拡散層であるＣｏＳｉ2膜４７を形成し
て、これらゲート電極３５及びソース・ドレイン領域拡
散層４６を低抵抗化させる。更に、層間膜を形成して配
線を施す（図示せず）。シリコン基板表面をシリサイド
化するために用いる金属はＣｏに限定されることはな
く、例えばチタン（Ti）を用いることもできる。
であるのは、接合深さを浅くすることによりパンチスル
ーを抑えるためであり、サブ・ハーフミクロンのゲート
長を実現するのに必要な処置である。その後は、従来技
術と同様にして、ゲート電極３５のポリシリコン上と、
ソース・ドレイン領域拡散層４６の表面とにのみ、シリ
サイド化した拡散層であるＣｏＳｉ2膜４７を形成し
て、これらゲート電極３５及びソース・ドレイン領域拡
散層４６を低抵抗化させる。更に、層間膜を形成して配
線を施す（図示せず）。シリコン基板表面をシリサイド
化するために用いる金属はＣｏに限定されることはな
く、例えばチタン（Ti）を用いることもできる。
【００３４】本実施形態例では、NMOSトランジスタにつ
いて説明したが、本発明はこれに限定されるものではな
く、PMOSトランジスタやCMOSデバイスにも同様に適用で
きる。また、本実施形態例では、フォトレジスト膜３４
の剥離液や、ＣＶＤ法によって酸化膜を成長する際の洗
浄工程用の洗浄液として、水酸化アンモニウム及び過酸
化水素の混合液を用いたが、これに限定されるものでは
なく、他の薬液を用いることができる。
いて説明したが、本発明はこれに限定されるものではな
く、PMOSトランジスタやCMOSデバイスにも同様に適用で
きる。また、本実施形態例では、フォトレジスト膜３４
の剥離液や、ＣＶＤ法によって酸化膜を成長する際の洗
浄工程用の洗浄液として、水酸化アンモニウム及び過酸
化水素の混合液を用いたが、これに限定されるものでは
なく、他の薬液を用いることができる。
【００３５】ここで、水酸化アンモニウム及び過酸化水
素の混合液に対する窒化膜のエッチングレートは酸化膜
の半分以下なので、側壁の窒化膜４３は、レジスト膜の
剥離処理やＣＶＤ法で酸化膜を形成する際の洗浄処理か
ら、側壁酸化膜３８ａを確実に保護することができる。
これにより、形成されたゲート酸化膜３２ａに対する高
い信頼性が得られる。
素の混合液に対する窒化膜のエッチングレートは酸化膜
の半分以下なので、側壁の窒化膜４３は、レジスト膜の
剥離処理やＣＶＤ法で酸化膜を形成する際の洗浄処理か
ら、側壁酸化膜３８ａを確実に保護することができる。
これにより、形成されたゲート酸化膜３２ａに対する高
い信頼性が得られる。
【００３６】本実施形態例では、ゲート電極３５の側壁
の窒化膜４３の下端部がシリコン基板３１に密着してゲ
ート電極３５直下のゲート酸化膜３２ａを遮蔽するの
で、フォトレジスト膜３４の剥離液やシリコン基板３１
の洗浄液によってゲート酸化膜３２ａが浸食される不具
合を完全に防止できる。また、窒化膜４３は、ソース電
極及びドレイン電極の形成領域には延在しないので、Ｎ
型拡散層４５を得るためのヒ素注入を十分に低いエネル
ギーで行うことができる。これにより、従来技術よりも
浅い接合深さのＮ型拡散層４５が得られる。
の窒化膜４３の下端部がシリコン基板３１に密着してゲ
ート電極３５直下のゲート酸化膜３２ａを遮蔽するの
で、フォトレジスト膜３４の剥離液やシリコン基板３１
の洗浄液によってゲート酸化膜３２ａが浸食される不具
合を完全に防止できる。また、窒化膜４３は、ソース電
極及びドレイン電極の形成領域には延在しないので、Ｎ
型拡散層４５を得るためのヒ素注入を十分に低いエネル
ギーで行うことができる。これにより、従来技術よりも
浅い接合深さのＮ型拡散層４５が得られる。
【００３７】Ｎ型拡散層４５の接合深さを浅くするほ
ど、サブミクロンのＭＯＳデバイスにおけるパンチスル
ーが防止できるので、本実施形態例によると従来よりも
パンチスルーが発生し難くなる。また、ゲート電極側壁
保護膜として窒化膜４３が存在するので、ゲート電極３
５とソース・ドレイン領域拡散層４５との距離が従来技
術の場合に比して長くなり、これによってもパンチスル
ーが発生し難くなる。
ど、サブミクロンのＭＯＳデバイスにおけるパンチスル
ーが防止できるので、本実施形態例によると従来よりも
パンチスルーが発生し難くなる。また、ゲート電極側壁
保護膜として窒化膜４３が存在するので、ゲート電極３
５とソース・ドレイン領域拡散層４５との距離が従来技
術の場合に比して長くなり、これによってもパンチスル
ーが発生し難くなる。
【００３８】但し、側壁保護膜４４は膜厚が約５０〜１
５０Å程度と薄いので、不純物を活性化させるための熱
処理によって、ソース・ドレイン領域拡散層４５は十分
にゲート電極３５の直下まで拡散する。つまり、側壁酸
化膜３８ａ及び窒化膜４３から成る側壁保護膜４４は、
薄過ぎると、ゲート電極３５直下のゲート酸化膜３２ａ
に対する保護機能が損なわれ、厚過ぎると、活性化の熱
処理でＮ型拡散層４５がゲート電極３５直下まで十分に
拡散しないという不都合を招く。従って、側壁保護膜４
４の幅は約５０〜１５０Å程度が望ましい。
５０Å程度と薄いので、不純物を活性化させるための熱
処理によって、ソース・ドレイン領域拡散層４５は十分
にゲート電極３５の直下まで拡散する。つまり、側壁酸
化膜３８ａ及び窒化膜４３から成る側壁保護膜４４は、
薄過ぎると、ゲート電極３５直下のゲート酸化膜３２ａ
に対する保護機能が損なわれ、厚過ぎると、活性化の熱
処理でＮ型拡散層４５がゲート電極３５直下まで十分に
拡散しないという不都合を招く。従って、側壁保護膜４
４の幅は約５０〜１５０Å程度が望ましい。
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によると、エッチング時に生じ易い
ゲート酸化膜の括れに起因して、ゲート電極と半導体基
板との間に電界が加わった際に不要な電流が流れ、或い
は、ゲート酸化膜が破壊するといった不具合が回避でき
ると共に、微細なデバイスに必要な浅いジャンクション
の形成が容易になる。
置及びその製造方法によると、エッチング時に生じ易い
ゲート酸化膜の括れに起因して、ゲート電極と半導体基
板との間に電界が加わった際に不要な電流が流れ、或い
は、ゲート酸化膜が破壊するといった不具合が回避でき
ると共に、微細なデバイスに必要な浅いジャンクション
の形成が容易になる。
【図１】本発明の第１実施形態例における半導体装置の
製造方法を段階的に示す断面図。
製造方法を段階的に示す断面図。
【図２】第１実施形態例の半導体装置の製造方法を段階
的に示す断面図。
的に示す断面図。
【図３】第１実施形態例の半導体装置の製造方法を段階
的に示す断面図。
的に示す断面図。
【図４】第１実施形態例の半導体装置の製造方法を段階
的に示す断面図。
的に示す断面図。
【図５】第１実施形態例の半導体装置の製造方法を段階
的に示す断面図。
的に示す断面図。
【図６】第１実施形態例の半導体装置の製造方法を段階
的に示す断面図。
的に示す断面図。
【図７】第１実施形態例の半導体装置の製造方法を段階
的に示す断面図。
的に示す断面図。
【図８】第１実施形態例の半導体装置の製造方法を段階
的に示す断面図。
的に示す断面図。
【図９】第１実施形態例の半導体装置の製造方法を段階
的に示す断面図。
的に示す断面図。
【図１０】第１実施形態例の半導体装置の製造方法を段
階的に示す断面図。
階的に示す断面図。
【図１２】半導体装置の従来の製造方法の各工程を段階
的に示す断面図。
的に示す断面図。
【図１３】半導体装置の従来の製造方法の各工程を段階
的に示す断面図。
的に示す断面図。
【図１４】半導体装置の従来の製造方法の各工程を段階
的に示す断面図。
的に示す断面図。
【図１５】半導体装置の従来の製造方法の各工程を段階
的に示す断面図。
的に示す断面図。
【図１６】半導体装置の従来の製造方法の各工程を段階
的に示す断面図。
的に示す断面図。
【図１７】半導体装置の従来の製造方法の各工程を段階
的に示す断面図。
的に示す断面図。
【図１８】半導体装置の従来の製造方法の各工程を段階
的に示す断面図。
的に示す断面図。
【図１９】半導体装置の従来の製造方法の各工程を段階
的に示す断面図。
的に示す断面図。
【図２０】半導体装置の従来の製造方法の各工程を段階
的に示す断面図。
的に示す断面図。
【図２１】半導体装置の従来の別の製造方法を示す断面
図。
図。
３１：シリコン基板
３２：熱酸化膜
３２ａ：ゲート酸化膜
３３：ポリシリコン膜
３４：フォトレジスト膜
３５：ゲート電極
３６：括れ
３８：周囲酸化膜
３８ａ：側壁酸化膜
４３：窒化膜（側壁窒化膜）
４４：側壁保護膜
４５、４６：Ｎ型拡散層（ソース・ドレイン領域拡散
層） ４７、４９：ＣｏＳｉ2膜（シリサイド膜） ４８：サイドウォール
層） ４７、４９：ＣｏＳｉ2膜（シリサイド膜） ４８：サイドウォール
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/092
Claims (4)
- 【請求項１】 半導体基板上に熱酸化膜を形成し、 前記熱酸化膜上に導電性膜を形成し、 フォトレジスト膜をマスクとして前記導電性膜をエッチ
ングしてゲート電極及びゲート酸化膜に形成し、 前記フォトレジスト膜を除去した後に、前記ゲート電極
の周囲に、前記ゲート酸化膜及び残存する前記熱酸化膜
と一体化した周囲酸化膜を熱酸化法で形成し、 前記周囲酸化膜をエッチバックして、前記ゲート酸化膜
と一体化し且つ前記ゲート電極の側壁を覆う側壁酸化膜
に形成し、 前記半導体基板の全面に窒化膜を形成し、該窒化膜をエ
ッチバックして、前記側壁酸化膜を覆い且つ前記半導体
基板と密着する側壁窒化膜に形成し、 前記半導体基板上に、前記ゲート電極及び側壁窒化膜を
マスクとして第１のソース・ドレイン領域拡散層を形成
し、 前記半導体基板の全面に酸化膜を形成し、該酸化膜をエ
ッチバックして、前記側壁窒化膜を覆い且つ前記半導体
基板と密着するサイドウォールに形成し、 前記半導体基板上に、前記ゲート電極及び前記サイドウ
オールをマスクとして、前記第１のソース・ドレイン領
域拡散層よりも濃度の濃い第２のソース・ドレイン領域
拡散層を形成すること を特徴とする半導体装置の製造方
法。 - 【請求項２】 前記側壁酸化膜の膜厚が約２０〜７０Å
である、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記窒化膜の膜厚が約３０〜８０Åであ
る、請求項１又は２に記載の半導体装置の製造方法。 - 【請求項４】 半導体基板上に熱酸化法で形成されたゲ
ート酸化膜と、 前記ゲート酸化膜上に形成されたゲート電極と、 前記ゲート電極の周囲に熱酸化法で形成された、膜厚２
０〜７０Åの側壁酸化膜と、 前記側壁酸化膜を覆い且つ前記半導体基板と密着する、
膜厚３０〜８０Åの側壁窒化膜と、 前記側壁窒化膜を覆うサイドウオールと、 前記ゲート電極及び側壁窒化膜をマスクとして形成され
た第１のソース・ドレイン領域拡散層と、 前記ゲート電極及びサイドウオールをマスクとして形成
された第２のソース・ドレイン領域拡散層とを備える こ
とを特徴とする半導体装置。
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