TW463387B - Semiconductor device and its manufacturing method - Google Patents

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TW463387B TW089112602A TW89112602A TW463387B TW 463387 B TW463387 B TW 463387B TW 089112602 A TW089112602 A TW 089112602A TW 89112602 A TW89112602 A TW 89112602A TW 463387 B TW463387 B TW 463387B
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semiconductor substrate
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Yoshiro Goto
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Nippon Electric Co
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4633 8 7 五、發明說明(I) 發明背景: 發明的領域: 本發明係有關於半導B #也丨>、丄 裝置及其製方法,ifi &丨β 有關於半導體裝置之間描氣几仏私表 且特別疋 甘制,土古本 氧化物層不具有任何收縮(洞)及 其製造方法。 習知技 現 半電晶 方法。 首 熱氧化 化複晶 物層。 子以形 層。再 離子以 理使雜 層及η + 矽化物 面絕緣 依 除光阻 暴露在 術: 在以製造η通道型金氧半電晶體(以下指為η型金氧 體)之方法作為例子來說明傳統半導體裝置之製造 〇 先在一ρ型矽基底上形成一熱氡化物層,之後,於 物層上形成一複晶矽層。接著,使用一光阻層圖案 矽層及熱氧化物層以形成一閘極電極及一閘極氧化 然後,去除光阻層。其次,於矽基底表面上植入離 成η-型擴散層。接著,於閘極電極側壁形成一側壁 以閘極電極及側壁層作為罩幕於石夕基底表面上植入 形成η+型擴散層而作為源/汲極區β接著施行熱處 質擴散,如此使得源/没極擴散層各具有η_型擴散 型擴散層。然後’對於閘極電極及η+型擴散層施行 製程,且在石夕基底上形成介面絕緣層。其次,於介 層内形成接觸窗及連線η+型擴散層。 據上述半導體裝置之製造方法,當使用去光阻劑去 層時及使用清潔劑清潔石夕基底時,閘極氧化物層是 該些藥劑中’如此造成在氧化物層内形成收縮
第4頁 463387 五、發明說明(2) (洞)。若在閘極氧化物層内具有任何收縮,貝4當形成側壁 層時,在妙基底上之閘極氧化物層會進入收縮。在半導體 裝置内具有如此之有缺陷的閘極氧化物層,當在閘極電極 及基底間施加電場時會有多餘的電流流經閘極氧化 導致閘極氧化物層被損壞。 在閘極電極形成之後,因之前已形成厚的熱氧化物 層,收縮會被氧化物填滿,從而修補閘極氧化物層。為了 防止修補後之間極氧化物層暴露在去光阻劑及清潔劑之 下,保留基底上之厚的熱氧化物層是必要的。此例中,在 熱氧化物層形成於源/汲極區上的狀況下,施行離子佈 植,以此方式是難以製造出距離基底表面不 半導體裝置。 ® j 曰本專利未審查公開號碼S62_241379揭露一種半導體 裝置之製造方法,其中,在閘極電極形成之後利用一光阻 層,而在閘極電極的側壁形成一氮化物層,再去除光阻 層。根據此方法,是在絕緣層形成於源/汲極區上的狀況 下,施行離子佈植,因此,難以製造出距離基底表面不遠 之pn接面的半導體裝置。 曰本專利未審查公開號碼H4_58566揭露一種半導體裝 置之製造方法’其中’在閘極電極形成之後在閘極電極的 侧壁,成一氧化物層’形成在閘極電極側壁的氧化物層之 厚度是30至i〇〇nm,即很厚。因此,難以藉由熱處理使得 雜質擴散至閘極電極的下部。 因此’本發明之一目的是為克服習知技術所遭遇之問
Η 第5頁 463387 五、發明說明(3) 題’而提供一具有高可靠度閘極絕緣層之半導體裝置及其 製造方法。 u 本發明之另一目的為提供形成一距離基底表面不遠之 pn接面的半導體裝置及其製造方法。 發明概述: 為了達成本發明之上述目的,依據本發明之第一觀 點,提供一種半導體裝置之製造方法,包括下列步驟: 於一半導體基底(11)上形成一第一絕緣層(12); 於此第一絕緣層(12)上形成一導電層(15); 於此導電層(15)上形成一具有預定圖案之蝕刻罩幕 (14); 利用此蝕刻罩幕(14)蝕刻此導電層(15)以形成—閘極 電極(15); 以一去除劑去除此蝕刻罩幕(1 4); 於此閘極電極(15)之周邊形成一第二絕緣層(18,19) 與此第一絕緣層(1 2 )合併,如此使得因去除劑所造成而形 成在第一絕緣層(12)中之一收縮(17)被填滿;
藉由此閘極電極(15)及此第二絕緣層(19)作為罩幕以 去除此第一絕緣層(1 2 )而形成一閘極絕緣層(1 6 )來隔離此 閘極電極(15)及此半導體基底(11); 於此閘極絕緣層(1 6 )之至少一周邊形成一保護層 (21),以在下列步驟中保護此閘極絕緣層(16);以及 以此閘極電極(1 5 )、此第二絕緣層(1 9)及此保護層
第6頁 4 633 8 7 五、發明說明(4) (2i)作為罩幕於此半導體基底(11)上植入離子,且施行熱 乂 處理以形成一源極區域(23)及一 ί及極區域(23)。 根據上述方法’在以去除劑去除此蝕刻罩幕,有形成 第二絕緣層與此第一絕緣層合併,而使得因去除劑所造成 而形成在第一絕緣層中之收縮被填滿。因此,閘極絕緣層 不具有任何收縮。 於修補後之閘極氧化物層之周邊有形成保護層,在杳 除#刻罩幕或清潔基底之製程期間可防止閘極氧化物層秦 露在化學藥劑下。如此可防止新的收縮形成,因此可製造 一具有高可靠度閘極絕緣層之半導體裝置。 形成此閘極絕緣層(1 g)包括去除此第一絕緣層(〗2)及 部分位於此閘極電極(丨5 )上表面之此第二絕緣層(丨9 );以 及 形成此保護層(21)包括形成此保護層(21)以覆蓋此第 一及第二絕緣層(1 2,1 9 ),此方法包括: 去除部分位於此閘極電極(丨5 )上表面之此保護層 (21) ’從而露出此閘極電極(15)之上表面;以及
,此閘極電極(15)之上表面上形成一矽化物層(26)。 形成第二絕緣層之後,去除位於閘極電極之上表面 二絕緣層。在形成保護層之後,去除位於閘極電極 t & u面上之保護層。從而露出此閘極電極之上表面,以 ;it閘極電極之上形成一矽化物層,而矽化此閘極 極。 ^ 於一半導體裝置之製造方法中,
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此半導體基底(11)可為一砍基底; ’ 19)可為熱氧化 此第一絕緣層(12)及第二絕緣層(Μ 物層; 此導電層(15)可為一複晶;5夕層; 此触刻罩幕(14)可為一光阻圖案; 此去除劑可為一去光阻劑,藉由此去除劑 物層(1 2,1 8 ’ 1 9 )會被不經意的蝕刻;以及 此熱氧化 此保護層(⑵可為-氮化物|,其與此熱氧化物層 (12 ’18 ’19)相較是較不易被此去光阻劑去除。 使用上述元素之製造一半導體裝置之例子中,形成於 矽基底上包含熱氧化物層之閘極絕緣層,及形成於複晶矽 所組成之閘極電極表面上之熱氧化物層,可容易的互相合 併。 II化物層與熱氧化物層相較是較不易被去除劑去除。 因此’即使氮化物層暴露在去光阻劑或基底清潔劑下是難 以被蝕刻,如此可保護閘極絕緣層。 去光阻劑可以是氨水及雙氧水的混合物β 一種半導體裝置之製造方法,可包括: 以此閘極電極(1 5 )、此第二絕緣層(1 9 )及此保護層 (21)作為罩幕’在一第一濃度及一第一能量下植入雜質於 此半導體基底(11)内,以形成一第一擴散區域(23); 以此保護層(21)保護此第二絕緣層(1 9 )而使用一清潔 劑清潔此半導體基底(11 ); 於此保護層(21 )上形成一側壁層(2 4 );
463387 五、發明說明(6) 以此閘極電極(1 5 )、此第二絕緣層(1 9 )、此保護層 (21)及此側壁層(24)作為罩幕,在一大於第一濃度之第二 濃度及一大於第一能量之第二能量下植入雜質於此半導體 基底内’以形成一高濃度之第二擴散區域(25),此第二擴 散區域(25)疋與此第一擴散區域(23)部分重叠,且所形成 之位置較此第一擴散區域(23)為深;以及 藉由熱處理此半導體基底(11)使得雜質擴散進入此第 一及第二擴散區域(23,25) ’以形成一源極區域及一汲極 區域’各此區域包括一低濃度區域至閘極電極(15)的下部 及一高濃度區域連接此低濃度區域(23)。 第二絕緣層(1 9)所形成之較佳厚度為2. 0至7. Onm,在 此例甲’於第一絕緣層内之收縮(洞)可被填滿而無缺口。 保護層(21)所形成之較佳厚度為3. 〇至8 〇nm ,在此例 中,修補後之閘極絕緣層可在後續製程受到確實保護。 為了達成本發明之上述目的,依據本發明之第二觀 點’提供一種半導體裝置之製造方法,包括下列步驟: 於一半導體基底(31)之表面上形成一與此半導體基底 (31)導電型式相反之一井區(3〇); 於此半導體基底(31)之表面上及此井區(3〇)之表面上 分別形成一第一及第二閘極絕緣層(36n,36p); 於此半導體基底(31)上經由此第一閘極絕緣層(36n) 形成一第一閘極電極(35η),及於此井區(3〇)上經由此第 一閘極絕緣層(36ρ)形成一第二閘極電極(35ρ); 於此第一及第二閘極絕緣層(36η, 36ρ)之周邊分別形
第9頁 4 ^33 87 五、發明說明(7) 成一第一及第二保護層(38η,38p); l·乂一第一罩幕(40)覆蓋此井區(30)且以此第一罩幕 (40)、此第一閘極電極(3 5η)及此第一保護層(38η)作為罩 幕,植入一第一雜質於此半導體基底(31)内,以形成一第 一擴散區域(41 ); 以此第一及第二保護層(38η,38ρ)分別保護此第一及 第二閘極絕緣層(36η,36ρ)而以一去除劑去除此第一罩幕 (40); 以一第二罩幕(42)覆蓋此半導體基底(31)且以此第二 罩幕(42)、此第二閘極電極(35ρ)及此第二保護層(38ρ)作 為罩幕’植入一第二雜質於此井區(30)内,以形成一第二 擴散區域(43); 以此第一及第二保護層(38η, 38ρ)分別保護此第一及 第二閘極絕緣層(36η,36ρ)而以一去除劑去除此第二罩幕 (4 2 );以及 藉由熱處理此半導體基底(31)使得雜質擴散進入此第 一=第二擴散區域(41,43),以形成一第一源極區域及汲 極區域’各此區域包括此第一擴散區域(41)至此第一閘極 電極(35η)的下部’及形成一第二源極區域及汲極區域,
各此區域包括此第二擴散區域(43)至此第二閘極電極 (35ρ)的下部。 ,、根據上述方法’於形成互補式金氧半導體裝置之中, 形成於11型金氧半電晶體或Ρ型金氧半電晶體區域内之閘極 絕緣層可被保護層保護。根據此方法,閘極絕緣層於去除
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因此可形成具有高可靠 二罩幕製程不會暴露在去除劑下 度之閘極絕緣層。 為了達成本發明之上述目的,依據本發明之第三觀 點’提供一種半導體裝置,包括·· 一半導體基底(11); 一閘極絕緣層(16)形成於此半導體基底(n)之上; —閘極電極(15)形成於此閘極絕緣層(16)之上; 一絕緣層(1 9)形成於此閘極電極(丨5 )之周圍且與此閘 極絕緣層(1 6 )合併;
—保護層(21)形成於此閘極絕緣層(1 6 )之至少一周 邊;以及 、一源極區域(23,25)及一汲極區域(23,25)形成於此 半導體基底(11 )上且達到此閘極電極之下部。 本發明之半導體裝置,可包括; 一侧壁(24)形成於此閘極電極(15)之周邊以覆蓋此絕 緣層(1 9 )及此保護層(21);以及 此源極及汲極區域形成於此半導體基底(n)之表面上 且各此區域包括一低濃度區域(23)至閘極電極(15)的下部 及一高濃度區域(25)連接此低濃度區域(23)。
為了達成本發明之上述目的’依據本發明之第四觀 點’提供一種半導體裝置,包括: 一半導體基底(31); 一井區(30)形成於此半導體基底(31)之表面上,且其 導電型式是與此半導體基底(31)導電型式相反;
第11頁 463387 五、發明說明(9) 一第一及第二閘極絕緣層(36η,36p)分別形成於此半 導體基底(31)之表面上及此井區(30)之表面上; 一第一閘極電極(35η)經由此第一閘極絕緣層(36η)形 成於此半導體基底(31)上; 一第二閘極電極(35ρ)經由此第二閘極絕緣層(36ρ)形 成於此井區(30)上; —第一及第二保護層(38η,38ρ)分別形成於此第一及 第二閘極絕緣層(36η,36ρ)之周邊; 一第一源極區域及汲極區域各包括一第一擴散區域 (41)而形成於此半導體基底(31)之表面上;以及 一第二源極區域及汲極區域各包括一第二擴散區域 (43)而形成於此井區(3〇)之表面上。 ” 為了讓本發明之上述和其他目的、特徵、及優點能更 明顯易懂,下文特舉出較佳實施例,並配 圖式,作 詳細說明如下: 圖式之簡單說明 之實施例1製造半導體裝 第1至10圖係顯示依據本發明 置之製程剖面圖。 第Π圖係顯示依據本發明 剖面圖。 之實施例1之半導體裝置之 之實施例2製造半導體 第12至14圖係顯示依據本發 裝置之製程剖面圖。 第15圖係顯示依據本發 明之實施例2之半導體裝置之
$ 12頁 463387 五、發明說明(ίο) 刹面圖。 [符號說明] 11、31〜p型矽基底;12〜熱氧化物層;13〜複晶矽 層;14、40、42〜光阻層;15、35n、35p~閘極電極; 16、36π、36p〜閘極氧化物層;收縮;19、37n、37p 〜側壁氧化物層;20~氮化物層;21、38η、38p〜側壁氮化 物層;22、39η、39p ~側壁保護層;24〜側壁層;23、41〜 η -型擴散層;25〜n+型擴散層;26、44〜CoS i2層;29、 47〜金屬導線;30〜η井區;43〜p+型擴散層;45~介面絕緣 層;46〜接觸窗;50ρ〜ρ型金氧半電晶體區域;50η〜η型 金氧半電晶體區域。 較佳實施例 現在請參照圖式,說明本發明的較佳實施例D 實施例1 依據本發明實施例1之半導體裝置具有一 η型金氧半電 晶體之結構’包括:一 ρ型石夕基底11 ; 一源/;及極擴散層各 具有一 η-型擴散層23及一 η+型擴散層25,兩者是形成在石夕 基底11之表面;以及一閘極電極15形成於;δ夕基底η之上。 一閘極氧化物層1 6形成在矽基底11及閘極電極1 5之間,而 侧壁24是形成於接鄰各別的閘極電極及閘極氧化物層之側 壁,藉由一側壁保護層22。侧壁保護層22具有一側壁氧化 物層19及一侧壁氮化物層21。複數個CoSh層26分別形成
第13頁 463387 五、發明說明(11) 於n+型擴散層25及閘極電極15之上,而金屬導線29是分別 形成於型擴散層25之上。 依據本發明實施例1之半導體裝置之製造方法,說明 如下。 請參照第1圖’首先在一矽基底11上以熱氧化法形成 一厚度約4.Onm之熱氧化物層12,之後,於熱氧化物層12 上形成一厚度約1 5 0nm之複晶矽層1 3。接著,利用微影程 序於複晶石夕層13上形成一光阻層14。 請參照第2圖’利用光阻層1 4作為罩幕以非等向性蝕 刻技術蝕刻複晶矽層1 3以形成一寬度約〇 · 1 5以m之閘極電 極’此時,未被光阻層1 4所覆蓋之複晶矽層1 3的部分會被 去除’從而熱氧化物層1 2亦被蝕刻而剩餘厚度約1, 〇至 4· Onm(即I度姓一刻複晶雙層丨3 )。以此方式,閘極氧化物 層1 6是形成在矽基底1 1及閘極電極1 5之間》 凊參照第3圖’利用一氨水及雙氧水的混合物(去光阻 劑)去除光阻層1 4。在此程序中,熱氧化物層1 2及閘極氧 化物層1 6被蝕刻而剩餘厚度約0 5至1 〇ηπ1,如此則在閘極 氧化物層1 6產生一收縮(洞)1 7。 為了要修補收縮17,如第4圖所示,於閘極電極15之 周邊以熱氧化法形成一氧化物層18,此時形成之氧化物層 1 8厚度約2. 0至7, 0 nm ’如此使得閘極氧化物層1 6與氧化物 層1 8合併在一起。此方式使得收縮17被氧化物層1 8所填滿 且閘極氧化物層16與氧化物層is合併在一起。 請參照第5圖’利用閘極電極1 5及其侧壁之氧化物層
第14買 463387 五、發明說明(12) ! 8作為罩幕以非等向性蝕刻技術蝕刻矽基底〗丨上之熱氧化 物層12及覆蓋在閘極電極15上表面上之氧化物層18。以此 方式’側壁氧化物層1 9是形成在閘極電極1 5之侧壁上。 之後,請參照第6圖,在矽基底11上以化學氣相沉積 法形成一厚度約3.0nm至8.0nm之氮化物層20。 接著,請參照第7圖,以非等向性蝕刻技術蝕刻覆蓋 在閘極電極15及矽基底11上表面上之氮化物層20,而形成 側壁氮化物層2 1,其底部是與矽基底11之表面接觸。如 此,則在閘極電極1 5之側壁形成一側壁保護層22,其包括 侧壁氧化物層1 9及側壁氮化物層21,且其厚度是0. 5至 1.5nm ° 請參照第8圖,以閘極電極1 5及侧壁保護層22作為罩 幕於矽基底11表面上植入離子以形成η-型擴散層23,例如 是以能量5keV植入砷離子5E14cnr2。 之後,利用氨水及雙氧水的混合物(清潔劑)清潔矽基 底11。在此程序中,覆蓋在η-型擴散層23之熱氧化物層12 被完全去除。須注意的是,使用氨水及雙氧水的混合物钱 刻側壁氮化物層21之蝕刻率是等於或低於蝕刻熱氧化物層 1 2之蝕刻率的一半。如此使得^則壁It化物層21 H嘩實的保 護閘極氧化物層1 6不被清潔劑侵钱。 在清潔完矽基底11之後,在矽基底11上以化學氣相沉 積法形成一厚度約1 〇Onm之氧化物層。然後’以非等向性 蝕刻技術蝕刻此氧化物層’如此則在側壁氮化物層21之侧 壁形成一側壁層2 4 ’如第9圖所示。以閘極電極1 5及侧壁
第15頁 463387 五、發明說明(13) 保護層22作為罩幕於;ε夕基底11表面上植入離子以形成高濃 度η+型擴散層25,例如是以能量50keV植入神離子 5E15cnr2。
為了使雜質擴散進入η-型擴散層23及n+型擴散層25, 接著施行熱處理1050 °C,20分鐘。之後,n-型擴散層23及 η+型擴散層25在深度及長度方向會變大且各個η_型擴散層 23之一端會達到閘極電極15的下部。各個η-型擴散層23及 閘極電極1 5兩者間的距離約〇. 5至1 · 5nm(對應側壁保護層 22之厚度)。因此’n-型擴散層23可充分的到達閘極電極 15的下部。熱處理是在高溫施行短暫的時間,因此n_型擴 散層23及n+型擴散層25並未必在深度方向都會變大,使得 源/汲極擴散層各具有一手離矽基底11表面不遠之pn接 - 、 —......-· r ·ΤΓ -- ^^ 面。 為了在石夕基底11表面形成石夕化物,以藏鍍法在整個發 基底11之表面沉積厚度約1〇至15nm之始。接著,施行熱處 理使得鈷和矽能夠互相化學反應,如第〗0圖所示,Cos'/ 層26分別形成在閘極電極15及n+型擴散層25之上,而未2與 矽產生化學反應之鈷則將其去除。 〃
請參照第11圖’在CoS ia層2 6形成之後,在整個發基 底11之表面形成介面絕緣層27,再於介面絕緣層27内形成 接觸窗28。接著,於介面絕緣層27上形成一金屬層且圖案 化後,而形成金屬線29。 八 如前述說明’形成側壁氧化物層i 9之後,在閘極氧化 物層16内之收縮1 7可被填滿、再者,一在訝極電極丨5及閘$
463387 五、發明說明(14) 氧化物層1 6之側堂〜形,成侧—壁..急..化物屠21之後,能確實的保 護閘極氧化物.層,1 6不被清潔劑侵餘。因此,可獲得具有高 可靠度之閘極氧化物層1 6。 / 需說明的是’側壁氮化物層2 1只形成在閘極電極〗5及 閘極氧化物層1 6之侧壁,所以不會存在於矽基底丨丨之源/ 汲極的部位上。因此,可^^低能量程度下年么離子。於 是,可以製造出距離基底表®不遠乏pn接面的半導體裳 置。在此種距離基底表面不遠之叩接面的結構中,可防止 貫穿(punch-through)發生’因此閘極電極的寬度可做的 較小。 形成侧壁保護層22之後,在閘極電極15及^型擴散層 25之間的距離會變長,因此貫穿較不會發生。 實施例2 在實施例1中已說明η型金氧半電晶體,然而本發明並 不限定於!!型金氧半電晶體,亦可應用在ρ型金氧半電晶體 或互補式金氧半電晶體。在實施例1中,有形成側壁層 24,而本發明可適用於無須侧壁層之半導體裝置。 依據本發明實施例2之半導體裝置’是為互補式金氧 半電晶體’將說明如下。 a依據本發明實施例2之半導體裝置包括一 n型金氧半電 晶體區域5〇n及一p型金氧半電晶體區域5〇p,如第15圖所 =»11型金氧半電晶體區域5〇n包括一源/汲極擴散層各具 有一 η-型擴散層41,η-型擴散層41是形成在1)型矽基底。
^ ^33 8 7 五、發明說明(15) 之表面°p型金氧半電晶體區域5 0p包括一源/汲極擴散層 各具有一 P+型擴散層43 ,ρ+型擴散層43是形成在η井區3〇 内。在各別的η型金氧半電晶體區域5〇η及ρ型金氧半電晶 體區域50ρ中’閘極氧化物層36η及36ρ是分別形成在矽基 底31與閑極電極35η之間及矽基底31與閘極電極35ρ之間。 再者’側壁保護層39η及39p分別是由側壁氧化物層37η及 37ρ和侧壁氮化物層38η&38ρ所組成。複數個⑼以^層44形 成於閘極電極35η、35ρ、η-型擴散層41及ρ+型擴散層43之 上。金屬導線47是分別形成於η_型擴散層41及?+型擴散層 43之上。 依據本發明實施例2之半導體裝置之製造方法,說明 如下。 η井區30是形成在ρ型矽基底31之?型金氧半電晶體區 域5Op内。在此之後一直到形成側壁保護層39η及39ρ是和 實施例1之製程方法一樣。 請參照第1 2圖,於ρ型金氧半電晶體區域5〇ρ上形成一 光阻層40,再施行離子佈植製程將砷離子植入金氧半 電晶體區域5On以形成n-型擴散層41 β然後,利用一氨水 及雙氧水的混合物(去光阻劑)去除光阻層4〇,此時,閘極 氧化物層36η及3 6ρ是分別受到侧壁氮化物層3811及38$的保 護而不會被去光阻劑所侵蝕。 、其次,請參照第13圖,於η型金氧半電晶體區域5〇η上 形成一光阻層42,再施行離子佈植製程將硼離子植入ρ型 金氧半電晶體區域5Op以形成ρ+型擴散層43。然後,去除
第18頁 463387
五、發明說明(16) 光阻層4 2。 為了使雜質擴散進入η_^ι撼描η 拯箬左古、、田竑—舳& 1擴散層41及Ρ+型擴散層43, 接者在问舰施仃熱處理短暫的時間。如此之 層41及p+型擴散層43在深产及善痄古a a k 么擴散 ^ ^ ,1 „ 隹冰度及長度方向會變大,且各個Π- 型擴散層41之一端會達到蘭搞f 摒⑽夕電n的下部,而P+型擴 散層43之端《達到閘極電極35p的下部。 ,了 ^基底31表面形成石夕化物以濺鍵法在整個石夕 :祛面沉積厚度約1〇至15nm之鈷。接著,施行熱處 理使付鈷和矽能約互相化學反應,如第14圖所示,CoSi2 層44分別形成在閘極電極35n和35p及n_型擴散層Μ及型 擴散=43之上,而未與矽產生化學反應之鈷則將其去除。 請參照第15圖,在(:〇$丨2層44形成之後,在整個矽基 底31之表面形成介面絕緣層45 ’再於介面絕緣層45内形成 接觸窗46。接著,於介面絕緣層45上形成一金屬層且圖案 化後’而形成金屬線47。 如前述說明’在實施例2中形成側壁保護層39n及39? 之後’當去除光阻層4〇及42時,能確實的保護閘極氧化物 層3 6η及36p不被清潔劑侵蝕。因此,η型金氧半電晶體區 域50η及ρ型金氧半電晶體區域5〇{)内可獲得具有高可靠度 之閘極氧化物層36η及36ρ。 在前述實施例1及2中,氨水及雙氧水的混合物是作為 去除光阻層14、4〇及42之去光阻劑及清潔矽基底11之清潔 劑’然而亦可採用其他清潔劑。 在前述實施例中,為了形成η-型擴散層23及41和η+型
463387 發明說明(17) 擴散層25 ’是施行離子佑 離子並不限制為;Ϊ 製;植入神離子,然而植入之 43並不限制為硼。植 植入離子以形成P+型擴散層 是其他肖度㈣_入離子到發基底的角度可以為直角或 在前述實施例1及2中,鈷是 成為石夕化物的开去 缺心从 、土底11表面反應 鈦,亦可Π 然而並不限制為始’其他元素,如 ,然本發明已以較佳實施例揭露如上,然其並 發明’任何熟習此技藝者,在不脫離本發明之 U内’當可作些許之更動與潤飾,因此本發明之= 聋已圍t視後附之申請專利範圍所界定者為準。 Ί 此申請案是基於1999年6月30所提出之曰本專利 =_卜1 85245,包括說明書、中請專利範圍、圖式及月 月概述。此日本專利申請案,在此作為參考資料,

Claims (1)

  1. 463387 六、申請專利範圍 1. —種半導體裝置之製造方法,包括下列步驟: 於一半導體基底上形成一第一絕緣層; 於該第一絕緣層上形成一導電層; 於該導電層上形成一具有預定圖案之蝕刻罩幕; 利用該姓刻罩幕银刻該導電層以形成一閘極電極; 以一去除劑去除該兹刻罩幕; 於該閘極電極之周邊形成一第二絕緣層與該第一絕緣 層合併,如此使得因去除劑所造成而形成在第一絕緣層中 之一收縮被填滿; 藉由該閘極電極及該第二絕緣層作為罩幕以去除該第 一絕緣層而形成一閘極絕緣層來隔離該閘極電極及該半導 體基底; 於該閘極絕緣層之至少一周邊形成一保護層,以在下 列步驟中保護該閘極絕緣層;以及 以該閘極電極、該第二絕緣層及該保護層作為罩幕於 該半導體基底上植入離子,且施行熱處理以形成一源極區 域及一 ΐ及極區域。 2. 如申請專利範圍第1項所述之半導體裝置之製造方 法,其中: 該形成該閘極絕緣層包括去除該第一絕緣層及部分位 於該閘極電極上表面之該第二絕緣層;以及 該形成該保護層包括形成該保護層以覆蓋該第一及第 二絕緣層,該方法包括: 去除部分位於該閘極電極上表面之該保護層,從而露
    463387 六、申請專利範圍 出該閘極電極之上表面;以及 於該閘極電極之上表面上形成一矽化物層。 3. 如申請專利範圍第丨項所述之半導體裝置之製造方 法,其中: 該半導體基底為一矽基底; 該第一絕緣層及第二絕緣層為熱氧化物層; 該導電層為一複晶梦層; 該蝕刻罩幕為一光阻圖案; s亥去除劑為一去光阻劑,藉由該去除劑,該熱氧化物 層會被不經意的蝕刻;以及 該保S蔓層為一氮化物層,其與該熱氧化物層相較是較 不易被該去光阻劑去除。 4. 如申請專利範圍第3項所述之半導體裝置之製造方 法,其中该去光阻劑是氨水及雙氧水的混合物。 5. 如申請專利範圍第1項所述之半導體裝置之製造方 法,包括: 以該閉極電極、該第二絕緣層及該保護層作為罩幕’ 在一第一濃度及一第一能量下植入雜質於該半導體基底 内,以形成一第一擴散區域; 以該保護層保護該第二絕緣層而使用一清潔劑清潔該 半導體基底; 於該保護層上形成一侧壁層;
    4 6 33 8 7 六、申請專利範圍 量之第二能量下植入雜質於該半導體基底内,以形成一高 濃度之第二擴散區域,該第二擴散區域是與該第一擴散區 域部分重疊,且所形成之位置較該第一擴散區域為深;以 及 藉由熱處理該半導體基底使得雜質擴散進入該第一及 第二擴散區域,以形成一源極區域及一汲極區域,各該區 域包括一低濃度區域至閘極電極的下部及一高濃度區域連 接該低濃度區域。 6. 如申請專利範圍第1項所述之半導體裝置之製造方 法,包括形成該第二絕緣層至一厚度2.0至7·0ηηι。 7. 如申請專利範圍第1項所述之半導體裝置之製造方 法,包括形成該保護層至一厚度3.0至8. Onm。 8. —種半導體裝置之製造方法,包括下列步驟: 於一半導體基底之表面上形成一與該半導體基底導電 型式相反之一井區; 於該半導體基底之表面上及該井區之表面上分別形成 一第一及第二閘極絕緣層; 於該半導體基底上經由該第一閘極絕緣層形成一第一 閘極電極,及於該井區上經由該第二閘極絕緣層形成一第 二閘極電極; 於該第一及第二閘極絕緣層之周邊分別形成一第一及 第二保護層; 以一第一罩幕覆蓋該井區且以該第一罩幕、該第一閘 極電極及該第一保護層作為罩幕,植入一第一雜質於該半
    第23頁 463387 六、申請專利範圍 '~ -- 導體基底内,以形成一第一擴散區域; 以該第一及第二保護層分別保護該第一及筮_ 緣層而以一去除劑去除該第一罩幕; s 以一第二罩幕覆蓋該半導體基底且以該第二罩幕、1 第二閘極電極及該第二保護層作為罩幕’植、該 乐一-暂· 於該井區内’以形成一第二擴散區域; ^負 以該第一及第二保護層分別保護該第一及第二 緣層而以一去除劑去除該第二罩幕;以及 f 絕 藉由熱處理該半導體基底使得雜質擴散進入該第— 第二擴散區域,以形成一第一源極區域及没極區域,及 區域包括該第一擴散區域至該第一閘極電極的下部,及該 成—弟二源極區域及没極區域,各該區域包括該第二擴散 區域至該第二閘極電極的下部。 “ 9· 一種半導體裝置,包括: 一半導體基底; —閘極絕緣層形成於該半導體基底之上; 一閘極電極形成於該閘極絕緣層之上; 一絕緣層形成於該閘極電極之周圍且與該閘極絕緣層 合併; 一保護層形成於該閘極絕緣層之至少一周邊;以及 一源極區域及一汲極區域形成於該半導體基底上且達 到該閘極電極之下部。 10·如申請專利範圍第9項所述之半導體裝置,包括; 一側壁形成於該閘極電極之周邊以覆蓋該絕緣層及該
    4 633 87 六、申請專利範圍 保護層;以及 體基底之表面上且各 的下部及一高濃度區 該源極及汲極區域形成於該半導 該區域包括一低濃度區域至閘極電極 域連接該低濃度區域。 11. 一種半導體裝置,包括: 一半導體基底; 一井區形成於該半導體基底之表面上,且其導 是與該半導體基底導電型式相反; 式 一第一及第二閘極絕緣層分別形成於該半導體基底之 表面上及该井區之表面上; - 一第一閘極電極經由該第一閘極絕緣層形成於詖 體基底上; / 一第一閘極電極經由該第二閘極絕緣層形成於該井區 上; ' 一第一及第二保護層分別形成於該第一及第二閘極絕 緣層之周邊; 一第一源極區域及没極區域各包括一第一擴散區域而 形成於該半導體基底之表面上;以及 —第二源極區域及汲極區域各包括一第二擴散區域而 形成於該井區之表面上。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100411304B1 (ko) * 2001-06-30 2003-12-18 주식회사 하이닉스반도체 동기식 디램 소자의 제조방법
US6979635B1 (en) * 2004-01-20 2005-12-27 Advanced Micro Devices, Inc. Method of forming miniaturized polycrystalline silicon gate electrodes using selective oxidation
JP4172796B2 (ja) 2004-11-24 2008-10-29 株式会社東芝 半導体装置の製造方法
KR100821091B1 (ko) * 2006-08-31 2008-04-08 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
JP2010093029A (ja) * 2008-10-07 2010-04-22 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4603468A (en) * 1984-09-28 1986-08-05 Texas Instruments Incorporated Method for source/drain self-alignment in stacked CMOS
JPS62241379A (ja) 1986-04-14 1987-10-22 Toshiba Corp 半導体装置の製造方法
JPH0458566A (ja) 1990-06-28 1992-02-25 Kawasaki Steel Corp 不揮発性記憶装置及びその製造方法
US5268317A (en) * 1991-11-12 1993-12-07 Siemens Aktiengesellschaft Method of forming shallow junctions in field effect transistors
US6110833A (en) * 1998-03-03 2000-08-29 Advanced Micro Devices, Inc. Elimination of oxynitride (ONO) etch residue and polysilicon stringers through isolation of floating gates on adjacent bitlines by polysilicon oxidation
KR970003837B1 (en) * 1993-12-16 1997-03-22 Lg Semicon Co Ltd Fabrication of mosfet
JP3424326B2 (ja) 1994-06-09 2003-07-07 松下電器産業株式会社 Mis型半導体装置の製造方法
US5498555A (en) 1994-11-07 1996-03-12 United Microelectronics Corporation Method of making LDD with polysilicon and dielectric spacers
EP0724287A3 (en) * 1995-01-30 1999-04-07 Nec Corporation Method for fabricating semiconductor device having titanium silicide film
JP3450095B2 (ja) * 1995-07-25 2003-09-22 富士通株式会社 半導体装置及びその製造方法
JPH09307106A (ja) * 1996-05-20 1997-11-28 Nec Corp 半導体装置の製造方法
US5766969A (en) * 1996-12-06 1998-06-16 Advanced Micro Devices, Inc. Multiple spacer formation/removal technique for forming a graded junction
JP3042444B2 (ja) * 1996-12-27 2000-05-15 日本電気株式会社 半導体装置の製造方法
KR100540477B1 (ko) * 1998-06-30 2006-03-17 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법

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