JP2008085205A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ゲート長の異なるＭＩＳＦＥＴ間のしきい値のばらつきを抑制した半導体装置及びその製造方法を提供すること。
【解決手段】 半導体基板１００の第一及び第二領域１１２、１１３上にゲート絶縁膜１０３及びダミー層１１１を形成し、ダミー層１１１を加工して第一のダミーゲート１１４と第一のダミーゲート１１４よりゲート長の長い第二のダミーゲート１１５を形成。第一及び第二のダミーゲート１１４、１１５を利用してダミー絶縁層１１６を形成し、第一及び第二のダミーゲート１１４、１１５を除去してダミー絶縁層１１６に第一と第二の開口部１１７、１１８を形成し、第一の開口部１１７全体及び第二の開口部１１８の一部に第一の導電膜１０７を形成し、第二の開口部１１８に第一の導電膜１０７とは異なる仕事関数の第二の導電膜１０８を、第一領域１１２上に第一のＭＩＳＦＥＴ１０５、第二領域１１３上に第二のＭＩＳＦＥＴ１０６とを形成する。
【選択図】図１

Description

本発明は、半導体装置、特にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置に関する。

近年、ＭＩＳＦＥＴのゲート電極を２層以上の異なる導電膜により構成することにより、ＭＩＳＦＥＴの仕事関数を所望の値に変調させる技術が知られている（例えば、非特許文献１参照。）。

しかしながら、ゲート長が異なる複数のＭＩＳＦＥＴを有する半導体装置において、複数のＭＩＳＦＥＴがそれぞれ同一の導電材料により構成される積層ゲート電極を有する場合、ゲート長の異なるＭＩＳＦＥＴ間においてゲート長の差異に起因するしきい値のばらつきがみられる恐れがある。特に、ゲート長が微小であるｎ型ＭＩＳＦＥＴでは、いわゆる短チャネル効果により、他のＭＩＳＦＥＴに比較して、しきい値が大きく低下する恐れがある。
S.H.Bae et al., VLSI Tech. Symp., p.188, 2004.

本発明は、上記問題点を解決するためになされたもので、ゲート長の異なるＭＩＳＦＥＴ間におけるしきい値のばらつきを抑制した半導体装置及びその製造方法を提供することを目的とする。

上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、半導体基板の第一及び第二領域上にゲート絶縁膜及びダミー層を積層形成する工程と、前記ダミー層を加工して、前記第一領域上の前記ゲート絶縁膜上に第一のダミーゲートを、前記第二領域上の前記ゲート絶縁膜上に前記第一のダミーゲートよりもゲート長の長い第二のダミーゲートを形成する工程と、前記第一及び第二のダミーゲートをマスクにして前記ゲート絶縁膜を加工する工程と、前記半導体基板上に前記第一及び第二のダミーゲートを覆うようにダミー絶縁層を形成し、前記ダミー絶縁層を研磨除去して前記第一及び第二のダミーゲートを露出する工程と、露出させた前記第一及び第二のダミーゲートを除去して、それぞれ第一及び第二の開口部を形成する工程と、前記ダミー絶縁層上、前記第一の開口部全体及び第二の開口部の一部に、第一の導電膜を形成する工程と、前記第二の開口部全体を埋め込むように、前記第一の導電膜上に前記第一の導電膜とは異なる仕事関数を有する第二の導電膜を少なくとも形成する工程と、前記第一及び第二の開口部外部の前記第二及び前記第一の導電膜を研磨除去して、前記第一領域上に第一のＭＩＳＦＥＴを、前記第二領域上に第二のＭＩＳＦＥＴを形成する工程を備えることを特徴とする。

また、本発明の別の態様の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第一の導電膜をゲート電極とする第一のＭＩＳＦＥＴと、前記ゲート絶縁膜上に形成された前記第一の導電膜及び前記第一の導電膜上に形成された第二の導電膜を少なくとも含む積層構造をゲート電極とし、前記第一のＭＩＳＦＥＴよりもゲート長が長い第二のＭＩＳＦＥＴを備え、前記第一及び第二のＭＩＳＦＥＴがｎ型の場合には、前記第一の導電膜は前記第二の導電膜よりも仕事関数が大きく、前記第一及び第二のＭＩＳＦＥＴがｐ型の場合には、前記第一の導電膜は前記第二の導電膜よりも仕事関数が小さいことを特徴とする。

本発明によれば、ゲート長の異なるＭＩＳＦＥＴ間におけるしきい値のばらつきを抑制した半導体装置及びその製造方法を提供することができる。

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。

まず、図１を参照して、本実施例に係る半導体装置の構成について説明する。図１（ａ）は、本実施例に係る半導体装置の構成を示す断面図である。

図１（ａ）に示したように、本実施例に係る半導体装置は、単結晶シリコン等の半導体基板１００上に、ゲート長の異なる２以上のＭＩＳＦＥＴが形成された半導体装置である。なお、図１（ａ）では、本実施例に係る半導体装置のうち、ゲート長の異なる代表的な二つのｎ型ＭＩＳＦＥＴを示している。

半導体基板１００表面部には、シリコン酸化膜等の素子分離（図示を省略）により、素子形成領域が区画形成されている。素子形成領域は、例えばｐ型の不純物イオンであるボロン、インジウム等が注入されたウェル層１０１と、例えばｎ型の不純物イオンであるリン、砒素等が注入されたソース／ドレイン層１０２が形成されている。また、半導体基板１００表面において離間して形成されているソース／ドレイン層１０２間のウェル層１０１上には、シリコン酸化膜等を構成材料とする薄膜のゲート絶縁膜１０３が形成されている。

半導体基板１００上の各ＭＩＳＦＥＴは、それぞれのゲート絶縁膜１０３上に、導電膜により構成されたゲート電極１０４を有している。ここで、図１に示したゲート長が短い方のＭＩＳＦＥＴである第一のＭＩＳＦＥＴ１０５のゲート長は約４０ｎｍであり、ゲート長が長い方のＭＩＳＦＥＴである第二のＭＩＳＦＥＴ１０６のゲート長は約２００ｎｍである。

第一のＭＩＳＦＥＴ１０５のゲート電極１０４は、ＴｉＮ膜等の金属膜（第一の導電膜１０７）で構成されている。一方、第二のＭＩＳＦＥＴ１０６のゲート電極１０４は、第一のＭＩＳＦＥＴ１０５と同種のＴｉＮ膜等の第一の導電膜１０７と、この第一の導電膜１０７上に形成されたドープドポリシリコン膜等の第二の導電膜１０８とによって構成されている。なお、図１（ａ）に示すように、本実施例における積層ゲート構造の第二のＭＩＳＦＥＴ１０６では、後に説明するダマシン法によりゲート電極１０４を形成しているため、ゲート電極１０４の第一の導電膜１０７が、第二の導電膜１０８の下面及び側面と接する構成となっている。

また、第一及び第二のＭＩＳＦＥＴ１０５、１０６のゲート電極１０４の側部には、シリコン酸化膜、シリコン窒化膜等を材料とするゲート側壁絶縁膜１０９が形成されている。半導体基板１００上には、シリコン酸化膜等の層間絶縁層１１０が形成されており、第一及び第二のＭＩＳＦＥＴ１０５、１０６はその周囲において層間絶縁層１１０と隣接している。

本実施例に係る半導体装置では、第一の導電膜１０７に使用されるＴｉＮ膜の仕事関数は約４．３ｅＶであり、第二の導電膜１０８に使用されるポリシリコン膜の仕事関数は、第一の導電膜１０７の仕事関数未満としている。このとき、第二のＭＩＳＦＥＴ１０６では、ゲート電極１０４の下部の第一の導電膜１０７が、例えば５０ｎｍ程度以下の薄膜であるため、ゲート電極１０４の実効仕事関数は、第一の導電膜１０７上に積層された第一の導電膜１０７よりも仕事関数の低い第二の導電膜１０８の仕事関数の影響を受けることになる。このため、ゲート長が短い第一のＭＩＳＦＥＴ１０５の実効仕事関数は、４．３ｅＶ程度となるが、ゲート長が長い第二のＭＩＳＦＥＴ１０６の実効仕事関数は、第一の導電膜１０７の仕事関数よりも低く、４．３ｅＶ未満となる。

一般に、ＭＩＳＦＥＴのゲート長が微小になりチャネル領域が狭くなると、ドレイン層近傍の電界が増大し、チャネル領域の基板方向の電界が増加する、いわゆる短チャネル効果により、しきい値が大きく低下する恐れがある。従って、基板上にそれぞれ同一の実効仕事関数を有する２以上のゲート長の異なるＭＩＳＦＥＴが形成されている半導体装置では、ゲート長が短いＭＩＳＦＥＴのしきい値が、ゲート長の長いＭＩＳＦＥＴのしきい値に比較して、大きく低下することにより、それらのＭＩＳＦＥＴ間でしきい値がばらつく恐れがある。

これに対して、本実施例に係る半導体装置では、ゲート長が短い第一のＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数を、ゲート長が長い第二のＭＩＳＦＥＴ１０６のゲート電極１０４の実効仕事関数よりも高くしているため、ゲート長が長い第二のＭＩＳＦＥＴ１０６に対するゲート長の短い第一のＭＩＳＦＥＴ１０５のしきい値の低下を抑制することが可能となる。

ここで以下に、図２を参照して、ゲート電極構造の異なる二つのＭＩＳＦＥＴのゲート長の変化によるしきい値の低下量（ΔＶｔｈ）を示すシミュレーション結果について説明する。

シミュレーションに使用したＭＩＳＦＥＴは、一方は仕事関数４．７ｅＶのＲｕ膜のみをゲート電極として使用したｎ型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ１）であり、他方はＲｕ膜とＲｕ膜上に形成された仕事関数４．３ｅＶのＴｉＮ膜との積層構造をゲート電極としたｎ型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ２）である。このとき、ＭＩＳＦＥＴ２のゲート電極であるＲｕ膜は５０ｎｍ以下の薄膜であるため、ＭＩＳＦＥＴ２のゲート電極の実効仕事関数は、上層のゲート電極であるＴｉＮ膜の影響を受け、Ｒｕ膜のみから構成されるＭＩＳＦＥＴ１のゲート電極の仕事関数よりも低くなる。

図２は、上記二つのＭＩＳＦＥＴのゲート長を２００ｎｍから４０ｎｍまで変化させたときのそれぞれのしきい値の低下量（ΔＶｔｈ）を示している。図２に示した結果によれば、ＭＩＳＦＥＴ１はＭＩＳＦＥＴ２に比較して、ゲート長の短縮に伴うＶｔｈの低下量が小さいことがわかる。つまり、ゲート電極の実効仕事関数がＭＩＳＦＥＴ２よりも高いＭＩＳＦＥＴ１は、ゲート長の短縮に伴うＶｔｈの低下（短チャネル効果）を抑制できることがわかる。

従って、本実施例に係る半導体装置では、ゲート長の異なる複数のＭＩＳＦＥＴのうちゲート長の短いＭＩＳＦＥＴのゲート電極を一層の導電膜で形成して、二層の導電膜で構成されるゲート長の長いＭＩＳＦＥＴに対して実効仕事関数を局所的に増加させることにより、ゲート長の短いＭＩＳＦＥＴの短チャネル効果を抑制し、ゲート長の長いＭＩＳＦＥＴとゲート長の短いＭＩＳＦＥＴにおけるしきい値の差を低減することができる。

またさらに、本実施例に係る半導体装置では、ゲート長が長い第二のＭＩＳＦＥＴ１０６は、ＴｉＮ膜とポリシリコン膜が積層されたゲート電極１０４を有している。このように、下層のＴｉＮ膜に上層のポリシリコン膜を積層することで、ＴｉＮ膜の層間絶縁膜等との接触面積を低減することができ、ＴｉＮ膜の酸化・還元を防止することができる。

さらに、第二のＭＩＳＦＥＴ１０６のゲート電極材料であるポリシリコン膜に高濃度の不純物イオンをドープすることで、第二のＭＩＳＦＥＴ１０６のゲート電極１０４の抵抗を低減することも可能になる。

次に、図３を参照して、本実施例に係る半導体装置の製造方法を説明する。図３は、本実施例に係る半導体装置の製造方法を示す工程断面図である。

まず、図３（ａ）に示すように、半導体基板１００表面に素子分離（図示を省略）を形成した後、半導体基板１００表面の素子形成領域にｐ型不純物イオン、例えばボロン、インジウム等を注入し、さらに熱処理を施して、しきい値電圧を調整したウェル層１０１を形成する。その後、ＣＶＤ（Chemical Vapor Deposition）法等により、半導体基板１００上にシリコン酸化膜等のゲート絶縁膜１０３を形成した後、ゲート絶縁膜１０３上にポリシリコン膜等のダミー層１１１を形成する。なおここで、半導体基板１００表面の素子形成領域のうち、ゲート長の短いＭＩＳＦＥＴを形成する領域を第一領域１１２、ゲート長の長いＭＩＳＦＥＴ１０６を形成する領域を第二領域１１３とする。

次に、図３（ｂ）に示すように、フォトリソグラフィにより、ダミー層１１１上にレジスト膜（図示を省略）を形成して、レジスト膜を加工してゲート形成用パターンを形成する。さらに、ＲＩＥ（Reactive Ion Etching）により、レジスト膜をマスクにしてダミー層１１１をエッチング加工し、半導体基板１００の第一領域１１２上のゲート絶縁膜１０３上に第一のダミーゲート１１４を、第二領域１１３上のゲート絶縁膜１０３上に第一のダミーゲート１１４よりもゲート長の長い第二のダミーゲート１１５を形成する。このとき、第一のダミーゲート１１４及び第二のダミーゲート１１５のゲート長は、それぞれ４０ｎｍ、２００ｎｍ程度とする。

次に、図３（ｃ）に示すように、第一及び第二のダミーゲート１１４、１１５をマスクにしてゲート絶縁膜１０３を加工し、第一及び第二のダミーゲート１１４、１１５側部に位置するゲート絶縁膜１０３を除去する。さらに、第一及び第二のダミーゲート１１４、１１５側部に位置する半導体基板１００表面の第一及び第二領域１１２、１１３にｎ型不純物イオン、例えば砒素を１×１０^１５ｃｍ^−３程度の濃度となるように注入し、ＲＴＡ(Rapid Thermal Annealing)により９００℃／５ｓ程度のアニールを行って、エクステンション層となる浅いソース／ドレイン層１０２ａをそれぞれ形成する。

さらに、ＣＶＤ法等により、半導体基板１００上にシリコン酸化膜、シリコン窒化膜等を形成した後、シリコン酸化膜、シリコン窒化膜等をエッチバックして、第一及び第二のダミーゲート１１４、１１５側面にシリコン酸化膜、シリコン窒化膜等のゲート側壁絶縁膜１０９を形成する。

続いて、第一及び第二のダミーゲート１１４、１１５及びゲート側壁絶縁膜１０９をマスクにして、半導体基板１００表面にｎ型不純物イオン、例えばリンを５×１０^１５ｃｍ^−３程度の濃度となるように注入し、さらにスパイクアニールで活性化して、深いソース／ドレイン層１０２ｂをそれぞれ形成する。

次に、図３（ｄ）に示したように、ＣＶＤ法等により、半導体基板１００上に第一及び第二のダミーゲート１１４、１１５を覆うようにシリコン酸化膜等のダミー絶縁層１１６を形成した後、ＣＭＰ（Chemical mechanical Polishing）により、ダミー絶縁層１１６を研磨除去して第一及び第二のダミーゲート１１４、１１５を露出する。

次に、図３（ｅ）に示したように、露出させた第一及び第二のダミーゲート１１４、１１５をエッチング除去して、それぞれ第一領域１１２上には第一の開口部１１７、第二領域１１３上には第二の開口部１１８を形成する。

次に、図３（ｆ）に示すように、スパッタ法等により、ダミー絶縁層１１６上、第一及び第二の開口部１１７、１１８内部に、ＴｉＮ膜等の第一の導電膜１０７を形成する。ここで、第一の導電膜１０７は、その膜厚が例えば５０ｎｍ程度となるように、層間絶縁層１１０上、第一の開口部１１７全体及び第二の開口部１１８の一部（側部及び底部）に形成される。このとき、第一の開口部１１７は第二の開口部１１８よりも狭いため、第一の導電膜１０７を第二の開口部１１８全体に埋め込むことなく、第一の開口部１１７全体に埋め込むことができる。

次に、図３（ｇ）に示すように、第一の導電膜１０７上に、第二の導電膜１０８、例えばボロン原子等のｐ型不純物イオンをドープしたポリシリコン膜を形成する。ここで、第二の導電膜１０８は、例えば膜厚５０ｎｍ程度とし、第二の開口部１１８全体を埋め込むように形成される。

次に、図３（ｈ）に示すように、ＣＭＰにより、第一及び第二の開口部１１７、１１８外部の第二及び第一の導電膜１０８、１０７を順に研磨除去して、さらにダミー絶縁層１１６を希フッ化水素酸等で剥離した後、再度半導体基板１００上に第一及び第二のＭＩＳＦＥＴ１０５、１０６を覆うようにシリコン酸化膜等の層間絶縁層１１０を形成する。その後、ＣＭＰにより第一及び第二のＭＩＳＦＥＴ１０５、１０６上方に形成された層間絶縁層１１０を研磨除去する。

これにより、半導体基板１００の第一領域１１２上には、第一の導電膜１０７をゲート電極１０４とするゲート長の短い第一のＭＩＳＦＥＴ１０５が、第二領域１１３上には、第一の導電膜１０７及び第二の導電膜１０８の積層構造をゲート電極１０４とするゲート長の長い第二のＭＩＳＦＥＴ１０６が形成される。

なお本実施例では、ソース／ドレイン層１０２及びゲート側壁絶縁膜１０９を、図３（ｃ）に示す工程により形成しなくても、この図３（ｈ）に示す工程において、ダミー絶縁層１１６を剥離した後、層間絶縁層１１０を形成する前に形成してもよい。

以上の工程により製造される本実施例に係る半導体装置では、ゲート長の短い第一のｎ型ＭＩＳＦＥＴ１０５のゲート電極１０４が、第一の導電膜１０７のみで構成されるのに対し、ゲート長の長い第二のｎ型ＭＩＳＦＥＴ１０６のゲート電極１０４が、第一の導電膜１０７及び第一の導電膜１０７よりも仕事関数の低い第二の導電膜１０８の積層構造として構成される。このため、第一のＭＩＳＦＥＴ１０５のゲート電極１０４の仕事関数は、第一の導電膜１０７の仕事関数と同等となるが 第二のＭＩＳＦＥＴ１０６のゲート電極１０４の実効仕事関数は、第二の導電膜１０８の仕事関数の影響を受けるため、第一の導電膜１０７の仕事関数よりも低くなる。このように、ゲート長の短い第一のＭＩＳＦＥＴ１０５のゲート電極１０４の仕事関数を局所的に高くすることで、短チャネル効果によるゲート長の短い第一のＭＩＳＦＥＴ１０５のしきい値の低下を相対的に抑制することができ、ゲート長の異なるＭＩＳＦＥＴ間のしきい値のばらつきを抑えることができる。

また、通常、二つ以上のＭＩＳＦＥＴが同一半導体基板上に形成された半導体装置の一部のＭＩＳＦＥＴのゲート電極材料を変更する場合、全てのＭＩＳＦＥＴのゲート電極を同一材料により形成した後、一部のＭＩＳＦＥＴのゲート電極の少なくとも一部を一度エッチング等により除去し、再度ゲート絶縁膜上に他の材料を電気めっき法又はスパッタ法等により形成してゲート電極を再形成する必要がある。

しかし、上述した本実施例に係る製造方法によれば、第一の導電膜１０７を第一の開口部１１７全体及び第二の開口部１１８の一部に埋め込むことによって、ゲート長の短い第一のＭＩＳＦＥＴ１０５のゲート電極１０４を第一の導電膜１０７のみにより構成し、その後第二の導電膜１０８を第二の開口部１１８全体に埋め込むことによって、ゲート長の長い第二のＭＩＳＦＥＴ１０６のゲート電極１０４を第一及び第二の導電膜１０７、１０８により構成することができる。従って、従来技術のように、ＭＩＳＦＥＴに一度形成したゲート電極を除去し、さらに再形成する必要がなく、簡易な方法によりゲート電極材料の異なる複数のＭＩＳＦＥＴを有する半導体装置を製造することができる。

なお本実施例では、第二のＭＩＳＦＥＴ１０６のゲート電極１０４は、第一の導電膜１０７及び第一の導電膜１０７上に形成された第二の導電膜１０８により形成されているが、第二の導電膜１０８上にさらに他の導電膜を形成し、他の導電膜も含めてゲート電極１０４を構成してもよい。

このような場合、図３（ｇ）に示した第二の導電膜１０８の形成工程において、第二の導電膜１０８により第二の開口部１１８全体を埋め込まずに、さらに他の導電膜を第二の導電膜１０８上に形成して、第二の開口部１１８全体を埋め込むことにより、第二のＭＩＳＦＥＴ１０６のゲート電極１０４を構成する。

このような構成であっても、ゲート長の短い第一のｎ型ＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数を、ゲート長の長い第二のｎ型ＭＩＳＦＥＴ１０６のゲート電極１０４の実効仕事関数よりも大きくすれば、ゲート長の短いＭＩＳＦＥＴの短チャネル効果を防ぎ、ゲート長の異なるＭＩＳＦＥＴ間のしきい値のばらつきを抑えることができる。

また、本実施例では、ゲート長の異なる第一及び第二のＭＩＳＦＥＴ１０５、１０６をともにｎ型ＭＩＳＦＥＴとしているが、第一及び第二のＭＩＳＦＥＴ１０５、１０６をｐ型としてもよい。第一及び第二のＭＩＳＦＥＴ１０５、１０６がｐ型ＭＩＳＦＥＴであれば、第一の導電膜１０７には第二の導電膜１０８よりも仕事関数が小さい導電材料を使用する。これにより、第一のＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数が、第二のＭＩＳＦＥＴ１０６のゲート電極１０４の実効仕事関数よりも小さくなり、ゲート長の短い第一のＭＩＳＦＥＴ１０５の短チャネル効果を抑制することができる。

また本実施例では、第一の導電膜１０７としてＴｉＮ膜、第二の導電膜１０８としてポリシリコン膜を使用しているが、それぞれの材料として他の導電材料を使用してもよい。例えば、第一のＭＩＳＦＥＴ１０５がｎ型ＭＩＳＦＥＴであれば、第一の導電膜１０７にＮｉＳｉ膜、Ｎｉ膜、Ｍｏ膜等、第二の導電膜１０８に第一の導電膜１０７の仕事関数よりも低い仕事関数を有するＴａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＳｉ膜等を使用し、第一のＭＩＳＦＥＴ１０５がｐ型ＭＩＳＦＥＴであれば、第一の導電膜１０７にＴｉＮ膜、ＮｉＳｉ膜、Ｎｉ膜、Ｍｏ膜等、第二の導電膜１０８に第一の導電膜１０７の仕事関数よりも高い仕事関数を有するＰｔ膜、Ｒｕ膜等を使用することができる。

（実施例１の変形例）
図１を参照して、上述の実施例１に係る半導体装置の変形例を説明する。図１（ｂ）は、本変形例の半導体装置の断面図である。本変形例に係る半導体装置が、実施例１に係る半導体装置と異なる点は、ゲート長の短いＭＩＳＦＥＴのゲート電極が導電材料の積層構造である点であり、実施例１の半導体装置及びその製造方法と同一部分には同一符号を付して同一部分の説明は省略する。

本変形例に係る半導体装置では、図１（ｂ）に示したように、ゲート長の短い第一のＭＩＳＦＥＴ１０５のゲート電極１０４が、ゲート長の長い第二のＭＩＳＦＥＴ１０６のゲート電極１０４と同様に、第一の導電膜１０７及び第一の導電膜１０７上に形成された第三の導電膜１２０からなる積層構造となっている。

このように、第一のＭＩＳＦＥＴ１０５のゲート電極１０４が、第一の導電膜１０７及び第三の導電膜１２０からなる積層構造であっても、第一の導電膜１０７が、例えば５０ｎｍ程度以下の薄膜である場合、第一のＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数は、第三の導電膜１２０の仕事関数の影響を受けるため、第一の導電膜１０７の仕事関数と異なる値となる。

ここで、第一のＭＩＳＦＥＴ１０５がｎ型ＭＩＳＦＥＴであれば、第三の導電膜１２０として、ゲート長の長い第二のＭＩＳＦＥＴ１０６のゲート電極１０４に用いられるポリシリコン膜等の第二の導電膜１０８よりも仕事関数の大きい導電膜、例えばＮｉＳｉ膜を使用することにより、第一のＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数は、第二のＭＩＳＦＥＴ１０６のゲート電極１０４の実効仕事関数よりも大きくすることができ、短チャネル効果を抑制することができる。

反対に、第一のＭＩＳＦＥＴ１０５がｐ型ＭＩＳＦＥＴであれば、第三の導電膜１２０として、ゲート長の長い第二のＭＩＳＦＥＴ１０６のゲート電極１０４に用いられるＲｕ膜等の第二の導電膜１０８よりも仕事関数の小さい導電膜、例えばＮｉＳｉ膜を使用することにより、第一のＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数は、第二のＭＩＳＦＥＴ１０６のゲート電極１０４の実効仕事関数よりも小さくすることができ、短チャネル効果を抑制することができる。

次に、図３及び図４を参照して、本変形例に係る半導体装置の製造方法を説明する。図４は、本変形例に係る半導体装置の製造方法を示す工程断面図である。

本変形例に係る半導体装置は、実施例１の図３に示した製造工程とほぼ同様の工程により製造されるが、第一のＭＩＳＦＥＴ１０５のゲート電極１０４の一部となる第三の導電膜１２０を形成する工程が追加される。

つまり、実施例１の図３（ａ）〜（ｅ）に示した工程の後、図４（ａ）に示したように、膜厚５０ｎｍ程度以下のＴｉＮ膜等の第一の導電膜１０７を第一及び第二の開口部１１７、１１８に形成する。このとき、実施例１と異なり、第一の導電膜１０７は、第一の開口部１１７全体ではなく、第一の開口部１１７の一部に形成される。

次に、図４（ｂ）に示すように、第一及び第二の開口部１１７、１１８に、第一の導電膜１０７よりも仕事関数の低いドープドポリシリコン膜等の第二の導電膜１０８を埋め込む。

次に図４（ｃ）に示すように、フォトリソグラフィにより、第二の導電膜１０８上にレジスト膜１１９を形成し、さらに第一領域１１２上のレジスト膜１１９のみを剥離する。

次に、図４（ｄ）に示したように、ＲＩＥにより、レジスト膜１１９をマスクにして、第一領域１１２上の第二の導電膜１０８をエッチング除去し、さらに残存したレジスト膜１１９を灰化処理する。

次に、図４（ｅ）に示したように、スパッタ法等により、第一及び第二の導電膜１０７、１０８上に第三の導電膜１２０を形成し、第一の開口部１１７を第三の導電膜１２０で埋め込む。

なおこのとき、実施例１に係る半導体装置の製造工程と同じように、第一の開口部１１７には、第三の導電膜１２０のみならず、他の導電膜を積層して埋め込むこともできる。

次に、図４（ｆ）に示すように、例えばＣＭＰにより、第一及び第二の開口部１１７、１１８外部の第三、第二及び第一の導電膜１２０、１０８、１０７を順に研磨除去する。あるいは、フォトリソグラフィ及びＲＩＥにより、第二領域１１３上の第三の導電膜１２０のみを除去して第一及び第二領域１１２、１１３の表面高さを揃えてから、ＣＭＰにより第二及び第一の導電膜１０８、１０７を研磨除去してもよい。

さらにダミー絶縁層１１６を希フッ化水素酸等で剥離した後、再度半導体基板１００上に第一及び第二のＭＩＳＦＥＴ１０５、１０６を覆うようにシリコン酸化膜等の層間絶縁層１１０を形成する。その後、ＣＭＰにより第一及び第二のＭＩＳＦＥＴ１０５、１０６上方に形成された層間絶縁層１１０を研磨除去する。

これにより、半導体基板１００の第一領域１１２上には、第一及び第三の導電膜１０７、１２０の積層構造をゲート電極１０４とするゲート長の短い第一のＭＩＳＦＥＴ１０５が、第二領域１１３上には、第一及び第二の導電膜１０７、１０８の積層構造をゲート電極１０４とするゲート長の長い第二のＭＩＳＦＥＴ１０６が形成される。

以上の工程により製造される本変形例に係る半導体装置も、実施例１に係る半導体装置と同様に、ゲート長の短い第一のＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数を、ゲート長の長い第二のＭＩＳＦＥＴ１０６のゲート電極１０４の実効仕事関数に対して適宜変化させることができるため、短チャネル効果によるゲート長の短いＭＩＳＦＥＴ１０５のしきい値の低下を抑制することができ、ゲート長の異なるＭＩＳＦＥＴ間のしきい値のばらつきを抑えることができる。

また、本変形例に係る半導体装置では、第一及び第二のＭＩＳＦＥＴ１０５、１０６のゲート電極１０４の下層部に使用されている第一の導電膜１０７上に第三又は第二の導電膜１２０、１０８を形成することにより、第一の導電膜１０７の酸化・還元等を防止して、第一の導電膜１０７を安定化させることができる。

次に、図５を参照して、実施例２に係る半導体装置の構成について説明する。図５（ａ）は、本実施例に係る半導体装置の構成を示す断面図である。

本実施例に係る半導体装置が、実施例１に係る半導体装置と異なる主な点は、ゲート電極の構造及びその製造方法にあり、他の構成及び製造方法については実施例１とほぼ同様である。そのため、実施例１の半導体装置及びその製造方法と同一部分には同一符号を付して説明を省略する。

図５（ａ）に示したように、本実施例に係る半導体装置は、実施例１に係る半導体装置の構成とほぼ同じ構成であるが、ゲート長の長い第二のＭＩＳＦＥＴ１０６のゲート電極１０４の構造において異なっている。

つまり、実施例１に係る第二のＭＩＳＦＥＴ１０６では、ゲート電極１０４の第一の導電膜１０７が、第二の導電膜１０８の下面及び側面と接する構成であるのに対し、本実施例に係る第二のＭＩＳＦＥＴ１０６では、ゲート電極１０４の第一の導電膜１０７が、第二の導電膜１０８の下面のみと接する構成となっている。

このようなゲート電極１０４の構造の違いは、ゲート電極１０４の製造方法の差異によるものである。そこで以下に、図６を参照して、本実施例に係る半導体装置の製造方法を説明する。図６は、本実施例に係る半導体装置の製造方法を示す工程断面図である。

まず、図６（ａ）に示したように、半導体基板１００表面のｐ型ウェル層１０１上にゲート絶縁膜１０３を形成した後、ゲート絶縁膜１０３上に、例えばＴｉＮ膜等の第一の導電膜１０７を形成する。

次に、図６（ｂ）に示したように、フォトリソグラフィにより、第一の導電膜１０７上にレジスト膜１１９を形成し、半導体基板１００の第二領域１１３上のレジスト膜１１９のみを剥離する。

次に、図６（ｃ）に示したように、ＲＩＥにより、第二領域１１３上の第一の導電膜１０７の一部をエッチング除去し、第一の導電膜１０７の膜厚を５０ｎｍ程度以下に加工する。

次に、図６（ｄ）に示すように、スパッタ法等により、第一の導電膜１０７上に、例えばドープドポリシリコン膜等の第一の導電膜１０７よりも仕事関数の小さい第二の導電膜１０８を形成する。

次に、図６（ｅ）に示すように、第一領域１１２上及び第二領域１１３上に形成された導電膜の高さを揃えた後、フォトリソグラフィにより導電膜上にレジスト膜（図示を省略）を形成し、レジスト膜にゲート形成用パターンを形成する。その後、ＲＩＥにより、レジスト膜をマスクにして、第二の導電膜１０８及び第一の導電膜１０７を順にエッチング加工し、半導体基板１００の第一領域１１２上に第一の導電膜１０７により構成されるゲート電極１０４を、第二領域１１３上に第一及び第二の導電膜１０７、１０８により構成される積層構造のゲート電極１０４を形成する。このとき、第一領域１１２上に形成されるゲート電極１０４は、第二領域１１３上に形成されるゲート電極１０４よりもゲート長が短くなるように加工される。

次に、図６（ｆ）に示すように、ゲート電極１０４をマスクにして、ゲート電極１０４側部の半導体基板１００表面にリン等のｎ型不純物イオンを注入し、熱処理を加えて浅いソース／ドレイン層１０２ａを形成した後、ゲート電極１０４側部にシリコン酸化膜等のゲート側壁絶縁膜１０９を形成する。さらに、ゲート電極１０４及びゲート側壁絶縁膜１０９をマスクにして、ゲート側壁絶縁膜１０９側部の半導体基板１００表面にさらにｎ型不純物イオンを注入し、深いソース／ドレイン層１０２ｂを形成することにより、第一領域１１２上に第一のＭＩＳＦＥＴ１０５及び第二領域１１３上に第二のＭＩＳＦＥＴ１０６を形成する。その後、半導体基板１００上に第一及び第二のＭＩＳＦＥＴ１０５、１０６を覆うようにシリコン酸化膜等の層間絶縁層１１０を形成し、ＣＭＰにより第一及び第二のＭＩＳＦＥＴ１０５、１０６上方に形成された層間絶縁層１１０を研磨除去する。

以上のように、本実施例に係る第二のＭＩＳＦＥＴ１０６のゲート電極１０４は、実施例１に係る第二のＭＩＳＦＥＴ１０６のゲート電極１０４のように、いわゆるダマシン法により形成していないため、第一の導電膜１０７上面全体に第二の導電膜１０８が形成される。

このような構成を有する本実施例に係る半導体装置であっても、実施例１に係る半導体装置と同様に、第二のＭＩＳＦＥＴ１０６のゲート電極１０４の下層の第一の導電膜１０７が薄膜であるため、第二のＭＩＳＦＥＴ１０６のゲート電極１０４の実効仕事関数は、第一の導電膜１０７よりも仕事関数の低い第二の導電膜１０８の影響を受ける。

従って、本実施例に係る半導体装置では、ゲート長の短い第一のｎ型ＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数が、ゲート長の長い第二のｎ型ＭＩＳＦＥＴ１０６の積層構造のゲート電極１０４の実効仕事関数よりも大きくなるため、短チャネル効果によるゲート長の短いＭＩＳＦＥＴ１０５のしきい値の低下を抑制することができ、ゲート長の異なるＭＩＳＦＥＴ間のしきい値のばらつきを抑えることができる。

また、本実施例に係る半導体装置でも、第二のＭＩＳＦＥＴ１０６のゲート電極１０４の下層部の金属膜である第一の導電膜１０７上に第二の導電膜１０８を形成することにより、第一の導電膜１０７の酸化・還元等を防止して、第一の導電膜１０７を安定化させることができる。

なお、本実施例において、第一又は第二のＭＩＳＦＥＴ１０５、１０６をｐ型ＭＩＳＦＥＴとしてもよい。第一のＭＩＳＦＥＴ１０５がｐ型ＭＩＳＦＥＴであれば、第一の導電膜１０７の仕事関数を第二の導電膜１０８の仕事関数よりも小さくすることで、第一のＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数を第二のＭＩＳＦＥＴ１０６のゲート電極１０４の仕事関数よりも小さくする。これにより、ゲート長の短い第一のＭＩＳＦＥＴ１０５のしきい値の低下を抑えて、ゲート長の異なるＭＩＳＦＥＴ間におけるしきい値のばらつきを抑制することができる。

また、本実施例に係るＭＩＳＦＥＴの第一及び第二の導電膜１０７、１０８には、実施例１に係るＭＩＳＦＥＴの導電膜と同種の導電膜を使用することができる。

（実施例２の変形例１）
次に、図５を参照して、実施例２の変形例１に係る半導体装置を説明する。図５（ｂ）は、本変形例の半導体装置の断面図である。本変形例に係る半導体装置が、実施例２に係る半導体装置と異なる点は、ＭＩＳＦＥＴのゲート電極の構造であり、実施例２の半導体装置及びその製造方法と同一部分には同一符号を付して同一部分の説明は省略する。

図５（ｂ）に示したように、本変形例に係る半導体装置は、ゲート長の短い第一のＭＩＳＦＥＴ１０５のゲート電極１０４も、ゲート長の長い第二のＭＩＳＦＥＴ１０６のゲート電極１０４と同様に、第一の導電膜１０７及び第一の導電膜１０７上に形成された第三の導電膜１２０からなる積層構造となっている。

このように、ゲート長の短い第一のＭＩＳＦＥＴ１０５のゲート電極１０４が、第一の導電膜１０７及び第三の導電膜１２０からなる積層構造であっても、第一の導電膜１０７を、例えば５０ｎｍ程度以下の薄膜とすることにより、第一のＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数は、第三の導電膜１２０の影響を受けるため、第一の導電膜１０７の仕事関数と異なる値となる。

ここで、第一のＭＩＳＦＥＴ１０５がｎ型ＭＩＳＦＥＴであれば、第三の導電膜１２０に、ゲート長の長い第二のＭＩＳＦＥＴ１０６のゲート電極１０４に用いられる第二の導電膜１０８よりも仕事関数の大きい導電膜を使用することにより、反対に、第一のＭＩＳＦＥＴ１０５がｐ型ＭＩＳＦＥＴであれば、第三の導電膜１２０に、第二の導電膜１０８よりも仕事関数の小さい導電膜を使用することにより、第一のＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数を、第二のＭＩＳＦＥＴ１０６のゲート電極１０４の実効仕事関数よりも大きく、或いは小さくすることができ、第一のＭＩＳＦＥＴ１０５の短チャネル効果を抑制することができる。

本変形例に係る半導体装置の製造方法は、図６に示した実施例２に係る半導体装置の製造方法とほぼ同様であるが、第一のＭＩＳＦＥＴ１０５のゲート電極１０４として第一の導電膜１０７上に第三の導電膜１２０を形成する点で異なる。

つまり、図６（ａ）〜図６（ｄ）に示した製造工程により第二の導電膜１０８を形成した後、フォトリソグラフィ及びＲＩＥにより、第一領域１１２上に形成された第二の導電膜１０８及び第一の導電膜１０７をエッチング加工し、第一領域１１２上に５０ｎｍ程度以下に薄く加工した第一の導電膜１０７のみを形成する。

次に、スパッタ法等により、第一及び第二の導電膜１０７、１０８上に第三の導電膜１２０を形成した後、フォトリソグラフィ及びＲＩＥにより、半導体基板１００の第一領域１１２上に第一及び第三の導電膜１０７、１２０により構成される積層構造のゲート電極１０４を、第二領域１１３上に第一及び第二の導電膜１０７、１０８により構成される積層構造のゲート電極１０４を形成する。

その後、半導体基板１００表面にソース／ドレイン層１０２、ゲート電極１０４側部にゲート側壁絶縁膜１０９、半導体基板１００上に層間絶縁層１１０をそれぞれ形成する。

本変形例に係る半導体装置においても、ゲート長の短い第一のＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数を、ゲート長の長い第二のＭＩＳＦＥＴ１０６の積層構造のゲート電極１０４の実効仕事関数に対して適宜変化させることで、ゲート長の短いＭＩＳＦＥＴ１０５のしきい値の低下を抑制することができ、ゲート長の異なるＭＩＳＦＥＴ間のしきい値のばらつきを抑えることができる。

（実施例２の変形例２）
次に、図５を参照して、実施例２の変形例２に係る半導体装置を説明する。図５（ｃ）は、本変形例に係る半導体装置の断面図である。本変形例に係る半導体装置が、実施例２に係る半導体装置と異なる点は、ＭＩＳＦＥＴのゲート電極の構造であり、実施例２の半導体装置及びその製造方法と同一部分には同一符号を付して同一部分の説明は省略する。

本変形例に係る半導体装置では、図５（ｃ）に示したように、ゲート長の短い第一のＭＩＳＦＥＴ１０５のゲート電極１０４が、第一の導電膜１０７及び第一の導電膜１０７上に形成された第三の導電膜１２０により構成されており、ゲート長の長い第二のＭＩＳＦＥＴ１０６のゲート電極１０４は第一の導電膜１０７のみによって構成されている。

このとき、ゲート長の短い第一のＭＩＳＦＥＴ１０５のゲート電極１０４の第一の導電膜１０７が、例えば５０ｎｍ程度以下の薄膜である場合、第一のＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数は、第三の導電膜１２０の影響を受けるため、第一の導電膜１０７の仕事関数と異なる値となる。

ここで、第一のＭＩＳＦＥＴ１０５がｎ型ＭＩＳＦＥＴであれば、第三の導電膜１２０に、第一の導電膜１０７よりも仕事関数の大きい導電膜を使用することにより、反対に、第一のＭＩＳＦＥＴ１０５がｐ型ＭＩＳＦＥＴであれば、第三の導電膜１２０に、第一の導電膜１０７よりも仕事関数の小さい導電膜を使用することにより、第一のＭＩＳＦＥＴ１０５のゲート電極１０４の実効仕事関数を、第二のＭＩＳＦＥＴ１０６のゲート電極１０４の実効仕事関数よりも大きく、或いは小さくすることができ、第一のＭＩＳＦＥＴ１０５の短チャネル効果を抑制することができる。

本変形例に係る半導体装置の製造方法は、図６に示した実施例２に係る半導体装置の製造方法とほぼ同様であるが、実施例２に係る半導体装置の製造方法では、第二領域１１３上に形成するゲート長の長い第二のＭＩＳＦＥＴ１０６のゲート電極１０４のみを二層に加工するのに対し、本変形例に係る半導体装置の製造方法では、反対に第一領域１１２上に形成するゲート長の短いＭＩＳＦＥＴ１０５のゲート電極１０４のみを二層に加工する。

本変形例に係る半導体装置でも、ゲート長の短い第一のＭＩＳＦＥＴ１０５の積層構造のゲート電極１０４の実効仕事関数を、ゲート長の長い第二のＭＩＳＦＥＴ１０６のゲート電極１０４の実効仕事関数に対して適宜変化させることで、ゲート長の短いＭＩＳＦＥＴのしきい値の低下を抑制することができ、ゲート長の異なるＭＩＳＦＥＴ間のしきい値のばらつきを抑えることができる。

なお、上述した実施例２及びその変形例に係る半導体装置では、ＭＩＳＦＥＴの積層ゲート電極を二層の導電膜からなる積層ゲート電極としているが、実施例１に係る半導体装置と同様、ゲート電極として他の導電膜をさらに積層して、ゲート電極を三層以上の導電膜により構成してもよい。このような構成であっても、ゲート電極１０４の最下層の導電膜である第一の導電膜１０７の膜厚を例えば５０ｎｍ程度以下とし、第一の導電膜１０７とその上層の導電膜の仕事関数を適宜選定することで、半導体装置のゲート長の短いＭＩＳＦＥＴにおける短チャネル効果を抑制することができる。

本発明の実施例１に係る半導体装置の構成を示す断面図。 ゲート構造の異なるＭＩＳＦＥＴのシミュレーションによるゲート長としきい値の変化を示すグラフ。 本発明の実施例１及びその変形例に係る半導体装置の製造方法を示す工程断面図。 本発明の実施例１の変形例に係る半導体装置の製造方法を示す工程断面図。 本発明の実施例２及びその変形例に係る半導体装置の構成を示す断面図。 本発明の実施例２及びその変形例に係る半導体装置の製造方法を示す工程断面図。

符号の説明

１００：半導体基板
１０３：ゲート絶縁膜
１０４：ゲート電極
１０５：第一のＭＩＳＦＥＴ
１０６：第二のＭＩＳＦＥＴ
１０７：第一の導電膜
１０８：第二の導電膜
１０９：ゲート側壁絶縁膜
１１０：層間絶縁層
１１１：ダミー層
１１２：第一領域
１１３：第二領域
１１４：第一のダミーゲート
１１５：第二のダミーゲート
１１６：ダミー絶縁層
１１７：第一の開口部
１１８：第二の開口部
１２０：第三の導電膜

Claims (5)

1. 半導体基板の第一及び第二領域上にゲート絶縁膜及びダミー層を積層形成する工程と、
   前記ダミー層を加工して、前記第一領域上の前記ゲート絶縁膜上に第一のダミーゲートを、前記第二領域上の前記ゲート絶縁膜上に前記第一のダミーゲートよりもゲート長の長い第二のダミーゲートを形成する工程と、
   前記第一及び第二のダミーゲートをマスクにして前記ゲート絶縁膜を加工する工程と、
   前記半導体基板上に前記第一及び第二のダミーゲートを覆うようにダミー絶縁層を形成し、前記ダミー絶縁層を研磨除去して前記第一及び第二のダミーゲートを露出する工程と、
   露出させた前記第一及び第二のダミーゲートを除去して、それぞれ第一及び第二の開口部を形成する工程と、
   前記ダミー絶縁層上、前記第一の開口部全体及び第二の開口部の一部に、第一の導電膜を形成する工程と、
   前記第二の開口部全体を埋め込むように、前記第一の導電膜上に前記第一の導電膜とは異なる仕事関数を有する第二の導電膜を少なくとも形成する工程と、
   前記第一及び第二の開口部外部の前記第二及び前記第一の導電膜を研磨除去して、前記第一領域上に第一のＭＩＳＦＥＴを、前記第二領域上に第二のＭＩＳＦＥＴを形成する工程と、
   を備えることを特徴とする半導体装置の製造方法。
2. 前記第一の導電膜を前記第二の開口部の側部及び底部に形成することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第一及び第二のＭＩＳＦＥＴがｎ型の場合には、前記第二の導電膜は前記第一の導電膜よりも仕事関数が小さく、前記第一及び第二のＭＩＳＦＥＴがｐ型の場合には、前記第二の導電膜は前記第一の導電膜よりも仕事関数が大きいことを特徴とする請求項１又は２記載の半導体装置の製造方法。
4. 半導体基板と、
   前記半導体基板上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成された第一の導電膜をゲート電極とする第一のＭＩＳＦＥＴと、
   前記ゲート絶縁膜上に形成された前記第一の導電膜及び前記第一の導電膜上に形成された第二の導電膜を少なくとも含む積層構造をゲート電極とし、前記第一のＭＩＳＦＥＴよりもゲート長が長い第二のＭＩＳＦＥＴと、
   を備え、
   前記第一及び第二のＭＩＳＦＥＴがｎ型の場合には、前記第一の導電膜は前記第二の導電膜よりも仕事関数が大きく、前記第一及び第二のＭＩＳＦＥＴがｐ型の場合には、前記第一の導電膜は前記第二の導電膜よりも仕事関数が小さいことを特徴とする半導体装置。
5. 前記第一の導電膜は、前記第二の導電膜の下面及び側面と接していることを特徴とする請求項４記載の半導体装置。

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