JP2017120821A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2017120821A
JP2017120821A JP2015256354A JP2015256354A JP2017120821A JP 2017120821 A JP2017120821 A JP 2017120821A JP 2015256354 A JP2015256354 A JP 2015256354A JP 2015256354 A JP2015256354 A JP 2015256354A JP 2017120821 A JP2017120821 A JP 2017120821A
Authority
JP
Japan
Prior art keywords
insulating film
heat treatment
film
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015256354A
Other languages
English (en)
Other versions
JP2017120821A5 (ja
Inventor
森本　康史
Yasushi Morimoto
康史 森本
清信 ▲高▼橋
清信 ▲高▼橋
Kiyonobu Takahashi
盛彦 久米
Morihiko Kume
盛彦 久米
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2015256354A priority Critical patent/JP2017120821A/ja
Priority to US15/368,625 priority patent/US10134869B2/en
Publication of JP2017120821A publication Critical patent/JP2017120821A/ja
Publication of JP2017120821A5 publication Critical patent/JP2017120821A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】ソース・ドレイン用のｎ＋型半導体領域ＳＤを形成した後、半導体基板ＳＢ上に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１を覆うように、絶縁膜ＺＭ１を形成する。それから、熱処理を行ってから、絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成し、絶縁膜ＺＭ２上にレジストパターンＲＰ１を形成する。それから、レジストパターンＲＰ１をエッチングマスクとして用いて絶縁膜ＺＭ２，ＺＭ１をエッチングしてから、レジストパターンＲＰ１を除去し、その後にウェット洗浄処理を行う。その後、サリサイドプロセスを用いて金属シリサイド層を形成する。
【選択図】図１６

Description

本発明は、半導体装置の製造方法に関し、例えば、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効な技術に関する。
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されている。
特開２００７−０１３００６号公報（特許文献１）および特開２０１０−０５６５１６号公報（特許文献２）には、シリサイドブロック膜に関する技術が記載されている。
特開２００７−０１３００６号公報 特開２０１０−０５６５１６号公報
金属シリサイド層を有する半導体素子を備えた半導体装置においても、できるだけ信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置の製造方法は、イオン注入法を用いて半導体基板にＭＩＳＦＥＴ用のソース・ドレイン領域を形成する工程と、その後に、前記半導体基板上に、前記ＭＩＳＦＥＴ用のゲート電極およびその側壁上の側壁絶縁膜を覆うように、第１絶縁膜を形成する工程と、を有する。半導体装置の製造方法は、更に、前記第１絶縁膜を形成する工程の後に、第１の熱処理を行う工程と、その後に、前記第１絶縁膜上に第２絶縁膜を形成する工程と、その後に、前記第２絶縁膜上にレジストパターンを形成する工程と、を有する。半導体装置の製造方法は、更に、前記レジストパターンを形成する工程の後に、前記レジストパターンをエッチングマスクとして用いて前記第２絶縁膜および前記第１絶縁膜をエッチングする工程と、その後に、前記レジストパターンを除去する工程と、その後に、ウェット洗浄処理を行う工程と、を有する。半導体装置の製造方法は、更に、前記ウェット洗浄処理を行う工程の後に、前記半導体基板上に、前記ゲート電極および前記側壁絶縁膜を覆うように、金属膜を形成する工程と、その後に、第２の熱処理を行って前記金属膜と前記ソース・ドレイン領域とを反応させて、前記ソース・ドレイン領域上に金属シリサイド層を形成する工程と、を有する。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。 図１に続く半導体装置の製造工程を示すプロセスフロー図である。 図２に続く半導体装置の製造工程を示すプロセスフロー図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 第１検討例の半導体装置の製造工程を示すプロセスフロー図である。 第１検討例の半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 第２検討例の半導体装置の製造工程を示すプロセスフロー図である。 第２検討例の半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 第２検討例の半導体装置の製造工程中の要部断面図である。 絶縁膜の成膜後の熱処理を行った場合と行わなかった場合とで、ウェット洗浄における絶縁膜のエッチング量を比較したグラフである。 図１９と同じ半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の構造について＞
本発明の一実施の形態である半導体装置の製造工程を図面を参照して説明する。図１〜図３は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。なお、図１に示されるプロセスフローが行われてから、図２に示されるプロセスフローが行われ、その後、図３に示されるプロセスフローが行われる。図４〜図２４は、本実施の形態の半導体装置の製造工程中の要部断面図である。図４〜図２４の断面図には、ＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂの要部断面図が示されており、ＭＩＳＦＥＴ形成領域１ＡにＭＩＳＦＥＴが、抵抗素子形成領域１Ｂにポリシリコン抵抗素子が、それぞれ形成される様子が示されている。
ここで、ＭＩＳＦＥＴ形成領域１Ａは、半導体基板ＳＢ（の主面）において、ＭＩＳＦＥＴが形成される予定の領域である。また、抵抗素子形成領域１Ｂは、半導体基板ＳＢ（の主面）において、ポリシリコン抵抗素子が形成される予定の領域である。ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとは、同じ半導体基板ＳＢに存在している。すなわち、ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。なお、ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとは、隣り合っていても、隣り合っていなくてもよいが、理解を簡単にするために、図４〜図２４の断面図においては、ＭＩＳＦＥＴ形成領域１Ａの隣に抵抗素子形成領域１Ｂを図示している。
また、本実施の形態においては、ＭＩＳＦＥＴ形成領域１Ａにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴをＭＩＳＦＥＴ形成領域１Ａに形成することもでき、また、ＭＩＳＦＥＴ形成領域１Ａにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成することもできる。
以下、本実施の形態の半導体装置の製造工程を図１〜図２４を参照して説明する。
まず、図４に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備（用意）する（図１のステップＳ１）。それから、半導体基板ＳＢの主面に素子分離領域ＳＴを形成する（図１のステップＳ２）。素子分離領域ＳＴは酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。
すなわち、エッチングなどにより半導体基板ＳＢの主面に素子分離用の溝を形成してから、酸化シリコンなどからなる絶縁膜を素子分離用の溝を埋めるように半導体基板ＳＢ上に形成する。それから、この絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨することで、素子分離用の溝の外部の不要な絶縁膜を除去し、かつ素子分離用の溝内に絶縁膜を残すことにより、素子分離用の溝を埋める絶縁膜（絶縁体）からなる素子分離領域ＳＴを形成することができる。
素子分離領域ＳＴによって、半導体基板ＳＢの活性領域が規定される。ＭＩＳＦＥＴ形成領域１Ａにおける素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴが形成される。抵抗素子形成領域１Ｂでは、全体にわたって素子分離領域ＳＴが形成される。
次に、図５に示されるように、半導体基板ＳＢの主面から所定の深さにわたってｐ型ウエル（ｐ型半導体領域）ＰＷを形成する（図１のステップＳ３）。ｐ型ウエルＰＷは、半導体基板ＳＢに、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。ｐ型ウエルＰＷはＭＩＳＦＥＴ形成領域１Ａに形成される。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢの表面を清浄化（洗浄）した後、半導体基板ＳＢの表面（ＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷの表面）に、酸化シリコン膜などからなる絶縁膜（ゲート絶縁膜）ＧＩを形成する（図１のステップＳ４）。ＭＩＳＦＥＴ形成領域１Ａに形成された絶縁膜ＧＩは、ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であり、例えば熱酸化法などを用いて形成することができる。
次に、図６に示されるように、半導体基板ＳＢの主面の全面上に、導電膜として、例えば多結晶シリコン膜（ドープトポリシリコン膜）のようなシリコン膜ＰＳを形成（堆積）する（図１のステップＳ５）。シリコン膜ＰＳは、絶縁膜ＧＩ上および素子分離領域ＳＴ上に形成される。このシリコン膜ＰＳは、成膜時または成膜後に不純物を導入して低抵抗率の半導体膜（導電性材料膜）とされている。また、シリコン膜ＰＳは、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。
次に、シリコン膜ＰＳをフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図７に示されるように、ゲート電極ＧＥと抵抗素子用のシリコンパターン（シリコン膜パターン、多結晶シリコン膜パターン、導電パターン）ＳＰＴとを形成する（図１のステップＳ６）。ゲート電極ＧＥおよびシリコンパターンＳＰＴは、それぞれ、パターニングされたシリコン膜ＰＳからなる。
このうち、ゲート電極ＧＥは、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐ型ウエルＰＷ上に絶縁膜ＧＩを介して形成される。すなわち、ゲート電極ＧＥは、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐ型ウエルＰＷの表面の絶縁膜ＧＩ上に形成される。また、シリコンパターンＳＰＴは、抵抗素子形成領域１Ｂにおいて、素子分離領域ＳＴ上に形成される。
シリコンパターンＳＰＴは、抵抗体として機能する導電体パターン（導体パターン、導電体膜パターン）であり、シリコンパターンＳＰＴにより、抵抗素子（ポリシリコン抵抗素子）が形成される。すなわち、シリコンパターンＳＰＴは、抵抗素子（ポリシリコン抵抗素子）用のシリコンパターンである。シリコンパターンＳＰＴは、不純物が導入されることで抵抗率が調整されている。
次に、図８に示されるように、ゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いてＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷにリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｐ型ウエルＰＷにおいて、ゲート電極ＧＥの両側にｎ−型半導体領域（エクステンション領域）ＥＸを形成する（図１のステップＳ７）。すなわち、ｎ−型半導体領域ＥＸは、イオン注入法を用いて形成される。ステップＳ７のイオン注入の際に、ゲート電極ＧＥはイオン注入阻止マスクとして機能することができるため、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域には、不純物はイオン注入されず、ｎ−型半導体領域ＥＸは、ゲート電極ＧＥの側壁に自己整合して形成される。
次に、ゲート電極ＧＥの側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷを形成する（図１のステップＳ８）。サイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上だけでなく、シリコンパターンＳＰＴの側壁上にも形成され得る。
サイドウォールスペーサＳＷは、例えば、次のようにして形成することができる。すなわち、まず、図９に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＧＥおよびシリコンパターンＳＰＴを覆うように、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜などからなる絶縁膜ＳＷＺを形成する。それから、この絶縁膜ＳＷＺをＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングする。この異方性エッチングにより、サイドウォールスペーサＳＷ形成用の絶縁膜ＳＷＺのうち、サイドウォールスペーサＳＷとなる部分以外が除去され、図１０に示されるように、ゲート電極ＧＥの側壁上と、シリコンパターンＳＰＴの側壁上とに、このサイドウォールスペーサＳＷ形成用の絶縁膜ＳＷＺが選択的に残存してサイドウォールスペーサＳＷが形成される。
なお、ゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ１を付してサイドウォールスペーサＳＷ１と称し、シリコンパターンＳＰＴの側壁上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ２を付してサイドウォールスペーサＳＷ２と称することとする。
次に、図１１に示されるように、イオン注入により、ｐ型ウエルＰＷにおいて、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷ１からなる構造体の両側に、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤを形成する（図１のステップＳ９）。すなわち、ｎ＋型半導体領域ＳＤは、イオン注入法を用いて形成される。
ステップＳ９のイオン注入は、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷ１をマスク（イオン注入阻止マスク）として用いて、ＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷにリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、行われる。このステップＳ９のイオン注入の際には、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷ１はイオン注入阻止マスクとして機能することができるため、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域とそのゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ１の直下の領域とには、不純物はイオン注入されない。このため、ｎ＋型半導体領域ＳＤは、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ１の側面（ゲート電極ＧＥに接している側とは反対側の側面）に自己整合して形成される。
ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも接合深さが深くかつ不純物濃度（ｎ型不純物濃度）が高い。上述のように、ｎ−型半導体領域ＥＸは、ゲート電極ＧＥの側壁に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤは、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ１の側面に対して自己整合的に形成される。このため、低不純物濃度のｎ−型半導体領域ＥＸは、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ１の下方に形成され、高不純物濃度のｎ＋型半導体領域ＳＤは、低濃度のｎ−型半導体領域ＥＸの外側に形成される。従って、低不純物濃度のｎ−型半導体領域ＥＸは、チャネル領域に隣接するように形成され、高不純物濃度のｎ＋型半導体領域ＳＤは、低不純物濃度のｎ−型半導体領域ＥＸに隣接し、チャネル領域からｎ−型半導体領域ＥＸの分だけ離間するように形成される。なお、ＭＩＳＦＥＴのチャネル領域は、ゲート電極ＧＥ下の絶縁膜ＧＩの下に形成される。
ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高く、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤにより形成される。従って、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン用の半導体領域）は、ＬＤＤ（Lightly doped Drain）構造を有している。
このようにして、ＭＩＳＦＥＴ形成領域１Ａ（ｐ型ウエルＰＷ）に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成される。ｎチャネル型ＭＩＳＦＥＴは、ｎチャネル型の電界効果トランジスタとみなすことができる。また、ｎ＋型半導体領域ＳＤは、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができる。ゲート電極ＧＥは、ｎチャネル型ＭＩＳＦＥＴのゲート電極である。
また、図１１の場合は、ＭＩＳＦＥＴ形成領域１Ａにおいて、ソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）を共有してゲート長方向にＭＩＳＦＥＴ（のゲート電極ＧＥ）が隣り合っている場合が、図示されている。
次に、図１２に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥおよびシリコンパターンＳＰＴとそれらの側壁上のサイドウォールスペーサＳＷ１，ＳＷ２とを覆うように、シリサイドブロック用の絶縁膜（シリサイドブロック膜）ＺＭ１を形成する（図２のステップＳ１０）。この絶縁膜ＺＭ１は、金属シリサイド層ＳＬを必要としない領域にサリサイドプロセスで金属シリサイド層ＳＬが形成されないようにするために、形成される。
次に、図１３に示されるように、半導体基板ＳＢに熱処理（アニール処理）を施す（図２のステップＳ１１）。このステップＳ１１の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ（Rapid Thermal Anneal）法を用いて行なうことができる。これまでに導入された不純物が、ステップＳ１１の熱処理により、活性化される。具体的には、ゲート電極ＧＥ、シリコンパターンＳＰＴ、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤに導入された不純物を、ステップＳ１１の熱処理によって活性化することができる。このため、ステップＳ１１の熱処理は、活性化アニール（活性化アニール処理）とみなすこともできる。また、ステップＳ７のイオン注入やステップＳ９のイオン注入を行うと、そのイオン注入で不純物が注入された基板領域（具体的にはｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤが形成された領域）の一部がアモルファス化する場合もあるが、ステップＳ１１の熱処理を行うことで、そのアモルファス化されていた基板領域を再結晶化させることができる。ステップＳ１１の熱処理は、比較的高温の熱処理であり、ステップＳ１１の熱処理温度（第１の熱処理温度）としては、９００℃以上が好ましく、例えば９００〜１０５０℃程度を好適に適用することができる。
次に、図１４に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＺＭ１上に、絶縁膜ＺＭ２を形成する（図２のステップＳ１２）。
次に、図１５に示されるように、半導体基板ＳＢに熱処理（アニール処理）を施す（図２のステップＳ１３）。このステップＳ１３の熱処理の熱処理温度は、ステップＳ１１の熱処理の熱処理温度よりも低い。ステップＳ１３の熱処理温度としては、例えば７００〜８００℃を適用することができる。ステップＳ１３の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができる。ステップＳ１３の熱処理の熱処理時間は、ステップＳ１１の熱処理の熱処理時間より長くてもよい。詳細は後述するが、ステップＳ１３の熱処理は、省略することもできる。
次に、図１６に示されるように、フォトリソグラフィ技術を用いて、絶縁膜ＺＭ２上にマスク層としてレジストパターン（フォトレジストパターン）ＲＰ１を形成する（図２のステップＳ１４）。なお、フォトリソグラフィ技術は、半導体基板の主面全面上にレジスト膜（フォトレジスト膜）を塗布法などにより形成してから、そのレジスト膜を露光・現像してパターニングすることにより、所望のレジストパターン（フォトレジストパターン）を得る技術である。
レジストパターンＲＰ１は、サリサイドプロセスで金属シリサイド層ＳＬが形成されるのを防止する領域に形成される。すなわち、レジストパターンＲＰ１は、後述の金属シリサイド層ＳＬを形成すべき領域を露出し、後述の金属シリサイド層ＳＬを形成すべきでない領域を覆うように、形成される。サリサイドプロセスで金属シリサイド層ＳＬが形成されるのを防止する領域は、例えば、シリコンパターンＳＰＴのうち、金属シリサイド層ＳＬを形成しない領域である。このため、ゲート電極ＧＥおよびｎ＋型半導体領域ＳＤ上には、後で金属シリサイド層ＳＬが形成されるので、ゲート電極ＧＥ上と、ゲート電極ＧＥの側壁上に設けられたサイドウォールスペーサＳＷ１上と、ｎ＋型半導体領域ＳＤ（ソース・ドレイン領域）上とには、レジストパターンＲＰ１は形成（配置）されない。従って、レジストパターンＲＰ１は、ＭＩＳＦＥＴ形成領域１Ａには形成されず、抵抗素子形成領域１Ｂの一部に形成される。
次に、図１７に示されるように、レジストパターンＲＰ１をエッチングマスクとして用いて、絶縁膜ＺＭ２および絶縁膜ＺＭ１をエッチングする（図２のステップＳ１５）。
ステップＳ１５のエッチングとしては、ドライエッチングを好適に用いることができる。また、ステップＳ１５のドライエッチングが異方性のドライエッチングであれば、絶縁膜ＺＭ２，ＺＭ１のサイドエッチングを抑制し、レジストパターンＲＰ１の下にレジストパターンＲＰ１とほぼ同じ平面形状の絶縁膜ＺＭ１，ＺＭ２を残存させることができ、絶縁膜ＺＭ１，ＺＭ２を設計通りの位置に的確に残存させることができるようになるため、より好ましい。
ステップＳ１５のエッチングにより、レジストパターンＲＰ１で覆われずに露出する部分の絶縁膜ＺＭ２，ＺＭ１（すなわちレジストパターンＲＰ１の直下に位置しない部分の絶縁膜ＺＭ２，ＺＭ１）は、エッチングされて除去される。一方、レジストパターンＲＰ１で覆われた部分の絶縁膜ＺＭ２，ＺＭ１（すなわちレジストパターンＲＰ１の直下に位置する部分の絶縁膜ＺＭ２，ＺＭ１）は、ステップＳ１５でエッチングされずに、残存する。
ゲート電極ＧＥおよびｎ＋型半導体領域ＳＤの上方には、上記レジストパターンＲＰ１は形成されない。このため、ステップＳ１５のエッチング工程を行うと、ゲート電極ＧＥ上とｎ＋型半導体領域ＳＤ上の絶縁膜ＺＭ２，ＺＭ１はエッチングされて除去されるため、ゲート電極ＧＥの上面とｎ＋型半導体領域ＳＤの上面とは、絶縁膜ＺＭ１，ＺＭ２で覆われずに露出された状態になる。また、シリコンパターンＳＰＴのうちの金属シリサイド層ＳＬを形成する領域の上方には、上記レジストパターンＲＰ１は形成されない。このため、ステップＳ１５のエッチング工程を行うと、シリコンパターンＳＰＴのうちの金属シリサイド層ＳＬを形成する領域上の絶縁膜ＺＭ２，ＺＭ１はエッチングされて除去されるため、シリコンパターンＳＰＴのうちの金属シリサイド層ＳＬを形成する領域の上面は、絶縁膜ＺＭ１，ＺＭ２で覆われずに露出された状態になる。それに対して、シリコンパターンＳＰＴのうちの金属シリサイド層ＳＬを形成しない領域の上方には、上記レジストパターンＲＰ１が形成される。このため、ステップＳ１５のエッチング工程を行うと、シリコンパターンＳＰＴのうちの金属シリサイド層ＳＬを形成しない領域上の絶縁膜ＺＭ２，ＺＭ１はエッチングされずに残存するため、シリコンパターンＳＰＴのうちの金属シリサイド層ＳＬを形成しない領域の上面は、露出されずに、絶縁膜ＺＭ１，ＺＭ２で覆われた状態を維持する。
次に、図１８に示されるように、レジストパターンＲＰ１は、アッシングなどを用いて除去する（図２のステップＳ１６）。
次に、洗浄処理（ウェット洗浄処理）を行う（図２のステップＳ１７）。図１９には、ステップＳ１７の洗浄処理を行った後の状態が示されている。このステップＳ１７の洗浄処理は、薬液（洗浄液）を使用した洗浄処理、すなわち、ウェット洗浄処理である。ステップＳ１７の洗浄処理で用いる薬液は、エッチング作用を有する薬液を用いるため、ステップＳ１７の洗浄処理は、ウェットエッチング処理とみなすこともできる。
ステップＳ１７の洗浄処理で使用する薬液（洗浄液）は、絶縁膜ＺＭ１，ＺＭ２の材料にもよるが、絶縁膜ＺＭ１，ＺＭ２が酸化シリコンからなる場合は、例えばフッ酸（希フッ酸、希釈フッ酸、フッ酸の水溶液）などを用いることができる。
ｎ＋型半導体領域ＳＤとゲート電極ＧＥとその側壁上のサイドウォールスペーサＳＷ１との上方には、上記レジストパターンＲＰ１が形成されていない状態で、上記ステップＳ１５のエッチング工程が行われる。このため、ステップＳ１５のエッチング工程を行うと、ｎ＋型半導体領域ＳＤ上と、ゲート電極ＧＥ上と、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ１上では、絶縁膜ＺＭ２，ＺＭ１がエッチングされて除去される。このため、ステップＳ１５のエッチング工程を行うと、ｎ＋型半導体領域ＳＤの表面と、ゲート電極ＧＥの表面と、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ１の表面とは、絶縁膜ＺＭ１，ＺＭ２で覆われずに露出された状態になる。
しかしながら、ステップＳ１５のエッチングを終了した段階で、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ１の側面下部（ゲート電極ＧＥに接している側とは反対側の側面の下部）に隣接する位置に、絶縁膜ＺＭ１，ＺＭ２の残渣部（残存部）ＺＳが残存する場合がある。なお、その場合は、シリコンパターンＳＰＴの側壁上のサイドウォールスペーサＳＷ２の側面下部に隣接する位置にも、絶縁膜ＺＭ１，ＺＭ２の残渣部ＺＳが残存し得る。この残渣部ＺＳは、絶縁膜ＺＭ１の一部からなるか、あるいは、絶縁膜ＺＭ１の一部と絶縁膜ＺＭ２の一部とからなる。この残渣部ＺＳが残存した状態で、後述の金属膜ＭＥ形成工程を行ってしまうと、この残渣部ＺＳで覆われている部分のｎ＋型半導体領域ＳＤの表面には、後述の金属シリサイド層ＳＬは形成されなくなってしまう。このため、この残渣部ＺＳは、除去する必要がある。本実施の形態では、ステップＳ１７の洗浄工程を行っているため、ステップＳ１５のエッチング工程で残渣部ＺＳが発生したとしても、この残渣部ＺＳを、ステップＳ１７の洗浄処理でエッチングして除去することができる。このため、残渣部ＺＳに起因して、後述の金属シリサイド層ＳＬの形成不良が発生するのを、抑制または防止することができる。
また、ステップＳ１６でレジストパターンＲＰ１を除去するが、レジストパターンＲＰ１を完全に除去できずに、レジストパターンＲＰ１の残渣が残存する場合もあり得る。レジストパターンＲＰ１の残渣が残存した状態で、後述の金属膜ＭＥ形成工程を行ってしまうと、後述の金属シリサイド層ＳＬを形成すべき領域であっても、このレジストパターンＲＰ１の残渣で覆われている部分では、後述の金属シリサイド層ＳＬは形成されなくなってしまう。このため、レジストパターンＲＰ１の残渣は、除去することが望ましい。本実施の形態では、ステップＳ１７の洗浄工程を行っているため、ステップＳ１６のレジストパターンＲＰ１の除去工程でレジストパターンＲＰ１の残渣が発生したとしても、このレジストパターンＲＰ１の残渣を、ステップＳ１７の洗浄処理でエッチングして除去することができる。このため、レジストパターンＲＰ１の残渣に起因して、後述の金属シリサイド層ＳＬの形成不良が発生するのを、抑制または防止することができる。
また、ステップＳ１７の洗浄処理を行うことにより、後述の金属シリサイド層ＳＬを形成すべき面（ここではｎ＋型半導体領域ＳＤの表面とゲート電極ＧＥの表面とシリコンパターンＳＰＴのうちの絶縁膜ＺＭ１で覆われていない部分の表面）を清浄化して、的確に露出させることができる。例えば、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥ、あるいはシリコンパターンＳＰＴの表面に、意図しない自然酸化膜などが形成されていたとしても、ステップＳ１７の洗浄処理を行うことにより、その自然酸化膜を除去して、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴの表面を露出させることができる。但し、金属シリサイド層ＳＬを形成しない部分のシリコンパターンＳＰＴの表面は、絶縁膜ＺＭ１で覆われている。後述の金属シリサイド層ＳＬを形成すべき面を的確に露出させた状態で、後述の金属膜ＭＥ形成工程を行うことで、後述の金属シリサイド層ＳＬを所定の領域に的確に形成することができる。
次に、図２０に示されるように、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴ上を含む半導体基板ＳＢの主面（主面全面）上に、金属膜ＭＥを形成する（図２のステップＳ１８）。すなわち、ステップＳ１８では、ｎ＋型半導体領域ＳＤ上を含む半導体基板ＳＢ上に、ゲート電極ＧＥ、シリコンパターンＳＰＴおよびサイドウォールスペーサＳＷ１，ＳＷ２を覆うように、金属膜ＭＥが形成される。金属膜ＭＥは、コバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、例えばスパッタリング法を用いて形成することができる。金属膜ＭＥとして、合金膜（例えばニッケル−白金合金膜）を用いることもできる。
ステップＳ１８では、ｎ＋型半導体領域ＳＤの上面と、ゲート電極ＧＥの上面と、絶縁膜ＺＭ１，ＺＭ２で覆われない部分のシリコンパターンＳＰＴの上面とが露出した状態で、金属膜ＭＥを形成する。このため、ステップＳ１８で金属膜ＭＥを形成すると、ｎ＋型半導体領域ＳＤの上面と、ゲート電極ＧＥの上面と、絶縁膜ＺＭ１，ＺＭ２で覆われない部分のシリコンパターンＳＰＴの上面とは、金属膜ＭＥと接した状態になる。
次に、半導体基板ＳＢに熱処理（アニール処理）を施す（図２のステップＳ１９）。ステップＳ１９の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ法を用いて行なうことができる。
ステップＳ１９の熱処理により、図２１に示されるように、ｎ＋型半導体領域ＳＤを構成する単結晶シリコンと金属膜ＭＥ、ゲート電極ＧＥを構成する多結晶シリコンと金属膜ＭＥ、および、シリコンパターンＳＰＴを構成する多結晶シリコンと金属膜ＭＥを選択的に反応させて、金属・半導体反応層である金属シリサイド層（金属シリサイド膜）ＳＬを形成する。ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各上部（上層部）と金属膜ＭＥとが反応することにより金属シリサイド層ＳＬが形成されるので、金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各表面（上層部）に形成される。
次に、ウェット洗浄処理（ウェットエッチング処理）を行うことにより、未反応の金属膜ＭＥ（すなわちステップＳ１９の熱処理工程にてｎ＋型半導体領域ＳＤ、ゲート電極ＧＥまたはシリコンパターンＳＰＴと反応しなかった部分の金属膜ＭＥ）を除去する（図２のステップＳ２０）。この際、未反応の金属膜ＭＥが金属シリサイド層ＳＬ上から除去されるが、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴの表面上に金属シリサイド層ＳＬを残存させる。このため、ステップＳ２０のウェット洗浄処理では、未反応の金属膜ＭＥを選択的に除去でき、金属膜ＭＥに比べて金属シリサイド層ＳＬのエッチング速度が遅くなるような薬液を使用する。金属膜ＭＥの材料にもよるが、ステップＳ２０のウェット洗浄処理は、例えば、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。図２１には、ステップＳ２０のウェット洗浄処理によって、未反応の金属膜ＭＥを除去した段階が示されている。
また、未反応の金属膜ＭＥをステップＳ２０で除去した後、必要に応じて、更に、半導体基板ＳＢに熱処理（アニール処理）を施すことにより、金属シリサイド層ＳＬを、その下のｎ＋型半導体領域ＳＤ、ゲート電極ＧＥまたはシリコンパターンＳＰＴと更に反応させることもできる。ステップＳ２０の後に行うこの熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ法を用いて行なうことができる。また、ステップＳ２０の後に行うこの熱処理は、上記ステップＳ１９の熱処理の熱処理温度よりも高い熱処理温度で行うことができる。
このようにして、サリサイド（Salicide：Self Aligned Silicide）プロセスを用いて、金属シリサイド層ＳＬが形成される。
金属膜ＭＥがコバルト（Ｃｏ）膜であった場合は、金属シリサイド層ＳＬはコバルトシリサイド層であり、また、金属膜ＭＥがニッケル（Ｎｉ）膜であった場合は、金属シリサイド層ＳＬはニッケルシリサイド層である。また、金属膜ＭＥがニッケル−白金（Ｎｉ−Ｐｔ）合金膜であった場合は、金属シリサイド層ＳＬは、ニッケル白金シリサイド層（白金が添加されたニッケルシリサイド層）である。
ここで、ステップＳ１８では、ｎ＋型半導体領域ＳＤの上面全体とゲート電極ＧＥの上面全体とが露出された状態で金属膜ＭＥが形成される。このため、ｎ＋型半導体領域ＳＤの上面全体と、ゲート電極ＧＥの上面全体とに、金属シリサイド層ＳＬが形成される。一方、シリコンパターンＳＰＴの上面が、絶縁膜ＺＭ１，ＺＭ２で覆われた部分と、絶縁膜ＺＭ１，ＺＭ２で覆われずに露出された部分とを有した状態で、ステップＳ１８で金属膜ＭＥが形成される。このため、シリコンパターンＳＰＴの上面のうち、絶縁膜ＺＭ１，ＺＭ２で覆われていない部分には、金属シリサイド層ＳＬが形成されるが、シリコンパターンＳＰＴの上面のうち、絶縁膜ＺＭ１，ＺＭ２で覆われている部分には、金属シリサイド層ＳＬは形成されない。すなわち、シリコンパターンＳＰＴの上面のうち、絶縁膜ＺＭ１，ＺＭ２で覆われていない部分は、金属膜ＭＥに接するため、ステップＳ１９の熱処理を行うと金属シリサイド層ＳＬが形成される。しかしながら、シリコンパターンＳＰＴの上面のうち、絶縁膜ＺＭ１，ＺＭ２で覆われている部分は、金属膜ＭＥを形成しても、その金属膜ＭＥには接触せず、金属膜ＭＥとの間に絶縁膜ＺＭ１，ＺＭ２が介在するため、金属シリサイド層ＳＬは形成されない。このため、シリコンパターンＳＰＴの上面においては、全体ではなく一部にのみ、金属シリサイド層ＳＬを形成することができる。
ｎ＋型半導体領域ＳＤおよびゲート電極ＧＥの表面（上面）と、シリコンパターンＳＰＴの表面（上面）の一部（後述するプラグＰＧの底部が接続する領域）とに、金属シリサイド層ＳＬを形成することにより、拡散抵抗やコンタクト抵抗を低抵抗化し、また、シリコンパターンＳＰＴの抵抗素子領域を規定することができる。例えば、シリコンパターンＳＰＴの両端の上面に金属シリサイド層ＳＬを局所的に形成した場合は、その両端の金属シリサイド層ＳＬの間の、金属シリサイド層ＳＬが形成されていない領域のシリコンパターンＳＰＴが、抵抗素子領域として機能することができる。すなわち、シリコンパターンＳＰＴの上面においては、後述のプラグＰＧと接続する領域には、金属シリサイド層ＳＬを形成するが、それ以外の領域は絶縁膜ＺＭ１，ＺＭ２で覆うことで金属シリサイド層ＳＬが形成されないようにして、シリコンパターンＳＰＴを抵抗素子（ポリシリコン抵抗素子）として的確に機能させることができる。
次に、図２２に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、シリコンパターンＳＰＴおよびサイドウォールスペーサＳＷ（ＳＷ１，ＳＷ２）を覆うように、層間絶縁膜ＩＬ１を形成する（図３のステップＳ２１）。層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上の酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬ１は、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。層間絶縁膜ＩＬ１の成膜後、必要に応じて層間絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜ＩＬ１の上面を平坦化することもできる。
次に、層間絶縁膜ＩＬ１上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして層間絶縁膜ＩＬ１をエッチングすることにより、図２３に示されるように、層間絶縁膜ＩＬ１にコンタクトホールＣＴを形成する（図３のステップＳ２２）。コンタクトホールＣＴは、ｎ＋型半導体領域ＳＤ上とゲート電極ＧＥ上とシリコンパターンＳＰＴ上とに形成される。なお、ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣＴと、シリコンパターンＳＰＴ上に形成されたコンタクトホールＣＴとは、図２３に示されているが、ゲート電極ＧＥ上に形成されたコンタクトホールＣＴは、図２３の断面には、示されていない。ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣＴの底部では、ｎ＋型半導体領域ＳＤの表面に形成された金属シリサイド層ＳＬが露出され、また、ゲート電極ＧＥ上に形成されたコンタクトホールＣＴの底部では、ゲート電極ＧＥの表面に形成された金属シリサイド層ＳＬが露出される。また、シリコンパターンＳＰＴ上に形成されたコンタクトホールＣＴの底部では、シリコンパターンＳＰＴの表面に形成された金属シリサイド層ＳＬが露出される。
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図３のステップＳ２３）。
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの底部および側壁上を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成してから、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２３では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣＴに埋め込まれたプラグＰＧは、その底部が、ｎ＋型半導体領域ＳＤの表面に形成された金属シリサイド層ＳＬと接して電気的に接続される。また、ゲート電極ＧＥ上に形成されたコンタクトホールＣＴに埋め込まれたプラグＰＧ（ここでは図示されない）は、その底部が、ゲート電極ＧＥの表面に形成された金属シリサイド層ＳＬと接して電気的に接続される。また、シリコンパターンＳＰＴ上に形成されたコンタクトホールＣＴに埋め込まれたプラグＰＧは、その底部が、シリコンパターンＳＰＴの表面に形成された金属シリサイド層ＳＬと接して電気的に接続される。
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に第１層目の配線である配線Ｍ１を形成する（図３のステップＳ２４）。
まず、図２４に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ２の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ２上にバリア導体膜を形成する。このバリア導体膜は、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などからなる。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図２４では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜検討例について＞
本発明者が検討した第１検討例について、図２５〜図３３を参照して説明する。図２５は、第１検討例の半導体装置の製造工程の一部を示すプロセスフロー図であり、図２６〜図３３は、第１検討例の半導体装置の製造工程中の要部断面図である。
上記ステップＳ９でイオン注入によりｎ＋型半導体領域ＳＤを形成するまでは、第１検討例の半導体装置の製造工程も、上述した本実施の形態の半導体装置の製造工程とほぼ同様である。このため、ここでは、上記ステップＳ９でイオン注入によりｎ＋型半導体領域ＳＤを形成した後の工程について、説明する。
第１検討例においては、上記ステップＳ９でイオン注入によりｎ＋型半導体領域ＳＤを形成した後、図２６に示されるように、不純物の活性化のための熱処理（活性化アニール）を半導体基板ＳＢに施す（図２５のステップＳ１０１）。これまでに導入された不純物が、ステップＳ１０１の熱処理により、活性化される。
次に、図２７に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＧＥおよびシリコンパターンＳＰＴとそれらの側壁上のサイドウォールスペーサＳＷ１，ＳＷ２とを覆うように、シリサイドブロック用の絶縁膜（シリサイドブロック膜）ＺＭ１０１を形成する（図２５のステップＳ１０２）。
次に、図２８に示されるように、フォトリソグラフィ技術を用いて、絶縁膜ＺＭ１０１上にレジストパターン（フォトレジストパターン）ＲＰ１０１を形成する（図２５のステップＳ１０３）。レジストパターンＲＰ１０１は、上記レジストパターンＲＰ１と同様の平面形状を有している。
次に、図２９に示されるように、レジストパターンＲＰ１０１をエッチングマスクとして用いて、絶縁膜ＺＭ１０１をエッチングする（図２５のステップＳ１０４）。
ステップＳ１０４のエッチングにより、レジストパターンＲＰ１０１で覆われずに露出する部分の絶縁膜ＺＭ１０１は、エッチングされて除去され、一方、レジストパターンＲＰ１０１で覆われた部分の絶縁膜ＺＭ１０１は、ステップＳ１０４でエッチングされずに、残存する。
ステップＳ１０４のエッチング工程を行うと、ゲート電極ＧＥの上面とｎ＋型半導体領域ＳＤの上面とは、絶縁膜ＺＭ１０１で覆われずに露出された状態になる。また、ステップＳ１０４のエッチング工程を行うと、シリコンパターンＳＰＴのうちの金属シリサイド層ＳＬ１０１を形成する領域の上面は、絶縁膜ＺＭ１０１で覆われずに露出された状態になる。一方、シリコンパターンＳＰＴのうちの金属シリサイド層ＳＬ１０１を形成しない領域の上面は、ステップＳ１０４のエッチング工程を行っても、露出されずに、絶縁膜ＺＭ１０１で覆われた状態を維持する。
次に、図３０に示されるように、レジストパターンＲＰ１０１を、アッシングなどを用いて除去する（図２５のステップＳ１０５）。
次に、ウェット洗浄処理を行う（図２５のステップＳ１０６）。図３１には、ステップＳ１０６の洗浄処理を行った後の状態が示されている。
次に、図３２に示されるように、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴ上を含む半導体基板ＳＢの主面全面上に、金属膜ＭＥ１０１を形成する（図２５のステップＳ１０７）。金属膜ＭＥ１０１は、上記金属膜ＭＥと同様の材料からなる。
次に、半導体基板ＳＢに熱処理（アニール処理）を施す（図２５のステップＳ１０８）。このステップＳ１０８の熱処理により、図３３に示されるように、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各上部（上層部）と金属膜ＭＥ１０１とが反応することにより金属シリサイド層ＳＬ１０１が形成される。
次に、ウェット洗浄処理（ウェットエッチング処理）を行うことにより、未反応の金属膜ＭＥ１０１（すなわちステップＳ１０８の熱処理工程にてｎ＋型半導体領域ＳＤ、ゲート電極ＧＥまたはシリコンパターンＳＰＴと反応しなかった部分の金属膜ＭＥ１０１）を除去する（図２５のステップＳ１０９）。図３３には、ステップＳ１０９のウェット洗浄処理によって、未反応の金属膜ＭＥ１０１を除去した段階が示されている。未反応の金属膜ＭＥ１０１をステップＳ１０９で除去した後、必要に応じて、更に、半導体基板ＳＢに熱処理（アニール処理）を施すことにより、金属シリサイド層ＳＬ１０１を、その下のｎ＋型半導体領域ＳＤ、ゲート電極ＧＥまたはシリコンパターンＳＰＴと更に反応させることもできる。
このようにして、金属シリサイド層ＳＬ１０１が形成される。金属シリサイド層ＳＬ１０１は、ｎ＋型半導体領域ＳＤの上面全体と、ゲート電極ＧＥの上面全体とに、形成される。また、シリコンパターンＳＰＴの上面のうち、絶縁膜ＺＭ１０１で覆われていない部分には、金属シリサイド層ＳＬ１０１が形成されるが、シリコンパターンＳＰＴの上面のうち、絶縁膜ＺＭ１０１で覆われている部分には、金属シリサイド層ＳＬ１０１は形成されない。
その後、上記ステップＳ２１と同様にして上記層間絶縁膜ＩＬ１に相当するものを形成し、上記ステップＳ２２と同様にして上記コンタクトホールＣＴに相当するものを形成し、上記ステップＳ２３と同様にして上記プラグＰＧに相当するものを形成し、上記ステップＳ２４と同様にして上記絶縁膜ＩＬ２および配線Ｍ１に相当するものを形成するが、ここではその図示は省略する。
第１検討例の製造工程では、ステップＳ１０２でシリサイドブロック膜（ここでは絶縁膜ＺＭ１０１）を形成する前に、ステップＳ１０１で不純物の活性化用の熱処理を行っている。このため、ステップＳ１０１の熱処理を行う段階では、絶縁膜ＺＭ１０１は形成されておらず、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各上面は、露出されている。
このため、第１検討例の場合、ステップＳ１０１の熱処理を行うと、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内に導入されている不純物が、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各露出表面から外気中に抜けて（放出されて）しまう虞がある。このため、ステップＳ１０１の熱処理を行うと、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内の不純物濃度（不純物量）が、低下してしまう虞がある。そして、ステップＳ１０１の熱処理を行ったときに、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内に導入されている不純物が、露出表面から外気中に抜けてしまう量は、制御するのが難しい。
このため、イオン注入工程での注入条件を正確に制御して、ステップＳ１０１の熱処理前の段階でのｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内の不純物濃度を所望の値に制御できたとしても、ステップＳ１０１の熱処理後のｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内の不純物濃度は、ばらついてしまう。これは、製造された半導体装置において、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内の不純物濃度がばらつくことにつながるため、半導体装置の電気的特性のばらつきを招いてしまう。これは、半導体装置の信頼性の低下につながるため、防止することが望ましい。
次に、本発明者が検討した第２検討例について、図３４〜図３６を参照して説明する。図３４は、第２検討例の半導体装置の製造工程の一部を示すプロセスフロー図であり、図３５および図３６は、第２検討例の半導体装置の製造工程中の要部断面図である。
第２検討例の半導体装置の製造工程は、上記第１検討例の製造工程において、ステップＳ１０１の熱処理工程とステップＳ１０２の絶縁膜ＺＭ１０１形成工程との順番を入れ替えた場合に対応している。以下、第２検討例の半導体装置の製造工程について、具体的に説明する。
上記ステップＳ９でイオン注入によりｎ＋型半導体領域ＳＤを形成するまでは、第２検討例の半導体装置の製造工程も、上述した本実施の形態の半導体装置の製造工程とほぼ同様である。このため、ここでは、上記ステップＳ９でイオン注入によりｎ＋型半導体領域ＳＤを形成した後の工程について、説明する。
第２検討例においては、上記ステップＳ９でイオン注入によりｎ＋型半導体領域ＳＤを形成した後、図３５に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＧＥおよびシリコンパターンＳＰＴとそれらの側壁上のサイドウォールスペーサＳＷ１，ＳＷ２とを覆うように、シリサイドブロック用の絶縁膜（シリサイドブロック膜）ＺＭ１０１を形成する（図３４のステップＳ１０２）。
次に、図３６に示されるように、不純物の活性化のための熱処理（活性化アニール）を半導体基板ＳＢに施す（図３４のステップＳ１０１）。これまでに導入された不純物が、ステップＳ１０１の熱処理により、活性化される。
以降の工程は、第２検討例の場合も、上記第１検討例の場合と同様である。
簡単に説明すると、第２検討例の場合も、上記第１検討例の場合と同様に、上記図２８に示されるように、ステップＳ１０３で絶縁膜ＺＭ１０１上にレジストパターンＲＰ１０１を形成し、上記図２９に示されるように、ステップＳ１０４でレジストパターンＲＰ１０１をエッチングマスクとして用いて絶縁膜ＺＭ１０１をエッチングする。それから、上記図３０に示されるように、ステップＳ１０５でレジストパターンＲＰ１０１を除去し、上記図３１に示されるように、ステップＳ１０６でウェット洗浄処理を行い、上記図３２
に示されるように、ステップＳ１０７で金属膜ＭＥ１０１を形成し、上記図３３に示されるように、ステップＳ１０８で熱処理を行って金属シリサイド層ＳＬを形成し、ステップＳ１０９でウェット洗浄処理により未反応の金属膜ＭＥ１０１を除去する。未反応の金属膜ＭＥ１０１をステップＳ１０９で除去した後、必要に応じて、更に、半導体基板ＳＢに熱処理を施すこともできる。その後、上記ステップＳ２１（層間絶縁膜ＩＬ１形成工程）、上記ステップＳ２２（コンタクトホールＣＴ形成工程）、上記ステップＳ２３（プラグＰＧ形成工程）、および上記ステップＳ２４（配線Ｍ１形成工程）が行われる。
第１検討例の製造工程において、ステップＳ１０１の熱処理工程とステップＳ１０２の絶縁膜ＺＭ１０１形成工程の順番を入れ替えた場合が、第２検討例の製造工程に相当している。
このため、第２検討例の製造工程では、ステップＳ１０２で絶縁膜ＺＭ１０１を形成した後に、ステップＳ１０１で不純物の活性化用の熱処理を行っている。従って、第２検討例の場合は、ステップＳ１０１の熱処理を行う段階では、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴを覆うように絶縁膜ＺＭ１０１が形成されており、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各上面は、絶縁膜ＺＭ１０１で覆われているため、露出されていない。
このため、第２検討例の場合は、ステップＳ１０１の熱処理を行っても、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内に導入されている不純物は、外気中に抜けないで済む。すなわち、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各上面が絶縁膜ＺＭ１０１で覆われている状態でステップＳ１０１の熱処理を行うため、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内に導入されている不純物がステップＳ１０１の熱処理時に外気中に抜けてしまうのを、絶縁膜ＺＭ１０１によって防ぐことができる。このため、第２検討例の場合は、ステップＳ１０１の熱処理の前後で、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内の不純物濃度を維持することができる。
このため、第２検討例の場合は、ステップＳ１０１の熱処理後のｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内の不純物濃度がばらついてしまうのを防止することができ、従って、製造された半導体装置において、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内の不純物濃度がばらついてしまうのを防止することができる。従って、不純物濃度のばらつきに起因した半導体装置の電気的特性のばらつきを抑制または防止することができる。
しかしながら、本発明者の検討によれば、第２検討例の製造工程の場合、次のような課題が発生することが分かった。図３７は、第２検討例の半導体装置の製造工程中の要部断面図であり、ステップＳ１０１の熱処理を行った段階が示されている。すなわち、上記図３６の一部を拡大して示したものが、図３７に対応している。
第２検討例の製造工程では、ステップＳ１０２で絶縁膜ＺＭ１０１を形成した後に、ステップＳ１０１で不純物の活性化用の熱処理を行っているため、ステップＳ１０１の熱処理を行った際に、絶縁膜ＺＭ１０１が収縮してしまい、絶縁膜ＺＭ１０１の収縮に伴う応力によって半導体基板ＳＢに歪が発生し、半導体基板ＳＢ内に結晶欠陥ＣＫが発生しやすくなる。すなわち、ステップＳ１０１の熱処理が高温の熱処理であることから、ステップＳ１０１の熱処理時における絶縁膜ＺＭ１０１の収縮量が大きくなり、収縮に伴う応力によって半導体基板ＳＢに歪が発生し、半導体基板ＳＢ内に結晶欠陥ＣＫが発生しやすくなる。図３７には、ステップＳ１０１の熱処理によって生じた結晶欠陥ＣＫを模式的に示してある。この結晶欠陥ＣＫは、応力の集中箇所で発生しやすく、例えば、サイドウォールスペーサＳＷ１の側面（ゲート電極ＧＥに接している側とは反対側の側面）の下方の基板領域に発生しやすい。すなわち、ｎ＋型半導体領域ＳＤとｎ−型半導体領域ＥＸとの境界付近に結晶欠陥ＣＫが発生しやすい。結晶欠陥ＣＫは、クラックの場合もある。
また、ステップＳ７，Ｓ９のイオン注入で不純物が注入された基板領域（具体的にはｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤが形成された領域）は、ステップＳ１０１の熱処理を行う前はアモルファス状態となっているが、このことも、ステップＳ１０１の熱処理時に図３７中に示される位置に結晶欠陥ＣＫが発生しやすくなる要因の一つである。
半導体基板ＳＢ内に結晶欠陥ＣＫが発生してしまうと、製造された半導体装置において、電気的特性が変動し、半導体装置の信頼性の低下を招く虞がある。このため、絶縁膜ＺＭ１０１の収縮に伴う応力によって半導体基板ＳＢ内に結晶欠陥ＣＫが発生することは、防ぐことが望ましい。
半導体基板ＳＢ内の結晶欠陥ＣＫを防ぐためには、第１検討例のように絶縁膜ＺＭ１０１形成工程（ステップＳ１０２）の前にステップＳ１０１の熱処理を行えばよい。絶縁膜ＺＭ１０１形成前に、ステップＳ１０１のような高温の熱処理を行えば、そのような高温の熱処理で絶縁膜ＺＭ１０１が収縮することがないため、絶縁膜ＺＭ１０１の収縮に伴う応力によって半導体基板ＳＢ内に結晶欠陥ＣＫが発生するのを、防止することができる。
しかしながら、第１検討例の場合は、上述のように、絶縁膜ＺＭ１０１形成工程（ステップＳ１０２）の前にステップＳ１０１の熱処理を行うことにより、そのステップＳ１０１の熱処理の際に、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内に導入されている不純物が、外気中に抜けて（放出されて）しまうという課題が発生してしまう。
このため、第１検討例と第２検討例とでは、互いに異なる課題が発生してしまうことになる。
また、第２検討例において、絶縁膜ＺＭ１０１の収縮に伴う応力によって半導体基板ＳＢ内に結晶欠陥ＣＫが発生することを抑制するために、ステップＳ１０２で形成する絶縁膜ＺＭ１０１の厚みを薄くすることが考えられる。ステップＳ１０１の熱処理を行った際の、絶縁膜ＺＭ１０１の収縮に伴う応力の大きさは、絶縁膜ＺＭ１０１の厚みが厚くなるほど大きくなり、絶縁膜ＺＭ１０１の厚みが薄くなるほど小さくなる傾向になる。このため、第２検討例において、ステップＳ１０２で形成する絶縁膜ＺＭ１０１の厚みを薄くすれば、ステップＳ１０１の熱処理を行った際に、絶縁膜ＺＭ１０１の収縮に伴う応力を小さくすることができるため、絶縁膜ＺＭ１０１の収縮に起因して半導体基板ＳＢ内に結晶欠陥ＣＫが発生するのを抑制または防止することができる。
しかしながら、第２検討例において、ステップＳ１０２で形成する絶縁膜ＺＭ１０１の厚みを薄くすることは、別の課題を発生させてしまう。すなわち、第２検討例において、ステップＳ１０２で形成する絶縁膜ＺＭ１０１の厚みを薄くしてしまうと、ステップＳ１０６でウェット洗浄処理を行った際に、シリサイドブロック膜として機能させるべき絶縁膜ＺＭ１０１がエッチングされて消失してしまう虞がある。
すなわち、ステップＳ１０６のウェット洗浄処理には、以下のような役割がある。ステップＳ１０４のエッチングを終了した段階で、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ１の側面下部（ゲート電極ＧＥに接している側とは反対側の側面の下部）に隣接する位置などに、絶縁膜ＺＭ１０１の残渣部（残存部）ＺＳ１０１が残存する場合がある。この残渣部ＺＳ１０１は、上記図２９および図３０に示されている。この残渣部ＺＳ１０１が残存した状態で、ステップＳ１０７，Ｓ１０８，Ｓ１０９を行ってしまうと、この残渣部ＺＳ１０１で覆われている部分のｎ＋型半導体領域ＳＤの表面には、金属シリサイド層ＳＬ１０１は形成されなくなってしまう。しかしながら、ステップＳ１０４のエッチング工程で残渣部ＺＳ１０１が発生したとしても、この残渣部ＺＳ１０１を、ステップＳ１０６ウェット洗浄処理でエッチングして除去することができるため、残渣部ＺＳ１０１に起因して、金属シリサイド層ＳＬ１０１の形成不良が発生するのを、抑制または防止することができる。
また、ステップＳ１０５でレジストパターンＲＰ１０１を除去するが、レジストパターンＲＰ１０１を完全に除去できずに、レジストパターンＲＰ１０１の残渣が残存する場合もあり得る。しかしながら、ステップＳ１０５のレジストパターンＲＰ１０１の除去工程でレジストパターンＲＰ１０１の残渣が発生したとしても、そのレジストパターンＲＰ１０１の残渣を、ステップＳ１０６のウェット洗浄処理で除去することができる。このため、レジストパターンＲＰ１０１の残渣に起因して、金属シリサイド層ＳＬ１０１の形成不良が発生するのを、抑制または防止することができる。
また、ステップＳ１０６の洗浄処理を行うことにより、金属シリサイド層ＳＬ１０１を形成すべき面（ここではｎ＋型半導体領域ＳＤの表面とゲート電極ＧＥの表面とシリコンパターンＳＰＴのうちの絶縁膜ＺＭ１０１で覆われていない部分の表面）を清浄化して、的確に露出させることができる。これにより、金属シリサイド層ＳＬ１０１を所定の領域に的確に形成することができる。
ステップＳ１０６のウェット洗浄処理のこのような作用を考慮すると、ステップＳ１０６のウェット洗浄処理を行った際に、絶縁膜ＺＭ１０１がある程度エッチングされることは、避けることができない。すなわち、絶縁膜ＺＭ１０１の残渣部ＺＳ１０１やレジストパターンＲＰ１０１の残渣をステップＳ１０６のウェット洗浄処理で的確に除去し、金属シリサイド層ＳＬ１０１を形成すべき面を清浄化して的確に露出させようと、使用する薬液や処理時間を選択すれば、必然的に、ステップＳ１０６のウェット洗浄処理を行った際に、絶縁膜ＺＭ１０１がある程度エッチングされてしまう。つまり、ステップＳ１０６のウェット洗浄処理の前後で絶縁膜ＺＭ１０１の厚みは減少し、ステップＳ１０６のウェット洗浄処理の後の絶縁膜ＺＭ１０１の厚みは、ステップＳ１０６のウェット洗浄処理の前の絶縁膜ＺＭ１０１の厚みよりも、薄くなってしまう。
このため、ステップＳ１０２で形成する絶縁膜ＺＭ１０１の厚みを薄くしてしまうと、ステップＳ１０６でウェット洗浄処理を行った際に、シリサイドブロック膜として機能させるべき絶縁膜ＺＭ１０１がエッチングされて除去されてしまい、金属シリサイド層ＳＬ１０１の形成を防止すべき領域から、シリサイドブロック膜である絶縁膜ＺＭ１０１が消失してしまう懸念が生じてしまう。このため、ステップＳ１０６でウェット洗浄処理を行った後に、金属シリサイド層ＳＬ１０１の形成を防止すべき領域に絶縁膜ＺＭ１０１が層状に残存するように、ステップＳ１０２で形成する絶縁膜ＺＭ１０１の厚みは、あまり薄くせずに、ある程度の厚みを確保することが望ましい。そうすることで、ステップＳ１０６でウェット洗浄処理を行った後に、金属シリサイド層ＳＬ１０１の形成を防止すべき領域に絶縁膜ＺＭ１０１を層状に的確に残存させることができ、絶縁膜ＺＭ１０１で覆われた領域に金属シリサイド層ＳＬ１０１が形成されないようにすることができる。
つまり、第２検討例において、ステップＳ１０２で形成する絶縁膜ＺＭ１０１の厚みを薄くすると、ステップＳ１０６のウェット洗浄処理で、シリサイドブロック膜として機能させるべき絶縁膜ＺＭ１０１が消失してしまう懸念があり、一方、ステップＳ１０２で形成する絶縁膜ＺＭ１０１の厚みを厚くすると、ステップＳ１０１の熱処理時に半導体基板ＳＢ内に結晶欠陥ＣＫが生じやすくなる。
このように、第２検討例の場合は、ステップＳ１０２で形成する絶縁膜ＺＭ１０１の厚みを厚くしても薄くしても、それぞれ別の課題が発生してしまう。
＜主要な特徴と効果について＞
本実施の形態の半導体装置の製造工程は、ステップＳ１で半導体基板ＳＢを準備し、ステップＳ４，Ｓ５，Ｓ６で前記半導体基板ＳＢ上にＭＩＳＦＥＴ用のゲート電極ＧＥをゲート絶縁膜（ここでは絶縁膜ＧＩ）を介して形成する。それから、ステップＳ８でゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷ（側壁絶縁膜）を形成し、ステップＳ９でイオン注入法を用いて前記半導体基板ＳＢにｎ＋型半導体領域ＳＤ（ソース・ドレイン領域）を形成する。それから、ステップＳ１０で、半導体基板ＳＢ上に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、絶縁膜ＺＭ１（第１絶縁膜）を形成し、ステップＳ１１で、熱処理（第１の熱処理）を行う。それから、ステップＳ１２で絶縁膜ＺＭ１上に絶縁膜ＺＭ２（第２絶縁膜）を形成し、ステップＳ１４で絶縁膜ＺＭ２上にレジストパターンＲＰ１を形成する。それから、ステップＳ１５で、レジストパターンＲＰ１をエッチングマスクとして用いて絶縁膜ＺＭ２および絶縁膜ＺＭ１をエッチングすることにより、レジストパターンＲＰ１で覆われない部分の絶縁膜ＺＭ２および絶縁膜ＺＭ１を除去し、レジストパターンＲＰ１の下に絶縁膜ＺＭ２および絶縁膜ＺＭ１を残す。それから、ステップＳ１６でレジストパターンＲＰ１を除去し、ステップＳ１７でウェット洗浄処理を行う。それから、ステップＳ１８で、ｎ＋型半導体領域ＳＤ（ソース・ドレイン領域）上を含む半導体基板ＳＢ上に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、金属膜ＭＥを形成する。それから、ステップＳ１９で、熱処理（第２熱処理）を行って金属膜ＭＥとｎ＋型半導体領域ＳＤ（ソース・ドレイン領域）とを反応させて、ｎ＋型半導体領域ＳＤ上に金属シリサイド層ＳＬを形成する。
本実施の形態の主要な特徴のうちの一つは、ステップＳ１０で絶縁膜ＺＭ１を形成し、ステップＳ１１で熱処理を行い、ステップＳ１２で絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成することである。
本実施の形態では、上記絶縁膜ＺＭ１０１の代わりに、絶縁膜ＺＭ１と絶縁膜ＺＭ１上の絶縁膜ＺＭ２との積層膜を用いるとともに、絶縁膜ＺＭ１形成工程（ステップＳ１０）の後で、かつ、絶縁膜ＺＭ２形成工程（ステップＳ１２）の前に、ステップＳ１１の熱処理工程を行っている。
本実施の形態では、ステップＳ１０で絶縁膜ＺＭ１を形成した後に、ステップＳ１１の熱処理を行っているため、ステップＳ１１の熱処理を行う段階では、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴを覆うように絶縁膜ＺＭ１が形成されており、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各上面は、露出されないことになる。
このため、ステップＳ１１の熱処理を行っても、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内に導入されている不純物は、外気中に抜けないで済む。すなわち、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各上面が絶縁膜ＺＭ１で覆われている状態でステップＳ１１の熱処理を行うため、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内に導入されている不純物がステップＳ１１の熱処理時に外気中に抜けてしまうのを、絶縁膜ＺＭ１によって防ぐことができる。このため、本実施の形態では、ステップＳ１１の熱処理の前後で、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内の不純物濃度を維持することができる。
このため、本実施の形態では、ステップＳ１１の熱処理後のｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内の不純物濃度がばらついてしまうのを防止することができ、従って、製造された半導体装置において、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内の不純物濃度がばらついてしまうのを防止することができる。従って、不純物濃度のばらつきに起因した半導体装置の電気的特性のばらつきを抑制または防止することができる。これにより、半導体装置の信頼性を向上させることができる。
本実施の形態とは異なり、ステップＳ１１の熱処理を行った後に絶縁膜ＺＭ１形成工程（ステップＳ１０）を行った場合には、上記第１検討例を参照して説明したような課題が発生してしまうが、本実施の形態では、絶縁膜ＺＭ１形成工程（ステップＳ１０）を行った後にステップＳ１１の熱処理を行うことで、上記第１検討例を参照して説明したような課題を解決することができる。
また、本実施の形態では、上記絶縁膜ＺＭ１０１の代わりに、絶縁膜ＺＭ１と絶縁膜ＺＭ１上の絶縁膜ＺＭ２との積層膜を用いるとともに、絶縁膜ＺＭ１形成工程（ステップＳ１０）の後で、かつ、絶縁膜ＺＭ２形成工程（ステップＳ１２）の前に、ステップＳ１１の熱処理工程を行っている。このため、第２検討例におけるステップＳ１０２で形成した上記絶縁膜ＺＭ１０１の厚みと、本実施の形態のステップＳ１０，Ｓ１２で形成した絶縁膜ＺＭ１，ＺＭ２の合計の厚みとを同じにした場合、第２検討例におけるステップＳ１０１の熱処理の際の絶縁膜ＺＭ１０１の厚みよりも、本実施の形態におけるステップＳ１１の熱処理の際の絶縁膜ＺＭ１の厚みの方が薄くなる。すなわち、第２検討例の場合は、厚い絶縁膜ＺＭ１０１が形成された状態でステップＳ１０１の熱処理を行うのに対して、本実施の形態の場合は、絶縁膜ＺＭ１０１よりも薄い絶縁膜ＺＭ１が形成された状態でステップＳ１１の熱処理を行うことになる。このため、第２検討例においてステップＳ１０１の熱処理を行った際の絶縁膜ＺＭ１０１の収縮に伴う応力に比べて、本実施の形態においてステップＳ１１の熱処理を行った際の絶縁膜ＺＭ１の収縮に伴う応力は小さくなる。これにより、第２検討例に比べて、本実施の形態の方が、熱処理（ステップＳ１０１またはステップＳ１１の熱処理）時の絶縁膜（絶縁膜ＺＭ１０１または絶縁膜ＺＭ１）の収縮に起因して半導体基板ＳＢ内に結晶欠陥（ＣＫ）が発生するのを抑制または防止することができる。
また、本実施の形態では、ステップＳ１０で絶縁膜ＺＭ１を形成し、ステップＳ１１で熱処理を行った後に、ステップＳ１２で絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成し、この絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜をステップＳ１４，Ｓ１５でパターニングしている。このため、本実施形態では、ステップＳ１０で形成した絶縁膜ＺＭ１の厚みが薄くても、ステップＳ１２で絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成することで、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜の厚みを確保し、ある程度大きくすることができる。例えば、ステップＳ１０で形成した絶縁膜ＺＭ１の厚みを、第２検討例においてステップＳ１０２で形成した上記絶縁膜ＺＭ１０１の厚みよりも薄くしながら、ステップＳ１０，Ｓ１２で形成した絶縁膜ＺＭ１，ＺＭ２の合計の厚みを、第２検討例においてステップＳ１０２で形成した上記絶縁膜ＺＭ１０１の厚みと同程度とすることができる。
ステップＳ１７のウェット洗浄処理の作用を考慮すると、ステップＳ１７のウェット洗浄処理を行った際に、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜がある程度エッチングされることは、避けることができない。すなわち、絶縁膜ＺＭ１，ＺＭ２の上記残渣部ＺＳや上記レジストパターンＲＰ１の残渣をステップＳ１７のウェット洗浄処理で的確に除去し、金属シリサイド層ＳＬを形成すべき面を清浄化して的確に露出させようとすれば、必然的に、ステップＳ１７のウェット洗浄処理を行った際に、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜がある程度エッチングされてしまう。
しかしながら、本実施形態では、ステップＳ１０で形成した絶縁膜ＺＭ１の厚みが薄くても、ステップＳ１２で絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成することで、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜の厚みをある程度大きくすることができるため、ステップＳ１７でウェット洗浄処理を行っても、金属シリサイド層ＳＬの形成を防止すべき領域に絶縁膜ＺＭ１を層状に残存させることができる。このため、金属シリサイド層ＳＬの形成を防止すべき領域に絶縁膜ＺＭ１が層状に残存した状態で、ステップＳ１８で金属膜ＭＥを形成することができるため、絶縁膜ＺＭ１で覆われた領域に金属シリサイド層ＳＬが確実に形成されないようにすることができる。
このように、本実施の形態では、ステップＳ１７のウェット洗浄処理でのシリサイドブロック膜の膜厚の減少分を考慮して、ステップＳ１４，Ｓ１５でパターニングする際のシリサイドブロック膜の厚みをある程度厚くするとともに、ステップＳ１１の熱処理の際に発生する応力を抑制するために、ステップＳ１１の熱処理の際のシリサイドブロック膜の厚みを薄くしている。これを実現するために、本実施の形態では、シリサイドブロック膜として、絶縁膜ＺＭ１と絶縁膜ＺＭ１上の絶縁膜ＺＭ２との積層膜を用いるとともに、絶縁膜ＺＭ１形成工程（ステップＳ１０）の後で、かつ、絶縁膜ＺＭ２形成工程（ステップＳ１２）の前に、ステップＳ１１の熱処理工程を行っている。これにより、シリサイドブロック膜（ここでは絶縁膜ＺＭ１）が形成されている状態でステップＳ１１の熱処理を行うことで、ステップＳ１１の熱処理の際にｎ＋型半導体領域ＳＤなどに導入されている不純物が外気中に抜けるのを防止することができる。そして、ステップＳ１１の熱処理の際のシリサイドブロック膜（ここでは絶縁膜ＺＭ１）の厚みを薄くすることができることで、シリサイドブロック膜（ここでは絶縁膜ＺＭ１）の収縮に伴う応力に起因した結晶欠陥（ＣＫ）が半導体基板ＳＢに生じるのを抑制または防止することができる。更に、ステップＳ１１の熱処理の際のシリサイドブロック膜（ここでは絶縁膜ＺＭ１）の厚みよりも、ステップＳ１４，Ｓ１５でパターニングする際のシリサイドブロック膜（ここでは絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜）の厚みを厚くすることができる。このため、ステップＳ１７のウェット洗浄処理でシリサイドブロック膜の膜厚が減少したとしても、金属シリサイド層ＳＬの形成を防止すべき領域にシリサイドブロック膜（ここでは絶縁膜ＺＭ１）を層状に残存させることができる。これにより、残存するシリサイドブロック膜（ここでは絶縁膜ＺＭ１）で覆われた領域に金属シリサイド層ＳＬが確実に形成されないようにすることができる。
また、本実施の形態では、シリサイドブロック膜を、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜としているが、それだけではなく、ステップＳ１１の熱処理工程を、絶縁膜ＺＭ１形成工程（ステップＳ１０）の後でかつ絶縁膜ＺＭ２形成工程（ステップＳ１２）の前に行うことが重要である。すなわち、本実施の形態とは異なり、絶縁膜ＺＭ１形成工程（ステップＳ１０）と絶縁膜ＺＭ２形成工程（ステップＳ１２）との両方をステップＳ１１の熱処理工程の後に行った場合には、第１検討例で説明したような課題（ｎ＋型半導体領域ＳＤなどに導入されている不純物が熱処理によって外気中に抜けてしまう課題）が生じてしまう。また、本実施の形態とは異なり、絶縁膜ＺＭ１形成工程（ステップＳ１０）と絶縁膜ＺＭ２形成工程（ステップＳ１２）との両方をステップＳ１１の熱処理工程の前に行った場合には、第２検討例で説明したような課題（ステップＳ１１の熱処理時に絶縁膜ＺＭ１，ＺＭ２の収縮に伴う応力によって半導体基板ＳＢに結晶欠陥が生じる課題）が生じてしまう。
しかしながら、本実施の形態では、絶縁膜ＺＭ１形成工程（ステップＳ１０）の後でかつ絶縁膜ＺＭ２形成工程（ステップＳ１２）の前にステップＳ１１の熱処理工程を行っているため、第１検討例で説明したような課題と、第２検討例で説明したような課題との両方を解決することができる。すなわち、本実施の形態では、絶縁膜ＺＭ１形成工程（ステップＳ１０）の後にステップＳ１１の熱処理工程を行っている。このため、絶縁膜ＺＭ１が形成された状態でステップＳ１１の熱処理工程が行われることになり、第１検討例で説明したような課題（ｎ＋型半導体領域ＳＤなどに導入されている不純物が熱処理によって外気中に抜けてしまう課題）を解決することができる。また、本実施の形態では、絶縁膜ＺＭ２形成工程（ステップＳ１２）の前にステップＳ１１の熱処理工程を行っている。このため、絶縁膜ＺＭ１は形成されているが絶縁膜ＺＭ２は形成されていない状態でステップＳ１１の熱処理工程が行われることになり、第２検討例で説明したような課題（ステップＳ１１の熱処理時に絶縁膜ＺＭ１，ＺＭ２の収縮に伴う応力によって半導体基板ＳＢに結晶欠陥が生じる課題）を解決することができる。
このように、本実施の形態では、ステップＳ１０で絶縁膜ＺＭ１を形成し、ステップＳ１１で熱処理を行い、ステップＳ１２で絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成することで、第１検討例で説明したような課題や第２検討例で説明したような課題を解決することができ、半導体装置の信頼性を向上させることができる。
次に、本実施の形態の他の特徴について説明する。
本実施の形態では、ステップＳ９（ｎ＋型半導体領域ＳＤ形成工程）の後で、ステップＳ１０（絶縁膜ＺＭ１形成工程）の前に、ステップＳ１１の熱処理温度（第１の熱処理温度）以上の温度での熱処理（加熱工程）は行われないことが好ましい。例えば、ステップＳ１１の熱処理温度が１０００℃の場合、ステップＳ９（ｎ＋型半導体領域ＳＤ形成工程）の後で、ステップＳ１０（絶縁膜ＺＭ１形成工程）の前に、１０００℃以上の温度での熱処理は行われない。
本実施の形態とは異なり、ステップＳ９（ｎ＋型半導体領域ＳＤ形成工程）の後で、ステップＳ１０（絶縁膜ＺＭ１形成工程）の前に、ステップＳ１１の熱処理温度以上の温度での熱処理が行われてしまうと、その熱処理の際に、ｎ＋型半導体領域ＳＤなどに導入されている不純物が外気中に抜けてしまう現象が発生する虞がある。
それに対して、本実施の形態では、ステップＳ９（ｎ＋型半導体領域ＳＤ形成工程）の後で、ステップＳ１０（絶縁膜ＺＭ１形成工程）の前に、ステップＳ１１の熱処理温度以上の温度での熱処理は行われないようにすることで、ｎ＋型半導体領域ＳＤが露出した状態で高温の熱処理（ステップＳ１１の熱処理温度以上の温度での熱処理）が行われないようにすることができる。これにより、ｎ＋型半導体領域ＳＤなどに導入されている不純物が高温の熱処理によって外気中に抜けてしまう現象が生じるのを、的確に抑制または防止することができる。また、ステップＳ９（ｎ＋型半導体領域ＳＤ形成工程）の後で行う必要がある高温の熱処理（活性化アニール）は、ステップＳ１０（絶縁膜ＺＭ１形成工程）の後に、ステップＳ１１の熱処理として行うことにより、ｎ＋型半導体領域ＳＤなどに導入されている不純物がその高温の熱処理によって外気中に抜けてしまう現象が生じるのを、絶縁膜ＺＭ１によって防止することができる。
また、本実施の形態では、ステップＳ１２（絶縁膜ＺＭ２形成工程）の後で、ステップＳ１５（絶縁膜ＺＭ２，ＺＭ１のエッチング工程）の前に、ステップＳ１１の熱処理温度（第１の熱処理温度）以上の温度での熱処理（加熱工程）は行われないことが好ましい。例えば、ステップＳ１１の熱処理温度が１０００℃の場合、ステップＳ１２（絶縁膜ＺＭ２形成工程）の後で、ステップＳ１５（絶縁膜ＺＭ２，ＺＭ１のエッチング工程）の前に、１０００℃以上の温度での熱処理は行われない。
本実施の形態とは異なり、ステップＳ１２（絶縁膜ＺＭ２形成工程）の後で、ステップＳ１５（絶縁膜ＺＭ２，ＺＭ１のエッチング工程）の前に、ステップＳ１１の熱処理温度以上の温度での熱処理が行われてしまうと、その熱処理の際に、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜の収縮に伴う応力によって半導体基板ＳＢに結晶欠陥が生じる虞がある。
それに対して、本実施の形態では、ステップＳ１２の後で、ステップＳ１５の前に、ステップＳ１１の熱処理温度以上の温度での熱処理は行われないようにすることで、半導体基板ＳＢの主面全体に絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜が形成された状態で、高温の熱処理（ステップＳ１１の熱処理温度以上の温度での熱処理）が行われないようにすることができる。これにより、熱処理時の絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜の収縮に伴う応力によって半導体基板ＳＢに結晶欠陥が生じるのを、的確に抑制または防止することができる。また、ステップＳ９（ｎ＋型半導体領域ＳＤ形成工程）の後で行う必要がある高温の熱処理（活性化アニール）は、ステップＳ１２（絶縁膜ＺＭ２形成工程）の前に、ステップＳ１１の熱処理として行うことにより、絶縁膜ＺＭ１は形成されているが絶縁膜ＺＭ２は形成されていない状態でその高温の熱処理が行われるようにすることができる。このため、ステップＳ１１の熱処理の際には、半導体基板ＳＢの主面全体に形成されている絶縁膜（ここでは絶縁膜ＺＭ１）の厚みを薄くすることができるため、その絶縁膜（ここでは絶縁膜ＺＭ１）の収縮に伴う応力によって半導体基板ＳＢに結晶欠陥が発生するのを、抑制または防止することができる。
また、ステップＳ１１の熱処理により、ステップＳ９で形成したｎ＋型半導体領域ＳＤ（ソース・ドレイン領域）内の不純物を活性化することができる。また、ｎ−型半導体領域ＥＸ、ゲート電極ＧＥおよびシリコンパターンＳＰＴ内の不純物も、ステップＳ１１の熱処理により活性化することができる。このため、ステップＳ１１の熱処理は、活性化アニール（不純物の活性化のための熱処理）とみなすこともできる。活性化アニールとしては、比較的高温の熱処理が必要である。このため、ステップＳ１１の熱処理は、比較的高温の熱処理であり、ステップＳ１１の熱処理温度（第１の熱処理温度）としては、９００℃以上が好ましい。ステップＳ１１の熱処理温度を９００℃以上とすることで、ｎ＋型半導体領域ＳＤなどに導入された不純物を的確に活性化させることができる。また、イオン注入によってアモルファス化されていた基板領域を、ステップＳ１１の熱処理によって結晶化させることもできる。例えば９００〜１０５０℃程度を、ステップＳ１１の熱処理温度として好適に適用することができる。
また、活性化アニールとして高温の熱処理が必要なことに伴い、第１検討例で説明したような課題や第２検討例で説明したような課題が発生するが、本実施の形態では、上述したように、ステップＳ１０とステップＳ１２との間に活性化アニールを行うことで、それらの課題を解決することができる。
更に具体的に言えば、ステップＳ１１の熱処理の後には、ステップＳ１１の熱処理温度（第１の熱処理温度）以上の温度での熱処理（加熱工程）は行われない。つまり、ステップＳ９（ｎ＋型半導体領域ＳＤ形成工程）の後の工程において、ステップＳ１１の熱処理は、最も高温の工程である。ステップＳ９（ｎ＋型半導体領域ＳＤ形成工程）の後の工程において、最も高温の工程であるステップＳ１１の熱処理を、絶縁膜ＺＭ１形成工程（ステップＳ１０）の後でかつ絶縁膜ＺＭ２形成工程（ステップＳ１２）の前に行うことにより、第１検討例で説明したような課題や第２検討例で説明したような課題を解決することができる。
また、本実施の形態では、ステップＳ１２（絶縁膜ＺＭ２形成工程）の後で、ステップＳ１４（レジストパターンＲＰ１形成工程）の前に、ステップＳ１３の熱処理を行っている。このステップＳ１３の熱処理の熱処理温度（第２の熱処理温度）は、ステップＳ１１の熱処理の熱処理温度（第１の熱処理温度）よりも低い。ステップＳ１３の熱処理は、省略することもできるが、ステップＳ１３の熱処理を行うことにより、以下の効果を得ることができる。
すなわち、ステップＳ１３の熱処理を行うことにより、絶縁膜ＺＭ２を焼き締めることができ、ステップＳ１７のウェット洗浄の際の絶縁膜ＺＭ２のエッチング速度を遅くすることができる。ここで、図３８は、絶縁膜ＺＭ２に用いた絶縁膜（ここでは酸化シリコン膜）について、成膜後の熱処理（ステップＳ１３の熱処理に対応）を行った場合と行わなかった場合とで、ウェット洗浄（ステップＳ１７のウェット洗浄処理に対応）におけるエッチング量を比較したグラフである。図３８のグラフの横軸は、ウェット洗浄処理の時間に対応している。図３８のグラフの縦軸は、ウェット洗浄によるエッチング量（エッチング厚み）に対応し、任意単位（arbitrary unit）で示してある。図３８のグラフからも分かるように、絶縁膜ＺＭ２の成膜後に熱処理を行うことにより、ステップＳ１７のウェット洗浄処理における絶縁膜ＺＭ２のエッチング量を抑制することが可能である。
ステップＳ１７のウェット洗浄処理における絶縁膜ＺＭ２のエッチング量を抑制することができることは、ステップＳ１２で形成する絶縁膜ＺＭ２の厚みを薄くしてもよいことにつながる。なぜなら、ステップＳ１７のウェット洗浄処理でシリサイドブロック膜がエッチンされてシリサイドブロック膜の膜厚が減少することを考慮して、絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成することでシリサイドブロック膜の厚みを稼いでいるからである。このため、ステップＳ１７のウェット洗浄処理における絶縁膜ＺＭ２のエッチング量を抑制することができれば、ステップＳ１２で形成する絶縁膜ＺＭ２の厚みを薄くしても、ステップＳ１７のウェット洗浄処理の終了後に、シリサイドブロック膜を層状に残存させることができる。このため、ステップＳ１２（絶縁膜ＺＭ２形成工程）の後に、ステップＳ１３の熱処理を行うことにより、ステップＳ１７のウェット洗浄処理における絶縁膜ＺＭ２のエッチング量を抑制することができるため、ステップＳ１２で形成する絶縁膜ＺＭ２の厚みを薄くすることが可能となる。
ここで、隣接間隔ＷＤ（図１０参照）は、ゲート長方向に隣り合うゲート電極ＧＥの間において、一方のゲート電極の側壁上に形成されたサイドウォールスペーサＳＷと、他方のゲート電極の側壁上に形成されたサイドウォールスペーサＳＷとの間の間隔に対応している。半導体装置の小型化に伴い、半導体基板ＳＢに形成するＭＩＳＦＥＴなども微細化されてきており、隣接間隔ＷＤも小さくなってきている。この隣接間隔ＷＤが小さい場合、絶縁膜ＺＭ２が厚すぎると、ゲート長方向に隣り合うゲート電極ＧＥの間の領域が絶縁膜ＺＭ２で埋め込まれてしまう。その場合、ステップＳ１５のエッチングの際に、ゲート長方向に隣り合うゲート電極ＧＥの間の絶縁膜ＺＭ２，ＺＭ１が上手く除去できずに残存してしまい、ｎ＋型半導体領域ＳＤ上に金属シリサイド層ＳＬが形成されなくなる虞がある。このため、隣接間隔ＷＤが小さい場合は、絶縁膜ＺＭ２の厚みをある程度薄くすることが望ましい。例えば、ステップＳ１０で形成する絶縁膜ＺＭ１の厚み（厚さ、膜厚）Ｔ１と、ステップＳ１２で形成する絶縁膜ＺＭ２の厚み（厚さ、膜厚）Ｔ２との合計は、隣接間隔ＷＤの１／２未満であることが好ましい（すなわちＴ１＋Ｔ２＜ＷＤ×１／２）。そうすることにより、ステップＳ１５のエッチングの際に、ゲート長方向に隣り合うゲート電極ＧＥの間の絶縁膜ＺＭ２，ＺＭ１を的確に除去することができるようになり、ｎ＋型半導体領域ＳＤ上に金属シリサイド層ＳＬを的確に形成することができるようになる。なお、厚みＴ１は図１２に示され、厚みＴ２は図１４に示されている。
ステップＳ１２（絶縁膜ＺＭ２形成工程）の後に、ステップＳ１３の熱処理を行うことにより、ステップＳ１７のウェット洗浄処理における絶縁膜ＺＭ２のエッチング量を抑制することができるため、ステップＳ１２で形成する絶縁膜ＺＭ２の厚みを薄くすることが可能となり、それによって、ＭＩＳＦＥＴなどの微細化に伴う隣接間隔ＷＤの縮小にも対応できるようになる。これにより、半導体装置の小型化を図ることができる。
また、ステップＳ１３の熱処理の熱処理温度は、ステップＳ１１の熱処理の熱処理温度よりも低い。例えば、ステップＳ１１の熱処理温度は、好ましくは９００〜１０５０℃程度であり、ステップＳ１３の熱処理温度は、好ましくは７００〜８００℃程度である。ステップＳ１３の熱処理温度は、ステップＳ１１の熱処理温度よりも低いため、ステップＳ１３の熱処理の際の絶縁膜ＺＭ１，ＺＭ２の収縮量を抑制することができ、従って、ステップＳ１３の熱処理の際の絶縁膜ＺＭ１，ＺＭ２の収縮に伴う応力を抑制することができる。このため、ステップＳ１３の熱処理の際の絶縁膜ＺＭ１，ＺＭ２の収縮に伴う応力によって半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止することができる。すなわち、ステップＳ１１の熱処理の際には、熱処理温度は高いが、絶縁膜ＺＭ２が形成されていないことで、シリサイドブロック膜の収縮に伴う応力を抑制して半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止している。一方、ステップＳ１３の熱処理の際には、絶縁膜ＺＭ１だけでなく絶縁膜ＺＭ２も形成されているが、熱処理温度が低いことで、シリサイドブロック膜の収縮に伴う応力を抑制して半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止している。このため、ステップＳ１１の熱処理と、ステップＳ１３の熱処理の両方において、半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止することができる。
また、ステップＳ１３の熱処理を省略する場合もあり得る。ステップＳ１３の熱処理を省略した場合は、絶縁膜ＺＭ２として最低限必要な厚みが、ステップＳ１３の熱処理を行った場合よりも、厚くなる。しかしながら、ステップＳ１３の熱処理を省略した場合は、工程数を低減することができるため、半導体装置の製造時間を短縮でき、また、半導体装置のスループットを向上させることができる。また、半導体装置の製造コストを低減することができる。
次に、絶縁膜ＺＭ１と絶縁膜ＺＭ２の厚みについて更に説明する。
本実施の形態の技術思想は、ステップＳ１７のウェット洗浄処理でのシリサイドブロック膜の膜厚の減少分を考慮して、ステップＳ１４，Ｓ１５でパターニングする際のシリサイドブロック膜の厚みをある程度厚くするとともに、ステップＳ１１の熱処理の際に発生する応力を抑制するために、ステップＳ１１の熱処理の際のシリサイドブロック膜の厚みを薄くすることである。このため、ステップＳ１４，Ｓ１５でパターニングする際の絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜の厚みを確保しながら、ステップＳ１１の熱処理の際の絶縁膜ＺＭ１の厚みは薄くすることが好ましい。
このため、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１（図１２参照）よりも、ステップＳ１２で形成する絶縁膜ＺＭ２の厚みＴ２（図１４参照）が厚いことが好ましい（すなわちＴ１＜Ｔ２）。言い換えると、ステップＳ１２で形成する絶縁膜ＺＭ２の厚みＴ２よりも、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１が薄いことが好ましい（すなわちＴ１＜Ｔ２）。
ステップＳ１２で形成する絶縁膜ＺＭ２の厚みＴ２よりも、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１を薄くすることにより、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜の厚みを確保しながら、絶縁膜ＺＭ１の厚みをより薄くすることができるため、ステップＳ１１の熱処理時に絶縁膜ＺＭ１の収縮に伴う応力をより小さくすることができる。それにより、ステップＳ１１の熱処理時に半導体基板ＳＢに結晶欠陥が生じるのを、より的確に抑制または防止することができる。
すなわち、ステップＳ１２で形成する絶縁膜ＺＭ２の厚みＴ２よりも、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１を薄くすれば（すなわちＴ１＜Ｔ２）、ステップＳ１１の熱処理の際のシリサイドブロック膜の厚みを、ステップＳ１４，Ｓ１５でパターニングする際のシリサイドブロック膜の厚みの１／２よりも小さくすることができる。これにより、ステップＳ１１の熱処理時にシリサイドブロック絶縁膜の収縮に伴う応力を的確に抑制して、半導体基板ＳＢに結晶欠陥が生じるのを、より的確に抑制または防止することができる。
また、ステップＳ１１の熱処理時の絶縁膜ＺＭ１の収縮に伴う応力を抑制する観点では、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１が薄いことが好ましいが、絶縁膜ＺＭ１の厚みＴ１を薄くし過ぎると、ステップＳ１１の熱処理の際に、ｎ＋型半導体領域ＳＤなどに導入されている不純物が絶縁膜ＺＭ１を通り抜けて外気中に抜けてしまう現象が生じる懸念がある。このため、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１は、１０ｎｍ以上であることが好ましい（すなわちＴ１≧１０ｎｍ）。ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１を１０ｎｍ以上（Ｔ１≧１０ｎｍ）とすることにより、ステップＳ１１の熱処理の際に、ｎ＋型半導体領域ＳＤなどに導入されている不純物が絶縁膜ＺＭ１を通り抜けて外気中に抜けてしまう現象が生じるのを的確に防止することができる。
このため、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１を１０ｎｍ以上にするとともに、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１よりも、ステップＳ１２で形成する絶縁膜ＺＭ２の厚みＴ２を厚くすることが、好ましい（すなわち１０ｎｍ≦Ｔ１＜Ｔ２）。これにより、ステップＳ１１の熱処理の際に、ｎ＋型半導体領域ＳＤなどに導入されている不純物が絶縁膜ＺＭ１を通り抜けて外気中に抜けてしまう現象が生じるのを的確に防止するとともに、ステップＳ１１の熱処理時に絶縁膜ＺＭ１の収縮に伴う応力をより小さくして、半導体基板ＳＢに結晶欠陥が生じるのを、より的確に抑制または防止することができる。
また、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１は、ステップＳ１１の熱処理の際にｎ＋型半導体領域ＳＤなどに導入されている不純物が絶縁膜ＺＭ１を通り抜けて外気中に抜けてしまう現象が生じるのを防止するのに十分な厚みを確保すれば、ステップＳ１１の熱処理時の応力を考慮してできるだけ薄くすることが望ましい。この観点で、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１は、２０ｎｍ以下であることが好ましい（Ｔ１≦２０ｎｍ）。従って、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１は、１０〜２０ｎｍの範囲内であることが最も好ましい（１０ｎｍ≦Ｔ１≦２０ｎｍ）。
また、絶縁膜ＺＭ２は、ステップＳ１７のウェット洗浄処理でのシリサイドブロック膜の膜厚の減少分を考慮して、ステップＳ１４，Ｓ１５でパターニングする際のシリサイドブロック膜の厚みをある程度厚くするために形成している。このため、ステップＳ１２で形成する絶縁膜ＺＭ２の厚みＴ２は、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１やステップＳ１７のウェット洗浄処理の条件に応じて、設定することができる。ステップＳ１７のウェット洗浄処理の条件にもよるが、例えば、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１を１０〜２０ｎｍ程度とし、ステップＳ１２で形成する絶縁膜ＺＭ２の厚みＴ２を２０〜３０ｎｍ程度とすることができる。
また、本実施の形態においては、絶縁膜ＺＭ１は、シリサイドブロック膜として機能する絶縁膜である。また、絶縁膜ＺＭ２も、シリサイドブロック膜として機能する絶縁膜である。絶縁膜ＺＭ１および絶縁膜ＺＭ２は、金属シリサイド層ＳＬを必要としない領域にサリサイドプロセスで金属シリサイド層ＳＬが形成されないようにするために、形成される。
ここで、ステップＳ１０で絶縁膜ＺＭ１を形成してから、ステップＳ１２で絶縁膜ＺＭ２を形成する前までのシリサイドブロック膜は、絶縁膜ＺＭ１により構成され、また、ステップＳ１２で絶縁膜ＺＭ２を形成してから、ステップＳ１７でウェット洗浄処理を行う直前までのシリサイドブロック膜は、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜により構成されている。そして、ステップＳ１７のウェット洗浄処理において、絶縁膜ＺＭ２の少なくとも一部はエッチングされてしまう。言い換えると、ステップＳ１７のウェット洗浄処理において、絶縁膜ＺＭ２の一部または全部がエッチングされてしまう。このため、ステップＳ１７のウェット洗浄処理を行った後のシリサイドブロック膜は、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜か、あるいは、絶縁膜ＺＭ１の単層膜（単体膜）により構成されている。
ステップＳ１７のウェット洗浄処理において、絶縁膜ＺＭ２の全部（厚み全部）がエッチングされてしまった場合には、ステップＳ１７のウェット洗浄処理を行った後のシリサイドブロック膜は、絶縁膜ＺＭ１の単層膜（単体膜）により構成されている（上記図１９参照）。この場合は、ステップＳ１７のウェット洗浄処理を行った後には、絶縁膜ＺＭ１上に絶縁膜ＺＭ２は残存せずに、絶縁膜ＺＭ１の上面が露出されることになる。この場合、ステップＳ１７のウェット洗浄処理において、絶縁膜ＺＭ２がエッチングされて絶縁膜ＺＭ１の上面が露出した後に、絶縁膜ＺＭ１の一部（厚みの一部）がエッチングされる場合もあり得るが、そのような場合でも、絶縁膜ＺＭ１の全部（厚み全部）はエッチングされずに、金属シリサイド層ＳＬの形成を防止すべき領域に、絶縁膜ＺＭ１が層状に残存する。
一方、ステップＳ１７のウェット洗浄処理において、絶縁膜ＺＭ２の全部（厚み全部）ではなく一部（厚みの一部）がエッチングされてしまった場合には、ステップＳ１７のウェット洗浄処理を行った後のシリサイドブロック膜は、絶縁膜ＺＭ１と絶縁膜ＺＭ１上に層状に残存する絶縁膜ＺＭ２との積層膜により構成されている（図３９参照）。この場合、ステップＳ１７のウェット洗浄処理を行った後には、絶縁膜ＺＭ１上に絶縁膜ＺＭ２が層状に残存した状態になるが、ステップＳ１７のウェット洗浄処理を行った後の絶縁膜ＺＭ２の厚みは、ステップＳ１７のウェット洗浄処理を行う前の絶縁膜ＺＭ２の厚みよりも薄くなっている。
なお、上記図１９には、ステップＳ１７のウェット洗浄処理において、絶縁膜ＺＭ２の全部（厚み全部）がエッチングされ、絶縁膜ＺＭ１の上面が露出された場合が示されている。ここで、図３９は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１９と同じ工程段階が示されている。但し、図３９には、ステップＳ１７のウェット洗浄処理において、絶縁膜ＺＭ２の一部（厚みの一部）がエッチングされ、絶縁膜ＺＭ１上に絶縁膜ＺＭ２が層状に残存した場合が示されている。
図１９の場合と図３９の場合のいずれにおいても、ステップＳ１７のウェット洗浄処理の前後でシリサイドブロック膜の厚みは減少し、ステップＳ１７のウェット洗浄処理の前のシリサイドブロック膜の厚みよりも、ステップＳ１７のウェット洗浄処理の後のシリサイドブロック膜の厚みが、薄くなる。但し、図１９の場合と図３９の場合のいずれにおいても、ステップＳ１７のウェット洗浄処理を考慮して、ステップＳ１７のウェット洗浄処理を終了した後に、金属シリサイド層ＳＬの形成を防止すべき領域にシリサイドブロック膜が層状に残存するように、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１と、ステップＳ１２で形成する絶縁膜ＺＭ２の厚みＴ２とを設定する。ステップＳ１７のウェット洗浄処理を終了した後に、金属シリサイド層ＳＬの形成を防止すべき領域に層状に残存するシリサイドブロック膜の厚みは、１０ｎｍ以上であることが望ましい。すなわち、図１９の場合は、ステップＳ１７のウェット洗浄処理を終了した後に、シリコンパターンＳＰＴ上に残存する絶縁膜ＺＭ１の厚みは、１０ｎｍ以上であることが望ましい。また、図３９の場合は、ステップＳ１７のウェット洗浄処理を終了した後に、シリコンパターンＳＰＴ上に残存する絶縁膜ＺＭ１および絶縁膜ＺＭ２の積層膜の厚み（すなわち絶縁膜ＺＭ１の厚みと絶縁膜ＺＭ２の厚みの合計）は、１０ｎｍ以上であることが望ましい。
ステップＳ１８で金属膜ＭＥをスパッタリング法で形成する場合には、金属膜ＭＥの成膜工程において、金属シリサイド層ＳＬの形成を防止すべき領域に層状に残存するシリサイドブロック膜の厚みが薄すぎると、飛来するスパッタ粒子がシリサイドブロック膜を削ってしまい、下地（例えば金属シリサイド層ＳＬを形成すべきでない部分のシリコンパターンＳＰＴ）が露出する虞がある。それに対して、ステップＳ１７のウェット洗浄処理を終了した後に、金属シリサイド層ＳＬの形成を防止すべき領域に層状に残存するシリサイドブロック膜の厚みを、１０ｎｍ以上としておけば、ステップＳ１８で金属膜ＭＥをスパッタリング法で形成したとしても、飛来するスパッタ粒子がシリサイドブロック膜を削って下地が露出する現象が生じてしまうのを、的確に防止することができる。これにより、金属シリサイド層ＳＬの形成を防止すべき領域に金属シリサイド層ＳＬが形成されてしまうのを、的確に防止することができる。
次に、絶縁膜ＺＭ１と絶縁膜ＺＭ２の材料や成膜法などについて、更に説明する。
反応ガスとしてオゾン（Ｏ３）ガスおよびＴＥＯＳ（tetraethoxysilane：テトラエトキシシラン）ガスを用いて熱ＣＶＤ法で形成した酸化シリコン膜、あるいは、反応ガスとして酸素（Ｏ２）ガスおよびシランガスを用いて熱ＣＶＤ法で形成した酸化シリコン膜は、基板表面で比較的低温でガスを反応させて成膜を行っている。そのような酸化シリコン膜は、活性化アニールのような高温の熱処理を行った際の収縮量が非常に大きいため、上記第２検討例で説明したような課題が発生しやすい。このため、絶縁膜ＺＭ１に、反応ガスとしてオゾンガスおよびＴＥＯＳガスを用いて熱ＣＶＤ法で形成した酸化シリコン膜、あるいは、反応ガスとして酸素ガスおよびシランガスを用いて熱ＣＶＤ法で形成した酸化シリコン膜を用いる場合に、本実施の形態を適用すれば、その効果は極めて大きい。
また、絶縁膜を熱ＣＶＤ法で成膜する際の基板温度が低い場合には、活性化アニールのような高温の熱処理を行った際のその絶縁膜の収縮量は非常に大きいため、上記第２検討例で説明したような課題が発生しやすい。このため、絶縁膜ＺＭ１を熱ＣＶＤ法で成膜し、その成膜時の基板温度（半導体基板ＳＢの温度）が低い場合（具体的には基板温度が５００℃以下）に、本実施の形態を適用すれば、その効果は極めて大きい。
また、熱ＣＶＤ法を用いて絶縁膜を形成した場合に比べて、プラズマＣＶＤ法を用いて絶縁膜を形成した場合には、不純物が少ない絶縁膜が形成され、活性化アニールのような高温の熱処理を行った際の絶縁膜の収縮量は、比較的小さくなる。しかしながら、プラズマＣＶＤ法による成膜は、プラズマによるダメージが下地に生じる虞がある。このため、絶縁膜ＺＭ１の成膜法としては、熱ＣＶＤ法を用いることがより好ましく、これにより、絶縁膜ＺＭ１を形成する際の下地のダメージを抑制または防止することができ、半導体装置の信頼性をより向上させることができる。
また、シリサイドブロック膜の成膜法としてプラズマＣＶＤ法を用いた場合よりも熱ＣＶＤ法を用いた場合の方が、活性化アニールのような高温の熱処理を行った際のシリサイドブロック膜の収縮量が非常に大きいため、上記第２検討例で説明したような課題が発生しやすい。しかしながら、本実施の形態では、上述のように上記第２検討例で説明したような課題を解決できるため、絶縁膜ＺＭ１の成膜法として熱ＣＶＤ法を好適に用いることができる。
また、特性の安定化のためには、イオン注入法でソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）を形成した後で、活性化アニール（ステップＳ１１の熱処理）の前には、あまり高温の処理は行わないことが望ましい。このため、絶縁膜ＺＭ１の成膜法としては、低温の熱ＣＶＤ法（具体的には基板温度が５００℃以下）が好ましい。低温の熱ＣＶＤ法でシリサイドブロック膜を形成した場合は、活性化アニールのような高温の熱処理を行った際のシリサイドブロック膜の収縮量が大きくなりやすいため、上記第２検討例で説明したような課題が発生しやすい。しかしながら、本実施の形態では、上述のように上記第２検討例で説明したような課題を解決できるため、絶縁膜ＺＭ１の成膜法として低温の熱ＣＶＤ法を好適に用いることができる。
また、本実施の形態では、シリサイドブロック膜として、単層の厚い絶縁膜を用いるのではなく、その厚い絶縁膜を２つの絶縁膜（ＺＭ１，ＺＭ２）に分けて、一層目の絶縁膜（ＺＭ１）の形成工程（ステップＳ１０）と、二層目の絶縁膜（ＺＭ２）の形成工程（ステップＳ１２）との間に、ステップＳ１１の熱処理を行っている。このため、本実施の形態では、絶縁膜ＺＭ１と絶縁膜ＺＭ２とは、同種の材料により形成されている。すなわち、絶縁膜ＺＭ１と絶縁膜ＺＭ２とは、同種の材料からなる。この場合、例えば、絶縁膜ＺＭ１が酸化シリコン膜からなる場合は、絶縁膜ＺＭ２も酸化シリコン膜からなる。他の形態として、絶縁膜ＺＭ１と絶縁膜ＺＭ２とを、異なる種類の材料により形成することもできる。この場合、絶縁膜ＺＭ１と絶縁膜ＺＭ２とは、異なる種類の材料からなり、例えば、絶縁膜ＺＭ１が酸化シリコン膜からなり、絶縁膜ＺＭ２は窒化シリコン膜からなる。
但し、本実施の形態のように絶縁膜ＺＭ１と絶縁膜ＺＭ２とを同種の材料により形成すれば、シリサイドブロック膜として相応しい材料を、絶縁膜ＺＭ１と絶縁膜ＺＭ２との両方に用いることができる。これにより、金属シリサイド層ＳＬを形成する領域と形成しない領域との設定を、シリサイドブロック膜を用いて容易かつ的確に行うことができる。また、絶縁膜ＺＭ１と絶縁膜ＺＭ２とを同種の材料により形成すれば、絶縁膜ＺＭ１形成工程と絶縁膜ＺＭ２形成工程とを行いやすくなり、例えば、絶縁膜ＺＭ１の成膜と絶縁膜ＺＭ２の成膜とに同じ成膜装置を用いることが可能になる。このため、半導体装置を製造しやすくなり、また、半導体装置の製造コストの低減なども図ることができる。
一方、絶縁膜ＺＭ１と絶縁膜ＺＭ２とを異なる種類の材料により形成すれば、ステップＳ１７のウェット洗浄処理で使用する薬液による絶縁膜ＺＭ１のエッチング速度と絶縁膜ＺＭ２のエッチング速度とを異ならせることができる。このため、ステップＳ１７のウェット洗浄処理で使用する薬液による絶縁膜ＺＭ１のエッチング速度よりも、ステップＳ１７のウェット洗浄処理で使用する薬液による絶縁膜ＺＭ２のエッチング速度が小さくなるように、絶縁膜ＺＭ２の材料を選択することができるため、ステップＳ１７のウェット洗浄処理での絶縁膜ＺＭ２のエッチング量を抑制することができる。これにより、ステップＳ１２で形成する絶縁膜ＺＭ２の厚みを薄くすることが可能になるため、ＭＩＳＦＥＴなどの微細化に伴う隣接間隔ＷＤの縮小にも対応できるようになり、半導体装置の小型化に有利となる。
また、本実施の形態では、シリサイドブロック膜（ここでは絶縁膜ＺＭ１）により金属シリサイド層ＳＬの形成を防止する領域を有する素子として、シリコンパターンＳＰＴにより形成された抵抗素子（ポリシリコン抵抗素子）を例に挙げて説明したが、シリコンパターンＳＰＴにより形成された抵抗素子以外の素子を適用することもできる。例えば、半導体基板ＳＢにイオン注入などで不純物を導入して形成した抵抗素子などにも、適用することができる。その場合、抵抗素子を構成する不純物拡散層において、上記プラグＰＧを接続する領域には、ソース・ドレイン領域と同様に金属シリサイド層ＳＬが形成されるようにし、それ以外の領域には、ステップＳ１５のエッチング工程で絶縁膜ＺＭ１，ＺＭ２を残存させることで、金属シリサイド層ＳＬが形成されないようにすることができる。
また、本実施の形態では、ＭＩＳＦＥＴ形成領域１Ａにおいて、ソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）上とゲート電極ＧＥ上とに金属シリサイド層ＳＬが形成される場合について説明した。他の形態として、ＭＩＳＦＥＴ形成領域１Ａにおいて、ソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）上に金属シリサイド層ＳＬが形成されるが、ゲート電極ＧＥの一部または全部上には金属シリサイド層ＳＬが形成されない場合もあり得る。例えば、ゲート電極ＧＥを金属膜により形成した場合には、ゲート電極ＧＥ上には金属シリサイド層ＳＬは形成されない。また、ゲート電極ＧＥがシリコン膜により形成された場合であっても、ステップＳ１５のエッチング工程で、ゲート電極ＧＥのうちの金属シリサイド層ＳＬを形成しない部分上に絶縁膜ＺＭ１，ＺＭ２を残存させることで、ゲート電極ＧＥの一部または全部上に金属シリサイド層ＳＬが形成されないようにすることもできる。この場合、サリサイドプロセスにおいて、絶縁膜ＺＭ１で覆われた部分のゲート電極ＧＥ上には、金属シリサイド層ＳＬは形成されない。
また、金属シリサイド層ＳＬが上面に形成されたソース・ドレイン領域を有するＭＩＳＦＥＴと、金属シリサイド層ＳＬが上面に形成されていないソース・ドレイン領域を有するＭＩＳＦＥＴとを、同一の半導体基板ＳＢ上に混在させることもできる。その場合、金属シリサイド層ＳＬを形成するソース・ドレイン領域については、その上の絶縁膜ＺＭ１，ＺＭ２は、ステップＳ１５のエッチングで除去されるようにし、一方、金属シリサイド層ＳＬを形成しないソース・ドレイン領域については、その上の絶縁膜ＺＭ１，ＺＭ２は、ステップＳ１５のエッチングで除去されずに残存されるようにすればよい。この場合、サリサイドプロセスにおいて、絶縁膜ＺＭ１で覆われたソース・ドレイン領域には、金属シリサイド層ＳＬは形成されず、絶縁膜ＺＭ１で覆われないソース・ドレイン領域には、金属シリサイド層ＳＬが形成される。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＧＥ ゲート電極
ＲＰ１ レジストパターン
ＳＢ 半導体基板
ＳＤ ｎ＋型半導体領域
ＳＷ１ サイドウォールスペーサ
ＺＭ１，ＺＭ２ 絶縁膜

Claims (19)

  1. （ａ）半導体基板を準備する工程、
    （ｂ）前記（ａ）工程後、前記半導体基板上にＭＩＳＦＥＴ用のゲート電極をゲート絶縁膜を介して形成する工程、
    （ｃ）前記（ｂ）工程後、前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
    （ｄ）前記（ｃ）工程後、イオン注入法を用いて前記半導体基板に前記ＭＩＳＦＥＴ用のソース・ドレイン領域を形成する工程、
    （ｅ）前記（ｄ）工程後、前記半導体基板上に、前記ゲート電極および前記側壁絶縁膜を覆うように、第１絶縁膜を形成する工程、
    （ｆ）前記（ｅ）工程後、第１の熱処理温度で第１の熱処理を行う工程、
    （ｇ）前記（ｆ）工程後、前記第１絶縁膜上に第２絶縁膜を形成する工程、
    （ｈ）前記（ｇ）工程後、前記第２絶縁膜上にレジストパターンを形成する工程、
    （ｉ）前記（ｈ）工程後、前記レジストパターンをエッチングマスクとして用いて前記第２絶縁膜および前記第１絶縁膜をエッチングすることにより、前記レジストパターンで覆われない部分の前記第２絶縁膜および前記第１絶縁膜を除去し、前記レジストパターンの下に前記第２絶縁膜および前記第１絶縁膜を残す工程、
    （ｊ）前記（ｉ）工程後、前記レジストパターンを除去する工程、
    （ｋ）前記（ｊ）工程後、ウェット洗浄処理を行う工程、
    （ｌ）前記（ｋ）工程後、前記ソース・ドレイン領域上を含む前記半導体基板上に、前記ゲート電極および前記側壁絶縁膜を覆うように、金属膜を形成する工程、
    （ｍ）前記（ｌ）工程後、第２の熱処理を行って前記金属膜と前記ソース・ドレイン領域とを反応させて、前記ソース・ドレイン領域上に金属シリサイド層を形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｈ）工程では、前記レジストパターンは、前記ソース・ドレイン領域の上方には形成されず、
    前記（ｉ）工程では、前記ソース・ドレイン領域上の前記第２絶縁膜および前記第１絶縁膜は除去される、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程の後で、前記（ｅ）工程の前に、前記第１の熱処理温度以上の温度での熱処理は行われない、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｇ）工程の後で、前記（ｉ）工程の前に、前記第１の熱処理温度以上の温度での熱処理は行われない、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    （ｇ１）前記（ｇ）後で、前記（ｈ）工程前に、前記第１の熱処理温度よりも低い第２の熱処理温度で第３の熱処理を行う工程、
    を更に有する、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第１の熱処理により、前記ソース・ドレイン領域内の不純物が活性化される、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記第１の熱処理温度は、９００℃以上である、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程で形成された前記第１絶縁膜の第１の厚さよりも、前記（ｇ）工程で形成された前記第２絶縁膜の第２の厚さが厚い、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記第１の厚さは１０ｎｍ以上である、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記第１の厚さは２０ｎｍ以下である、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    （ｎ）前記（ｍ）工程後、前記（ｍ）工程にて反応しなかった前記金属膜を除去する工程、
    を更に有する、半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁膜は、前記金属シリサイド層の形成を防止するシリサイドブロック膜として機能する、半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、
    前記（ｋ）工程では、前記ウェット洗浄処理により、前記第２絶縁膜の少なくとも一部がエッチングされる、半導体装置の製造方法。
  14. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁膜と前記第２絶縁膜とは、同種の材料からなる、半導体装置の製造方法。
  15. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁膜と前記第２絶縁膜とは、異なる種類の材料からなる、半導体装置の製造方法。
  16. 請求項１記載の半導体装置の製造方法において、
    前記（ｉ）工程では、前記ソース・ドレイン領域上および前記ゲート電極上の前記第２絶縁膜および前記第１絶縁膜は除去され、
    前記（ｍ）工程では、前記第２の熱処理により前記金属膜と前記ソース・ドレイン領域および前記ゲート電極とが反応して、前記ソース・ドレイン領域上と前記ゲート電極上とに、それぞれ前記金属シリサイド層が形成される、半導体装置の製造方法。
  17. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記ゲート電極と、抵抗素子用の導体パターンとが、前記半導体基板上に形成され、
    前記（ｅ）工程では、前記半導体基板上に、前記導体パターン、前記ゲート電極および前記側壁絶縁膜を覆うように、前記第１絶縁膜が形成され、
    前記（ｈ）工程では、前記導体パターンの一部の上方に、前記レジストパターンが形成され、
    前記（ｋ）工程では、前記ソース・ドレイン領域上を含む前記半導体基板上に、前記導体パターン、前記ゲート電極および前記側壁絶縁膜を覆うように、前記金属膜が形成される、半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記（ｉ）工程では、前記ソース・ドレイン領域上、前記ゲート電極上、および前記導体パターンの一部上の前記第２絶縁膜および前記第１絶縁膜は除去され、
    前記（ｍ）工程では、前記第２の熱処理により前記金属膜と前記ソース・ドレイン領域、前記ゲート電極および前記導体パターンとが反応して、前記ソース・ドレイン領域上と前記ゲート電極上と前記導体パターンの一部上とに、それぞれ前記金属シリサイド層が形成される、半導体装置の製造方法。
  19. （ａ）半導体基板を準備する工程、
    （ｂ）前記（ａ）工程後、前記半導体基板上にＭＩＳＦＥＴ用のゲート電極をゲート絶縁膜を介して形成する工程、
    （ｃ）前記（ｂ）工程後、前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
    （ｄ）前記（ｃ）工程後、イオン注入法を用いて前記半導体基板に前記ＭＩＳＦＥＴ用のソース・ドレイン領域を形成する工程、
    （ｅ）前記（ｄ）工程後、前記半導体基板上に、前記ゲート電極および前記側壁絶縁膜を覆うように、第１絶縁膜を形成する工程、
    （ｆ）前記（ｅ）工程後、第１の熱処理温度で第１の熱処理を行う工程、
    （ｇ）前記（ｆ）工程後、前記第１絶縁膜上に第２絶縁膜を形成する工程、
    （ｈ）前記（ｇ）工程後、前記第２絶縁膜上にレジストパターンを形成する工程、
    （ｉ）前記（ｈ）工程後、前記レジストパターンをエッチングマスクとして用いて前記第２絶縁膜および前記第１絶縁膜をエッチングすることにより、前記レジストパターンで覆われない部分の前記第２絶縁膜および前記第１絶縁膜を除去し、前記レジストパターンの下に前記第２絶縁膜および前記第１絶縁膜を残す工程、
    （ｊ）前記（ｉ）工程後、前記レジストパターンを除去する工程、
    （ｋ）前記（ｊ）工程後、ウェット洗浄処理を行う工程、
    （ｌ）前記（ｋ）工程後、前記ソース・ドレイン領域上を含む前記半導体基板上に、前記ゲート電極および前記側壁絶縁膜を覆うように、金属膜を形成する工程、
    （ｍ）前記（ｌ）工程後、第２の熱処理を行って前記金属膜と前記ソース・ドレイン領域とを反応させて、前記ソース・ドレイン領域上に金属シリサイド層を形成する工程、
    を有し、
    前記（ｄ）工程の後で、前記（ｅ）工程の前に、前記第１の熱処理温度以上の温度での熱処理は行われず、
    前記（ｆ）工程では、前記第１の熱処理により、前記ソース・ドレイン領域内の不純物が活性化され、
    前記（ｇ）工程の後で、前記（ｉ）工程の前に、前記第１の熱処理温度以上の温度での熱処理は行われず、
    前記（ｈ）工程では、前記レジストパターンは、前記ソース・ドレイン領域の上方には形成されず、
    前記（ｉ）工程では、前記ソース・ドレイン領域上の前記第２絶縁膜および前記第１絶縁膜は除去される、半導体装置の製造方法。
JP2015256354A 2015-12-28 2015-12-28 半導体装置の製造方法 Pending JP2017120821A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015256354A JP2017120821A (ja) 2015-12-28 2015-12-28 半導体装置の製造方法
US15/368,625 US10134869B2 (en) 2015-12-28 2016-12-04 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015256354A JP2017120821A (ja) 2015-12-28 2015-12-28 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017120821A true JP2017120821A (ja) 2017-07-06
JP2017120821A5 JP2017120821A5 (ja) 2018-07-12

Family

ID=59087315

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015256354A Pending JP2017120821A (ja) 2015-12-28 2015-12-28 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10134869B2 (ja)
JP (1) JP2017120821A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11205578B2 (en) * 2017-10-18 2021-12-21 Texas Instruments Incorporated Dopant anneal with stabilization step for IC with matched devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199720A (ja) * 1996-01-22 1997-07-31 Oki Electric Ind Co Ltd Ｍｏｓ型半導体装置とその製造方法
JP2004103900A (ja) * 2002-09-11 2004-04-02 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004165627A (ja) * 2002-11-14 2004-06-10 Samsung Electronics Co Ltd Ｌ字型スペーサを採用した半導体素子の製造方法
JP2004235255A (ja) * 2003-01-28 2004-08-19 Nec Electronics Corp 半導体装置の製造方法及び半導体装置
JP2007019206A (ja) * 2005-07-07 2007-01-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010098042A (ja) * 2008-10-15 2010-04-30 Renesas Technology Corp 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100212098B1 (ko) * 1987-09-19 1999-08-02 가나이 쓰도무 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법
JP2002280459A (ja) * 2001-03-21 2002-09-27 Kawasaki Microelectronics Kk 集積回路の製造方法
JP5061429B2 (ja) 2005-07-01 2012-10-31 ソニー株式会社 半導体装置の製造方法
JP5446281B2 (ja) * 2008-08-01 2014-03-19 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
JP5493382B2 (ja) 2008-08-01 2014-05-14 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
US8115154B2 (en) 2008-08-01 2012-02-14 Sony Corporation Solid-state imaging device, method of producing the same, and imaging device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199720A (ja) * 1996-01-22 1997-07-31 Oki Electric Ind Co Ltd Ｍｏｓ型半導体装置とその製造方法
JP2004103900A (ja) * 2002-09-11 2004-04-02 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004165627A (ja) * 2002-11-14 2004-06-10 Samsung Electronics Co Ltd Ｌ字型スペーサを採用した半導体素子の製造方法
JP2004235255A (ja) * 2003-01-28 2004-08-19 Nec Electronics Corp 半導体装置の製造方法及び半導体装置
JP2007019206A (ja) * 2005-07-07 2007-01-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010098042A (ja) * 2008-10-15 2010-04-30 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US10134869B2 (en) 2018-11-20
US20170186850A1 (en) 2017-06-29

Similar Documents

Publication Publication Date Title
US7655525B2 (en) Semiconductor device free of gate spacer stress and method of manufacturing the same
JP4994585B2 (ja) シリサイド化された電極を有する半導体装置の製造方法及び該半導体装置
US7786004B2 (en) Method of treating an exposed conductive film prior to forming a silicide
KR20130010427A (ko) 단일 게이트 비휘발성 메모리 장치의 구조 및 방법
JP2011018742A (ja) 半導体装置の製造方法
JP2012164869A (ja) 半導体装置およびその製造方法
TW201926556A (zh) 半導體製作方法
JP2007165558A (ja) 半導体装置およびその製造方法
JP2008270333A (ja) 半導体装置とその製造方法
JP5792550B2 (ja) 半導体装置およびその製造方法
US20050285206A1 (en) Semiconductor device and manufacturing method thereof
CN108735671B (zh) 半导体器件的制造方法
JP2011086679A (ja) 半導体装置および半導体装置の製造方法
JP2008085205A (ja) 半導体装置及びその製造方法
KR100576464B1 (ko) 반도체소자의 도전배선 형성방법
JP2007234667A (ja) 半導体装置の製造方法
JP2017120821A (ja) 半導体装置の製造方法
JP3827603B2 (ja) 半導体装置の製造方法
US7709911B2 (en) Semiconductor device having silicide transistors and non-silicide transistors formed on the same substrate and method for fabricating the same
JP6989460B2 (ja) 半導体装置およびその製造方法
JP2011228578A (ja) 半導体装置およびその製造方法
JP4344506B2 (ja) 半導体集積回路装置の製造方法
JP2006114893A (ja) 半導体装置のシリサイド膜の形成方法
US20110086510A1 (en) Semiconductor device and method of manufacture thereof
KR101426467B1 (ko) 게이트 구조물, 이의 제조 방법 및 이를 포함하는 반도체소자의 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180529

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190827