JP2002280459A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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Abstract
(57)【要約】
【課題】本発明は、ＭＯＳトランジスタと、上部電極お
よび下部電極を有する容量素子や抵抗素子とが混在する
集積回路の製造方法に関し、電気的特性に優れた受動素
子を有する集積回路を効率の良いプロセスで得る。 【解決手段】絶縁膜２０の、少なくとも第１のＭＯＳト
ランジスタ１００のソース／ドレイン領域を覆う部分を
残したまま、少なくとも第２のＭＯＳトランジスタ２０
０のソース／ドレイン領域を覆う部分を除去すること
で、少なくとも第２のＭＯＳトランジスタ２００のソー
ス／ドレイン領域を露出する工程と、少なくとも、第２
のＭＯＳトランジスタ２００の、上記工程によって露出
されたソース／ドレイン領域上に金属膜を堆積し、熱処
理を行って第２のＭＯＳトランジスタの２００ソース／
ドレイン領域をシリサイド化する工程とを含む。
よび下部電極を有する容量素子や抵抗素子とが混在する
集積回路の製造方法に関し、電気的特性に優れた受動素
子を有する集積回路を効率の良いプロセスで得る。 【解決手段】絶縁膜２０の、少なくとも第１のＭＯＳト
ランジスタ１００のソース／ドレイン領域を覆う部分を
残したまま、少なくとも第２のＭＯＳトランジスタ２０
０のソース／ドレイン領域を覆う部分を除去すること
で、少なくとも第２のＭＯＳトランジスタ２００のソー
ス／ドレイン領域を露出する工程と、少なくとも、第２
のＭＯＳトランジスタ２００の、上記工程によって露出
されたソース／ドレイン領域上に金属膜を堆積し、熱処
理を行って第２のＭＯＳトランジスタの２００ソース／
ドレイン領域をシリサイド化する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タと、容量素子や抵抗素子等の受動素子とが混在する集
積回路の製造方法に関する。
タと、容量素子や抵抗素子等の受動素子とが混在する集
積回路の製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置の微細化に伴い、ｐｎ
接合の深さが浅くなることで横方向の拡散抵抗は増加傾
向にある。例えばＭＯＳトランジスタでは、微細化に伴
いソース／ドレイン領域を浅くする結果、ソース／ドレ
イン領域が高抵抗化し、トランジスタの高速化の妨げと
なる。このため、ソース／ドレイン領域をシリサイド化
することによって低抵抗化させる技術が知られている。
接合の深さが浅くなることで横方向の拡散抵抗は増加傾
向にある。例えばＭＯＳトランジスタでは、微細化に伴
いソース／ドレイン領域を浅くする結果、ソース／ドレ
イン領域が高抵抗化し、トランジスタの高速化の妨げと
なる。このため、ソース／ドレイン領域をシリサイド化
することによって低抵抗化させる技術が知られている。
【０００３】シリサイド化技術の中には、ＭＯＳトラン
ジスタのソース／ドレイン領域やゲート電極が形成され
た半導体基板上の全面にＴｉ等の金属膜を形成して熱処
理することにより、ソース／ドレイン領域やゲート電極
のシリコンの露出部分だけにシリサイド化反応を起こさ
せて選択的にシリサイドを形成する、いわゆる自己整合
シリサイド形成技術（サリサイド技術）がある。一方、
入出力回路に使用するトランジスタ等はシリサイド化す
ることが好ましくない場合もある。このような場合、シ
リサイド化を避けるトランジスタを絶縁膜（サリサイド
ブロック膜）で覆ってから、他のトランジスタのみをシ
リサイド化する方法がある。
ジスタのソース／ドレイン領域やゲート電極が形成され
た半導体基板上の全面にＴｉ等の金属膜を形成して熱処
理することにより、ソース／ドレイン領域やゲート電極
のシリコンの露出部分だけにシリサイド化反応を起こさ
せて選択的にシリサイドを形成する、いわゆる自己整合
シリサイド形成技術（サリサイド技術）がある。一方、
入出力回路に使用するトランジスタ等はシリサイド化す
ることが好ましくない場合もある。このような場合、シ
リサイド化を避けるトランジスタを絶縁膜（サリサイド
ブロック膜）で覆ってから、他のトランジスタのみをシ
リサイド化する方法がある。
【０００４】従来より、このような自己整合シリサイド
形成を含むＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ
ＯＳ）プロセスにおいて、半導体基板上に容量素子や抵
抗素子といった受動素子を同時に形成する方法が提案さ
れている。特にアナログ用途の集積回路においては、こ
のような受動素子が多用される。
形成を含むＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ
ＯＳ）プロセスにおいて、半導体基板上に容量素子や抵
抗素子といった受動素子を同時に形成する方法が提案さ
れている。特にアナログ用途の集積回路においては、こ
のような受動素子が多用される。
【０００５】例えば、特開平７−２０２０１２号公報に
は、キャパシタ用の絶縁膜をサリサイドブロック膜もし
くはＭＯＳトランジスタのサイドウォールスペーサとし
て同時に用いる方法が提案されている。また、特開平１
０−７０２４４号公報では、自己整合シリサイド形成を
含む集積回路の製造方法において、キャパシタ用絶縁膜
とキャパシタ用上部電極とを同時にパターニングする方
法が提案されている。
は、キャパシタ用の絶縁膜をサリサイドブロック膜もし
くはＭＯＳトランジスタのサイドウォールスペーサとし
て同時に用いる方法が提案されている。また、特開平１
０−７０２４４号公報では、自己整合シリサイド形成を
含む集積回路の製造方法において、キャパシタ用絶縁膜
とキャパシタ用上部電極とを同時にパターニングする方
法が提案されている。
【０００６】
【発明が解決しようとする課題】しかしながら、特開平
７−２０２０１２号公報に提案された方法では、絶縁膜
の一部をキャパシタ用の絶縁膜として使用するためにパ
ターニングした後、キャパシタ用の上部電極形成がなさ
れる。このために、その絶縁膜の、キャパシタ用の絶縁
膜となる部分がレジストに含有されている有機物により
汚染されたり、エッチングやアッシングによって膜減り
等のダメージを受ける恐れがあり、キャパシタ用の絶縁
膜として電気的特性に劣るという問題がある。
７−２０２０１２号公報に提案された方法では、絶縁膜
の一部をキャパシタ用の絶縁膜として使用するためにパ
ターニングした後、キャパシタ用の上部電極形成がなさ
れる。このために、その絶縁膜の、キャパシタ用の絶縁
膜となる部分がレジストに含有されている有機物により
汚染されたり、エッチングやアッシングによって膜減り
等のダメージを受ける恐れがあり、キャパシタ用の絶縁
膜として電気的特性に劣るという問題がある。
【０００７】また、特開平１０−７０２４４号公報に提
案された方法では、絶縁膜をキャパシタ用の絶縁膜とし
てしか用いておらず、サリサイドブロックやサイドウォ
ールスペーサを形成するためには、絶縁膜をもう一度形
成してパターニングする必要があり、工程数が多くなっ
てしまう。
案された方法では、絶縁膜をキャパシタ用の絶縁膜とし
てしか用いておらず、サリサイドブロックやサイドウォ
ールスペーサを形成するためには、絶縁膜をもう一度形
成してパターニングする必要があり、工程数が多くなっ
てしまう。
【０００８】本発明は、上記事情に鑑み、電気的特性に
優れた受動素子を効率の良いプロセスで得ることができ
る集積回路の製造方法を提供することを目的とする。
優れた受動素子を効率の良いプロセスで得ることができ
る集積回路の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明の第１の集積回路の製造方法は、半導体基板上に、第
１および第２のＭＯＳトランジスタのそれぞれのゲート
電極と、上部電極および下部電極とを有する容量素子の
その下部電極とを形成する第１工程と、上記第１および
第２のＭＯＳトランジスタのそれぞれの上記ゲート電極
およびそのゲート電極の両側のソース／ドレイン領域
と、上記容量素子の下部電極とを覆う絶縁膜を形成する
第２工程と、上記第２工程の実施に続いて、上記絶縁膜
上の、少なくとも上記下部電極を覆う部分に導電膜から
なる上記上部電極を形成する第３工程と、上記第３工程
の実施の後に、上記絶縁膜の、少なくとも上記第１のＭ
ＯＳトランジスタのソース／ドレイン領域を覆う部分を
残したまま、少なくとも上記第２のＭＯＳトランジスタ
のソース／ドレイン領域を覆う部分を除去することで、
少なくともその第２のＭＯＳトランジスタのソース／ド
レイン領域を露出する第４工程と、少なくとも、上記第
２のＭＯＳトランジスタの、上記第４工程によって露出
されたソース／ドレイン領域上に金属膜を堆積し、熱処
理を行ってその第２のＭＯＳトランジスタのソース／ド
レイン領域をシリサイド化する第５工程とを含むことを
特徴とする。
明の第１の集積回路の製造方法は、半導体基板上に、第
１および第２のＭＯＳトランジスタのそれぞれのゲート
電極と、上部電極および下部電極とを有する容量素子の
その下部電極とを形成する第１工程と、上記第１および
第２のＭＯＳトランジスタのそれぞれの上記ゲート電極
およびそのゲート電極の両側のソース／ドレイン領域
と、上記容量素子の下部電極とを覆う絶縁膜を形成する
第２工程と、上記第２工程の実施に続いて、上記絶縁膜
上の、少なくとも上記下部電極を覆う部分に導電膜から
なる上記上部電極を形成する第３工程と、上記第３工程
の実施の後に、上記絶縁膜の、少なくとも上記第１のＭ
ＯＳトランジスタのソース／ドレイン領域を覆う部分を
残したまま、少なくとも上記第２のＭＯＳトランジスタ
のソース／ドレイン領域を覆う部分を除去することで、
少なくともその第２のＭＯＳトランジスタのソース／ド
レイン領域を露出する第４工程と、少なくとも、上記第
２のＭＯＳトランジスタの、上記第４工程によって露出
されたソース／ドレイン領域上に金属膜を堆積し、熱処
理を行ってその第２のＭＯＳトランジスタのソース／ド
レイン領域をシリサイド化する第５工程とを含むことを
特徴とする。
【００１０】本発明の第１の集積回路の製造方法では、
絶縁膜の一部を上記容量素子の容量絶縁膜にするととも
に、その絶縁膜の他の部分をサリサイドブロックとして
利用する。このため、シリサイド化されたソース／ドレ
イン領域を有するＭＯＳトランジスタと、シリサイド化
を避けたソース／ドレイン領域を有するＭＯＳトランジ
スタと、受動素子である容量素子とを同じ半導体基板上
に工程数の少いプロセスフローで効率よく製造すること
ができる。
絶縁膜の一部を上記容量素子の容量絶縁膜にするととも
に、その絶縁膜の他の部分をサリサイドブロックとして
利用する。このため、シリサイド化されたソース／ドレ
イン領域を有するＭＯＳトランジスタと、シリサイド化
を避けたソース／ドレイン領域を有するＭＯＳトランジ
スタと、受動素子である容量素子とを同じ半導体基板上
に工程数の少いプロセスフローで効率よく製造すること
ができる。
【００１１】また、容量素子の容量絶縁膜として使用す
る絶縁膜を第２工程で形成した後、パターンニング工程
を経ることなく、続いて、容量素子の上部電極となる導
電膜を形成する。このため、容量絶縁膜に対する汚染や
ダメージの問題が無く、電気的特性の優れた容量素子を
形成することができる。
る絶縁膜を第２工程で形成した後、パターンニング工程
を経ることなく、続いて、容量素子の上部電極となる導
電膜を形成する。このため、容量絶縁膜に対する汚染や
ダメージの問題が無く、電気的特性の優れた容量素子を
形成することができる。
【００１２】また、本発明の第１の集積回路の製造方法
において、上記第１工程が、上記第１および第２のＭＯ
Ｓトランジスタのゲート電極と、上記容量素子の下部電
極とを形成するとともに、さらに抵抗素子を形成する工
程であり、上記第２工程において形成される絶縁膜が、
上記第１および第２のＭＯＳトランジスタのそれぞれの
ゲート電極およびソース／ドレイン領域と、上記容量素
子の下部電極とに加えて、上記抵抗素子を覆うものであ
り、上記第４工程において、上記絶縁膜の、上記第１の
ＭＯＳトランジスタのソース／ドレイン領域を覆う部分
に加えて、上記抵抗素子を覆う部分を残す態様が好まし
い。
において、上記第１工程が、上記第１および第２のＭＯ
Ｓトランジスタのゲート電極と、上記容量素子の下部電
極とを形成するとともに、さらに抵抗素子を形成する工
程であり、上記第２工程において形成される絶縁膜が、
上記第１および第２のＭＯＳトランジスタのそれぞれの
ゲート電極およびソース／ドレイン領域と、上記容量素
子の下部電極とに加えて、上記抵抗素子を覆うものであ
り、上記第４工程において、上記絶縁膜の、上記第１の
ＭＯＳトランジスタのソース／ドレイン領域を覆う部分
に加えて、上記抵抗素子を覆う部分を残す態様が好まし
い。
【００１３】この態様では、さらに、受動素子である上
記抵抗素子を同じ半導体基板上に工程数の少いプロセス
フローで効率よく製造することができる。
記抵抗素子を同じ半導体基板上に工程数の少いプロセス
フローで効率よく製造することができる。
【００１４】本発明の第２の集積回路の製造方法は、半
導体基板上に、上記第１および第２のＭＯＳトランジス
タのそれぞれのゲート電極と、上部電極および下部電極
を有する容量素子のその下部電極とを形成する第１工程
と、上記第１および第２のＭＯＳトランジスタのそれぞ
れの上記ゲート電極およびそのゲート電極の両側のソー
ス／ドレイン領域と、上記容量素子の下部電極と、その
上方に抵抗素子が形成される上記半導体基板の所定領域
とを覆う第１の絶縁膜を形成する第２工程と、上記第２
工程の実施に続いて、上記第１の絶縁膜の、少なくとも
上記下部電極を覆う部分と、上記所定領域を覆う部分と
の上に、それぞれ多結晶シリコンからなる、上記容量素
子の上部電極と上記抵抗素子とを形成する第３工程と、
上記第３工程によって形成された上記抵抗素子を覆う第
２の絶縁膜を形成する第４工程と、上記第１のＭＯＳト
ランジスタのソース／ドレイン領域を覆う部分の少なく
とも上記第１の絶縁膜と、上記抵抗素子を覆う部分の上
記第２の絶縁膜を残したまま、上記第２のＭＯＳトラン
ジスタのソース／ドレイン領域を覆う部分の上記第１の
絶縁膜を除去することで、少なくともその第２のＭＯＳ
トランジスタのソース／ドレイン領域を露出する第５工
程と、少なくとも、上記第２のＭＯＳトランジスタの、
上記第５工程によって露出されたソース／ドレイン領域
上に金属膜を堆積し、熱処理を行ってその第２のＭＯＳ
トランジスタのソース／ドレイン領域をシリサイド化す
る第６工程とを含むことを特徴とする。
導体基板上に、上記第１および第２のＭＯＳトランジス
タのそれぞれのゲート電極と、上部電極および下部電極
を有する容量素子のその下部電極とを形成する第１工程
と、上記第１および第２のＭＯＳトランジスタのそれぞ
れの上記ゲート電極およびそのゲート電極の両側のソー
ス／ドレイン領域と、上記容量素子の下部電極と、その
上方に抵抗素子が形成される上記半導体基板の所定領域
とを覆う第１の絶縁膜を形成する第２工程と、上記第２
工程の実施に続いて、上記第１の絶縁膜の、少なくとも
上記下部電極を覆う部分と、上記所定領域を覆う部分と
の上に、それぞれ多結晶シリコンからなる、上記容量素
子の上部電極と上記抵抗素子とを形成する第３工程と、
上記第３工程によって形成された上記抵抗素子を覆う第
２の絶縁膜を形成する第４工程と、上記第１のＭＯＳト
ランジスタのソース／ドレイン領域を覆う部分の少なく
とも上記第１の絶縁膜と、上記抵抗素子を覆う部分の上
記第２の絶縁膜を残したまま、上記第２のＭＯＳトラン
ジスタのソース／ドレイン領域を覆う部分の上記第１の
絶縁膜を除去することで、少なくともその第２のＭＯＳ
トランジスタのソース／ドレイン領域を露出する第５工
程と、少なくとも、上記第２のＭＯＳトランジスタの、
上記第５工程によって露出されたソース／ドレイン領域
上に金属膜を堆積し、熱処理を行ってその第２のＭＯＳ
トランジスタのソース／ドレイン領域をシリサイド化す
る第６工程とを含むことを特徴とする。
【００１５】本発明の第２の集積回路の製造方法におい
ても、第１の集積回路の製造方法と同様の特徴を有す
る。さらに、本発明の第２の集積回路の製造方法では、
多結晶シリコン膜の一部を容量素子の上部電極にすると
ともに、その多結晶シリコン膜の他の部分のシリサイド
化を避けて、抵抗素子にする。このため、シリサイド化
されたソース／ドレイン領域を有するＭＯＳトランジス
タと、シリサイド化を避けたソース／ドレイン領域を有
するＭＯＳトランジスタと、受動素子である容量素子
と、同じく受動素子である抵抗素子とを同じ半導体基板
上に工程数の少いプロセスフローで効率よく製造するこ
とができる。
ても、第１の集積回路の製造方法と同様の特徴を有す
る。さらに、本発明の第２の集積回路の製造方法では、
多結晶シリコン膜の一部を容量素子の上部電極にすると
ともに、その多結晶シリコン膜の他の部分のシリサイド
化を避けて、抵抗素子にする。このため、シリサイド化
されたソース／ドレイン領域を有するＭＯＳトランジス
タと、シリサイド化を避けたソース／ドレイン領域を有
するＭＯＳトランジスタと、受動素子である容量素子
と、同じく受動素子である抵抗素子とを同じ半導体基板
上に工程数の少いプロセスフローで効率よく製造するこ
とができる。
【００１６】本発明の第３の集積回路の製造方法は、半
導体基板上に、ＭＯＳトランジスタのゲート電極と、上
部電極および下部電極を有する容量素子のその下部電極
とを形成する第１工程と、上記ＭＯＳトランジスタのゲ
ート電極および上記容量素子の下部電極とを覆う第１の
絶縁膜を形成する第２工程と、上記第２工程の実施に続
いて、上記第１の絶縁膜上の、上記下部電極上の部分に
導電膜からなる上記上部電極を形成する第３工程と、上
記第３工程の実施の後に、上記第１の絶縁膜の、上記第
１のＭＯＳトランジスタのゲート電極の側壁を覆う部分
を残したまま上面を覆う部分を除去することで、その第
１のＭＯＳトランジスタのゲート電極の側壁にスペーサ
を形成する第４工程とを含むことを特徴とする。
導体基板上に、ＭＯＳトランジスタのゲート電極と、上
部電極および下部電極を有する容量素子のその下部電極
とを形成する第１工程と、上記ＭＯＳトランジスタのゲ
ート電極および上記容量素子の下部電極とを覆う第１の
絶縁膜を形成する第２工程と、上記第２工程の実施に続
いて、上記第１の絶縁膜上の、上記下部電極上の部分に
導電膜からなる上記上部電極を形成する第３工程と、上
記第３工程の実施の後に、上記第１の絶縁膜の、上記第
１のＭＯＳトランジスタのゲート電極の側壁を覆う部分
を残したまま上面を覆う部分を除去することで、その第
１のＭＯＳトランジスタのゲート電極の側壁にスペーサ
を形成する第４工程とを含むことを特徴とする。
【００１７】本発明の第３の集積回路の製造方法では、
第１の絶縁膜の一部を容量素子の絶縁膜にするととも
に、その第１の絶縁膜の他の部分を上記スペーサにす
る。このため、ゲート電極の側壁にスペーサを有するＭ
ＯＳトランジスタと、容量素子を同じ半導体基板上に工
程数の少いプロセスフローで効率よく製造することがで
きる。
第１の絶縁膜の一部を容量素子の絶縁膜にするととも
に、その第１の絶縁膜の他の部分を上記スペーサにす
る。このため、ゲート電極の側壁にスペーサを有するＭ
ＯＳトランジスタと、容量素子を同じ半導体基板上に工
程数の少いプロセスフローで効率よく製造することがで
きる。
【００１８】また、容量素子の容量絶縁膜となる第１の
絶縁膜を第２工程で形成した後、パターンニング工程を
経ることなく、続いて、容量素子の上部電極となる導電
膜を形成する。このため、容量絶縁膜に対する汚染やダ
メージの問題が無く、電気的特性の優れた容量素子を形
成することができる。
絶縁膜を第２工程で形成した後、パターンニング工程を
経ることなく、続いて、容量素子の上部電極となる導電
膜を形成する。このため、容量絶縁膜に対する汚染やダ
メージの問題が無く、電気的特性の優れた容量素子を形
成することができる。
【００１９】本発明の第４の集積回路の製造方法は、半
導体基板上に、第１および第２のＭＯＳトランジスタの
ゲート電極と、上部電極および下部電極を有する容量素
子のその下部電極とを形成する第１工程と、上記第１お
よび第２のＭＯＳトランジスタのそれぞれのゲート電極
と、上記容量素子の下部電極とを覆う第１の絶縁膜を形
成する第２工程と、上記第２工程の実施に続いて、上記
絶縁膜上の、少なくとも上記下部電極上の部分に導電膜
からなる上記上部電極を形成する第３工程と、上記第３
工程の実施の後に、上記第１の絶縁膜の、上記第１およ
び第２のＭＯＳトランジスタのゲート電極の側壁を覆う
部分を残したまま上面を覆う部分を除去することで、そ
の第１および第２のＭＯＳトランジスタのゲート電極の
側壁にスペーサを形成する第４工程と、上記第１および
第２のＭＯＳトランジスタのそれぞれのゲート電極、お
よびそのゲート電極の両側のソース／ドレイン領域、お
よび上記容量素子の上部電極を覆う第２の絶縁膜を形成
する第５工程と、上記第２の絶縁膜の、少なくとも上記
第１のＭＯＳトランジスタのソース／ドレイン領域を覆
う部分を残したまま、少なくとも上記第２のＭＯＳトラ
ンジスタのソース／ドレイン領域を覆う部分を除去する
ことで、少なくともその第２のＭＯＳトランジスタのソ
ース／ドレイン領域を露出する第６工程と、少なくと
も、上記第２のＭＯＳトランジスタの、上記第６工程に
よって露出されたソース／ドレイン領域上に金属膜を堆
積し、熱処理を行ってその第２のＭＯＳトランジスタの
ソース／ドレイン領域をシリサイド化する第７工程とを
含むことを特徴とする。
導体基板上に、第１および第２のＭＯＳトランジスタの
ゲート電極と、上部電極および下部電極を有する容量素
子のその下部電極とを形成する第１工程と、上記第１お
よび第２のＭＯＳトランジスタのそれぞれのゲート電極
と、上記容量素子の下部電極とを覆う第１の絶縁膜を形
成する第２工程と、上記第２工程の実施に続いて、上記
絶縁膜上の、少なくとも上記下部電極上の部分に導電膜
からなる上記上部電極を形成する第３工程と、上記第３
工程の実施の後に、上記第１の絶縁膜の、上記第１およ
び第２のＭＯＳトランジスタのゲート電極の側壁を覆う
部分を残したまま上面を覆う部分を除去することで、そ
の第１および第２のＭＯＳトランジスタのゲート電極の
側壁にスペーサを形成する第４工程と、上記第１および
第２のＭＯＳトランジスタのそれぞれのゲート電極、お
よびそのゲート電極の両側のソース／ドレイン領域、お
よび上記容量素子の上部電極を覆う第２の絶縁膜を形成
する第５工程と、上記第２の絶縁膜の、少なくとも上記
第１のＭＯＳトランジスタのソース／ドレイン領域を覆
う部分を残したまま、少なくとも上記第２のＭＯＳトラ
ンジスタのソース／ドレイン領域を覆う部分を除去する
ことで、少なくともその第２のＭＯＳトランジスタのソ
ース／ドレイン領域を露出する第６工程と、少なくと
も、上記第２のＭＯＳトランジスタの、上記第６工程に
よって露出されたソース／ドレイン領域上に金属膜を堆
積し、熱処理を行ってその第２のＭＯＳトランジスタの
ソース／ドレイン領域をシリサイド化する第７工程とを
含むことを特徴とする。
【００２０】本発明の第４の集積回路の製造方法におい
ても、第３の集積回路の製造方法と同様の特徴を有す
る。さらに、本発明の第４の集積回路の製造方法では、
第２の絶縁膜の一部をサリサイドブロック膜として利用
する。これにより、スペーサが側壁に形成されたゲート
電極とシリサイド化を避けたソース／ドレイン領域とを
有するＭＯＳトランジスタと、スペーサが側壁に形成さ
れたゲート電極とシリサイド化されたソース／ドレイン
領域とを有するＭＯＳトランジスタと、容量素子を同じ
半導体基板上に工程数の少いプロセスフローで効率よく
製造することができる。
ても、第３の集積回路の製造方法と同様の特徴を有す
る。さらに、本発明の第４の集積回路の製造方法では、
第２の絶縁膜の一部をサリサイドブロック膜として利用
する。これにより、スペーサが側壁に形成されたゲート
電極とシリサイド化を避けたソース／ドレイン領域とを
有するＭＯＳトランジスタと、スペーサが側壁に形成さ
れたゲート電極とシリサイド化されたソース／ドレイン
領域とを有するＭＯＳトランジスタと、容量素子を同じ
半導体基板上に工程数の少いプロセスフローで効率よく
製造することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００２２】まず、図１を用いて、本発明の第１の集積
回路の製造方法における一実施形態について説明する。
回路の製造方法における一実施形態について説明する。
【００２３】図１は、本発明の第１の集積回路の製造方
法における一実施形態の概略を工程順に示す断面図であ
る。
法における一実施形態の概略を工程順に示す断面図であ
る。
【００２４】この図１に示された第１実施形態の集積回
路の製造方法では、１枚のシリコン基板上に、シリサイ
ド化を避けた第１のＭＯＳトランジスタと、シリサイド
化された第２のＭＯＳトランジスタと、受動素子である
容量素子とを製造する方法である。
路の製造方法では、１枚のシリコン基板上に、シリサイ
ド化を避けた第１のＭＯＳトランジスタと、シリサイド
化された第２のＭＯＳトランジスタと、受動素子である
容量素子とを製造する方法である。
【００２５】まず、図１（ａ）に示す半導体基板（シリ
コン基板）１０上の分離領域の表面に分離絶縁膜１１を
形成する。分離絶縁膜１１が形成されていない領域が、
ＭＯＳトランジスタが形成されるアクティブ領域とな
る。受動素子は、通常、分離領域の分離絶縁膜の上に、
分離絶縁膜上に直接、もしくは、他の絶縁膜を介して、
形成される。また、図示しないＰウエル、Ｎウエル等の
構造も必要に応じて形成される。そして、アクティブ領
域において露出した半導体基板１０の表面に、ゲート絶
縁膜を形成する。このように、分離絶縁膜やゲート絶縁
膜等が形成された半導体基板１０の表面上に、第１の多
結晶シリコン膜を堆積し、リン等の不純物をドーピング
して、低抵抗化する。そして、この第１の多結晶シリコ
ン膜をパターニングすることによって、第１および第２
のＭＯＳトランジスタそれぞれのゲート電極１１０，２
１０と、キャパシタの下部電極３１０とを形成する。続
いて、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を形成するため、シリコン基板１０表面にゲー
ト電極１１０，２１０をマスクとしてセルフアラインで
不純物を注入し、浅いソース／ドレイン拡散層１２１，
２２１となる拡散領域を形成する。この後、これら拡散
領域とゲート電極１１０，２１０を覆うように全面に酸
化膜等の絶縁膜を形成する。そして、この絶縁膜に反応
性イオンエッチングによる異方性エッチングを施す。こ
れによりゲート電極１１０，２１０の両側に絶縁膜の一
部をサイドウォールスペーサ１１１，２１１として残留
させる。このとき同時に、下部電極３１０の側壁にもス
ペーサ３１１が形成される。次に、このサイドウォール
スペーサ１１１，２１１とゲート電極１１０，２１０と
をマスクとして不純物を高濃度にドープし、高濃度ソー
ス／ドレイン拡散層１２２，２２２を形成する。これに
より、浅い拡散層１２１，２２１と高濃度拡散層１２
２，２２２とからなるソース／ドレイン領域１２０，２
２０が形成される。
コン基板）１０上の分離領域の表面に分離絶縁膜１１を
形成する。分離絶縁膜１１が形成されていない領域が、
ＭＯＳトランジスタが形成されるアクティブ領域とな
る。受動素子は、通常、分離領域の分離絶縁膜の上に、
分離絶縁膜上に直接、もしくは、他の絶縁膜を介して、
形成される。また、図示しないＰウエル、Ｎウエル等の
構造も必要に応じて形成される。そして、アクティブ領
域において露出した半導体基板１０の表面に、ゲート絶
縁膜を形成する。このように、分離絶縁膜やゲート絶縁
膜等が形成された半導体基板１０の表面上に、第１の多
結晶シリコン膜を堆積し、リン等の不純物をドーピング
して、低抵抗化する。そして、この第１の多結晶シリコ
ン膜をパターニングすることによって、第１および第２
のＭＯＳトランジスタそれぞれのゲート電極１１０，２
１０と、キャパシタの下部電極３１０とを形成する。続
いて、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を形成するため、シリコン基板１０表面にゲー
ト電極１１０，２１０をマスクとしてセルフアラインで
不純物を注入し、浅いソース／ドレイン拡散層１２１，
２２１となる拡散領域を形成する。この後、これら拡散
領域とゲート電極１１０，２１０を覆うように全面に酸
化膜等の絶縁膜を形成する。そして、この絶縁膜に反応
性イオンエッチングによる異方性エッチングを施す。こ
れによりゲート電極１１０，２１０の両側に絶縁膜の一
部をサイドウォールスペーサ１１１，２１１として残留
させる。このとき同時に、下部電極３１０の側壁にもス
ペーサ３１１が形成される。次に、このサイドウォール
スペーサ１１１，２１１とゲート電極１１０，２１０と
をマスクとして不純物を高濃度にドープし、高濃度ソー
ス／ドレイン拡散層１２２，２２２を形成する。これに
より、浅い拡散層１２１，２２１と高濃度拡散層１２
２，２２２とからなるソース／ドレイン領域１２０，２
２０が形成される。
【００２６】次に、このようにして形成された、第１お
よび第２のＭＯＳトランジスタ１００，２００それぞれ
のソース／ドレイン領域およびゲート電極と、容量素子
の下部電極３１０とを覆うように、例えばＣＶＤ（Ｃｈ
ｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｔｉｏｎ）法を用
いて、図１（ｂ）に示す酸化膜（ＳｉＯ2膜）等の絶縁
膜２０を形成する。後述するように、この絶縁膜２０の
一部は、サリサイドブロック膜として利用され、絶縁膜
２０の、下部電極３１０上の部分は、容量絶縁膜とな
る。続いて、フォトリソグラフィやエッチング等のプロ
セスを介在させずに、この絶縁膜２０上の全面に第２の
多結晶シリコン膜３０を形成する。そして、第２の多結
晶シリコン膜３０の、少くとも下部電極３１０上の部分
に不純物をドープしてこの部分の抵抗値を低下させてお
く。その後、多結晶シリコン膜３０の、下部電極３１０
を覆うレジストマスク４０を図１（ｂ）に示すように形
成する。
よび第２のＭＯＳトランジスタ１００，２００それぞれ
のソース／ドレイン領域およびゲート電極と、容量素子
の下部電極３１０とを覆うように、例えばＣＶＤ（Ｃｈ
ｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｔｉｏｎ）法を用
いて、図１（ｂ）に示す酸化膜（ＳｉＯ2膜）等の絶縁
膜２０を形成する。後述するように、この絶縁膜２０の
一部は、サリサイドブロック膜として利用され、絶縁膜
２０の、下部電極３１０上の部分は、容量絶縁膜とな
る。続いて、フォトリソグラフィやエッチング等のプロ
セスを介在させずに、この絶縁膜２０上の全面に第２の
多結晶シリコン膜３０を形成する。そして、第２の多結
晶シリコン膜３０の、少くとも下部電極３１０上の部分
に不純物をドープしてこの部分の抵抗値を低下させてお
く。その後、多結晶シリコン膜３０の、下部電極３１０
を覆うレジストマスク４０を図１（ｂ）に示すように形
成する。
【００２７】続いて、このレジストマスク４０を利用し
て多結晶シリコン膜３０のエッチングを行うことで、図
１（ｃ）に示すように、多結晶シリコン膜３０の、下部
電極３１０上の部分だけが残り、この部分が、キャパシ
タの上部電極３２０となる。なお、この工程において
は、絶縁膜２０の、第１および第２のＭＯＳトランジス
タ１００，２００上の部分までもが完全に除去されない
ようにエッチング条件を設定する。
て多結晶シリコン膜３０のエッチングを行うことで、図
１（ｃ）に示すように、多結晶シリコン膜３０の、下部
電極３１０上の部分だけが残り、この部分が、キャパシ
タの上部電極３２０となる。なお、この工程において
は、絶縁膜２０の、第１および第２のＭＯＳトランジス
タ１００，２００上の部分までもが完全に除去されない
ようにエッチング条件を設定する。
【００２８】このように、容量絶縁膜として使用する絶
縁膜２０の形成に続いて、フォトリソグラフィやエッチ
ング等のプロセスを介在させずに、この絶縁膜２０上
に、上部電極を構成する導電膜である多結晶シリコン膜
３０が形成される。従って、容量絶縁膜となる絶縁膜２
０が、レジストに含有される有機物による汚染や、エッ
チングやアッシングによる膜減等のダメージを受けるこ
とが無く、電気的特性の優れた容量素子を形成すること
ができる。ただし、例えば、絶縁膜２０の形成と多結晶
シリコン膜３０の形成とを同一の成膜装置内で連続して
行うような、特殊な処理は必須ではない。絶縁膜成膜装
置内で絶縁膜２０を形成した半導体基板を、いったん、
クリーンルーム内に取り出してから、多結晶シリコン成
膜装置に挿入し、多結晶シリコン膜３０形成を行えばよ
い。もし必要であるならば、絶縁膜２０の形成と多結晶
シリコン膜３０形成との間に、膜厚測定工程や、洗浄工
程等を行うことも可能である。また例えば、形成した絶
縁膜２０の膜質を向上させるための熱処理を行ってか
ら、多結晶シリコン膜３０の形成を行うことも可能であ
る。このような場合も含めて、絶縁膜２０の形成に「続
いて」多結晶シリコン膜３０の形成を行ったと見なすこ
とができる。
縁膜２０の形成に続いて、フォトリソグラフィやエッチ
ング等のプロセスを介在させずに、この絶縁膜２０上
に、上部電極を構成する導電膜である多結晶シリコン膜
３０が形成される。従って、容量絶縁膜となる絶縁膜２
０が、レジストに含有される有機物による汚染や、エッ
チングやアッシングによる膜減等のダメージを受けるこ
とが無く、電気的特性の優れた容量素子を形成すること
ができる。ただし、例えば、絶縁膜２０の形成と多結晶
シリコン膜３０の形成とを同一の成膜装置内で連続して
行うような、特殊な処理は必須ではない。絶縁膜成膜装
置内で絶縁膜２０を形成した半導体基板を、いったん、
クリーンルーム内に取り出してから、多結晶シリコン成
膜装置に挿入し、多結晶シリコン膜３０形成を行えばよ
い。もし必要であるならば、絶縁膜２０の形成と多結晶
シリコン膜３０形成との間に、膜厚測定工程や、洗浄工
程等を行うことも可能である。また例えば、形成した絶
縁膜２０の膜質を向上させるための熱処理を行ってか
ら、多結晶シリコン膜３０の形成を行うことも可能であ
る。このような場合も含めて、絶縁膜２０の形成に「続
いて」多結晶シリコン膜３０の形成を行ったと見なすこ
とができる。
【００２９】ただし、フォトリソグラフィやエッチング
等の、汚染やダメージを与える可能性のある工程を、絶
縁膜２０形成と多結晶シリコン膜３０形成との間に介在
させることは避けるべきである。少なくとも、形成した
絶縁膜２０のパターンニングを行う工程の介在は避ける
べきであり、形成した絶縁膜２０上の全面に、多結晶シ
リコン膜３０等の導電膜の形成を行うことが好ましい。
等の、汚染やダメージを与える可能性のある工程を、絶
縁膜２０形成と多結晶シリコン膜３０形成との間に介在
させることは避けるべきである。少なくとも、形成した
絶縁膜２０のパターンニングを行う工程の介在は避ける
べきであり、形成した絶縁膜２０上の全面に、多結晶シ
リコン膜３０等の導電膜の形成を行うことが好ましい。
【００３０】ここで、この第１実施形態においては、こ
の後に、少くとも第２のＭＯＳトランジスタ２００のソ
ース／ドレイン領域とゲート電極をシリサイド化させる
一方で、第１のＭＯＳトランジスタ１００のシリサイド
化を避ける工程を有する。そこで、絶縁膜２０の、第１
のＭＯＳトランジスタ１００上の部分をサリサイドブロ
ック膜として用いるため、まず、この部分を図１（ｄ）
に示すようにレジスト４０で覆う。そして、絶縁膜２０
のエッチングを行うことで、絶縁膜２０の、第１のＭＯ
Ｓトランジスタ１００上のソース／ドレイン領域１２０
およびゲート電極１１０を覆う部分を残すとともに、第
２のＭＯＳトランジスタ２００のソース／ドレイン領域
２２０（厳密には、高濃度ソース／ドレイン拡散層２２
２）およびゲート電極２１０を覆う部分を除去する。こ
の、第１のＭＯＳトランジスタ１００のソース／ドレイ
ン領域１２０およびゲート電極１１０を覆う部分の絶縁
膜２０が、次の工程において、サリサイドブロック膜２
１として利用される。
の後に、少くとも第２のＭＯＳトランジスタ２００のソ
ース／ドレイン領域とゲート電極をシリサイド化させる
一方で、第１のＭＯＳトランジスタ１００のシリサイド
化を避ける工程を有する。そこで、絶縁膜２０の、第１
のＭＯＳトランジスタ１００上の部分をサリサイドブロ
ック膜として用いるため、まず、この部分を図１（ｄ）
に示すようにレジスト４０で覆う。そして、絶縁膜２０
のエッチングを行うことで、絶縁膜２０の、第１のＭＯ
Ｓトランジスタ１００上のソース／ドレイン領域１２０
およびゲート電極１１０を覆う部分を残すとともに、第
２のＭＯＳトランジスタ２００のソース／ドレイン領域
２２０（厳密には、高濃度ソース／ドレイン拡散層２２
２）およびゲート電極２１０を覆う部分を除去する。こ
の、第１のＭＯＳトランジスタ１００のソース／ドレイ
ン領域１２０およびゲート電極１１０を覆う部分の絶縁
膜２０が、次の工程において、サリサイドブロック膜２
１として利用される。
【００３１】その後、シリサイド化の工程として、ま
ず、全面に蒸着またはスパッタリングによりチタン膜等
の金属膜を堆積させる。続いて、熱処理を施すことで、
サリサイドブロック膜２１によって被覆されていないシ
リコン面がチタンと反応してシリサイド化される。すな
わち図１（ｆ）に示すように、第２のＭＯＳトランジス
タ２００の、ゲート電極上面およびソース／ドレイン領
域（厳密には高濃度ソース／ドレイン拡散層）上面にそ
れぞれシリサイド膜２１０’，２２０’が形成される。
一方、サリサイドブロック膜２１によって保護された第
１のＭＯＳトランジスタ１００はシリサイド化が避けら
れ、ゲート電極１１０およびソース／ドレイン領域１２
０それぞれの破壊耐圧を高く維持することができる。そ
の後、サリサイドブロック膜２１上の未反応チタンを除
去し、熱処理を再び行う。シリサイド化が避けられた第
１のＭＯＳトランジスタは、例えば、入出力回路に使用
される。シリサイド化された第２のＭＯＳトランジスタ
は、ソース／ドレイン領域およびゲート電極が低抵抗化
されているため、高遠動作が可能であり、集積回路内部
での信号処理に一般的に使用される。なお、本実施形態
においては、図１（ｆ）に示したように、容量素子の上
部電極もシリサイド化され、その上面にチタンシリサイ
ド膜３２０’が形成される。
ず、全面に蒸着またはスパッタリングによりチタン膜等
の金属膜を堆積させる。続いて、熱処理を施すことで、
サリサイドブロック膜２１によって被覆されていないシ
リコン面がチタンと反応してシリサイド化される。すな
わち図１（ｆ）に示すように、第２のＭＯＳトランジス
タ２００の、ゲート電極上面およびソース／ドレイン領
域（厳密には高濃度ソース／ドレイン拡散層）上面にそ
れぞれシリサイド膜２１０’，２２０’が形成される。
一方、サリサイドブロック膜２１によって保護された第
１のＭＯＳトランジスタ１００はシリサイド化が避けら
れ、ゲート電極１１０およびソース／ドレイン領域１２
０それぞれの破壊耐圧を高く維持することができる。そ
の後、サリサイドブロック膜２１上の未反応チタンを除
去し、熱処理を再び行う。シリサイド化が避けられた第
１のＭＯＳトランジスタは、例えば、入出力回路に使用
される。シリサイド化された第２のＭＯＳトランジスタ
は、ソース／ドレイン領域およびゲート電極が低抵抗化
されているため、高遠動作が可能であり、集積回路内部
での信号処理に一般的に使用される。なお、本実施形態
においては、図１（ｆ）に示したように、容量素子の上
部電極もシリサイド化され、その上面にチタンシリサイ
ド膜３２０’が形成される。
【００３２】このように、この第１実施形態の集積回路
の製造方法では、絶縁膜２０の一部を、容量素子３００
の容量絶縁膜３３０にするとともに、絶縁膜２０の他の
部分をサリサイドブロック膜２１として利用する。この
ため、低抵抗化された第２のＭＯＳトランジスタ２００
と、破壊耐圧を高く維持している第１のＭＯＳトランジ
スタ１００と、容量素子３００を同じシリコン基板１０
上に効率よく、工程数の少いプロセスフローで製造する
ことができる。絶縁膜２０の形成方法としては、前記の
ＣＶＤ法の中でも、ＳｉＨ4、とＮ2Ｏとを原料として７
５０℃程度以上の温度でシリコン酸化膜を堆積するいわ
ゆるＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘ
ｉｄｅ）法が好適に使用できる。膜厚は、必要な容量に
応じて、例えば１０〜１００ｎｍの範囲で適宜定めれば
よい。１０ｎｍまで薄くした場合においても、シリサイ
ドブロック膜としての効果を得ることができる。他の成
膜方法を使用することも可能である。シリコン窒化膜や
アルミナ、酸化タンタル等、シリコン酸化膜以外の絶縁
膜を利用することも可能である。シリコン酸化膜をＣＶ
Ｄ法で堆積してから、窒化雰囲気中で熱処理することに
よって、部分的に窒化された絶縁膜を使用することも可
能である。
の製造方法では、絶縁膜２０の一部を、容量素子３００
の容量絶縁膜３３０にするとともに、絶縁膜２０の他の
部分をサリサイドブロック膜２１として利用する。この
ため、低抵抗化された第２のＭＯＳトランジスタ２００
と、破壊耐圧を高く維持している第１のＭＯＳトランジ
スタ１００と、容量素子３００を同じシリコン基板１０
上に効率よく、工程数の少いプロセスフローで製造する
ことができる。絶縁膜２０の形成方法としては、前記の
ＣＶＤ法の中でも、ＳｉＨ4、とＮ2Ｏとを原料として７
５０℃程度以上の温度でシリコン酸化膜を堆積するいわ
ゆるＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘ
ｉｄｅ）法が好適に使用できる。膜厚は、必要な容量に
応じて、例えば１０〜１００ｎｍの範囲で適宜定めれば
よい。１０ｎｍまで薄くした場合においても、シリサイ
ドブロック膜としての効果を得ることができる。他の成
膜方法を使用することも可能である。シリコン窒化膜や
アルミナ、酸化タンタル等、シリコン酸化膜以外の絶縁
膜を利用することも可能である。シリコン酸化膜をＣＶ
Ｄ法で堆積してから、窒化雰囲気中で熱処理することに
よって、部分的に窒化された絶縁膜を使用することも可
能である。
【００３３】なお、本実施形態においては、第１および
第２のＭＯＳトランジスタのゲート電極を多結晶シリコ
ンで形成し、第２のＭＯＳトランジスタのゲート電極を
構成する多結晶シリコンをチタン膜と反応させ、シリサ
イド化した．これによって第２のＭＯＳトランジスタの
ゲート電極の低抵抗が実現される。しかし、例えば多結
晶シリコン膜上に窒化タングステン膜を介してタングス
テン膜が積層された膜をパターニングしてゲート電極を
形成することにより、チタン膜との反応によるシリサイ
ド化を行わなくても、ゲート電極の低抵抗化は可能であ
る。この場合には、チタン膜との反応によるシリサイド
化は、第２のＭＯＳトランジスタのソース／ドレイン領
域（および、必要ならば、容量素子の上部電極）に対し
てのみ行えばよい。
第２のＭＯＳトランジスタのゲート電極を多結晶シリコ
ンで形成し、第２のＭＯＳトランジスタのゲート電極を
構成する多結晶シリコンをチタン膜と反応させ、シリサ
イド化した．これによって第２のＭＯＳトランジスタの
ゲート電極の低抵抗が実現される。しかし、例えば多結
晶シリコン膜上に窒化タングステン膜を介してタングス
テン膜が積層された膜をパターニングしてゲート電極を
形成することにより、チタン膜との反応によるシリサイ
ド化を行わなくても、ゲート電極の低抵抗化は可能であ
る。この場合には、チタン膜との反応によるシリサイド
化は、第２のＭＯＳトランジスタのソース／ドレイン領
域（および、必要ならば、容量素子の上部電極）に対し
てのみ行えばよい。
【００３４】続いて、図２を用いて、本発明の第１の集
積回路の製造方法の展開例について説明する。
積回路の製造方法の展開例について説明する。
【００３５】図２は、本発明の第１の集積回路の製造方
法の展開例の図１（ｆ）に対応する工程の概略を示す断
面図である。
法の展開例の図１（ｆ）に対応する工程の概略を示す断
面図である。
【００３６】この図２に示された集積回路の製造方法
は、１枚のシリコン基板１０上に、シリサイド化された
第２のＭＯＳトランジスタ２００と、受動素子である容
量素子３００と、同じく受動素子である抵抗素子４００
とを製造する方法である。
は、１枚のシリコン基板１０上に、シリサイド化された
第２のＭＯＳトランジスタ２００と、受動素子である容
量素子３００と、同じく受動素子である抵抗素子４００
とを製造する方法である。
【００３７】この製造方法では、シリコン基板１０上に
第１の多結晶シリコン膜を形成してパターニングする際
に、第２のＭＯＳトランジスタのゲート電極２１０と、
容量素子の下部電極３１０との他に、抵抗素子４００も
形成する。抵抗素子４００は、素子分離領域１１上に設
ける。この抵抗素子を構成する多結晶シリコンへのドー
ピングは、第２のＭＯＳトランジスタ２００のゲート電
極や容量素子の下部電極３１０へのドーピングとは別に
低濃度で行う。これにより、この抵抗素子４００には高
抵抗を維持させておく。以下は、第１実施形態と同様の
工程によって製造されるが、この抵抗素子４００も絶縁
膜２０によって被覆され、絶縁膜２０の、抵抗素子４０
０上に形成された部分は、サリサイドブロック膜２１と
して利用される。その結果、抵抗素子４００はシリサイ
ド化を免れ、高抵抗状態を維持することができる。した
がって、この展開例においては、低抵抗化された第２の
ＭＯＳトランジスタ２００と、容量素子３００との他、
抵抗素子４００を同じシリコン基板１０上に効率よく、
工程数の少いプロセスフローで製造することができる。
第１の多結晶シリコン膜を形成してパターニングする際
に、第２のＭＯＳトランジスタのゲート電極２１０と、
容量素子の下部電極３１０との他に、抵抗素子４００も
形成する。抵抗素子４００は、素子分離領域１１上に設
ける。この抵抗素子を構成する多結晶シリコンへのドー
ピングは、第２のＭＯＳトランジスタ２００のゲート電
極や容量素子の下部電極３１０へのドーピングとは別に
低濃度で行う。これにより、この抵抗素子４００には高
抵抗を維持させておく。以下は、第１実施形態と同様の
工程によって製造されるが、この抵抗素子４００も絶縁
膜２０によって被覆され、絶縁膜２０の、抵抗素子４０
０上に形成された部分は、サリサイドブロック膜２１と
して利用される。その結果、抵抗素子４００はシリサイ
ド化を免れ、高抵抗状態を維持することができる。した
がって、この展開例においては、低抵抗化された第２の
ＭＯＳトランジスタ２００と、容量素子３００との他、
抵抗素子４００を同じシリコン基板１０上に効率よく、
工程数の少いプロセスフローで製造することができる。
【００３８】次に、図３を用いて、本発明の第２の集積
回路の製造方法における一実施形態について説明する。
回路の製造方法における一実施形態について説明する。
【００３９】図３は、本発明の第２の集積回路の製造方
法における一実施形態の概略を工程順に示す断面図であ
る。
法における一実施形態の概略を工程順に示す断面図であ
る。
【００４０】この図３に示された第２実施形態の集積回
路の製造方法では、１枚のシリコン基板上に、シリサイ
ド化を避けた第１のＭＯＳトランジスタと、シリサイド
化された第２のＭＯＳトランジスタと、受動素子である
容量素子と、同じく受動素子である抵抗素子とを製造す
る方法である。
路の製造方法では、１枚のシリコン基板上に、シリサイ
ド化を避けた第１のＭＯＳトランジスタと、シリサイド
化された第２のＭＯＳトランジスタと、受動素子である
容量素子と、同じく受動素子である抵抗素子とを製造す
る方法である。
【００４１】この第２実施形態においては、上述した第
１実施形態と同じようにして、図３（ａ）に示すシリコ
ン基板１０上に、第１および第２のＭＯＳトランジスタ
のゲート電極１１０，２１０と、容量素子の下部電極３
１０とを第１多結晶シリコン膜をパターニングすること
によって形成する。さらに第１の絶縁膜（ＳｉＯ2膜）
５０と第２の多結晶シリコン膜とを第１実施形態と同じ
要領で形成する。後述するように、この第１の絶縁膜５
０の一部は、サリサイドブロック膜として利用され、第
１の絶縁膜５０の、下部電極３１０上の部分は、容量絶
縁膜となる。本実施形態においても、容量絶縁膜として
使用する第１の絶縁膜５０の形成に続いて、上部電極を
構成する導電膜である第２の多結晶シリコン膜が形成さ
れるので、電気的特性の優れた容量素子を形成すること
ができる。
１実施形態と同じようにして、図３（ａ）に示すシリコ
ン基板１０上に、第１および第２のＭＯＳトランジスタ
のゲート電極１１０，２１０と、容量素子の下部電極３
１０とを第１多結晶シリコン膜をパターニングすること
によって形成する。さらに第１の絶縁膜（ＳｉＯ2膜）
５０と第２の多結晶シリコン膜とを第１実施形態と同じ
要領で形成する。後述するように、この第１の絶縁膜５
０の一部は、サリサイドブロック膜として利用され、第
１の絶縁膜５０の、下部電極３１０上の部分は、容量絶
縁膜となる。本実施形態においても、容量絶縁膜として
使用する第１の絶縁膜５０の形成に続いて、上部電極を
構成する導電膜である第２の多結晶シリコン膜が形成さ
れるので、電気的特性の優れた容量素子を形成すること
ができる。
【００４２】第２の多結晶シリコン膜の、下部電極上の
部分３１に高濃度に不純物をドープしてこの部分３１を
低抵抗化させておくとともに、抵抗素子として使用する
所定の部分３２は、若干の不純物のドープにとどめて高
抵抗を維持させておく。その後、第２の多結晶シリコン
膜の、下部電極上の部分３１および所定の部分３２を残
してパターニングする。その結果、第２の多結晶シリコ
ン膜の、下部電極上の部分３１および所定の部分３２が
残り、この下部電極上の部分３１が容量素子の上部電極
３２０になり、この所定の部分３２が抵抗素子４００に
なる。なお、この工程においては、第１の絶縁膜５０
の、第１および第２のＭＯＳトランジスタ１００，２０
０上の部分までもが完全に除去されないようにエッチン
グ条件を設定する。
部分３１に高濃度に不純物をドープしてこの部分３１を
低抵抗化させておくとともに、抵抗素子として使用する
所定の部分３２は、若干の不純物のドープにとどめて高
抵抗を維持させておく。その後、第２の多結晶シリコン
膜の、下部電極上の部分３１および所定の部分３２を残
してパターニングする。その結果、第２の多結晶シリコ
ン膜の、下部電極上の部分３１および所定の部分３２が
残り、この下部電極上の部分３１が容量素子の上部電極
３２０になり、この所定の部分３２が抵抗素子４００に
なる。なお、この工程においては、第１の絶縁膜５０
の、第１および第２のＭＯＳトランジスタ１００，２０
０上の部分までもが完全に除去されないようにエッチン
グ条件を設定する。
【００４３】ここで、この第２実施形態においては、こ
の後に、少くともＭＯＳトランジスタ２００をシリサイ
ド化させる一方で、第１のＭＯＳトランジスタ１００と
抵抗素子４００とのシリサイド化を避ける工程を有す
る。第１の実施形態と同様に第１のＭＯＳトランジスタ
１００上には、第１の絶縁膜５０が残っており、シリサ
イド化を避けることができる。しかし、抵抗素子４００
の上面は露出しているため、少なくとも、抵抗素子４０
０を覆うサリサイドブロック膜となる絶縁膜を形成する
必要が生じる。そこで、本実施形態においては、まず、
図３（ａ）に示すように、少くとも抵抗素子４００を覆
うように、全面に第２絶縁膜（ＳｉＯ2膜）６０を形成
する。このようにして第２の絶縁膜６０を形成したこと
により、第１および第２のＭＯＳトランジスタ１００，
２００上には、第１および第２の絶縁膜５０，６０が重
なって形成される。
の後に、少くともＭＯＳトランジスタ２００をシリサイ
ド化させる一方で、第１のＭＯＳトランジスタ１００と
抵抗素子４００とのシリサイド化を避ける工程を有す
る。第１の実施形態と同様に第１のＭＯＳトランジスタ
１００上には、第１の絶縁膜５０が残っており、シリサ
イド化を避けることができる。しかし、抵抗素子４００
の上面は露出しているため、少なくとも、抵抗素子４０
０を覆うサリサイドブロック膜となる絶縁膜を形成する
必要が生じる。そこで、本実施形態においては、まず、
図３（ａ）に示すように、少くとも抵抗素子４００を覆
うように、全面に第２絶縁膜（ＳｉＯ2膜）６０を形成
する。このようにして第２の絶縁膜６０を形成したこと
により、第１および第２のＭＯＳトランジスタ１００，
２００上には、第１および第２の絶縁膜５０，６０が重
なって形成される。
【００４４】そして、第２の絶縁膜６０の、第１のＭＯ
Ｓトランジスタ１００上および抵抗素子４００上の部分
を図３（ｂ）に示すようにレジスト４０でそれぞれ覆
い、エッチングを行う。
Ｓトランジスタ１００上および抵抗素子４００上の部分
を図３（ｂ）に示すようにレジスト４０でそれぞれ覆
い、エッチングを行う。
【００４５】すると、図３（ｃ）に示すように、第１の
ＭＯＳトランジスタ１００上には、第１および第２の絶
縁膜からなるサリサイドブロック膜５１，６１が形成さ
れるとともに、抵抗素子４００上には、第２の絶縁膜か
らなるサリサイドブロック膜６１が形成される。その
後、第１実施形態と同じようにして、全面に蒸着または
スパッタリングによりチタン膜を堆積させて第２のＭＯ
Ｓトランジスタ２００をシリサイド化し、図３（ｃ）に
示すような、第２のＭＯＳトランジスタ２００のゲート
電極上面およびソース／ドレイン領域上面にそれぞれシ
リサイド膜２１０’および２２０’が形成される。一
方、サリサイドブロック膜５１，６１によって保護され
た、第１のＭＯＳトランジスタ１００と抵抗素子４００
との双方はシリサイド化が避けられ、抵抗素子４００は
高抵抗状態を維持することができる。その後、サリサイ
ドブロック膜５１，６１上の未反応チタンを除去し、熱
処理を再び行う。
ＭＯＳトランジスタ１００上には、第１および第２の絶
縁膜からなるサリサイドブロック膜５１，６１が形成さ
れるとともに、抵抗素子４００上には、第２の絶縁膜か
らなるサリサイドブロック膜６１が形成される。その
後、第１実施形態と同じようにして、全面に蒸着または
スパッタリングによりチタン膜を堆積させて第２のＭＯ
Ｓトランジスタ２００をシリサイド化し、図３（ｃ）に
示すような、第２のＭＯＳトランジスタ２００のゲート
電極上面およびソース／ドレイン領域上面にそれぞれシ
リサイド膜２１０’および２２０’が形成される。一
方、サリサイドブロック膜５１，６１によって保護され
た、第１のＭＯＳトランジスタ１００と抵抗素子４００
との双方はシリサイド化が避けられ、抵抗素子４００は
高抵抗状態を維持することができる。その後、サリサイ
ドブロック膜５１，６１上の未反応チタンを除去し、熱
処理を再び行う。
【００４６】このように、この第２実施形態の集積回路
の製造方法では、第１の実施形態の場合と同様に、第１
の絶縁膜５０の一部を容量絶縁膜として使用するととも
に、第１の絶縁膜５０の他の部分を、第１のＭＯＳトラ
ンジスタのシリサイド化を避けるためのサリサイドブロ
ック膜５１として使用する。さらに、第１の多結晶シリ
コン膜の一部をキャパシタの上部電極３２０にするとと
もに、第１の多結晶シリコン膜の他の部分を抵抗素子４
００にする。そして、この抵抗素子を覆うように第２の
絶縁膜６０で第２のサリサイドブロック膜６１を形成す
る。この時、第１のＭＯＳトランジスタ１００上では第
１および第２の絶縁膜５０，６０を重ね、第１のＭＯＳ
トランジスタ１００および抵抗素子４００を覆うレジス
ト４０を形成して、エッチングを行うことにより、第１
および第２のサリサイドブロック膜を同時に形成してい
る。この結果、低抵抗化された第２のＭＯＳトランジス
タ２００と、破壊耐圧を高く維持している第１のＭＯＳ
トランジスタ１００と、受動素子である容量素子３００
と、同じく受動素子である抵抗素子４００とを同じシリ
コン基板１０上に効率よく、工程数の少いプロセスフロ
ーで製造することができる。なお、図３に示した工程に
おいては、容量素子３００の上部電極３２０を覆う部分
の第２の絶縁膜６０を除去してからサリサイド工程を行
っており、この上部電極もシリサイド化される。容量素
子の上部電極をシリサイド化によって低抵抗化すること
により、寄生抵抗を低減することが可能である．しかし
これは必ずしも必須ではない。上部電極３２０を覆う部
分の第２の絶縁膜６０を残した状態でサリサイド工程を
行い、上部電極３２０のシリサイド化を避けることも可
能である。
の製造方法では、第１の実施形態の場合と同様に、第１
の絶縁膜５０の一部を容量絶縁膜として使用するととも
に、第１の絶縁膜５０の他の部分を、第１のＭＯＳトラ
ンジスタのシリサイド化を避けるためのサリサイドブロ
ック膜５１として使用する。さらに、第１の多結晶シリ
コン膜の一部をキャパシタの上部電極３２０にするとと
もに、第１の多結晶シリコン膜の他の部分を抵抗素子４
００にする。そして、この抵抗素子を覆うように第２の
絶縁膜６０で第２のサリサイドブロック膜６１を形成す
る。この時、第１のＭＯＳトランジスタ１００上では第
１および第２の絶縁膜５０，６０を重ね、第１のＭＯＳ
トランジスタ１００および抵抗素子４００を覆うレジス
ト４０を形成して、エッチングを行うことにより、第１
および第２のサリサイドブロック膜を同時に形成してい
る。この結果、低抵抗化された第２のＭＯＳトランジス
タ２００と、破壊耐圧を高く維持している第１のＭＯＳ
トランジスタ１００と、受動素子である容量素子３００
と、同じく受動素子である抵抗素子４００とを同じシリ
コン基板１０上に効率よく、工程数の少いプロセスフロ
ーで製造することができる。なお、図３に示した工程に
おいては、容量素子３００の上部電極３２０を覆う部分
の第２の絶縁膜６０を除去してからサリサイド工程を行
っており、この上部電極もシリサイド化される。容量素
子の上部電極をシリサイド化によって低抵抗化すること
により、寄生抵抗を低減することが可能である．しかし
これは必ずしも必須ではない。上部電極３２０を覆う部
分の第２の絶縁膜６０を残した状態でサリサイド工程を
行い、上部電極３２０のシリサイド化を避けることも可
能である。
【００４７】最後に、図４を用いて、本発明の第３およ
び第４の集積回路の製造方法における一実施形態をまと
めて説明する。
び第４の集積回路の製造方法における一実施形態をまと
めて説明する。
【００４８】図４は、本発明の第３および第４の集積回
路の製造方法における一実施形態の概略を工程順に示す
断面図である。
路の製造方法における一実施形態の概略を工程順に示す
断面図である。
【００４９】この図４に示された第３実施形態の集積回
路の製造方法では、１枚のシリコン基板上に、シリサイ
ド化を避けた第１のＭＯＳトランジスタと、シリサイド
化された第２のＭＯＳトランジスタと、受動素子である
容量素子とを製造する方法である。このような第３実施
形態においては、上述の第１および第２実施形態と異な
り、第１および第２のＭＯＳトランジスタのゲート電極
の側壁にサイドウォールスペーサを形成するための、第
１の絶縁膜（ＳｉＯ2膜）の一部をサイドブロック膜と
して利用する。以下、第１実施形態との相違点を中心に
説明する。
路の製造方法では、１枚のシリコン基板上に、シリサイ
ド化を避けた第１のＭＯＳトランジスタと、シリサイド
化された第２のＭＯＳトランジスタと、受動素子である
容量素子とを製造する方法である。このような第３実施
形態においては、上述の第１および第２実施形態と異な
り、第１および第２のＭＯＳトランジスタのゲート電極
の側壁にサイドウォールスペーサを形成するための、第
１の絶縁膜（ＳｉＯ2膜）の一部をサイドブロック膜と
して利用する。以下、第１実施形態との相違点を中心に
説明する。
【００５０】まず、第１実施形態と同じように、図４
（ａ）に示すシリコン基板１０上に第１の多結晶シリコ
ン膜を形成し、第１および第２のＭＯＳトランジスタそ
れぞれのゲート電極１１０，２１０と、容量素子の下部
電極３１０とをパターニングによって形成する。続い
て、第１実施形態と同じようにして浅いソース／ドレイ
ン拡散層１２１，２２１を形成する。
（ａ）に示すシリコン基板１０上に第１の多結晶シリコ
ン膜を形成し、第１および第２のＭＯＳトランジスタそ
れぞれのゲート電極１１０，２１０と、容量素子の下部
電極３１０とをパターニングによって形成する。続い
て、第１実施形態と同じようにして浅いソース／ドレイ
ン拡散層１２１，２２１を形成する。
【００５１】続いて、図４（ｂ）に示すような第１の絶
縁膜（ＳｉＯ2膜）５０と第２の多結晶シリコン膜３０
とを第１実施形態と同じ要領で形成する。後述するよう
に、この第１の絶縁膜５０の、下部電極３１０上の部分
は、キャパシタの絶縁膜となり、さらに、第１の絶縁膜
５０の、第１および第２のＭＯＳトランジスタそれぞれ
のゲート電極１１０，２１０の両側壁上の部分は、サイ
ドウォールスペーサとなる。次に、多結晶シリコン膜３
０の、下部電極３１０上の部分を図４（ｂ）に示すよう
にレジスト４０で覆う。
縁膜（ＳｉＯ2膜）５０と第２の多結晶シリコン膜３０
とを第１実施形態と同じ要領で形成する。後述するよう
に、この第１の絶縁膜５０の、下部電極３１０上の部分
は、キャパシタの絶縁膜となり、さらに、第１の絶縁膜
５０の、第１および第２のＭＯＳトランジスタそれぞれ
のゲート電極１１０，２１０の両側壁上の部分は、サイ
ドウォールスペーサとなる。次に、多結晶シリコン膜３
０の、下部電極３１０上の部分を図４（ｂ）に示すよう
にレジスト４０で覆う。
【００５２】この後、レジスト４０をマスクとして異方
性エッチングを行う。このエッチングでは、第１実施形
態と異なり、第２の多結晶シリコン膜３０のみならず第
１の絶縁膜５０もエッチングする。この際、第１の絶縁
膜５０の、第１および第２のＭＯＳトランジスタ１０
０，２００上の部分のうち、ゲート電極１１０，２１０
の両側壁上の部分のみを残留させる。このエッチングに
より残った、第１の絶縁膜５０の、ゲート電極１１０，
２１０の両側壁上の図４（ｃ）に示す部分は、サイドウ
ォールスペーサ１１１，２１１となる。このサイドウォ
ールスペーサ１１１，２１１とゲート電極１１０，２１
０とをマスクとして、浅いソース／ドレイン拡散層１２
１，２２１に不純物を高濃度にドープし、高濃度ソース
／ドレイン拡散層１２２，２２２を形成する。本実施形
態においても、容量絶縁膜として使用する第１の絶縁膜
５０の形成に続いて、上部電極を構成する導電膜である
第２の多結晶シリコン膜３０が形成されるので、電気的
特性の優れた容量素子を形成することができる。
性エッチングを行う。このエッチングでは、第１実施形
態と異なり、第２の多結晶シリコン膜３０のみならず第
１の絶縁膜５０もエッチングする。この際、第１の絶縁
膜５０の、第１および第２のＭＯＳトランジスタ１０
０，２００上の部分のうち、ゲート電極１１０，２１０
の両側壁上の部分のみを残留させる。このエッチングに
より残った、第１の絶縁膜５０の、ゲート電極１１０，
２１０の両側壁上の図４（ｃ）に示す部分は、サイドウ
ォールスペーサ１１１，２１１となる。このサイドウォ
ールスペーサ１１１，２１１とゲート電極１１０，２１
０とをマスクとして、浅いソース／ドレイン拡散層１２
１，２２１に不純物を高濃度にドープし、高濃度ソース
／ドレイン拡散層１２２，２２２を形成する。本実施形
態においても、容量絶縁膜として使用する第１の絶縁膜
５０の形成に続いて、上部電極を構成する導電膜である
第２の多結晶シリコン膜３０が形成されるので、電気的
特性の優れた容量素子を形成することができる。
【００５３】ここで、この第３実施形態においても、第
１実施形態と同じく、第２のＭＯＳトランジスタ２００
と、キャパシタの上部電極３１０とをシリサイド化さ
せ、第１のＭＯＳトランジスタ１００はシリサイド化を
避けさせる。ところが、先の異方性エッチングによって
第１の絶縁膜５０もエッチングされてしまっているた
め、第１のＭＯＳトランジスタ１００は露出している。
このため、少なくとも、第１のＭＯＳトランジスタ１０
０を覆う部分にサリサイドブロック膜となる絶縁膜を形
成する必要が生じる。そこで、本実施形態においては、
まず、図４（ｄ）に示すように、全面に第２の絶縁膜
（ＳｉＯ2膜）６０を形成する。そして、第２の絶縁膜
６０の、第１のＭＯＳトランジスタ１００上の部分をレ
ジスト４０で覆ってからエッチングを行う。
１実施形態と同じく、第２のＭＯＳトランジスタ２００
と、キャパシタの上部電極３１０とをシリサイド化さ
せ、第１のＭＯＳトランジスタ１００はシリサイド化を
避けさせる。ところが、先の異方性エッチングによって
第１の絶縁膜５０もエッチングされてしまっているた
め、第１のＭＯＳトランジスタ１００は露出している。
このため、少なくとも、第１のＭＯＳトランジスタ１０
０を覆う部分にサリサイドブロック膜となる絶縁膜を形
成する必要が生じる。そこで、本実施形態においては、
まず、図４（ｄ）に示すように、全面に第２の絶縁膜
（ＳｉＯ2膜）６０を形成する。そして、第２の絶縁膜
６０の、第１のＭＯＳトランジスタ１００上の部分をレ
ジスト４０で覆ってからエッチングを行う。
【００５４】すると、第１のＭＯＳトランジスタ１００
上には、図４（ｅ）に示すように、第２の絶縁膜からな
るサリサイドブロック膜６１が形成される。その後、第
１実施形態と同じようにして、シリサイド化を行い、図
４（ｆ）に示すような、第２のＭＯＳトランジスタ２０
０の、ゲート電極上面およびソース／ドレイン領域上面
と、容量素子３００の上部電極上面３２０の上面にそれ
ぞれシリサイド膜２１０’，２２０’および３２０’を
形成する。
上には、図４（ｅ）に示すように、第２の絶縁膜からな
るサリサイドブロック膜６１が形成される。その後、第
１実施形態と同じようにして、シリサイド化を行い、図
４（ｆ）に示すような、第２のＭＯＳトランジスタ２０
０の、ゲート電極上面およびソース／ドレイン領域上面
と、容量素子３００の上部電極上面３２０の上面にそれ
ぞれシリサイド膜２１０’，２２０’および３２０’を
形成する。
【００５５】このように、この第３実施形態の集積回路
の製造方法では、第１の絶縁膜５０の一部をキャパシタ
の絶縁膜にするとともに、第１の絶縁膜５０の他の部分
をサイドウォールスペーサ１１１、２１１として利用す
る。そして、第１のＭＯＳトランジスタを覆うサリサイ
ドブロック膜を形成してからシリサイド化を行う。従っ
て、低抵抗化された第２のＭＯＳトランジスタ２００
と、破壊耐圧を高く維持している第１のＭＯＳトランジ
スタ１００と、容量素子３００とを同じシリコン基板１
０上に効率よく、工程数の少いプロセスフローで製造す
ることができる。この場合、第１の絶縁膜５０の膜厚
は、サイドウォールスペーサとして必要な膜厚、例えば
１００ｎｍ程度に設定する。一方、第２の絶縁膜６０
は、前述のように１０ｎｍ程度まで薄くすることが可能
である。
の製造方法では、第１の絶縁膜５０の一部をキャパシタ
の絶縁膜にするとともに、第１の絶縁膜５０の他の部分
をサイドウォールスペーサ１１１、２１１として利用す
る。そして、第１のＭＯＳトランジスタを覆うサリサイ
ドブロック膜を形成してからシリサイド化を行う。従っ
て、低抵抗化された第２のＭＯＳトランジスタ２００
と、破壊耐圧を高く維持している第１のＭＯＳトランジ
スタ１００と、容量素子３００とを同じシリコン基板１
０上に効率よく、工程数の少いプロセスフローで製造す
ることができる。この場合、第１の絶縁膜５０の膜厚
は、サイドウォールスペーサとして必要な膜厚、例えば
１００ｎｍ程度に設定する。一方、第２の絶縁膜６０
は、前述のように１０ｎｍ程度まで薄くすることが可能
である。
【００５６】以上、第１実施形態から第３実施形態まで
を説明したが、これらの説明においてはいずれも、容量
素子３００の上部電極３２０には多結晶シリコン膜３０
の一部が利用されている。多結晶シリコン膜の代わりに
タングステンや窒化チタン等の高融点金属膜をキャパシ
タの上部電極３２０として使用することも可能である。
上部電極３２０を高融点金属膜とした方がキャパシタの
容量値の電圧バイアス依存性が少なくなり、電気的特性
をさらに向上させることができる。
を説明したが、これらの説明においてはいずれも、容量
素子３００の上部電極３２０には多結晶シリコン膜３０
の一部が利用されている。多結晶シリコン膜の代わりに
タングステンや窒化チタン等の高融点金属膜をキャパシ
タの上部電極３２０として使用することも可能である。
上部電極３２０を高融点金属膜とした方がキャパシタの
容量値の電圧バイアス依存性が少なくなり、電気的特性
をさらに向上させることができる。
【００５７】
【発明の効果】以上、説明したように、本発明の集積回
路の製造方法によれば、電気的特性に優れた受動素子を
有する集積回路を効率の良いプロセスで得ることができ
る。
路の製造方法によれば、電気的特性に優れた受動素子を
有する集積回路を効率の良いプロセスで得ることができ
る。
【図１】本発明の第１の集積回路の製造方法における一
実施形態の概略を工程順に示す断面図である。
実施形態の概略を工程順に示す断面図である。
【図２】本発明の第１の集積回路の製造方法の展開例の
図１（ｆ）に対応する工程の概略を示す断面図である。
図１（ｆ）に対応する工程の概略を示す断面図である。
【図３】本発明の第２の集積回路の製造方法における一
実施形態の概略を工程順に示す断面図である。
実施形態の概略を工程順に示す断面図である。
【図４】本発明の第３および第４の集積回路の製造方法
における一実施形態の概略を工程順に示す断面図であ
る。
における一実施形態の概略を工程順に示す断面図であ
る。
１０ シリコン基板 １１ 分離絶縁膜 ２０ 第１の絶縁膜 ２１ サリサイドブロック膜 ３０ 第２の多結晶シリコン膜 ４０ レジスト ５０ 第１の絶縁膜 ５１，６１ サリサイドブロック膜 ６０ 第２の絶縁膜 １００ 第１ＭＯＳトランジスタ １１０，２１０ ゲート電極 １１１，２１１ サイドウォールスペーサ １２０，２２０ ソース／ドレイン領域 １２１，２２１ 浅いソース／ドレイン拡散層 １２２，２２２ 高濃度ソース／ドレイン拡散層 ２００ 第２ＭＯＳトランジスタ ３００ 容量素子 ３１０ 下部電極 ３２０ 上部電極 ３３０ 容量絶縁膜 ４００ 抵抗素子 ２１０’，２２０’，３２０’ シリサイド膜
Claims (5)
- 【請求項１】 半導体基板上に、第１および第２のＭＯ
Ｓトランジスタのそれぞれのゲート電極と、上部電極お
よび下部電極とを有する容量素子の該下部電極とを形成
する第１工程と、 前記第１および第２のＭＯＳトランジスタのそれぞれの
前記ゲート電極および該ゲート電極の両側のソース／ド
レイン領域と、前記容量素子の下部電極とを覆う絶縁膜
を形成する第２工程と、前記第２工程の実施に続いて、
前記絶縁膜上の、少なくとも前記下部電極を覆 う部分に導電膜からなる前記上部電極を形成する第３工
程と、 前記第３工程の実施の後に、前記絶縁膜の、少なくとも
前記第１のＭＯＳトランジスタのソース／ドレイン領域
を覆う部分を残したまま、少なくとも前記第２のＭＯＳ
トランジスタのソース／ドレイン領域を覆う部分を除去
することで、少なくとも該第２のＭＯＳトランジスタの
ソース／ドレイン領域を露出する第４工程と、 少なくとも、前記第２のＭＯＳトランジスタの、前記第
４工程によって露出されたソース／ドレイン領域上に金
属膜を堆積し、熱処理を行って該第２のＭＯＳトランジ
スタのソース／ドレイン領域をシリサイド化する第５工
程とを含むことを特徴とする集積回路の製造方法。 - 【請求項２】 前記第１工程が、前記第１および第２の
ＭＯＳトランジスタのゲート電極と、前記容量素子の下
部電極とを形成するとともに、さらに抵抗素子を形成す
る工程であり、 前記第２工程において形成される絶縁膜が、前記第１お
よび第２のＭＯＳトランジスタのそれぞれのゲート電極
およびソース／ドレイン領域と、前記容量素子の下部電
極とに加えて、前記抵抗素子を覆うものであり、 前記第４工程において、前記絶縁膜の、前記第１のＭＯ
Ｓトランジスタのソース／ドレイン領域を覆う部分に加
えて、前記抵抗素子を覆う部分を残すことを特徴とする
請求項１に記載の集積回路の製造方法。 - 【請求項３】 半導体基板上に、前記第１および第２の
ＭＯＳトランジスタのそれぞれのゲート電極と、上部電
極および下部電極を有する容量素子の該下部電極とを形
成する第１工程と、 前記第１および第２のＭＯＳトランジスタのそれぞれの
前記ゲート電極および該ゲート電極の両側のソース／ド
レイン領域と、前記容量素子の下部電極と、その上方に
抵抗素子が形成される前記半導体基板の所定領域とを覆
う第１の絶縁膜を形成する第２工程と、 前記第２工程の実施に続いて、前記第１の絶縁膜の、少
なくとも前記下部電極を覆う部分と、前記所定領域を覆
う部分との上に、それぞれ多結晶シリコンからなる、前
記容量素子の上部電極と前記抵抗素子とを形成する第３
工程と、 前記第３工程によって形成された前記抵抗素子を覆う第
２の絶縁膜を形成する第４工程と、 前記第１のＭＯＳトランジスタのソース／ドレイン領域
を覆う部分の少なくとも前記第１の絶縁膜と、前記抵抗
素子を覆う部分の前記第２の絶縁膜を残したまま、前記
第２のＭＯＳトランジスタのソース／ドレイン領域を覆
う部分の前記第１の絶縁膜を除去することで、少なくと
も該第２のＭＯＳトランジスタのソース／ドレイン領域
を露出する第５工程と、 少なくとも、前記第２のＭＯＳトランジスタの、前記第
５工程によって露出されたソース／ドレイン領域上に金
属膜を堆積し、熱処理を行って該第２のＭＯＳトランジ
スタのソース／ドレイン領域をシリサイド化する第６工
程とを含むことを特徴とする集積回路の製造方法。 - 【請求項４】 半導体基板上に、ＭＯＳトランジスタの
ゲート電極と、上部電極および下部電極を有する容量素
子の該下部電極とを形成する第１工程と、 前記ＭＯＳトランジスタのゲート電極および前記容量素
子の下部電極とを覆う第１の絶縁膜を形成する第２工程
と、 前記第２工程の実施に続いて、前記第１の絶縁膜上の、
前記下部電極上の部分に導電膜からなる前記上部電極を
形成する第３工程と、 前記第３工程の実施の後に、前記第１の絶縁膜の、前記
第１のＭＯＳトランジスタのゲート電極の側壁を覆う部
分を残したまま上面を覆う部分を除去することで、該第
１のＭＯＳトランジスタのゲート電極の側壁にスペーサ
を形成する第４工程とを含むことを特徴とする集積回路
の製造方法。 - 【請求項５】 半導体基板上に、第１および第２のＭＯ
Ｓトランジスタのゲート電極と、上部電極および下部電
極を有する容量素子の該下部電極とを形成する第１工程
と、 前記第１および第２のＭＯＳトランジスタのそれぞれの
ゲート電極と、前記容量素子の下部電極とを覆う第１の
絶縁膜を形成する第２工程と、 前記第２工程の実施に続いて、前記絶縁膜上の、少なく
とも前記下部電極上の部分に導電膜からなる前記上部電
極を形成する第３工程と、 前記第３工程の実施の後に、前記第１の絶縁膜の、前記
第１および第２のＭＯＳトランジスタのゲート電極の側
壁を覆う部分を残したまま上面を覆う部分を除去するこ
とで、該第１および第２のＭＯＳトランジスタのゲート
電極の側壁にスペーサを形成する第４工程と、 前記第１および第２のＭＯＳトランジスタのそれぞれの
ゲート電極、および該ゲート電極の両側のソース／ドレ
イン領域、および前記容量素子の上部電極を覆う第２の
絶縁膜を形成する第５工程と、 前記第２の絶縁膜の、少なくとも前記第１のＭＯＳトラ
ンジスタのソース／ドレイン領域を覆う部分を残したま
ま、少なくとも前記第２のＭＯＳトランジスタのソース
／ドレイン領域を覆う部分を除去することで、少なくと
も該第２のＭＯＳトランジスタのソース／ドレイン領域
を露出する第６工程と、 少なくとも、前記第２のＭＯＳトランジスタの、前記第
６工程によって露出されたソース／ドレイン領域上に金
属膜を堆積し、熱処理を行って該第２のＭＯＳトランジ
スタのソース／ドレイン領域をシリサイド化する第７工
程とを含むことを特徴とする集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001080289A JP2002280459A (ja) | 2001-03-21 | 2001-03-21 | 集積回路の製造方法 |
| US10/101,723 US6797554B2 (en) | 2001-03-21 | 2002-03-21 | Method of manufacturing semiconductor integrated circuit having capacitor and silicided and non-silicided transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001080289A JP2002280459A (ja) | 2001-03-21 | 2001-03-21 | 集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002280459A true JP2002280459A (ja) | 2002-09-27 |
Family
ID=18936591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001080289A Pending JP2002280459A (ja) | 2001-03-21 | 2001-03-21 | 集積回路の製造方法 |
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| Country | Link |
|---|---|
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- 2002-03-21 US US10/101,723 patent/US6797554B2/en not_active Expired - Lifetime
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