JP2006511083A - 半導体装置の製造方法並びにそのような方法で得られる半導体装置 - Google Patents

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Abstract

この発明は、半導体材料の半導体本体（１）が設けられ、該半導体本体表面にソース領域（２）及びドレイン領域（３）を有し、ソース領域（２）とドレイン領域（３）との間にゲート領域（４）を有し、ゲート領域（４）は、ゲート誘電体（５）によって半導体本体（１）の表面から分離されているさらなる半導体材料の半導体領域（４Ａ）を備え、ゲート領域（４）近傍にソース領域（２）とドレイン領域（３）とを形成する複数のスペーサ（６）を有し、ソース領域（２）とドレイン領域（３）とに金属と半導体材料との化合物（８）を形成するための金属層（７）が設けられ、そして、ドレイン領域（３）に金属と上記さらなる半導体材料との化合物（８）を形成するためのさらなる金属層（７）が設けられる電界効果型トランジスタを有する半導体装置の製造方法に関する。ソース、ドレイン、ゲート領域（２，３，４）をシリサイド化するのに異なる金属層が用いられる既知の方法は様々な欠点がある。本発明の方法は、複数のスペーサ（８）が形成される前に、半導体領域（４Ａ）に対して選択的にエッチングされうる材料の犠牲領域（４Ｂ）が半導体領域（４Ａ）の上部に堆積され、複数のスペーサ（６）が形成された後に、エッチングにより犠牲領域（４Ｂ）が除去され、犠牲領域（４Ｂ）が除去された後に、ソース、ドレイン、ゲート領域（２，３，４）を含む単一の金属層（７）が堆積されることを特徴する。この方法では、一方で、単一の金属層のみと小数の容易な工程とが必要で、そして、現存する（シリコン）技術と適合し、他方で、完全にシリサイド化されたゲート（４）において空乏層の影響を受けない（ＭＯＳ）ＦＥＴが得られる。

Description

本発明は、半導体材料の半導体本体が設けられ、該半導体本体表面にソース領域及びドレイン領域を有し、前記ソース領域と前記ドレイン領域との間にゲート領域を有し、該ゲート領域は、ゲート誘電体によって前記半導体本体表面から分離されているさらなる半導体材料の半導体領域を備え、前記ゲート領域近傍に前記ソース領域と前記ドレイン領域とを形成する複数のスペーサを有し、前記ソース領域と前記ドレイン領域とに金属と前記半導体材料との化合物を形成するための金属層が設けられ、そして、前記ドレイン領域に金属と前記さらなる半導体材料との化合物を形成するためのさらなる金属層が設けられる電界効果型トランジスタを有する半導体装置の製造方法に関する。この方法により得られるポリシリコン・ゲートを有するＭＯＳＦＥＴ（金属酸化半導体電界効果型トランジスタ）は、そこでの空乏層の影響により、望ましくない、ＭＯＳＦＥＴの実効ゲート容量及びトランジスタ駆動電流の減少という問題がある。この影響はＣＭＯＳ（相互型ＭＯＳ）の小型化にとって大きな抑制となる。ゲート・ゲート誘電体インターフェースでのドーピングを増加させるとそのような空乏層を低減することができるが、ポリシリコン内のドーパントの溶解性によりゲート・ドーピングが抑制される。従って、ポリシリコン、アモルファス・シリコン又は単結晶シリコンに代わるゲートが見い出されなければならない。
冒頭に記載した方法は２００１年３月２０日に発行された米国特許６，２０４，１０３より知られている。そのような方法がコラム６，５１行からコラム７，１０行に記載されており、ここでは、シリコンＭＯＳＦＥＴのソース及びドレインが一つの金属層によりシリサイド化され、ゲートが他の金属層によりシリサイド化され、後者の金属層はＮＭＯＳそしてＰＭＯＳトランジスタのポリシリコン・ゲートでは異なる。この処理により、上記のような空乏層の影響を避けられる可能性があり、従って、実効ゲート容量の減少を避けられる可能性がある。
そのような方法の問題は、一方でソース及びドレインをシリサイド化させ、他方で、ポリシリコン・ゲートをシリサイド化させるという異なる工程を備えるため複雑だということである。さらに、ＣＭＰ（化学機械研磨）工程等の他の様々な工程を含み、この方法がさらに複雑になる。
従って、本発明の目的は、上記のような問題を避けることであり、そして、簡単で、特に、ポリシリコン・ゲートを有するＭＯＳＦＥＴで上記のような空乏層の影響を避けることができる方法を提供することである。
本発明によれば、この目的を達成するために、冒頭に記載された種類の方法は、本発明により、前記複数のスペーサが形成される前に、前記半導体領域に対して選択的にエッチングされうる材料の犠牲領域が前記半導体領域の上部に堆積され、前記複数のスペーサが形成された後に、エッチングにより前記犠牲領域が除去され、前記犠牲領域が除去された後に、前記ソース、ドレイン、ゲート領域を含む単一の金属層が堆積されることで特徴つけられる。本発明は、とりわけ、上記空乏層の影響の問題が避けられるポリシリコン・ゲートの完全なシリサイド化が可能であるという認識に立っている。さらに、これは、前記ソース及びドレインのシリサイド化と同時に行え、現行プロセスでの標準ゲート厚みに比べて比較的小さい厚みにポリシリコン・ゲートの厚みを制御できる。さらに、本発明は、その厚みの低減は、ゲート・スタックの高さが減り、イオン注入エネルギ並びにスペーサ厚み等、技術的に多大な影響を与えるので、望ましくないという認識に立っている。ゲート・スタックの半導体領域に犠牲層を設けることにより、ゲート・スタックの高さが一定に保たれ、一方で、半導体領域の層厚みが低減される。犠牲層の厚みは、低減させたい半導体領域の厚みに見合うように設定される。従って、上記のような技術上の影響が避けられ、同時に、本発明は、ソース及びドレイン領域とゲート領域との両方のシリサイド化に必要なのは単一の金属層のみということで比較的簡単である。ゲート・スタック全体の高さは、問題となる技術、即ち、実際のトランジスタのサイズによって決められる。例として、標準ＣＭＯＳプロセスでは、標準的な半導体領域は、例えば、１０ｎｍの厚みである。この場合、半導体領域が、例えば、５０ｎｍまで厚みが減らされ、犠牲領域も５０ｎｍとされる。
前記犠牲領域は、例えば、ポリシリコンに対し選択的にエッチングできるので、前記犠牲領域は前記金属層を堆積する前に簡単に除去できる。このようにして、前記スペーサの高さ及び幅が、ゲート・スタック全体の高さにより決められた高さ及び幅のまま影響を受けずに残る。前記犠牲領域のエッチングはウェット、ドライのいずれでもよい。
要約すると、本発明の効果は、標準ＣＭＯＳプロセスに若干の変更が必要であるということのみで、即ち、フォトリソグラフィやＣＭＰ等の難しい工程を加える必要はなく、ゲートが完全にシリサイド化され、従って、この装置の動作中に空乏化の影響が出ないということである。さらには、前記スペーサ除去後に残るこの装置は、比較的平坦であり、その後のプレメタル（ｐｒｅ−ｍｅｔａｌ）誘電体層の堆積、パターンニング、そして、エッチングが非常に簡単である。
ある好ましい実施形態では、前記半導体領域及び前記犠牲領域を備える前記ゲート領域が上部に存在する前記半導体本体の上部に誘電体材料の層を堆積し、そして、続いて、エッチングにより前記ゲート領域の上部及び両側から前記堆積された層を除去することにより前記複数のスペーサが形成される。このプロセスは簡単であり、前記複数のスペーサの幅及び高さは前記ゲート・スタックの高さ並びに前記堆積される誘電体層の厚みにより決まる。
上記より、前記金属と前記さらなる半導体材料との化合物が形成される間に、前記半導体領域、例えば、前記ポリシリコンが完全に消費されれば、空乏層の影響が低減されるということに関して、非常に良い結果が得られるということが明らかである。
ある好ましい実施形態では、前記半導体材料又は前記さらなる半導体材料を低濃度に有する中間化合物が得られる第一の熱工程と、前記半導体材料又は前記さらなる半導体材料をより高濃度に有する前記化合物に前記中間化合物が変化される第二の熱工程とにより、前記金属と前記半導体材料との前記化合物、及び、前記金属と前記さらなる半導体材料との前記化合物の形成が行われる。従って、シリコンＭＯＳＴ及びコバルト金属層の場合には、前記中間化合物は、例えば、ＣｏＳｉであり、前記化合物はＣｏＳｉ２である。後者のシート抵抗は前者のシート抵抗よりはるかに小さくなり、これは明らかに重要な効果である。好ましくは、前記第一及び第二熱工程の間に、前記中間化合物を形成する時に反応してない前記金属層の一部分がエッチングにより除去される。
他の好ましい変形例では、前記二熱工程の間に、前記半導体本体表面に前記さらなる半導体材料の層が、即ち、シリコンＭＯＳＴの場合には、ポリシリコン層が堆積される。前記第二の熱処理の間に、この層が、これは、例えば、５乃至１０ｎｍの厚みであり、例えば、前記ＣｏＳｉから前記ＣｏＳｉ２を形成するためのシリコンの源として機能する。従って、この層を堆積することにより、ポリシリコンを消費するゲート、即ち、前記ゲートの前記半導体シリコン領域の厚みに対する制約を和らげる。前記第二の熱工程の後に、例えば，前記ポリシリコンの未反応部分が除去される。これは選択的ドライ又はウェットエッチングのいずれか、そして、その後の、ＨＦを基にしたエッチング剤による、結果として生成される酸化物の除去により行われてもよい。
好ましくは、前記金属と前記半導体材料との前記化合物、及び、前記金属と前記さらなる半導体材料との前記化合物の形成の後に前記複数のスペーサが除去される。このようにして、得られる構造が比較的平坦になる。通常、前記半導体材料並びに前記さらなる半導体材料にはシリコンが好ましい材料であり、前記中間化合物及び前記化合物はシリサイドにより形成される。シリコンは半導体業界において最も広く且つうまく用いられている材料である。本発明の方法により得られた電界効果型トランジスタを備えた半導体装置により本記載の先行部分で述べたような重要な効かが得られる。
本発明のこれら並びにそのほかのアスペクトが添付図面と共に以下に記載される実施形態を参照することにより明瞭且つ明らかとなる。
各図は概略的であり、実際のスケール通りには描かれておらす、特に、厚み方法の寸法は明瞭化のために誇張されている。各図において、対応する部分は通常同じ参照番号が与えられ、そして、同じハッチングで描かれている。
図１乃至図６は本発明の方法による半導体装置の様々な製造工程における半導体装置の断面図である。装置１０（図１参照）は半導体本体１を備え、これは、ここではシリコンにより形成されているが、他の適切な半導体材料で形成されてもよい。本体１の基礎部分はｐ型シリコン基板１１で、その中に、ｎ−型の所謂ウェル１２が形成される。本体１内には二酸化シリコンの分離領域１３，所謂、トレンチが形成される。続いて、シリコン本体１の表面上部に熱酸化によりゲート酸化物５が形成される。そして、半導体層４Ａ、ここでは、多結晶シリコンがＣＶＤ（化学気相成長法）により形成され、その上に、やはりＣＶＤにより、犠牲層４Ｂが堆積され、この犠牲層４Ｂはこの例では窒化シリコンで、その材料は下部の多結晶シリコン材料４Ａから選択的に除去できるものである。そして、このスタック上部のゲート４が形成される位置にマスク１１１が形成される。
続いて（図２参照）、窒化シリコン層４Ｂ及び多結晶シリコン層４Ａがマスク１１１の領域の外側で除去され、この工程により、ゲート酸化物５，多結晶シリコン領域４Ａ、そして、犠牲層４Ｂを備えるゲート・スタック４が形成される。領域４Ａの厚みは４０ｎｍとされ、犠牲層４Ｂの厚みは６０ｎｍとされた。ゲート・スタック４の厚みは約１００ｎｍに等しく、これは、標準ＣＭＯＳプロセスにおいてはサブ１００ｎｍ装置の高さに相当する。
次に（図３参照）、浅いｎ型注入２Ｂ，３Ｂがなされて形成すべきＭＯＳＦＥＴのソース、ドレイン領域２，３のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が形成される。次に、高エネルギのｐ型の、所謂、ＨＡＬＯである傾斜注入が行われる。これは図では分かれて表示されておらず、ＬＤＤ端部でのチャネル・ドーピングを高めるように行われる。そして、スペーサ６が次のようにして形成される。二酸化シリコンの誘電体層６がＣＶＤにより装置１０上部に堆積されてゲート・スタック４を覆う。誘電体層６の厚みは、この例では、９０乃至１００ｎｍである。そして、ドライ・エッチングにより、ゲート・スタック４の両側と犠牲領域４Ｂの上面において本体１の表面が清浄になるように、再度、堆積された層が除去される。エッチングの等方性により、二酸化シリコンのスペーサ６が残りゲート・スタック４の側面に付く。ここで、ソース、ドレイン２，３の形成を完全にするためにさらに深いｎ＋型注入２Ａ，３Ａが行われる。そして、ソース、ドレイン注入２Ａ，２Ｂ、３Ａ，３Ｂを活性化されるために半導体本体１が摂氏１０００乃至１１００度の温度でアニールされる。図３は一つの図でこれらすべての工程を示す。
続いて（図４参照）、選択エッチングによりゲート・スタック４の犠牲領域４Ｂが除去される。この例では、エッチングが熱燐酸を領域４Ｂの窒化シリコンのためのエッチャントとして用いてウェットエッチングにより行われる。このようにして、多結晶領域４Ａのみならずスペーサ６の二酸化シリコン、そして、ゲート・スタック４の両側の半導体本体１の表面上に存在しうる薄い熱酸化物に対してエッチングが選択になる。次に、金属層７が基板１０上に堆積される。この例では、金属層７は１０ｎｍ厚みのコバルト層とその上の８ｎｍ厚みのチタン層とを備える。チタン層はシリサイド化の後の短絡を防止し、そして、酸素に対してバリア且つ又はゲッターとして機能することができる。
次に（図５参照）、シリサイド領域８，即ち、ソース、ドレイン領域２，３の一部分から領域８Ａ、そして、多結晶領域４Ａから領域８Ｂを形成するために装置１０が熱的に処理される。この例では、シリサイド領域８Ａ，８Ｂの形成は二回の熱処理工程により行われ、最初は４００°Ｃと６００°Ｃの間、ここでは、約摂氏５４０度でコバルト層７がＣｏＳｉになる。次に、未反応チタン及び未反応コバルトがエッチングにより除去される。そして、二回目の熱処理工程が、６００°Ｃと９００°Ｃの間、ここでは、約摂氏８５０度で行われる。この工程では、領域８に形成されたＣｏＳｉがＣｏＳｉ２に変化する。ここで、領域８Ａが適切な厚みとなり、多結晶領域４Ａが完全にシリサイド化された領域８Ｂになる。従って、ゲート４内において空乏層の影響が避けられる。
最後に（図６参照）、ドライ・エッチングによりスペーサ６が除去される。その結果、中間製造工程では、ゲート・スタック４が結果的に得られるゲート４よりかなり高かったにも関わらず、構想１０は、今（再度）、比較的平坦になっている。ＭＯＳＦＥＴの製造は、さらに、プレメタル（ｐｒｅ−ｍｅｔａｌ）誘電体、例えば、二酸化シリコンの堆積、これのパターンニング、コンタクト金属層、例えば、アルミニウムの堆積、再びパターンニングにより完全なものとされる。後半の工程は図には示されていない。
図７、図８は、本発明の方法の変形例による半導体装置の様々な製造工程における半導体装置の断面図である。この方法の大半の工程は上記の例の工程に対応し、それらの開示において上記開示部分が参照される。図７、図８に見られる工程は上記の例の図５の工程に対応する。第一の熱処理工程の後（図７参照）、ここでは、金属層７がシリコンと反応しており、ＣｏＳｉを備えるシリサイド領域８Ａ，８Ｂが形成され、そして、反応していない残留チタン及びコバルトが除去された後、ＣＶＤにより、薄い多結晶シリコン層４４が構造１０上に堆積される。層４４の厚みは５乃至１０ｎｍの範囲とすることができる。次に（図８参照）、第二の熱処理工程が行われてＣｏＳｉがＣｏＳｉ２に変化する。シリコン層４４の少なくとも一部分がこの工程で消費され、その残留物はエッチング工程により除去される。このようにして、精度高く要求されていた多結晶領域４Ａの寸法精度が和らげられる。この第二の例の工程が無い方法では多結晶領域４Ａの寸法精度が高いことが重要であることは図９を参照すると明らかである。
図９は、本発明の方法により製造された装置のゲートの多結晶領域の厚みの関数としてのシート抵抗を示す。測定点９１を繋ぐ曲線９０はゲート４の多結晶領域４Ａの厚み（ｄ）の関数としてこれら実験で観察された領域８のシート抵抗（ρｓｈ）を示す。曲線９２はブルクＣｏＳｉ２のシート抵抗（ρｓｈ）に対応し、これは、約８ｏｈｍ／ｓｑｕａｒｅで、ＣｏＳｉのシート抵抗は高い。従って、この例では、上記の第一の実施形態に対応する条件としては領域４Ａの厚みが約４０ｎｍとういことのみであり、望ましい、ＣｏＳｉ２へ完全なる変化が達成される。
本発明はここに記載された例のみに限定されるものではなく、本発明の範囲内で多くの変形、変更が当業者にとって可能であることは明らかである。
例えば、犠牲領域としては、シリコン窒化物の代わりに、シリコン酸窒化物やシリコンとゲルマニウムとの合金等の他の適切な材料又は材料の組み合わせでもよい。（それにより）スペ−サを二酸化シリコンではなく、例えば、シリコン窒化物等の他の材料で形成することができる。さらに、熱酸化物の代わりに、酸化物を堆積してゲート誘電体を形成してもよい。ある好ましい変形例では、ゲート誘電体が、好ましくは、ＣＶＤによる堆積で、シリコン窒化物を備える。これは、この材料がシリサイド処理に非常に適するからである。シリサイドを形成するのに、コバルトの代わりにチタンやモリブデン等の他の金属が用いられてもよい。シリサイド化は単一工程で行うこともできる。半導体本体はＧａＡｓやゲルマニウム等の他の半導体材料で形成されてもよい。これらの場合でも、依然として、多結晶又はアモルファスシリコンゲートを用いることができる。
本発明の方法による半導体装置の製造工程における半導体装置の断面図である。 本発明の方法による半導体装置の製造工程における半導体装置の断面図である。 本発明の方法による半導体装置の製造工程における半導体装置の断面図である。 本発明の方法による半導体装置の製造工程における半導体装置の断面図である。 本発明の方法による半導体装置の製造工程における半導体装置の断面図である。 本発明の方法による半導体装置の製造工程における半導体装置の断面図である。 本発明の方法の変形例による半導体装置の製造工程における半導体装置の断面図である。 本発明の方法の変形例による半導体装置の製造工程における半導体装置の断面図である。 本発明の方法により製造された装置のゲートの半導体領域の厚みの関数としてのシート抵抗を示す図である。

Claims (10)

  1. 半導体材料の半導体本体が設けられ、該半導体本体表面にソース領域及びドレイン領域を有し、前記ソース領域と前記ドレイン領域との間にゲート領域を有し、該ゲート領域は、ゲート誘電体によって前記半導体本体表面から分離されているさらなる半導体材料の半導体領域を備え、前記ゲート領域近傍に前記ソース領域と前記ドレイン領域とを形成する複数のスペーサを有し、前記ソース領域と前記ドレイン領域とに金属と前記半導体材料との化合物を形成するための金属層が設けられ、そして、前記ドレイン領域に金属と前記さらなる半導体材料との化合物を形成するためのさらなる金属層が設けられる電界効果型トランジスタを有する半導体装置の製造方法であって、
    前記複数のスペーサが形成される前に、前記半導体領域に対して選択的にエッチングされうる材料の犠牲領域が前記半導体領域の上部に堆積され、
    前記複数のスペーサが形成された後に、エッチングにより前記犠牲領域が除去され、
    前記犠牲領域が除去された後に、前記ソース、ドレイン、ゲート領域を含む単一の金属層が堆積されることを特徴する方法。
  2. 前記半導体領域及び前記犠牲領域を備える前記ゲート領域が上部に存在する前記半導体本体の上部に誘電体材料の層を堆積し、そして、続いて、エッチングにより前記ゲート領域の上部及び両側から前記堆積された層を除去することにより前記複数のスペーサが形成されることを特徴する請求項１に記載の方法。
  3. 前記金属と前記さらなる半導体材料との化合物が形成される間に前記半導体領域が完全に消費されることを特徴する請求項１又は２に記載の方法。
  4. 前記半導体材料又は前記さらなる半導体材料を低濃度に有する中間化合物が得られる第一の熱工程と、前記半導体材料又は前記さらなる半導体材料をより高濃度に有する前記化合物に前記中間化合物が変化される第二の熱工程とにより、前記金属と前記半導体材料との間の前記化合物、及び、前記金属と前記さらなる半導体材料との間の前記化合物の形成が行われることを特徴する請求項１、２又は３に記載の方法。
  5. 前記二熱工程の間に、前記中間化合物を形成する時に反応してない前記金属層の一部分がエッチングにより除去されることを特徴する請求項４に記載の方法。
  6. 前記二熱工程の間に、前記半導体本体表面に前記さらなる半導体材料の層が堆積されることを特徴する請求項４又は５に記載の方法。
  7. 前記第二の熱工程の後に、前記化合物を形成する時に反応してない前記さらなる半導体材料の層の一部分がエッチングにより除去されることを特徴する請求項６に記載の方法。
  8. 前記金属と前記半導体材料との前記化合物、及び、前記金属と前記さらなる半導体材料との前記化合物の形成の後に前記複数のスペーサが除去されることを特徴する請求項１乃至７いずれかに記載の方法。
  9. 前記半導体材料並びに前記さらなる半導体材料のためにシリコンが選ばれ、前記中間化合物と、前記金属と前記半導体材料との化合物並びに前記金属と前記さらなる半導体材料との化合物とのために金属シリサイドが選ばれることを特徴する請求項１乃至８いずれかに記載の方法。
  10. 請求項１乃至９いずれかに記載の方法により得られた電界効果型トランジスタを備えた半導体装置。
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JP2009545168A (ja) * 2006-07-28 2009-12-17 インターナショナル・ビジネス・マシーンズ・コーポレーション ゲート誘電体上に完全シリサイド化（ｆｕｓｉ）ゲート電極を選択的に形成する方法、及びその完全シリサイド化ゲート電極を有する半導体デバイス

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