JP2001189284A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】
【課題】 半導体装置におけるコバルトシリサイド配線
において、コバルトシリサイドの凝集によるＰＮ接合耐
圧劣化及びコバルトシリサイドの細線抵抗の上昇を防
ぐ。 【解決手段】 半導体基板上のシリコン膜の上にコバル
ト膜を形成して加熱をすることによりCoシリサイド膜を
形成し、未反応のCoを除去し、Coシリサイド膜の上にシ
リコン膜を形成して加熱をすることによりCoシリサイド
膜をダイシリサイド化する。
において、コバルトシリサイドの凝集によるＰＮ接合耐
圧劣化及びコバルトシリサイドの細線抵抗の上昇を防
ぐ。 【解決手段】 半導体基板上のシリコン膜の上にコバル
ト膜を形成して加熱をすることによりCoシリサイド膜を
形成し、未反応のCoを除去し、Coシリサイド膜の上にシ
リコン膜を形成して加熱をすることによりCoシリサイド
膜をダイシリサイド化する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置のシリ
サイド配線構造に関するものであり、また改善されたシ
リサイド膜を備えた半導体装置とその製造方法に関する
ものである。
サイド配線構造に関するものであり、また改善されたシ
リサイド膜を備えた半導体装置とその製造方法に関する
ものである。
【０００２】
【従来の技術】半導体装置において、Co シリサイドはM
OSトランジスタのソース・ドレインの拡散層上や、拡散
層上とゲート部に同時にCo シリサイドを形成するサリ
サイドプロセス等に用いられており、半導体デバイスの
高速動作化の必要性からTiシリサイドと共に広く用いら
れるようになっている。なお、以下では適宜コバルトを
Co、シリコンをSi、ゲルマニウムをGeと略記する。
OSトランジスタのソース・ドレインの拡散層上や、拡散
層上とゲート部に同時にCo シリサイドを形成するサリ
サイドプロセス等に用いられており、半導体デバイスの
高速動作化の必要性からTiシリサイドと共に広く用いら
れるようになっている。なお、以下では適宜コバルトを
Co、シリコンをSi、ゲルマニウムをGeと略記する。
【０００３】図２０は一般的なCo シリサイドの形成工
程を示すフローであり、図２０において、１はCoシリサ
イド形成前に基板表面から酸化膜を除去する表面酸化膜
除去の工程、２はCoスパッタの工程、３は１回目のラン
プアニール（以下、1stランプアニールと称する）の工
程、４はCo除去の工程、５は２回目のランプアニール
（以下、2ndランプアニールと称する）の工程である。
程を示すフローであり、図２０において、１はCoシリサ
イド形成前に基板表面から酸化膜を除去する表面酸化膜
除去の工程、２はCoスパッタの工程、３は１回目のラン
プアニール（以下、1stランプアニールと称する）の工
程、４はCo除去の工程、５は２回目のランプアニール
（以下、2ndランプアニールと称する）の工程である。
【０００４】図２１〜は図２５の各工程処理後の断面図
を示し、図２１は工程１の表面酸化膜除去後の断面図で
あり、図２２は工程２のCoスパッタ後の断面図である。
また、図２３は工程３の1stランプアニール後の断面
図、図２４は工程４のCo除去後の断面図、図２５は工程
５の2ndランプアニール後の断面図である。
を示し、図２１は工程１の表面酸化膜除去後の断面図で
あり、図２２は工程２のCoスパッタ後の断面図である。
また、図２３は工程３の1stランプアニール後の断面
図、図２４は工程４のCo除去後の断面図、図２５は工程
５の2ndランプアニール後の断面図である。
【０００５】図２１〜２５において、１１はSi基板（シ
リコン基板）、１２は素子分離部、１３はゲート枠付け
酸化膜、１４はゲート酸化膜、１５はポリシリコンのゲ
ート、１６はCo膜、１７はCoシリサイド膜（CoxSiy（2x
＜y）膜）、１８はCoダイシリサイド膜（CoSi2膜）を示
す。
リコン基板）、１２は素子分離部、１３はゲート枠付け
酸化膜、１４はゲート酸化膜、１５はポリシリコンのゲ
ート、１６はCo膜、１７はCoシリサイド膜（CoxSiy（2x
＜y）膜）、１８はCoダイシリサイド膜（CoSi2膜）を示
す。
【０００６】CoSi膜の形成フローは、基板１１上にポリ
シリコンゲート１５及びソース・ドレインを形成した後
（図２１参照）、工程１の表面酸化膜除去にてHF水溶液
により基板１１上の表面酸化膜を除去し、工程２のCoス
パッタを行う（Coスパッタ前に同一装置内にてスパッタ
エッチを行う）。その後、工程３の1stランプアニール
（４００〜６００ーC）により、Co と基板１１及びゲー
ト１５のポリシリコンのSiを反応させてCoxSiy（2x＜
y）膜１７とし、工程４のCo除去にて硫酸過水溶液によ
り未反応のCo を除去する。その後再度、工程５の2ndラ
ンプアニール（７００〜９００℃）によりCoxSiy膜１７
をCoSi2膜１８とする。
シリコンゲート１５及びソース・ドレインを形成した後
（図２１参照）、工程１の表面酸化膜除去にてHF水溶液
により基板１１上の表面酸化膜を除去し、工程２のCoス
パッタを行う（Coスパッタ前に同一装置内にてスパッタ
エッチを行う）。その後、工程３の1stランプアニール
（４００〜６００ーC）により、Co と基板１１及びゲー
ト１５のポリシリコンのSiを反応させてCoxSiy（2x＜
y）膜１７とし、工程４のCo除去にて硫酸過水溶液によ
り未反応のCo を除去する。その後再度、工程５の2ndラ
ンプアニール（７００〜９００℃）によりCoxSiy膜１７
をCoSi2膜１８とする。
【０００７】
【発明が解決しようとする課題】図２６はコバルトシリ
サイドが凝集している様子を示す断面図である。図２６
において、１１はSi基板であり、１２は素子分離部、１
３はゲート枠付け酸化膜、４はゲート酸化膜、５はポリ
シリコンのゲート、１８aは凝集が起こっているCoSi2凝
集部、３１はPN接合面、３２はPN接合ショート部を示
す。
サイドが凝集している様子を示す断面図である。図２６
において、１１はSi基板であり、１２は素子分離部、１
３はゲート枠付け酸化膜、４はゲート酸化膜、５はポリ
シリコンのゲート、１８aは凝集が起こっているCoSi2凝
集部、３１はPN接合面、３２はPN接合ショート部を示
す。
【０００８】Coは工程５の2ndランプアニール及びCoSi2
膜１８形成後の高温の熱処理により凝集が起こりやす
く、CoSi凝集部１８aに示す様にCoSi2膜１８がとぎれと
ぎれになり、基板１１と反応して基板１１の深さ方向に
厚くなる。特に基板１１に注入ダメージ等があるとその
欠陥を介して不均一にCoSi2の反応が進みやすいため、
基板１１の深さ方向に厚くなるところが部分的に生じ、
PN接合ショート部２０に示す様にCoSi2凝集部１８aがPN
接合面３２に達し、PN接合耐圧が劣化する。そのため、
細線抵抗上昇対策に有効なCo膜厚を膜厚化することも困
難になっている。
膜１８形成後の高温の熱処理により凝集が起こりやす
く、CoSi凝集部１８aに示す様にCoSi2膜１８がとぎれと
ぎれになり、基板１１と反応して基板１１の深さ方向に
厚くなる。特に基板１１に注入ダメージ等があるとその
欠陥を介して不均一にCoSi2の反応が進みやすいため、
基板１１の深さ方向に厚くなるところが部分的に生じ、
PN接合ショート部２０に示す様にCoSi2凝集部１８aがPN
接合面３２に達し、PN接合耐圧が劣化する。そのため、
細線抵抗上昇対策に有効なCo膜厚を膜厚化することも困
難になっている。
【０００９】また、図２７にコバルトシリサイド凝集時
のコバルトシリサイド配線部の上面図を示す。２５はコ
バルトシリサイド配線を、２９はコバルトシリサイド配
線断線部を示す。また、配線のコーナー部にはCo の供
給が不充分になり、ボイド３０に示すようなボイドが発
生しやすい。コバルトシリサイドが凝集すると図２７に
示すような断線部２９やボイド３０が生じ細線抵抗が上
昇する。
のコバルトシリサイド配線部の上面図を示す。２５はコ
バルトシリサイド配線を、２９はコバルトシリサイド配
線断線部を示す。また、配線のコーナー部にはCo の供
給が不充分になり、ボイド３０に示すようなボイドが発
生しやすい。コバルトシリサイドが凝集すると図２７に
示すような断線部２９やボイド３０が生じ細線抵抗が上
昇する。
【００１０】本発明は上記の様な問題点を解決するため
になされたものであり、コバルトシリサイドの凝集によ
るＰＮ接合耐圧劣化及びコバルトシリサイドの細線抵抗
の上昇を防ぐコバルトシリサイド配線形成方法を提供す
るものである。
になされたものであり、コバルトシリサイドの凝集によ
るＰＮ接合耐圧劣化及びコバルトシリサイドの細線抵抗
の上昇を防ぐコバルトシリサイド配線形成方法を提供す
るものである。
【００１１】
【課題を解決するための手段】請求項１の発明に係る半
導体装置の製造方法は、半導体基板上のシリコン膜の上
にコバルト膜またはチタン膜を形成して第１の加熱をす
ることにより金属シリサイド膜（Coシリサイド膜または
Tiシリサイド膜）を形成する工程と、上記金属シリサイ
ド膜の上にシリコン膜を形成して第２の加熱をすること
により上記金属シリサイド膜をダイシリサイド化する工
程とを含むことを特徴とするものである。
導体装置の製造方法は、半導体基板上のシリコン膜の上
にコバルト膜またはチタン膜を形成して第１の加熱をす
ることにより金属シリサイド膜（Coシリサイド膜または
Tiシリサイド膜）を形成する工程と、上記金属シリサイ
ド膜の上にシリコン膜を形成して第２の加熱をすること
により上記金属シリサイド膜をダイシリサイド化する工
程とを含むことを特徴とするものである。
【００１２】請求項２の発明に係る半導体装置の製造方
法は、請求項１に記載の製造方法において、上記金属シ
リサイド膜の形成の後、上記シリコン膜の形成前に、未
反応コバルトを除去する工程を含むことを特徴とするも
のである。
法は、請求項１に記載の製造方法において、上記金属シ
リサイド膜の形成の後、上記シリコン膜の形成前に、未
反応コバルトを除去する工程を含むことを特徴とするも
のである。
【００１３】請求項３の発明に係る半導体装置の製造方
法は、請求項１または２に記載の製造方法において、上
記金属シリサイド膜をダイシリサイド化する工程の後、
未反応シリコンを除去する工程を含むことを特徴とする
ものである。
法は、請求項１または２に記載の製造方法において、上
記金属シリサイド膜をダイシリサイド化する工程の後、
未反応シリコンを除去する工程を含むことを特徴とする
ものである。
【００１４】請求項４の発明に係る半導体装置の製造方
法は、請求項１〜３のいずれかに記載の製造方法におい
て、上記シリコン膜の形成をシリコン成膜により行うこ
とを特徴とするものである。
法は、請求項１〜３のいずれかに記載の製造方法におい
て、上記シリコン膜の形成をシリコン成膜により行うこ
とを特徴とするものである。
【００１５】請求項５の発明に係る半導体装置の製造方
法は、請求項４に記載の製造方法において、上記シリコ
ン膜をポリシリコン膜またはアモルファスシリコン膜と
することを特徴とするものである。
法は、請求項４に記載の製造方法において、上記シリコ
ン膜をポリシリコン膜またはアモルファスシリコン膜と
することを特徴とするものである。
【００１６】請求項６の発明に係る半導体装置の製造方
法は、請求項１〜３のいずれかに記載の製造方法におい
て、上記シリコン膜の形成をSi選択成長により行うこと
を特徴とするものである。
法は、請求項１〜３のいずれかに記載の製造方法におい
て、上記シリコン膜の形成をSi選択成長により行うこと
を特徴とするものである。
【００１７】請求項７の発明に係る半導体装置の製造方
法は、半導体基板上のシリコン膜の上にコバルト膜また
はチタン膜を形成して第１の加熱をすることにより金属
シリサイド膜（Coシリサイド膜またはTiシリサイド膜）
を形成する工程と、上記金属シリサイド膜の上からSi
またはGeの注入を行って第２の加熱をすることにより上
記金属シリサイド膜をダイシリサイド化する工程とを含
むことを特徴とするものである。
法は、半導体基板上のシリコン膜の上にコバルト膜また
はチタン膜を形成して第１の加熱をすることにより金属
シリサイド膜（Coシリサイド膜またはTiシリサイド膜）
を形成する工程と、上記金属シリサイド膜の上からSi
またはGeの注入を行って第２の加熱をすることにより上
記金属シリサイド膜をダイシリサイド化する工程とを含
むことを特徴とするものである。
【００１８】請求項８の発明に係る半導体装置の製造方
法は、請求項７に記載の製造方法において、上記金属シ
リサイド膜の形成の後、上記Si またはGeの注入前に、
未反応コバルトを除去する工程を含むことを特徴とする
ものである。
法は、請求項７に記載の製造方法において、上記金属シ
リサイド膜の形成の後、上記Si またはGeの注入前に、
未反応コバルトを除去する工程を含むことを特徴とする
ものである。
【００１９】請求項９の発明に係る半導体装置の製造方
法は、半導体基板上のシリコン膜の上にコバルト膜また
はチタン膜を形成して第１の加熱をすることにより金属
シリサイド膜（Coシリサイド膜またはTiシリサイド膜）
を形成する工程と、未反応CoまたはTiを除去して第２の
加熱をする工程と、さらにコバルト膜またはチタン膜を
形成して第３の加熱をする工程と、この後に未反応Coま
たはTiを除去して第４の加熱をすることにより金属シリ
サイド膜をダイシリサイド化する工程とを含むことを特
徴とするものである。
法は、半導体基板上のシリコン膜の上にコバルト膜また
はチタン膜を形成して第１の加熱をすることにより金属
シリサイド膜（Coシリサイド膜またはTiシリサイド膜）
を形成する工程と、未反応CoまたはTiを除去して第２の
加熱をする工程と、さらにコバルト膜またはチタン膜を
形成して第３の加熱をする工程と、この後に未反応Coま
たはTiを除去して第４の加熱をすることにより金属シリ
サイド膜をダイシリサイド化する工程とを含むことを特
徴とするものである。
【００２０】請求項１０の発明に係る半導体装置の製造
方法は、請求項１〜９のいずれかに記載の製造方法にお
いて、上記金属シリサイド膜をダイシリサイド化する工
程の後、この金属シリサイド膜を覆う緻密な絶縁膜を形
成する工程を含むことを特徴とするものである。
方法は、請求項１〜９のいずれかに記載の製造方法にお
いて、上記金属シリサイド膜をダイシリサイド化する工
程の後、この金属シリサイド膜を覆う緻密な絶縁膜を形
成する工程を含むことを特徴とするものである。
【００２１】請求項１１の発明に係る半導体装置の製造
方法は、請求項１０に記載の製造方法において、上記絶
縁膜としてSiN膜、HDP-SiO膜またはHDP-SiN膜を形成す
ることを特徴とするものである。
方法は、請求項１０に記載の製造方法において、上記絶
縁膜としてSiN膜、HDP-SiO膜またはHDP-SiN膜を形成す
ることを特徴とするものである。
【００２２】請求項１２の発明に係る半導体装置は、金
属シリサイド配線を備えた半導体装置において、上記金
属シリサイド配線を覆う緻密な絶縁膜を備えたことを特
徴とするものである。
属シリサイド配線を備えた半導体装置において、上記金
属シリサイド配線を覆う緻密な絶縁膜を備えたことを特
徴とするものである。
【００２３】請求項１３の発明に係る半導体装置は、所
定幅を有する金属シリサイド配線を備えた半導体装置に
おいて、上記金属シリサイド配線に所定の間隔を置いて
複数の幅広部分を設けたことを特徴とするものである。
定幅を有する金属シリサイド配線を備えた半導体装置に
おいて、上記金属シリサイド配線に所定の間隔を置いて
複数の幅広部分を設けたことを特徴とするものである。
【００２４】請求項１４の発明に係る半導体装置は、請
求項１３に記載のものにおいて、上記幅広部分を配線長
１μｍ以下毎に１個設けたことを特徴とするものであ
る。
求項１３に記載のものにおいて、上記幅広部分を配線長
１μｍ以下毎に１個設けたことを特徴とするものであ
る。
【００２５】請求項１５の発明に係る半導体装置は、所
定幅を有し屈曲して形成された金属シリサイド配線を備
えた半導体装置において、上記金属シリサイド配線の屈
曲部をテーパーまたはアールをつけて形成したことを特
徴とするものである。
定幅を有し屈曲して形成された金属シリサイド配線を備
えた半導体装置において、上記金属シリサイド配線の屈
曲部をテーパーまたはアールをつけて形成したことを特
徴とするものである。
【００２６】
【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１によるコバルトシリサイド形成工程のフロ
ーを示す。図１において、１は表面酸化膜除去の工程、
２はCoスパッタの工程、３は1stランプアニール（１回
目のランプアニール）の工程、４はCo除去の工程、４ａ
はSi成膜の工程、５は2ndランプアニール（２回目のラ
ンプアニール）の工程、５ａはSi除去の工程を示す。
実施の形態１によるコバルトシリサイド形成工程のフロ
ーを示す。図１において、１は表面酸化膜除去の工程、
２はCoスパッタの工程、３は1stランプアニール（１回
目のランプアニール）の工程、４はCo除去の工程、４ａ
はSi成膜の工程、５は2ndランプアニール（２回目のラ
ンプアニール）の工程、５ａはSi除去の工程を示す。
【００２７】図２は工程４ａのSi成膜処理後の断面図を
示し、図３は工程５の2ndランプアニール処理後の断面
図を示し、図４は工程５ａのSi除去後の断面図である。
図２〜４において、１１はシリコン基板（Si基板）、１
２は素子分離部、１３はゲート枠付け酸化膜、１４はゲ
ート酸化膜、１５はポリシリコンのゲート、１７はCoシ
リサイド膜（CoxSiy（2x＜y）膜）、１８はCoダイシリ
サイド膜（CoSi2膜）、１９はシリコン膜（Si膜）を示
す。
示し、図３は工程５の2ndランプアニール処理後の断面
図を示し、図４は工程５ａのSi除去後の断面図である。
図２〜４において、１１はシリコン基板（Si基板）、１
２は素子分離部、１３はゲート枠付け酸化膜、１４はゲ
ート酸化膜、１５はポリシリコンのゲート、１７はCoシ
リサイド膜（CoxSiy（2x＜y）膜）、１８はCoダイシリ
サイド膜（CoSi2膜）、１９はシリコン膜（Si膜）を示
す。
【００２８】図１のコバルトシリサイド形成フローのう
ち、工程４のCo膜除去までは図２０に示す従来の形成フ
ローと同じであるが、工程４のCo膜除去の後、工程４ａ
にて多結晶シリコンやアモルファスシリコンをスパッタ
法やCVD法により成膜してSi膜１９を形成し、工程５の2
ndランプアニールにてCoSi2膜を形成する。
ち、工程４のCo膜除去までは図２０に示す従来の形成フ
ローと同じであるが、工程４のCo膜除去の後、工程４ａ
にて多結晶シリコンやアモルファスシリコンをスパッタ
法やCVD法により成膜してSi膜１９を形成し、工程５の2
ndランプアニールにてCoSi2膜を形成する。
【００２９】この時CoxSiy（2x＜y）は基板１１とだけ
でなくCoxSiy（2x＜y）膜１７の上のSiとも反応するた
め、基板１１の深さ方向への反応は抑制される。その
後、工程５ａで未反応のSiをウェット処理やドライエッ
チングにより除去し、コバルトシリサイド配線を形成す
る。
でなくCoxSiy（2x＜y）膜１７の上のSiとも反応するた
め、基板１１の深さ方向への反応は抑制される。その
後、工程５ａで未反応のSiをウェット処理やドライエッ
チングにより除去し、コバルトシリサイド配線を形成す
る。
【００３０】このようにCoxSiy（2x＜y）をCoxSiy（2x
＜y）膜１７上のSiと反応させることで、注入ダメージ
により欠陥が多く、不均一に反応が進みやすい基板１１
とCoxSiy（2x＜y）との反応を抑制することができるた
め、Co凝集を防ぎ、PN接合面との距離が遠くなるためPN
接合耐圧も劣化しない。また、Co細線抵抗上昇対策に有
効なCoの厚膜化も可能となる。なお、上記においては、
Coを用いる例について説明したが、Coに変えてTiを用い
ても同様のことが言える。
＜y）膜１７上のSiと反応させることで、注入ダメージ
により欠陥が多く、不均一に反応が進みやすい基板１１
とCoxSiy（2x＜y）との反応を抑制することができるた
め、Co凝集を防ぎ、PN接合面との距離が遠くなるためPN
接合耐圧も劣化しない。また、Co細線抵抗上昇対策に有
効なCoの厚膜化も可能となる。なお、上記においては、
Coを用いる例について説明したが、Coに変えてTiを用い
ても同様のことが言える。
【００３１】実施の形態２．図５はこの発明の実施の形
態２によるコバルトシリサイド形成工程のフローを示
す。図５において、１は表面酸化膜除去の工程、２はCo
スパッタの工程、３は1stランプアニールの工程、４はC
o除去の工程、４ｂはSi選択成長の工程、５は2ndランプ
アニールの工程を示す。
態２によるコバルトシリサイド形成工程のフローを示
す。図５において、１は表面酸化膜除去の工程、２はCo
スパッタの工程、３は1stランプアニールの工程、４はC
o除去の工程、４ｂはSi選択成長の工程、５は2ndランプ
アニールの工程を示す。
【００３２】図６は工程４ｂのSi選択成長処理後の断面
図を示し、図７は工程５の2ndランプアニール処理後の
断面図である。図６〜７において、１１はSi基板、１２
は素子分離部、１３はゲート枠付け酸化膜、１４はゲー
ト酸化膜、１５はポリシリコン、１７はCoxSiy（2x＜
y）膜、１８はCoSi2膜、２０はSi選択成長膜を示す。
図を示し、図７は工程５の2ndランプアニール処理後の
断面図である。図６〜７において、１１はSi基板、１２
は素子分離部、１３はゲート枠付け酸化膜、１４はゲー
ト酸化膜、１５はポリシリコン、１７はCoxSiy（2x＜
y）膜、１８はCoSi2膜、２０はSi選択成長膜を示す。
【００３３】図５のコバルトシリサイド形成フローのう
ち、工程４のCo除去までは図２０に示す従来の形成フロ
ーと同じであるが、工程４のCo除去の後、工程４ｂにて
CoxSiy（2x＜y）膜１７上にSiを選択成長させてSi選択
成長膜２０を形成し、工程５の2ndランプアニールにてC
oSi2膜１８を形成する。
ち、工程４のCo除去までは図２０に示す従来の形成フロ
ーと同じであるが、工程４のCo除去の後、工程４ｂにて
CoxSiy（2x＜y）膜１７上にSiを選択成長させてSi選択
成長膜２０を形成し、工程５の2ndランプアニールにてC
oSi2膜１８を形成する。
【００３４】この時CoxSiy（2x＜y）は基板１１とだけ
でなくCoxSiy（2x＜y）膜１７上のSiとも反応するた
め、基板１１の深さ方向への反応は抑制される。このよ
うにCoxSjy(2x＜y）をCoxSjy(2x＜y）膜１７上のSiと反
応させることで、注入ダメージにより欠陥が多く、不均
一に反応が進みやすい基板１１とCoxSiy（2x＜y）膜１
７との反応を抑制することができるため、Co凝集を防
ぎ、PN接合面との距離が遠くなるためPN接合耐圧も劣化
しない。また、Co細線抵抗上昇対策に有効なCoの厚膜化
も可能となる。
でなくCoxSiy（2x＜y）膜１７上のSiとも反応するた
め、基板１１の深さ方向への反応は抑制される。このよ
うにCoxSjy(2x＜y）をCoxSjy(2x＜y）膜１７上のSiと反
応させることで、注入ダメージにより欠陥が多く、不均
一に反応が進みやすい基板１１とCoxSiy（2x＜y）膜１
７との反応を抑制することができるため、Co凝集を防
ぎ、PN接合面との距離が遠くなるためPN接合耐圧も劣化
しない。また、Co細線抵抗上昇対策に有効なCoの厚膜化
も可能となる。
【００３５】実施の形態３．図８はこの発明の実施の形
態３によるコバルトシリサイド形成工程のフローを示
す。図８において、１は表面酸化膜除去の工程、２はCo
スパッタの工程、３は1stランプアニールの工程、４はC
o除去の工程、４ｃはSiまたはGe注入の工程、５は2ndラ
ンプアニールの工程を示す。
態３によるコバルトシリサイド形成工程のフローを示
す。図８において、１は表面酸化膜除去の工程、２はCo
スパッタの工程、３は1stランプアニールの工程、４はC
o除去の工程、４ｃはSiまたはGe注入の工程、５は2ndラ
ンプアニールの工程を示す。
【００３６】図９は工程４ｃのSiまたはGe注入処理後の
断面図を示し、図１０は工程５のランプアニール処理後
の断面図である。図９〜１０において、１１はSi基板、
１２は素子分離部、１３はゲート枠付け酸化膜、１４は
ゲート酸化膜、１５はポリシリコンのゲート、１７はCo
xSiy（2x＜y）膜、１８はCoSi2膜を示す。
断面図を示し、図１０は工程５のランプアニール処理後
の断面図である。図９〜１０において、１１はSi基板、
１２は素子分離部、１３はゲート枠付け酸化膜、１４は
ゲート酸化膜、１５はポリシリコンのゲート、１７はCo
xSiy（2x＜y）膜、１８はCoSi2膜を示す。
【００３７】図８のコバルトシリサイド形成フローのう
ち、工程４のCo除去までは図２０に示す従来の形成フロ
ーと同じであるが、工程４のCo除去の後、工程４ｃにて
Si注入もしくはGe注入を行ない、CoxSiy(2x＜y）膜１７
中及び基板１１表面のSi濃度を高くし、あるいはGeを添
加する。そして、工程５の2ndランプアニールにてCoSi2
膜１８を形成する。
ち、工程４のCo除去までは図２０に示す従来の形成フロ
ーと同じであるが、工程４のCo除去の後、工程４ｃにて
Si注入もしくはGe注入を行ない、CoxSiy(2x＜y）膜１７
中及び基板１１表面のSi濃度を高くし、あるいはGeを添
加する。そして、工程５の2ndランプアニールにてCoSi2
膜１８を形成する。
【００３８】この時CoxSiy（2x＜y）はCoxSiy（2x＜y）
膜１７中の注入されたSiまたはGeと反応し、また、基板
１１表面のSi濃度も高くなっているため、あるいは、Ge
が注入されているため、基板１１の深さ方向への反応は
抑制される。このようにCoxSiy（2x＜y）膜１７中及び
基板１１表面のSiまたはGeと反応させることで、基板１
１とCoxSiy（2x＜y）膜１７との反応によりコバルトシ
リサイドが基板１１深く進入することを抑制することが
できるため、Co凝集を防ぎ、ＰＮ接合面との距離が遠く
なるためＰＮ接合耐圧も劣化しない。また、Co細線抵抗
上昇対対策に有効なCoの厚膜化も可能となる。
膜１７中の注入されたSiまたはGeと反応し、また、基板
１１表面のSi濃度も高くなっているため、あるいは、Ge
が注入されているため、基板１１の深さ方向への反応は
抑制される。このようにCoxSiy（2x＜y）膜１７中及び
基板１１表面のSiまたはGeと反応させることで、基板１
１とCoxSiy（2x＜y）膜１７との反応によりコバルトシ
リサイドが基板１１深く進入することを抑制することが
できるため、Co凝集を防ぎ、ＰＮ接合面との距離が遠く
なるためＰＮ接合耐圧も劣化しない。また、Co細線抵抗
上昇対対策に有効なCoの厚膜化も可能となる。
【００３９】実施の形態４．図１１はこの発明の実施の
形態４によるコバルトシリサイド形成工程のフローを示
す。図１１において、１は表面酸化膜除去の工程、２は
Coスパッタの工程、３は1stランプアニールの工程、４
はCo除去の工程、５は2ndランプアニールの工程、６は
表面酸化膜除去の工程、７はCoスパッタの工程、８は再
び1stランプアニールの工程、９は再びCo除去の工程、
１０は再び2ndランプアニールの工程を示す。
形態４によるコバルトシリサイド形成工程のフローを示
す。図１１において、１は表面酸化膜除去の工程、２は
Coスパッタの工程、３は1stランプアニールの工程、４
はCo除去の工程、５は2ndランプアニールの工程、６は
表面酸化膜除去の工程、７はCoスパッタの工程、８は再
び1stランプアニールの工程、９は再びCo除去の工程、
１０は再び2ndランプアニールの工程を示す。
【００４０】図１２は工程７のCoスパッタ処理後の断面
図、図１３は工程８の1stランプアニール処理後の断面
図、図１４は工程９のCo除去処理後の断面図、図１５は
工程１０の2ndランプアニール処理後の断面図を示す。
図１２〜１５において、１１はSi基板、１２は素子分離
部、１３はゲート枠付け酸化膜、１４はゲート酸化膜、
１５はポリシリコンのゲート、１８はCoSi2膜、２１はC
o膜、２２はCoSi凝集により形成されたボイド、２３は
ボイド部に形成されたCoxSiy（2x＜y）膜を示す。
図、図１３は工程８の1stランプアニール処理後の断面
図、図１４は工程９のCo除去処理後の断面図、図１５は
工程１０の2ndランプアニール処理後の断面図を示す。
図１２〜１５において、１１はSi基板、１２は素子分離
部、１３はゲート枠付け酸化膜、１４はゲート酸化膜、
１５はポリシリコンのゲート、１８はCoSi2膜、２１はC
o膜、２２はCoSi凝集により形成されたボイド、２３は
ボイド部に形成されたCoxSiy（2x＜y）膜を示す。
【００４１】図１１のコバルトシリサイド形成フローの
うち、工程５の2ndランプアニールまでは図２０に示す
従来の形成フローと同じであるが、その後、工程７〜工
程１０までを工程２〜工程５を繰り返す形で同様に行
う。（表面酸化膜除去も可）。
うち、工程５の2ndランプアニールまでは図２０に示す
従来の形成フローと同じであるが、その後、工程７〜工
程１０までを工程２〜工程５を繰り返す形で同様に行
う。（表面酸化膜除去も可）。
【００４２】工程５の時点でコバルトシリサイドの凝集
より、図１２に示すようにボイド部２２のようなボイド
が生じることがあるが、工程７のCoスパッタによリボイ
ド部２２にもCo膜２１が成膜され、工程８で1stランプ
アニールをすることで、ボイド部２２にも新たにCoxSiy
（2x＜y）膜２３が形成され、工程９のCoの除去、工程
１０の2ndランプアニールをすることでボイドの無い均
一なCoSi2膜１８を形成することができる。このことに
より、Co凝集を抑制し細線抵抗の上昇を防ぐことができ
る。なお、上記の各実施の形態１〜４においては、Coを
用いる例について説明したが、Coに変えてTiを用いても
同様のことが言える。
より、図１２に示すようにボイド部２２のようなボイド
が生じることがあるが、工程７のCoスパッタによリボイ
ド部２２にもCo膜２１が成膜され、工程８で1stランプ
アニールをすることで、ボイド部２２にも新たにCoxSiy
（2x＜y）膜２３が形成され、工程９のCoの除去、工程
１０の2ndランプアニールをすることでボイドの無い均
一なCoSi2膜１８を形成することができる。このことに
より、Co凝集を抑制し細線抵抗の上昇を防ぐことができ
る。なお、上記の各実施の形態１〜４においては、Coを
用いる例について説明したが、Coに変えてTiを用いても
同様のことが言える。
【００４３】実施の形態５．図１６はこの発明の実施の
形態５による半導体装置の断面図である。図１６におい
て、１１はSi基板、１２は素子分離部、１３はゲート枠
付け酸化膜、１４はゲート酸化膜、１５はポリシリコン
のゲート、１８はCoSi2膜、２４はCoSi2膜のキャップ層
（HDP−SiO膜,HDP-SiN膜,SiN膜）を示す。図１６に示す
ようにCoSi2膜１８の形成後にキヤップ層２４として緻
密で密着性の高い絶縁膜であるHDP−SiO 膜、HDP-SiN膜
あるいはSiN膜を成膜することにより、その後の熱処理
時にCoSi2が動くのを抑制する。そのため、CoSi2が凝集
してボイドが発生することを防ぎ、細線抵抗の上昇を防
ぐことができる。
形態５による半導体装置の断面図である。図１６におい
て、１１はSi基板、１２は素子分離部、１３はゲート枠
付け酸化膜、１４はゲート酸化膜、１５はポリシリコン
のゲート、１８はCoSi2膜、２４はCoSi2膜のキャップ層
（HDP−SiO膜,HDP-SiN膜,SiN膜）を示す。図１６に示す
ようにCoSi2膜１８の形成後にキヤップ層２４として緻
密で密着性の高い絶縁膜であるHDP−SiO 膜、HDP-SiN膜
あるいはSiN膜を成膜することにより、その後の熱処理
時にCoSi2が動くのを抑制する。そのため、CoSi2が凝集
してボイドが発生することを防ぎ、細線抵抗の上昇を防
ぐことができる。
【００４４】実施の形態６．図１７はこの発明の実施の
形態６による半導体装置のCoSi2配線部の上面図であ
る。図１７において、２５はCoSi2配線、２６は一定間
隔毎に設けた線幅の広いCoSi2配線部を示す。なお、CoS
i2配線２５の幅広部分２６は、配線長１μｍ以下毎に１
個設けるのが望ましい。また、その形は図示したような
方形に限られず他の形の突起であってもよい。図１７に
示すようにCoSi配線２５に線幅がやや広い配線部２６を
一定間隔毎に設けることにより、CoSi凝集が起きた時
に、配線部２６の部分からCoが供給されるため、断線及
びボイドが発生しにくくなり、細線抵抗の上昇を防ぐこ
とができる。
形態６による半導体装置のCoSi2配線部の上面図であ
る。図１７において、２５はCoSi2配線、２６は一定間
隔毎に設けた線幅の広いCoSi2配線部を示す。なお、CoS
i2配線２５の幅広部分２６は、配線長１μｍ以下毎に１
個設けるのが望ましい。また、その形は図示したような
方形に限られず他の形の突起であってもよい。図１７に
示すようにCoSi配線２５に線幅がやや広い配線部２６を
一定間隔毎に設けることにより、CoSi凝集が起きた時
に、配線部２６の部分からCoが供給されるため、断線及
びボイドが発生しにくくなり、細線抵抗の上昇を防ぐこ
とができる。
【００４５】実施の形態７．図１８はこの発明の実施の
形態７による半導体装置のCoSi2配線部のコーナー部の
上面図である。図１８において、２５はCoSi2配線、２
７は角を取ったコーナー部を示す。図２７に示すように
CoSi2配線２５のコーナー部が例えば９０度などに屈曲
していると、コーナー部はCoの供給が不充分になるため
ボイドが発生しやすいが、図１８に示すようにコーナー
部の角をとることにより、CoSi凝集のためにコーナー部
に発生しやすいボイドを抑えることができ、細線抵抗の
上昇を防ぐことができる。
形態７による半導体装置のCoSi2配線部のコーナー部の
上面図である。図１８において、２５はCoSi2配線、２
７は角を取ったコーナー部を示す。図２７に示すように
CoSi2配線２５のコーナー部が例えば９０度などに屈曲
していると、コーナー部はCoの供給が不充分になるため
ボイドが発生しやすいが、図１８に示すようにコーナー
部の角をとることにより、CoSi凝集のためにコーナー部
に発生しやすいボイドを抑えることができ、細線抵抗の
上昇を防ぐことができる。
【００４６】実施の形態８．図１９はこの発明の実施の
形態８による半導体装置のCoSi2配線部のコーナー部の
上面図である。図１９において、２５はCoSi2配線、２
８はＲ部をつけたコーナー部を示す。図２７に示すよう
にCoSi2配線２５のコーナー部が９０度その他の角度に
曲がっていると、コーナー部はCoの供給が不充分になる
ためボイドが発生しやすいが、図１９に示す様に、コー
ナー部にRをつけることにより、CoSi凝集のためにコー
ナー部に発生しやすいボイドを抑えることができ、細線
抵抗の上昇を防ぐことができる。なお、上記の実施の形
態５〜８については、Coシリサイド膜を例にとって説明
したが、これは金属としてはCoに限られず、Ti,Mo,Wそ
の他の金属を用いた金属シリサイド膜であっても適用で
きる。
形態８による半導体装置のCoSi2配線部のコーナー部の
上面図である。図１９において、２５はCoSi2配線、２
８はＲ部をつけたコーナー部を示す。図２７に示すよう
にCoSi2配線２５のコーナー部が９０度その他の角度に
曲がっていると、コーナー部はCoの供給が不充分になる
ためボイドが発生しやすいが、図１９に示す様に、コー
ナー部にRをつけることにより、CoSi凝集のためにコー
ナー部に発生しやすいボイドを抑えることができ、細線
抵抗の上昇を防ぐことができる。なお、上記の実施の形
態５〜８については、Coシリサイド膜を例にとって説明
したが、これは金属としてはCoに限られず、Ti,Mo,Wそ
の他の金属を用いた金属シリサイド膜であっても適用で
きる。
【００４７】
【発明の効果】請求項１〜６の発明によれば、半導体基
板上のCoシリサイド膜の上にシリコン膜を形成して加熱
をすることによりCoシリサイド膜をダイシリサイド化す
る。これにより、コバルトシリサイドの凝集によるＰＮ
接合耐圧劣化及びコバルトシリサイドの細線抵抗の上昇
を防ぐことができる。
板上のCoシリサイド膜の上にシリコン膜を形成して加熱
をすることによりCoシリサイド膜をダイシリサイド化す
る。これにより、コバルトシリサイドの凝集によるＰＮ
接合耐圧劣化及びコバルトシリサイドの細線抵抗の上昇
を防ぐことができる。
【００４８】請求項７〜８の発明によれば、半導体基板
上のCoシリサイド膜の上からSi またはGeの注入を行っ
て加熱をすることによりCoシリサイド膜をダイシリサイ
ド化する。これにより、コバルトシリサイドの凝集によ
るＰＮ接合耐圧劣化及びコバルトシリサイドの細線抵抗
の上昇を防ぐことができる。
上のCoシリサイド膜の上からSi またはGeの注入を行っ
て加熱をすることによりCoシリサイド膜をダイシリサイ
ド化する。これにより、コバルトシリサイドの凝集によ
るＰＮ接合耐圧劣化及びコバルトシリサイドの細線抵抗
の上昇を防ぐことができる。
【００４９】請求項９の発明によれば、半導体基板上に
Coシリサイド膜を形成して加熱をする工程を２回は繰り
返す。これにより、コバルトシリサイドの凝集によるＰ
Ｎ接合耐圧劣化及びコバルトシリサイドの細線抵抗の上
昇を防ぐことができる。
Coシリサイド膜を形成して加熱をする工程を２回は繰り
返す。これにより、コバルトシリサイドの凝集によるＰ
Ｎ接合耐圧劣化及びコバルトシリサイドの細線抵抗の上
昇を防ぐことができる。
【００５０】請求項１０〜１１の発明によれば、半導体
基板上のCoシリサイド膜をダイシリサイド化した後、こ
れを覆う緻密な絶縁膜を形成する。これにより、コバル
トシリサイドの凝集によるＰＮ接合耐圧劣化及びコバル
トシリサイドの細線抵抗の上昇を防ぐことができる。
基板上のCoシリサイド膜をダイシリサイド化した後、こ
れを覆う緻密な絶縁膜を形成する。これにより、コバル
トシリサイドの凝集によるＰＮ接合耐圧劣化及びコバル
トシリサイドの細線抵抗の上昇を防ぐことができる。
【００５１】請求項１２の発明によれば、半導体装置の
金属シリサイド配線を緻密な絶縁膜で覆う。これによ
り、コバルトシリサイドの凝集によるＰＮ接合耐圧劣化
及びコバルトシリサイドの細線抵抗の上昇を防ぐことが
できる。
金属シリサイド配線を緻密な絶縁膜で覆う。これによ
り、コバルトシリサイドの凝集によるＰＮ接合耐圧劣化
及びコバルトシリサイドの細線抵抗の上昇を防ぐことが
できる。
【００５２】請求項１３〜１４の発明によれば、半導体
装置の金属シリサイド配線に所定の間隔を置いて複数の
幅広部分を設ける。これにより、コバルトシリサイドの
凝集によるＰＮ接合耐圧劣化及びコバルトシリサイドの
細線抵抗の上昇を防ぐことができる。
装置の金属シリサイド配線に所定の間隔を置いて複数の
幅広部分を設ける。これにより、コバルトシリサイドの
凝集によるＰＮ接合耐圧劣化及びコバルトシリサイドの
細線抵抗の上昇を防ぐことができる。
【００５３】請求項１５の発明によれば、半導体装置の
金属シリサイド配線の屈曲部をテーパーまたはアールを
つけて形成する。これにより、コバルトシリサイドの凝
集によるＰＮ接合耐圧劣化及びコバルトシリサイドの細
線抵抗の上昇を防ぐことができる。
金属シリサイド配線の屈曲部をテーパーまたはアールを
つけて形成する。これにより、コバルトシリサイドの凝
集によるＰＮ接合耐圧劣化及びコバルトシリサイドの細
線抵抗の上昇を防ぐことができる。
【図１】 この発明の実施の形態１によるCoSi2形成フ
ロー図。
ロー図。
【図２】 図１のCoSi2形成フロー図中のSi成膜後の断
面図。
面図。
【図３】 図１のCoSi2形成フロー図中の2ndランプアニ
ール後の断面図。
ール後の断面図。
【図４】 図１のCoSi2形成フロー図中のSi除去後の断
面図。
面図。
【図５】 この発明の実施の形態２によるCoSi2形成フ
ロー図。
ロー図。
【図６】 図５のCoSi2形成フロー図中のSi選択成長後
の断面図。
の断面図。
【図７】 図５のCoSi2形成フロー図中の2ndランプアニ
ール後の断面図。
ール後の断面図。
【図８】 この発明の実施の形態３によるCoSi2形成フ
ロー図。
ロー図。
【図９】 図８のCoSi2形成フロー図中のSi（Ge）注入
後の断面図。
後の断面図。
【図１０】 図８のCoSi2形成フロー図中の2ndランプア
ニール後の断面図。
ニール後の断面図。
【図１１】 この発明の実施の形態４によるCoSi2形成
フロー図。
フロー図。
【図１２】 図１１のCoSi2形成フロー図中のCoスパッ
タ（７）後の断面図。
タ（７）後の断面図。
【図１３】 図１１のCoSi2形成フロー図中の1stランプ
アニール（８）後の断面図。
アニール（８）後の断面図。
【図１４】 図１１のCoSi2形成フロー図中のCo除去
（９）後の断面図。
（９）後の断面図。
【図１５】 図１１のCoSi2形成フロー図中の2ndランプ
アニール（１０）後の断面図。
アニール（１０）後の断面図。
【図１６】 この発明の実施の形態５による半導体装置
を示す断面図。
を示す断面図。
【図１７】 この発明の実施の形態６による半導体装置
を示すCoSi配線上面図。
を示すCoSi配線上面図。
【図１８】 この発明の実施の形態７による半導体装置
を示すCoSi配線上面図。
を示すCoSi配線上面図。
【図１９】 この発明の実施の形態８による半導体装置
を示すCoSi配線上面図。
を示すCoSi配線上面図。
【図２０】 従来のCoSi2形成フロー図。
【図２１】 図２０のCoSi2形成フロー図中の表面酸化
膜除去後の断面図。
膜除去後の断面図。
【図２２】 図２０のCoSi2形成フロー図中のCoスパッ
タ後の断面図。
タ後の断面図。
【図２３】 図２０のCoSi2形成フロー図中の1stランプ
アニール後の断面図。
アニール後の断面図。
【図２４】 図２０のCoSi2形成フロー図中のCo除去後
の断面図。
の断面図。
【図２５】 図２０のCoSi2形成フロー図中の2ndランプ
アニール後の断面図。
アニール後の断面図。
【図２６】 従来のCoシリサイド膜におけるCoSi凝集時
の断面図。
の断面図。
【図２７】 従来のCoシリサイド配線におけるCoSi凝集
時のCoSi配線上面図。
時のCoSi配線上面図。
１１ Si基板、 １２ 素子分離部、 １３ ゲート枠
付け酸化膜、１４ ゲート酸化膜、 １５ ポリシリコ
ンのゲート、１６ Co膜（コバルト膜）、 １７ CoxS
iy（2x＜y）膜（Coシリサイド膜）、１８ CoSi2膜（Co
ダイシリサイド膜）、 １８a CoSi2凝集部、１９ S
i膜（シリコン膜）、 ２０ Si選択成長膜、２１ Co
膜（コバルト膜）、 ２２ CoSi凝集により形成された
ボイド、２３ ボイド部に形成されたCoxSiy（2x＜y）
膜、 ２４ CoSiのキャップ層、２５ CoSi2配線、
２６ 線幅の広いCoSi2配線部、２７ 角を取った配線
コーナー部、 ２８ Ｒ部をつけた配線コーナー部、２
９ コバルトシリサイド配線断線部、 ３０ ボイド
部、３１ PN接合面、 ３２ PN接合ショート部。
付け酸化膜、１４ ゲート酸化膜、 １５ ポリシリコ
ンのゲート、１６ Co膜（コバルト膜）、 １７ CoxS
iy（2x＜y）膜（Coシリサイド膜）、１８ CoSi2膜（Co
ダイシリサイド膜）、 １８a CoSi2凝集部、１９ S
i膜（シリコン膜）、 ２０ Si選択成長膜、２１ Co
膜（コバルト膜）、 ２２ CoSi凝集により形成された
ボイド、２３ ボイド部に形成されたCoxSiy（2x＜y）
膜、 ２４ CoSiのキャップ層、２５ CoSi2配線、
２６ 線幅の広いCoSi2配線部、２７ 角を取った配線
コーナー部、 ２８ Ｒ部をつけた配線コーナー部、２
９ コバルトシリサイド配線断線部、 ３０ ボイド
部、３１ PN接合面、 ３２ PN接合ショート部。
フロントページの続き (72)発明者 高田 佳史 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA01 BB20 BB25 CC01 CC05 DD02 DD37 DD43 DD46 DD55 DD64 DD80 DD82 DD83 DD84 DD88 EE05 GG09 5F040 DC01 EC01 EC07 EC13 EH02 FC09 FC11 FC19
Claims (15)
- 【請求項１】 半導体基板上のシリコン膜の上にコバル
ト膜またはチタン膜を形成して第１の加熱をすることに
より金属シリサイド膜を形成する工程と、上記金属シリ
サイド膜の上にシリコン膜を形成して第２の加熱をする
ことにより上記金属シリサイド膜をダイシリサイド化す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 上記金属シリサイド膜の形成の後、上記
シリコン膜の形成前に、未反応コバルトを除去する工程
を含むことを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 上記金属シリサイド膜をダイシリサイド
化する工程の後、未反応シリコンを除去する工程を含む
ことを特徴とする請求項１または２に記載の半導体装置
の製造方法。 - 【請求項４】 上記シリコン膜の形成をシリコン成膜に
より行うことを特徴とする請求項１〜３のいずれかに記
載の半導体装置の製造方法。 - 【請求項５】 上記シリコン膜をポリシリコン膜または
アモルファスシリコン膜とすることを特徴とする請求項
４に記載の半導体装置の製造方法。 - 【請求項６】 上記シリコン膜の形成をSi選択成長によ
り行うことを特徴とする請求項１〜３のいずれかに記載
の半導体装置の製造方法。 - 【請求項７】 半導体基板上のシリコン膜の上にコバル
ト膜またはチタン膜を形成して第１の加熱をすることに
より金属シリサイド膜を形成する工程と、 上記金属シリサイド膜の上からSi またはGeの注入を行
って第２の加熱をすることにより上記金属シリサイド膜
をダイシリサイド化する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項８】 上記金属シリサイド膜の形成の後、上記
Si またはGeの注入前に、未反応コバルトを除去する工
程を含むことを特徴とする請求項７に記載の半導体装置
の製造方法。 - 【請求項９】 半導体基板上のシリコン膜の上にコバル
ト膜またはチタン膜を形成して第１の加熱をすることに
より金属シリサイド膜を形成する工程と、 未反応CoまたはTiを除去して第２の加熱をする工程と、 さらにコバルト膜またはチタン膜を形成して第３の加熱
をする工程と、 この後に未反応CoまたはTiを除去して第４の加熱をする
ことにより金属シリサイド膜をダイシリサイド化する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】 上記金属シリサイド膜をダイシリサイ
ド化する工程の後、この金属シリサイド膜を覆う緻密な
絶縁膜を形成する工程を含むことを特徴とする請求項１
〜９のいずれかに記載半導体装置の製造方法。 - 【請求項１１】 上記絶縁膜としてSiN膜、HDP-SiO膜ま
たはHDP-SiN膜を形成することを特徴とする請求項１０
に記載の半導体装置の製造方法。 - 【請求項１２】 金属シリサイド配線を備えた半導体装
置において、上記金属シリサイド配線を覆う緻密な絶縁
膜を備えたことを特徴とする半導体装置。 - 【請求項１３】 所定幅を有する金属シリサイド配線を
備えた半導体装置において、上記金属シリサイド配線に
所定の間隔を置いて複数の幅広部分を設けたことを特徴
とする半導体装置。 - 【請求項１４】 上記幅広部分を配線長１μｍ以下毎に
１個設けたことを特徴とする請求項１３に記載の半導体
装置。 - 【請求項１５】 所定幅を有し屈曲して形成された金属
シリサイド配線を備えた半導体装置において、上記金属
シリサイド配線の屈曲部をテーパーまたはアールをつけ
て形成したことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37145399A JP2001189284A (ja) | 1999-12-27 | 1999-12-27 | 半導体装置およびその製造方法 |
| TW089116433A TW476107B (en) | 1999-12-27 | 2000-08-15 | Semiconductor device and method of manufacturing the same |
| KR1020000061196A KR20010060156A (ko) | 1999-12-27 | 2000-10-18 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37145399A JP2001189284A (ja) | 1999-12-27 | 1999-12-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001189284A true JP2001189284A (ja) | 2001-07-10 |
Family
ID=18498742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37145399A Withdrawn JP2001189284A (ja) | 1999-12-27 | 1999-12-27 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2001189284A (ja) |
| KR (1) | KR20010060156A (ja) |
| TW (1) | TW476107B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511083A (ja) * | 2002-12-20 | 2006-03-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法並びにそのような方法で得られる半導体装置 |
| JP2009060110A (ja) * | 2007-08-31 | 2009-03-19 | Interuniv Micro Electronica Centrum Vzw | ゲルマナイド成長の改良方法およびそれにより得られたデバイス |
| JP2009283780A (ja) * | 2008-05-23 | 2009-12-03 | Nec Electronics Corp | 半導体装置およびその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283168A (ja) * | 1994-04-15 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2630290B2 (ja) * | 1995-01-30 | 1997-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR970054418A (ko) * | 1995-12-29 | 1997-07-31 | 김주용 | 모스 전계효과 트랜지스터의 제조방법 |
| KR100403321B1 (ko) * | 1996-06-05 | 2004-02-14 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR100231904B1 (ko) * | 1997-05-21 | 1999-12-01 | 윤종용 | Ti 실리사이드 제조방법 |
| KR20010084418A (ko) * | 2000-02-25 | 2001-09-06 | 박종섭 | 반도체 소자의 제조 방법 |
-
1999
- 1999-12-27 JP JP37145399A patent/JP2001189284A/ja not_active Withdrawn
-
2000
- 2000-08-15 TW TW089116433A patent/TW476107B/zh not_active IP Right Cessation
- 2000-10-18 KR KR1020000061196A patent/KR20010060156A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511083A (ja) * | 2002-12-20 | 2006-03-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法並びにそのような方法で得られる半導体装置 |
| JP2009060110A (ja) * | 2007-08-31 | 2009-03-19 | Interuniv Micro Electronica Centrum Vzw | ゲルマナイド成長の改良方法およびそれにより得られたデバイス |
| JP2009283780A (ja) * | 2008-05-23 | 2009-12-03 | Nec Electronics Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW476107B (en) | 2002-02-11 |
| KR20010060156A (ko) | 2001-07-06 |
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Legal Events
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|---|---|---|---|
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