JP2004335756A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】膜中にボイドがない高品質なＳｉＧｅ薄膜をゲート絶縁膜上に形成する。
【解決手段】シリコン基板２上にゲート絶縁膜６としてのＳｉＯ２膜を介して形成されたゲート電極を有する半導体装置であって、ゲート電極は、ゲート絶縁膜６上に形成されたシードＳｉ膜８と、シードＳｉ膜８上に形成され、膜厚が５０ｎｍ以下であるＳｉＧｅ薄膜１０と、ＳｉＧｅ薄膜１０上に形成され、膜厚が０．５ｎｍ〜５ｎｍであるキャップＳｉ薄膜１２とを備える。
【選択図】 図１
【解決手段】シリコン基板２上にゲート絶縁膜６としてのＳｉＯ２膜を介して形成されたゲート電極を有する半導体装置であって、ゲート電極は、ゲート絶縁膜６上に形成されたシードＳｉ膜８と、シードＳｉ膜８上に形成され、膜厚が５０ｎｍ以下であるＳｉＧｅ薄膜１０と、ＳｉＧｅ薄膜１０上に形成され、膜厚が０．５ｎｍ〜５ｎｍであるキャップＳｉ薄膜１２とを備える。
【選択図】 図１
Description
【０００１】
【発明が属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にＳｉＧｅ薄膜を含むゲート電極及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の微細化及び高集積化が進められている。これに伴い、駆動電流確保や消費電力低減の観点から、ゲート絶縁膜の薄膜化が進められている。しかし、ゲート絶縁膜の薄膜化により、ポリシリコンからなるゲート電極で発生する空乏化に起因した寄生容量の値が無視できなくなっており、ＭＯＳＦＥＴの高性能化及び低消費電力化において課題となっている。
【０００３】
その対策として、ゲート電極にシリコンゲルマニウム（以下「ＳｉＧｅ」という。）膜を用いることが提案されている。ＭＯＳＦＥＴのゲート電極にＳｉＧｅ膜を用いることにより、ゲート電極中の導電型不純物（例えば、ボロン）の活性化率が向上し、ゲート電極の空乏化が抑制され、寄生容量を減少させることができる。これにより、ゲート絶縁膜の膜厚を厚くすることができ、ゲート漏れ電流を抑制することができる。
【０００４】
また、上述したＭＯＳＦＥＴの微細化に伴い、ゲート電極の幅（以下「ゲート長」という。）を縮小させる必要があるが、ゲート配線パターンの安定性や加工精度確保の観点から、ゲート電極の膜厚を縮小させる必要もある。例えば、２００１年版のＩＴＲＳロードマップでは、ゲート長が３５ｎｍ世代の半導体装置において、ゲート電極の膜厚を３５ｎｍ〜７０ｎｍに縮小する必要があるとされている。
【０００５】
また、ゲート電極を低抵抗化するために、ＳｉＧｅ膜の上方にシリサイド膜を形成する場合がある。この場合、シリサイド膜形成時に、ＳｉＧｅ膜のＧｅに起因したサリサイド凝集や抵抗不良が発生してしまう問題があった。この問題を解決するため、ＳｉＧｅ膜上にキャップＳｉ膜を形成し、そのキャップＳｉ膜表面におけるＧｅ濃度の比率を２％以下に調整することが提案されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開２００２−２６１２７４号公報 （第５頁、図１）
【０００７】
【発明が解決しようとする課題】
上述したように、次世代の半導体装置においては、ゲート電極としてのＳｉＧｅ膜を薄膜化することが要求されている。さらに、ＳｉＧｅ膜上にキャップＳｉ膜を形成してシリサイド膜を形成する場合には、ＳｉＧｅ膜の膜厚を、ゲート電極全体の膜厚からシリコン膜の膜厚を引いた値に設定する必要があるため、ＳｉＧｅ膜を更に薄膜化する必要がある。
【０００８】
しかしながら、本発明者による独自の調査によって、ＳｉＧｅ膜を薄膜化しようとする際に、次のような問題が発生することが分かった。
【０００９】
図１０は、ＳｉＯ２膜からなるゲート絶縁膜上に成長させるＳｉＧｅ膜を薄膜化した場合の、ＳｉＧｅ膜の断面を示すＳＥＭ写真である。詳細には、図１０（ａ）はＳｉＧｅ膜を１５０ｎｍの膜厚で形成した場合、図１０（ｂ）はＳｉＧｅ膜を５０ｎｍの膜厚で形成した場合、図１０（ｃ）はＳｉＧｅ膜を２０ｎｍの膜厚で形成した場合のＳｉＧｅ膜の状態をそれぞれ示す図である。
図１０（ａ）に示すように、ＳｉＧｅ膜の膜厚が比較的厚い場合（１５０ｎｍ）には、膜中でボイドの発生がない連続したＳｉＧｅ膜が得られている。しかし、成長時間を短くしてＳｉＧｅ膜の膜厚を５０ｎｍにした場合には、図１０（ｂ）に示すように、ＳｉＧｅ膜中でボイド（図中の丸印で示す部分）が発生してしまう。さらに成長時間を短くしてＳｉＧｅ膜の膜厚を２０ｎｍにした場合には、図１０（ｃ）に示すように、表面ラフネスにより不連続なＳｉＧｅ膜が形成されてしまう。
【００１０】
以上のように、ＳｉＧｅ膜を薄膜化した場合には、ＳｉＧｅ膜のグレイン成長中にＳｉＧｅ膜中にボイドが発生したり、ＳｉＧｅ膜表面のラフネスによりＳｉＧｅ膜が不連続膜となってしまう、すなわち膜不良が発生してしまうという問題があった。また、ＳｉＧｅ膜形成後に行われる熱処理によって、ＳｉＧｅ膜の膜形態が変化し、欠陥が形成されてしまうという問題もあった。
ＳｉＧｅ膜の薄膜化により上記膜不良が発生した場合には、絶縁膜とゲート電極との界面において、均一なＧｅ組成を有するＳｉＧｅ膜を形成することが困難となってしまう。そして、ドライエッチングによりゲート電極を形成する際、ＳｉＧｅ膜の膜厚不均一性に起因して、局所的な加工不良を引き起こしてしまう。また、ＳｉＧｅ膜中に発生したボイドにより、ゲート配線の配線抵抗や、トランジスタの駆動能力にバラツキが生じるため、トランジスタ製造における歩留りが劣化してしまう。
【００１１】
本発明は、上記従来の課題を解決するためになされたもので、膜中にボイドがない高品質なＳｉＧｅ薄膜をゲート絶縁膜上に形成することを目的とする。
【００１２】
【課題を解決する為の手段】
この発明に係る半導体装置は、基板上にゲート絶縁膜を介して形成されたＳｉＧｅ薄膜を含むゲート電極を有する半導体装置であって、
前記ゲート電極が、
前記ゲート絶縁膜上に形成されたシードＳｉ膜と、
前記シードＳｉ膜上に形成されたＳｉＧｅ薄膜と、
前記ＳｉＧｅ薄膜上に形成され、膜厚が０．５ｎｍ〜５ｎｍであるキャップＳｉ薄膜と、
を備えたことを特徴とするものである。
【００１３】
この発明に係る半導体装置において、前記ゲート電極は、前記キャップＳｉ薄膜上に形成された上部Ｓｉ膜を更に備えることが好適である。
【００１４】
この発明に係る半導体装置において、前記ＳｉＧｅ薄膜中のＧｅ組成が０．１５〜０．４の範囲であることが好適である。
【００１５】
この発明に係る半導体装置において、前記ＳｉＧｅ薄膜の膜厚が５０ｎｍ以下であることが好適である。
【００１６】
この発明に係る半導体装置の製造方法は、基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシードＳｉ膜を形成する工程と、
前記シードＳｉ膜上にＳｉＧｅ薄膜を形成する工程と、
前記シードＳｉ膜上にＳｉＧｅ薄膜を形成した後、前記ＳｉＧｅ薄膜上にキャップＳｉ薄膜を０．５ｎｍ〜５ｎｍの膜厚で連続して同一温度で形成する工程と、
前記キャップＳｉ薄膜、前記ＳｉＧｅ薄膜および前記シードＳｉ膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとしたイオン注入により基板上層にソース／ドレイン領域を形成する工程と、
を含むことを特徴とするものである。
【００１７】
この発明に係る製造方法において、前記キャップＳｉ薄膜を形成した後、前記キャップＳｉ薄膜上に上部Ｓｉ膜を形成する工程を更に含み、
前記ゲート電極を形成する工程で、前記上部Ｓｉ膜を更にパターニングすることが好適である。
【００１８】
この発明に係る製造方法において、前記上部Ｓｉ膜を５３０℃〜６２０℃の温度で形成することが好適である。
【００１９】
この発明に係る製造方法において、前記ＳｉＧｅ薄膜を４５０℃〜４９４℃の温度で形成することが好適である。
【００２０】
この発明に係る製造方法において、前記ＳｉＧｅ薄膜を３０Ｐａ未満または１５０Ｐａ以上の圧力で形成することが好適である。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００２２】
実施の形態１．
先ず、本発明の実施の形態１による半導体装置の構造について説明する。
図１は、本発明の実施の形態１による半導体装置を説明するための断面図である。
図１に示すように、基板２としてのシリコン基板には、トランジスタのような半導体素子が形成される素子領域と、この素子領域を分離する分離領域とがあり、該分離領域にフィールド絶縁膜（「素子分離絶縁膜」ともいう。）４が形成されている。また、図示しないが、素子領域の基板２内には、ウェル領域が形成されている。
【００２３】
素子領域の基板２上には、ゲート絶縁膜６が形成されている。ゲート絶縁膜６としては、例えば、ＳｉＯ２膜、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜（以下、「ＳｉＯ２膜等」という。）を用いることができる。ＳｉＯ２膜等からなるゲート絶縁膜６の膜厚は、例えば、１．０ｎｍ〜１．５ｎｍである。また、ＳｉＯ２膜等に代えて、高誘電体膜（Ｈｉｇｈ−ｋ膜）をゲート絶縁膜６として用いることができる。またＳｉＯ２膜等と高誘電体膜との積層膜をゲート絶縁膜６とすることもできる。このとき、ＳｉＯ２膜等の膜厚は、１．０ｎｍ未満とする。ここで、高誘電体膜としては、例えば、Ａｌ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜、Ｌａ２Ｏ３膜のような金属酸化物や、金属窒化物や、金属酸窒化物や、ＨｆＳｉＯｘ、ＺｒＳｉＯｘのような金属シリケートや、ＨｆＡｌＯｘ、ＺｒＡｌＯｘのような金属アルミネート等を用いることができる。
【００２４】
ゲート絶縁膜６上には、シードＳｉ膜８と、ＳｉＧｅ薄膜１０と、キャップＳｉ薄膜１２とを積層してなるゲート電極が形成されている。また、該ゲート電極下方のチャネル領域（図示省略）を挟んで、シリコン基板２の上層にソース／ドレイン領域１４が形成されている。
【００２５】
次に、ゲート電極について説明する。
ゲート絶縁膜６上には、シードＳｉ膜８としての非晶質Ｓｉ膜が形成されている。シードＳｉ膜８の膜厚は、例えば、１ｎｍ〜５ｎｍが好適である。
シードＳｉ膜８上には、下部電極膜としてのＳｉＧｅ薄膜１０が形成されている。ＳｉＧｅ薄膜１０の膜厚は、例えば、５０ｎｍ以下が好適である。また、ＳｉＧｅ薄膜１０は、Ｓｉ（１００−ｘ）Ｇｅｘなる組成式で表されるが、Ｇｅ組成Ｘ（％）は、１５％よりも大きく且つ４０％未満が好適であり、３０％程度が更に好適である（後述）。また、ＳｉＧｅ薄膜１０は、４５０℃以上且つ５２５℃未満の成長圧力で成長させたものが好適である（後述）。また、ＳｉＧｅ薄膜１０は、３０Ｐａ未満の成長圧力で成長させた多結晶ＳｉＧｅ薄膜、または１５０Ｐａ以上の成長圧力で成長させた非晶質ＳｉＧｅ膜が好適である（後述）。
ＳｉＧｅ薄膜１０上には、キャップＳｉ薄膜１２が形成されている。キャップＳｉ薄膜１２の膜厚は、例えば、０．５ｎｍ〜５ｎｍが好適である。また、ＳｉＧｅ薄膜１０とキャップＳｉ薄膜１２は、同一の装置を用いて、同一温度で連続して形成されることが好適である。
【００２６】
次に、上記半導体装置の製造方法について説明する。
図２は、図１に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図２（ａ）に示すように、シリコン基板２の分離領域に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて、フィールド絶縁膜４を形成する。そして、図示しないが、シリコン基板２の素子領域に導電型不純物のイオン注入を行い、さらにアニール処理を行うことによって、ウェル領域を形成する。
【００２７】
次に、所定の前処理（例えば、自然酸化膜の除去）を行った後、熱酸化（あるいは熱窒化あるいは熱酸窒化）又はプラズマ酸化（あるいはプラズマ窒化あるいはプラズマ酸窒化）等の方法を用いて、シリコン基板２上にゲート絶縁膜６としてのＳｉＯ２膜等（上述）を、例えば１．０ｎｍ〜１．５ｎｍの膜厚で形成する。
なお、上述したように、ＳｉＯ２膜等に代えて、又は、ＳｉＯ２膜等と共に、高誘電体膜をゲート絶縁膜６として形成することができる。ゲート絶縁膜６としてＳｉＯ２膜等と高誘電体膜との積層構造を用いる場合には、ＳｉＯ２膜等を１．０ｎｍ未満の膜厚で形成する。また、高誘電体膜の成長には、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。
【００２８】
次に、図２（ａ）に示すように、ゲート絶縁膜６上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シードＳｉ膜８としての非晶質Ｓｉ膜を、例えば、１ｎｍ〜５ｎｍの膜厚で形成する。シードＳｉ膜８の形成には、例えば、バッチ式の縦型ＬＰＣＶＤ装置を用いることができる。このＬＰＣＶＤ装置におけるシードＳｉ膜８の形成条件は、例えば、ＳｉＨ４流量：１ｓｌｍ；成長温度：４７５℃；成長時間：５分〜２０分である。
【００２９】
続いて、図２（ｂ）に示すように、上記ＬＰＣＶＤ装置を用いて、シードＳｉ膜８上にＳｉＧｅ薄膜１０を形成する。すなわち、シードＳｉ膜８とＳｉＧｅ薄膜１０とを連続して形成する。
【００３０】
ここで、Ｓｉ（１００−ｘ）Ｇｅｘの組成式で表されるＳｉＧｅ薄膜１０中のＧｅ組成Ｘ（％）は、１５％よりも大きく且つ４０％未満とするのが好適であり、３０％とするのが最も好適である。このＧｅ組成に関する本発明者による独自の調査について、以下に説明する。本発明者は、ゲート絶縁膜上にシードＳｉ膜を介して形成したＳｉＧｅ薄膜中のＧｅ組成と、ＭＯＳキャパシタにおける空乏化率との関係を調査した。
図３は、ＳｉＧｅ薄膜中のＧｅ組成と、ＭＯＳキャパシタにおける空乏化率との関係を示す図である。すなわち、ＭＯＳキャパシタにおける空乏化率のＧｅ組成依存性を示す図である。詳細には、図３（ａ）はＰＭＯＳキャパシタにおける空乏化率のＧｅ組成依存性を示す図であり、図３（ｂ）はＮＭＯＳキャパシタにおける空乏化率のＧｅ組成依存性を示す図である。ここで、空乏化率とは、ＭＯＳキャパシタにおける蓄積容量に対する反転容量の比率である。
図３（ａ）に示すように、Ｇｅ組成の増加に伴ってＰＭＯＳキャパシタにおける空乏化率は改善され、Ｇｅ組成が１５％未満では改善効果が不十分であるが、Ｇｅ組成が３０％以上になると改善効果が飽和している。これより、Ｇｅ組成を１５％以上にすることにより、ＰＭＯＳキャパシタにおける空乏化率が改善され、ＰＭＯＳトランジスタの駆動能力が改善される。一方、図３（ｂ）に示すように、Ｇｅ組成が３０％以下では空乏化率の変化はほとんどないが、Ｇｅ組成が４０％ではＮＭＯＳキャパシタにおける空乏化率が劣化し、ＮＭＯＳトランジスタの駆動能力が低下してしまう。
従って、ＰＭＯＳトランジスタにおけるゲート空乏化改善及び駆動能力の向上と、ＮＭＯＳトランジスタにおける駆動能力低下の回避とを両立させるため、上述したように、ＳｉＧｅ薄膜１０中のＧｅ組成は、１５％よりも大きく且つ４０％未満が好適であり、３０％が最も好適である。
【００３１】
また、ＳｉＧｅ薄膜１０の成長温度は、４５０℃以上且つ４９４℃以下が好適であり、４７５℃が最も好適である。この成長温度に関する本発明者による独自の調査について、以下に説明する。本発明者は、ＳｉＯ２膜からなるゲート絶縁膜上へシードＳｉ膜を介して形成するＳｉＧｅ薄膜の成長温度と、ＳｉＧｅ薄膜の成長速度および膜厚面内均一性との関係を調査した。
図４は、ＳｉＧｅ薄膜の成長温度と、ＳｉＧｅ薄膜の成長速度および膜厚面内均一性との関係を示す図である。ここで、膜厚面内均一性とは、面内４９点で測定したＳｉＧｅ薄膜厚のバラツキσ（％）をいう。なお、ＳｉＨ４に対するＨ２希釈１０％ＧｅＨ４の流量比を０．９６として、Ｇｅ組成が３０％であるＳｉＧｅ薄膜を成長させた。
図４に示すように、成長温度の増加に伴い、成長速度は増加するが、ＳｉＧｅ薄膜の膜厚面内均一性（膜厚バラツキσ）は劣化してしまう。成長温度が５２５℃以上では、膜厚バラツキσの値が２％よりも大きくなり、膜厚面内均一性が悪くなってしまう。さらに、成長温度が高いほど、ＳｉＧｅ薄膜表面に生じる表面ラフネスが増加し、後工程のゲート電極のエッチング加工が困難になってしまう。膜厚バラツキσの値を１％にするため、すなわち良好な膜厚面内均一性を得るためには、成長温度を４９４℃以下にすることが好適であり、４７５℃にすることが更に好適である。なお、図示しないが、成長温度が４５０℃未満の場合には、ＳｉＧｅ薄膜の成長速度が遅くスループットが低いため、生産性の観点から好ましくない。
従って、ＳｉＧｅ薄膜１０の良好な膜厚面内均一性を得るため、ＳｉＧｅ薄膜１０の成長温度は、４５０℃以上且つ４９４℃以下が好適であり、４７５℃が最も好適である。
【００３２】
また、ＳｉＧｅ薄膜１０は成長圧力に応じてその膜質が変化するが、ＳｉＧｅ薄膜の成長圧力は３０Ｐａ未満又は１５０Ｐａ以上とするのが好適であり、１０Ｐａとするのがより好適である。この成長圧力に関する本発明者による独自の調査について、以下に説明する。本発明者は、ＳｉＯ２膜からなるゲート絶縁膜上へシードＳｉ膜を介して形成するＳｉＧｅ薄膜の成長圧力を変化させてＳｉＧｅ薄膜の膜形態を調査した。
【００３３】
図５は、ＳｉＧｅ薄膜の成長圧力を変化させた場合のＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。詳細には、図５（ａ）は圧力３０Ｐａで成長させた場合、図５（ｂ）は圧力２０Ｐａで成長させた場合、図５（ｃ）は圧力２００Ｐａで成長させた場合におけるそれぞれのＳｉＧｅ薄膜の膜形態を示す図である。
図５（ａ）に示すように、３０Ｐａの圧力で成長させた場合には、ＳｉＧｅ薄膜中にボイド（図中の丸印で示す部分）が形成されている。一方、図５（ｂ）に示すように、２０Ｐａの圧力で成長させると、ＳｉＧｅ薄膜中のボイド（図中の丸印で示す部分）は著しく減少し、膜質が改善されている。この理由は、３０Ｐａ未満の圧力でＳｉＧｅ薄膜を成長させた場合には、膜の堆積速度が遅いため、膜堆積中に水素などの不純物が脱離し、膜中不純物が少なく、非晶質成分の含有率が低い多結晶ＳｉＧｅ薄膜を形成することができるためである。これにより、温度変化による体積変化が小さく熱的安定性に優れ、ボイドのない多結晶ＳｉＧｅ薄膜が得られる。
また、図５（ｃ）に示すように、２００Ｐａの圧力で成長させた場合には、ＳｉＧｅ薄膜中にはボイドが形成されておらず、表面ラフネスが著しく改善されていた。この理由は、２００Ｐａ以上の圧力でＳｉＧｅ薄膜を形成すると、膜の堆積速度が速いため、膜の結晶成長よりも膜堆積が速く進行するためである。Ｘ線回折法を用いた分析により、このＳｉＧｅ薄膜は非晶質であることが分かった。これにより、表面平坦性に優れ、ボイドのない非晶質ＳｉＧｅ薄膜が得られる。
従って、良好な熱的安定性又は表面平坦性を得るため、ＳｉＧｅ薄膜１０の成長圧力は、３０Ｐａ未満又は１５０Ｐａ以上とするのが好適であり、１０Ｐａとするのがより好適である。
【００３４】
次に、図２（ｂ）に示すように、上記ＬＰＣＶＤ装置を用いて、ＳｉＧｅ薄膜１０上にキャップＳｉ薄膜１２を形成する。すなわち、ＳｉＧｅ薄膜１０とキャップＳｉ薄膜１２とを同一温度で連続して形成する。ここで、本発明者は、ＳｉＧｅ薄膜１０上にキャップＳｉ薄膜１２を形成することによる効果について調査した。
図６は、ＳｉＧｅ薄膜を形成した後と、その上にキャップＳｉ薄膜を形成した後におけるＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。ここで、ＳｉＧｅ薄膜中のＧｅ組成は３０％、成長温度は４７５℃、成長圧力は１０Ｐａ、成長膜厚は５０ｎｍである。また、キャップＳｉ薄膜の成長温度は、ＳｉＧｅ薄膜の成長温度と同じ４７５℃であり、ＳｉＨ４流量は１ｓｌｍ、成長膜厚は５ｎｍである。図６（ａ）に示すように、キャップＳｉ薄膜を形成しない場合には、すなわちＳｉＧｅ薄膜１０の形成直後では、ＳｉＧｅ薄膜１０中にボイド（図中の丸印で示す部分）が発生している。また、図６（ｂ）に示すように、キャップＳｉ薄膜１２を形成することにより、ＳｉＧｅ薄膜１０中のボイドが無くなり、良質なＳｉＧｅ薄膜が得られている。ボイドが無くなった理由は、キャップＳｉ薄膜１２を形成することにより、ＳｉＧｅ薄膜１０が表面に露出する場合に比べて表面エネルギーが低下し、ＳｉＧｅ薄膜１０が熱的に安定化するためである。
従って、ゲート絶縁膜６上にシードＳｉ膜８を介してＳｉＧｅ薄膜１０を成長させた後、このＳｉＧｅ薄膜１０の成長に連続してキャップＳｉ薄膜１２を成長させることにより、ボイドの無い良質なＳｉＧｅ薄膜が得られる。また、ＳｉＧｅ薄膜１０の形態の熱的安定性も向上する。ボイドのない表面平坦性に優れたＳｉＧｅ薄膜を得ることができる。
また、本発明者は、ＳｉＧｅ薄膜１０とキャップＳｉ薄膜１２とを連続して形成しない場合または同一温度で形成しない場合、すなわち温度変化を伴う場合には、ＳｉＧｅ薄膜の表面ラフネスの増加や、膜中のボイド発生等の問題があることを確認した。表面ラフネスの増加は、後工程での不純物導入の不均一化やゲート加工の不均一性の増加となり、ボイド発生は、たとえ微細なボイドであってもゲート絶縁膜の還元・分解促進により電気的特性を劣化させる。しかし、上述したように、ＳｉＧｅ薄膜１０とキャップＳｉ薄膜１２とを連続して同一温度で形成することにより、かかる問題の発生を防止することができる。
【００３５】
次に、図２（ｃ）に示すように、公知のリソグラフィ技術とエッチング技術とを用いて、キャップＳｉ薄膜１２、ＳｉＧｅ薄膜１０、シードＳｉ膜８、ゲート絶縁膜６を順次パターニングする。これにより、ＭＯＳＦＥＴのゲート電極が形成される。
最後に、図２（ｄ）に示すように、ゲート電極をマスクとして導電型不純物をイオン注入することにより、シリコン基板２上層にソース／ドレイン領域１４を形成する。
【００３６】
以上説明したように、本実施の形態１では、ゲート絶縁膜６上にシードＳｉ膜８を介してＳｉＧｅ薄膜１０を形成し、その上に膜厚が０．５ｎｍ〜５ｎｍであるキャップＳｉ薄膜１２を形成した。このキャップＳｉ薄膜１２を形成することにより、ゲート絶縁膜６上にボイドが無い高品質なＳｉＧｅ薄膜１０を形成することができる。よって、ゲート絶縁膜６とゲート電極との界面において、膜厚均一性に優れたＳｉＧｅ薄膜１０が形成可能となり、均一な界面Ｇｅ組成が得られる。従って、ＳｉＧｅ薄膜１０の薄膜化が可能となり、高性能なトランジスタを再現性良く製造することができる。
また、上述したようにＳｉＧｅ薄膜１０は良好な膜厚均一性を有する薄膜であるため、ゲート電極形成のドライエッチングにおいて、ＳｉＧｅ薄膜中のボイドに起因するシリコン基板２掘れ等の局所的な加工不良が回避できる。これにより、ゲート加工におけるプロセスマージンを拡大させることができ、高性能なトランジスタを安定して製造することができる。
【００３７】
実施の形態２．
先ず、本発明の実施の形態２による半導体装置の構造について説明する。
図７は、本発明の実施の形態２による半導体装置を説明するための断面図である。
図７に示す本実施の形態２による半導体装置と、前述した実施の形態１による半導体装置との相違点は、キャップＳｉ薄膜１２上に上部Ｓｉ膜１６が更に形成されている点である。
すなわち、図７に示すように、本実施の形態２による半導体装置は、シリコン基板２上にゲート絶縁膜６を介して形成されたゲート電極が、シードＳｉ膜８と、ＳｉＧｅ薄膜１０と、キャップＳｉ薄膜１２と、上部Ｓｉ膜１６とを備えたものである。
【００３８】
次に、上記半導体装置の製造方法について説明する。
先ず、実施の形態１による製造方法と同様にして、キャップＳｉ薄膜１２まで形成する。
次に、図示しないが、ＬＰＣＶＤ法を用いて、キャップＳｉ薄膜１２上に上部Ｓｉ膜１６を形成する。上部Ｓｉ膜１６の形成には、上述したバッチ式の縦型ＬＰＣＶＤ装置を用いることができ、上部Ｓｉ膜１６の成長条件は、例えば、ＳｉＨ４流量：１ｓｌｍ、成長温度：５３０℃、成長圧力：１００Ｐａである。
【００３９】
ここで、本発明者は、上部Ｓｉ膜１６の下層にキャップＳｉ薄膜１２を有することによる効果について調査した。
図８は、ＳｉＧｅ薄膜上にキャップＳｉ薄膜を形成した場合と形成しない場合において、上部Ｓｉ膜の成長に相当する熱処理を加えた後のＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。詳細には、図８（ａ）は、ゲート絶縁膜上にシードＳｉ膜を介してＳｉＧｅ薄膜を形成した後、このＳｉＧｅ薄膜上にキャップＳｉ薄膜を形成せずに、上部Ｓｉ膜１６の成長に相当する熱処理を加えた後のＳｉＧｅ薄膜の状態を示す図であり、図８（ｂ）は、ゲート絶縁膜上にシードＳｉ膜を介してＳｉＧｅ薄膜を形成した後、このＳｉＧｅ薄膜上にキャップＳｉ薄膜を形成して、上部Ｓｉ膜１６の成長に相当する熱処理を加えた後のＳｉＧｅ薄膜の状態を示す図である。なお、ＳｉＧｅ薄膜のＧｅ組成は３０％、成長温度は４７５℃、成長膜厚は４０ｎｍ、成長圧力は２００Ｐａである。また、上部Ｓｉ膜１６の成長に相当する熱処理として、温度５３０℃で約６０分間熱処理を行っている。
図８（ａ）に示すように、キャップＳｉ薄膜を形成しない場合には、熱処理前（すなわちＳｉＧｅ薄膜成長直後）において連続して平坦であったＳｉＧｅ薄膜の膜形態が大きく変化し、表面ラフネスが大きくなり、不連続な膜となっている（図中の丸印で示す部分参照）。また、熱処理後のＳｉＧｅ薄膜中にはボイドが形成されている。しかし、図８（ｂ）に示すように、キャップＳｉ薄膜を形成した場合には、熱処理後のＳｉＧｅ薄膜は連続膜を維持しており、その平坦性も維持されている。また、熱処理後のＳｉＧｅ薄膜中にはボイドが形成されていない。
従って、ＳｉＧｅ薄膜１０と上部Ｓｉ膜１６との間にキャップＳｉ薄膜１２を形成することにより、上部Ｓｉ膜１６形成時のＳｉＧｅ薄膜中のボイド形成を抑制することができる。
【００４０】
また、上部Ｓｉ膜１６の形成温度は、下層のキャップＳｉ薄膜１２やＳｉＧｅ薄膜１０の形成温度よりも高い温度、例えば、５３０℃〜６２０℃とすることが好適である。かかる高温で上部Ｓｉ膜１６を形成することにより、成長速度が高くなり、スループットが向上するため、生産性が向上する。
図９は、ゲート絶縁膜上にシードＳｉ膜を介してＳｉＧｅ薄膜を形成した後、このＳｉＧｅ薄膜上にキャップＳｉ薄膜を介して上部Ｓｉ膜を形成する際、上部Ｓｉ膜の成長温度を変化させた場合のＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。詳細には、図９（ａ）は、上部Ｓｉ膜を、ＳｉＨ４流量：１ｓｌｍ、温度５３０℃、圧力１００Ｐａの条件で形成した場合の積層膜の状態を示す図であり、図９（ｂ）は、上部Ｓｉ膜を、ＳｉＨ４流量：０．６ｓｌｍ、温度６２０℃、圧力２０Ｐａの条件で形成した場合の積層膜の状態を示す図である。なお、ＳｉＧｅ薄膜のＧｅ組成は３０％、成長温度は４７５℃、成長膜厚は４０ｎｍである。また、キャップＳｉ薄膜の成長温度はＳｉＧｅ薄膜と同じ４７５℃、成長膜厚は５ｎｍである。
図９（ａ），（ｂ）に示すように、何れの条件で上部Ｓｉ膜を形成する場合でも、ＳｉＧｅ薄膜中にボイドは形成されておらず、連続したＳｉＧｅ薄膜が形成されている。
【００４１】
次に、実施の形態１と同様に、公知のリソグラフィ技術とエッチング技術とを用いて、上部Ｓｉ膜１６、キャップＳｉ薄膜１２、ＳｉＧｅ薄膜１０、シードＳｉ膜８、ゲート絶縁膜６を順次パターニングする。これにより、ＭＯＳＦＥＴのゲート電極が形成される。最後に、ゲート電極をマスクとして導電型不純物をイオン注入することにより、シリコン基板２上層にソース／ドレイン領域１４を形成する。なお、この後、必要に応じて、サリサイドプロセスを用いて、上部Ｓｉ膜１６をシリサイド化することができる。
【００４２】
以上説明したように、本実施の形態２では、ゲート絶縁膜６上にシードＳｉ膜８を介してＳｉＧｅ薄膜１０を形成し、その上に膜厚が０．５ｎｍ〜５ｎｍであるキャップＳｉ薄膜１２を形成した。前述した実施の形態１と同様に、このキャップＳｉ薄膜１２を形成することにより、ゲート絶縁膜６上にボイドが無い高品質なＳｉＧｅ薄膜１０を形成することができる。よって、ゲート絶縁膜６とゲート電極との界面において、一様なＳｉＧｅ薄膜１０が形成可能となり、均一な界面Ｇｅ組成が得られる。従って、ＳｉＧｅ薄膜１０の薄膜化が可能となり、高性能なトランジスタを再現性良く製造することができる。
また、上述したようにＳｉＧｅ薄膜１０は良好な膜厚均一性を有する薄膜であるため、ゲート電極形成のドライエッチングにおいて、ＳｉＧｅ薄膜１０中のボイドに起因するシリコン基板２掘れ等の局所的な加工不良が回避できる。これにより、ゲート加工におけるプロセスマージンを拡大させることができ、高性能なトランジスタを安定して製造することができる。
【００４３】
また、本実施の形態２では、キャップＳｉ薄膜１２上に上部Ｓｉ膜１６を形成した。よって、上部Ｓｉ膜１６を公知のサリサイド技術を用いてサリサイド配線を形成する際、キャップＳｉ薄膜１２によりＧｅに起因したサリサイド不良を回避できる。これにより、歩留まりが向上し、生産性が向上する。
さらに、上部Ｓｉ膜１６の成長を高温で行うことができるため、上部Ｓｉ膜１６の成長速度が上昇し、スループットが高くなり、生産性が向上する。
【００４４】
【発明の効果】
本発明によれば、膜中にボイドがない高品質なＳｉＧｅ薄膜をゲート絶縁膜上に形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置を説明するための断面図である。
【図２】図１に示した半導体装置の製造方法を説明するための工程断面図である。
【図３】ＳｉＧｅ薄膜中のＧｅ組成と、ＭＯＳキャパシタにおける空乏化率との関係を示す図である。
【図４】ＳｉＧｅ薄膜の成長温度と、ＳｉＧｅ薄膜の成長速度および膜厚面内均一性との関係を示す図である。
【図５】ＳｉＧｅ薄膜の成長圧力を変化させた場合のＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。
【図６】ＳｉＧｅ薄膜を形成した後と、その上にキャップＳｉ薄膜を形成した後におけるＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。
【図７】本発明の実施の形態２による半導体装置を説明するための断面図である。
【図８】ＳｉＧｅ薄膜上にキャップＳｉ薄膜を形成した場合としない場合において、上部Ｓｉ膜の成長に相当する熱処理を加えた後のＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。
【図９】ＳｉＧｅ薄膜上にキャップＳｉ薄膜を介して上部Ｓｉ膜を形成する際、上部Ｓｉ膜の成長温度を変化させた場合の積層膜の断面を示すＳＥＭ写真である。
【図１０】ＳｉＯ２膜からなるゲート絶縁膜上に成長させるＳｉＧｅ膜を薄膜化した場合の、ＳｉＧｅ膜の断面を示すＳＥＭ写真である。
【符号の説明】
２ 基板（シリコン基板）
４ フィールド絶縁膜（素子分離絶縁膜）
６ ゲート絶縁膜（ＳｉＯ２膜）
８ シードＳｉ膜
１０ ＳｉＧｅ薄膜
１２ キャップＳｉ薄膜
１４ ソース／ドレイン領域
１６ 上部Ｓｉ膜
【発明が属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にＳｉＧｅ薄膜を含むゲート電極及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の微細化及び高集積化が進められている。これに伴い、駆動電流確保や消費電力低減の観点から、ゲート絶縁膜の薄膜化が進められている。しかし、ゲート絶縁膜の薄膜化により、ポリシリコンからなるゲート電極で発生する空乏化に起因した寄生容量の値が無視できなくなっており、ＭＯＳＦＥＴの高性能化及び低消費電力化において課題となっている。
【０００３】
その対策として、ゲート電極にシリコンゲルマニウム（以下「ＳｉＧｅ」という。）膜を用いることが提案されている。ＭＯＳＦＥＴのゲート電極にＳｉＧｅ膜を用いることにより、ゲート電極中の導電型不純物（例えば、ボロン）の活性化率が向上し、ゲート電極の空乏化が抑制され、寄生容量を減少させることができる。これにより、ゲート絶縁膜の膜厚を厚くすることができ、ゲート漏れ電流を抑制することができる。
【０００４】
また、上述したＭＯＳＦＥＴの微細化に伴い、ゲート電極の幅（以下「ゲート長」という。）を縮小させる必要があるが、ゲート配線パターンの安定性や加工精度確保の観点から、ゲート電極の膜厚を縮小させる必要もある。例えば、２００１年版のＩＴＲＳロードマップでは、ゲート長が３５ｎｍ世代の半導体装置において、ゲート電極の膜厚を３５ｎｍ〜７０ｎｍに縮小する必要があるとされている。
【０００５】
また、ゲート電極を低抵抗化するために、ＳｉＧｅ膜の上方にシリサイド膜を形成する場合がある。この場合、シリサイド膜形成時に、ＳｉＧｅ膜のＧｅに起因したサリサイド凝集や抵抗不良が発生してしまう問題があった。この問題を解決するため、ＳｉＧｅ膜上にキャップＳｉ膜を形成し、そのキャップＳｉ膜表面におけるＧｅ濃度の比率を２％以下に調整することが提案されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開２００２−２６１２７４号公報 （第５頁、図１）
【０００７】
【発明が解決しようとする課題】
上述したように、次世代の半導体装置においては、ゲート電極としてのＳｉＧｅ膜を薄膜化することが要求されている。さらに、ＳｉＧｅ膜上にキャップＳｉ膜を形成してシリサイド膜を形成する場合には、ＳｉＧｅ膜の膜厚を、ゲート電極全体の膜厚からシリコン膜の膜厚を引いた値に設定する必要があるため、ＳｉＧｅ膜を更に薄膜化する必要がある。
【０００８】
しかしながら、本発明者による独自の調査によって、ＳｉＧｅ膜を薄膜化しようとする際に、次のような問題が発生することが分かった。
【０００９】
図１０は、ＳｉＯ２膜からなるゲート絶縁膜上に成長させるＳｉＧｅ膜を薄膜化した場合の、ＳｉＧｅ膜の断面を示すＳＥＭ写真である。詳細には、図１０（ａ）はＳｉＧｅ膜を１５０ｎｍの膜厚で形成した場合、図１０（ｂ）はＳｉＧｅ膜を５０ｎｍの膜厚で形成した場合、図１０（ｃ）はＳｉＧｅ膜を２０ｎｍの膜厚で形成した場合のＳｉＧｅ膜の状態をそれぞれ示す図である。
図１０（ａ）に示すように、ＳｉＧｅ膜の膜厚が比較的厚い場合（１５０ｎｍ）には、膜中でボイドの発生がない連続したＳｉＧｅ膜が得られている。しかし、成長時間を短くしてＳｉＧｅ膜の膜厚を５０ｎｍにした場合には、図１０（ｂ）に示すように、ＳｉＧｅ膜中でボイド（図中の丸印で示す部分）が発生してしまう。さらに成長時間を短くしてＳｉＧｅ膜の膜厚を２０ｎｍにした場合には、図１０（ｃ）に示すように、表面ラフネスにより不連続なＳｉＧｅ膜が形成されてしまう。
【００１０】
以上のように、ＳｉＧｅ膜を薄膜化した場合には、ＳｉＧｅ膜のグレイン成長中にＳｉＧｅ膜中にボイドが発生したり、ＳｉＧｅ膜表面のラフネスによりＳｉＧｅ膜が不連続膜となってしまう、すなわち膜不良が発生してしまうという問題があった。また、ＳｉＧｅ膜形成後に行われる熱処理によって、ＳｉＧｅ膜の膜形態が変化し、欠陥が形成されてしまうという問題もあった。
ＳｉＧｅ膜の薄膜化により上記膜不良が発生した場合には、絶縁膜とゲート電極との界面において、均一なＧｅ組成を有するＳｉＧｅ膜を形成することが困難となってしまう。そして、ドライエッチングによりゲート電極を形成する際、ＳｉＧｅ膜の膜厚不均一性に起因して、局所的な加工不良を引き起こしてしまう。また、ＳｉＧｅ膜中に発生したボイドにより、ゲート配線の配線抵抗や、トランジスタの駆動能力にバラツキが生じるため、トランジスタ製造における歩留りが劣化してしまう。
【００１１】
本発明は、上記従来の課題を解決するためになされたもので、膜中にボイドがない高品質なＳｉＧｅ薄膜をゲート絶縁膜上に形成することを目的とする。
【００１２】
【課題を解決する為の手段】
この発明に係る半導体装置は、基板上にゲート絶縁膜を介して形成されたＳｉＧｅ薄膜を含むゲート電極を有する半導体装置であって、
前記ゲート電極が、
前記ゲート絶縁膜上に形成されたシードＳｉ膜と、
前記シードＳｉ膜上に形成されたＳｉＧｅ薄膜と、
前記ＳｉＧｅ薄膜上に形成され、膜厚が０．５ｎｍ〜５ｎｍであるキャップＳｉ薄膜と、
を備えたことを特徴とするものである。
【００１３】
この発明に係る半導体装置において、前記ゲート電極は、前記キャップＳｉ薄膜上に形成された上部Ｓｉ膜を更に備えることが好適である。
【００１４】
この発明に係る半導体装置において、前記ＳｉＧｅ薄膜中のＧｅ組成が０．１５〜０．４の範囲であることが好適である。
【００１５】
この発明に係る半導体装置において、前記ＳｉＧｅ薄膜の膜厚が５０ｎｍ以下であることが好適である。
【００１６】
この発明に係る半導体装置の製造方法は、基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシードＳｉ膜を形成する工程と、
前記シードＳｉ膜上にＳｉＧｅ薄膜を形成する工程と、
前記シードＳｉ膜上にＳｉＧｅ薄膜を形成した後、前記ＳｉＧｅ薄膜上にキャップＳｉ薄膜を０．５ｎｍ〜５ｎｍの膜厚で連続して同一温度で形成する工程と、
前記キャップＳｉ薄膜、前記ＳｉＧｅ薄膜および前記シードＳｉ膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとしたイオン注入により基板上層にソース／ドレイン領域を形成する工程と、
を含むことを特徴とするものである。
【００１７】
この発明に係る製造方法において、前記キャップＳｉ薄膜を形成した後、前記キャップＳｉ薄膜上に上部Ｓｉ膜を形成する工程を更に含み、
前記ゲート電極を形成する工程で、前記上部Ｓｉ膜を更にパターニングすることが好適である。
【００１８】
この発明に係る製造方法において、前記上部Ｓｉ膜を５３０℃〜６２０℃の温度で形成することが好適である。
【００１９】
この発明に係る製造方法において、前記ＳｉＧｅ薄膜を４５０℃〜４９４℃の温度で形成することが好適である。
【００２０】
この発明に係る製造方法において、前記ＳｉＧｅ薄膜を３０Ｐａ未満または１５０Ｐａ以上の圧力で形成することが好適である。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００２２】
実施の形態１．
先ず、本発明の実施の形態１による半導体装置の構造について説明する。
図１は、本発明の実施の形態１による半導体装置を説明するための断面図である。
図１に示すように、基板２としてのシリコン基板には、トランジスタのような半導体素子が形成される素子領域と、この素子領域を分離する分離領域とがあり、該分離領域にフィールド絶縁膜（「素子分離絶縁膜」ともいう。）４が形成されている。また、図示しないが、素子領域の基板２内には、ウェル領域が形成されている。
【００２３】
素子領域の基板２上には、ゲート絶縁膜６が形成されている。ゲート絶縁膜６としては、例えば、ＳｉＯ２膜、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜（以下、「ＳｉＯ２膜等」という。）を用いることができる。ＳｉＯ２膜等からなるゲート絶縁膜６の膜厚は、例えば、１．０ｎｍ〜１．５ｎｍである。また、ＳｉＯ２膜等に代えて、高誘電体膜（Ｈｉｇｈ−ｋ膜）をゲート絶縁膜６として用いることができる。またＳｉＯ２膜等と高誘電体膜との積層膜をゲート絶縁膜６とすることもできる。このとき、ＳｉＯ２膜等の膜厚は、１．０ｎｍ未満とする。ここで、高誘電体膜としては、例えば、Ａｌ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜、Ｌａ２Ｏ３膜のような金属酸化物や、金属窒化物や、金属酸窒化物や、ＨｆＳｉＯｘ、ＺｒＳｉＯｘのような金属シリケートや、ＨｆＡｌＯｘ、ＺｒＡｌＯｘのような金属アルミネート等を用いることができる。
【００２４】
ゲート絶縁膜６上には、シードＳｉ膜８と、ＳｉＧｅ薄膜１０と、キャップＳｉ薄膜１２とを積層してなるゲート電極が形成されている。また、該ゲート電極下方のチャネル領域（図示省略）を挟んで、シリコン基板２の上層にソース／ドレイン領域１４が形成されている。
【００２５】
次に、ゲート電極について説明する。
ゲート絶縁膜６上には、シードＳｉ膜８としての非晶質Ｓｉ膜が形成されている。シードＳｉ膜８の膜厚は、例えば、１ｎｍ〜５ｎｍが好適である。
シードＳｉ膜８上には、下部電極膜としてのＳｉＧｅ薄膜１０が形成されている。ＳｉＧｅ薄膜１０の膜厚は、例えば、５０ｎｍ以下が好適である。また、ＳｉＧｅ薄膜１０は、Ｓｉ（１００−ｘ）Ｇｅｘなる組成式で表されるが、Ｇｅ組成Ｘ（％）は、１５％よりも大きく且つ４０％未満が好適であり、３０％程度が更に好適である（後述）。また、ＳｉＧｅ薄膜１０は、４５０℃以上且つ５２５℃未満の成長圧力で成長させたものが好適である（後述）。また、ＳｉＧｅ薄膜１０は、３０Ｐａ未満の成長圧力で成長させた多結晶ＳｉＧｅ薄膜、または１５０Ｐａ以上の成長圧力で成長させた非晶質ＳｉＧｅ膜が好適である（後述）。
ＳｉＧｅ薄膜１０上には、キャップＳｉ薄膜１２が形成されている。キャップＳｉ薄膜１２の膜厚は、例えば、０．５ｎｍ〜５ｎｍが好適である。また、ＳｉＧｅ薄膜１０とキャップＳｉ薄膜１２は、同一の装置を用いて、同一温度で連続して形成されることが好適である。
【００２６】
次に、上記半導体装置の製造方法について説明する。
図２は、図１に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図２（ａ）に示すように、シリコン基板２の分離領域に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて、フィールド絶縁膜４を形成する。そして、図示しないが、シリコン基板２の素子領域に導電型不純物のイオン注入を行い、さらにアニール処理を行うことによって、ウェル領域を形成する。
【００２７】
次に、所定の前処理（例えば、自然酸化膜の除去）を行った後、熱酸化（あるいは熱窒化あるいは熱酸窒化）又はプラズマ酸化（あるいはプラズマ窒化あるいはプラズマ酸窒化）等の方法を用いて、シリコン基板２上にゲート絶縁膜６としてのＳｉＯ２膜等（上述）を、例えば１．０ｎｍ〜１．５ｎｍの膜厚で形成する。
なお、上述したように、ＳｉＯ２膜等に代えて、又は、ＳｉＯ２膜等と共に、高誘電体膜をゲート絶縁膜６として形成することができる。ゲート絶縁膜６としてＳｉＯ２膜等と高誘電体膜との積層構造を用いる場合には、ＳｉＯ２膜等を１．０ｎｍ未満の膜厚で形成する。また、高誘電体膜の成長には、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。
【００２８】
次に、図２（ａ）に示すように、ゲート絶縁膜６上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シードＳｉ膜８としての非晶質Ｓｉ膜を、例えば、１ｎｍ〜５ｎｍの膜厚で形成する。シードＳｉ膜８の形成には、例えば、バッチ式の縦型ＬＰＣＶＤ装置を用いることができる。このＬＰＣＶＤ装置におけるシードＳｉ膜８の形成条件は、例えば、ＳｉＨ４流量：１ｓｌｍ；成長温度：４７５℃；成長時間：５分〜２０分である。
【００２９】
続いて、図２（ｂ）に示すように、上記ＬＰＣＶＤ装置を用いて、シードＳｉ膜８上にＳｉＧｅ薄膜１０を形成する。すなわち、シードＳｉ膜８とＳｉＧｅ薄膜１０とを連続して形成する。
【００３０】
ここで、Ｓｉ（１００−ｘ）Ｇｅｘの組成式で表されるＳｉＧｅ薄膜１０中のＧｅ組成Ｘ（％）は、１５％よりも大きく且つ４０％未満とするのが好適であり、３０％とするのが最も好適である。このＧｅ組成に関する本発明者による独自の調査について、以下に説明する。本発明者は、ゲート絶縁膜上にシードＳｉ膜を介して形成したＳｉＧｅ薄膜中のＧｅ組成と、ＭＯＳキャパシタにおける空乏化率との関係を調査した。
図３は、ＳｉＧｅ薄膜中のＧｅ組成と、ＭＯＳキャパシタにおける空乏化率との関係を示す図である。すなわち、ＭＯＳキャパシタにおける空乏化率のＧｅ組成依存性を示す図である。詳細には、図３（ａ）はＰＭＯＳキャパシタにおける空乏化率のＧｅ組成依存性を示す図であり、図３（ｂ）はＮＭＯＳキャパシタにおける空乏化率のＧｅ組成依存性を示す図である。ここで、空乏化率とは、ＭＯＳキャパシタにおける蓄積容量に対する反転容量の比率である。
図３（ａ）に示すように、Ｇｅ組成の増加に伴ってＰＭＯＳキャパシタにおける空乏化率は改善され、Ｇｅ組成が１５％未満では改善効果が不十分であるが、Ｇｅ組成が３０％以上になると改善効果が飽和している。これより、Ｇｅ組成を１５％以上にすることにより、ＰＭＯＳキャパシタにおける空乏化率が改善され、ＰＭＯＳトランジスタの駆動能力が改善される。一方、図３（ｂ）に示すように、Ｇｅ組成が３０％以下では空乏化率の変化はほとんどないが、Ｇｅ組成が４０％ではＮＭＯＳキャパシタにおける空乏化率が劣化し、ＮＭＯＳトランジスタの駆動能力が低下してしまう。
従って、ＰＭＯＳトランジスタにおけるゲート空乏化改善及び駆動能力の向上と、ＮＭＯＳトランジスタにおける駆動能力低下の回避とを両立させるため、上述したように、ＳｉＧｅ薄膜１０中のＧｅ組成は、１５％よりも大きく且つ４０％未満が好適であり、３０％が最も好適である。
【００３１】
また、ＳｉＧｅ薄膜１０の成長温度は、４５０℃以上且つ４９４℃以下が好適であり、４７５℃が最も好適である。この成長温度に関する本発明者による独自の調査について、以下に説明する。本発明者は、ＳｉＯ２膜からなるゲート絶縁膜上へシードＳｉ膜を介して形成するＳｉＧｅ薄膜の成長温度と、ＳｉＧｅ薄膜の成長速度および膜厚面内均一性との関係を調査した。
図４は、ＳｉＧｅ薄膜の成長温度と、ＳｉＧｅ薄膜の成長速度および膜厚面内均一性との関係を示す図である。ここで、膜厚面内均一性とは、面内４９点で測定したＳｉＧｅ薄膜厚のバラツキσ（％）をいう。なお、ＳｉＨ４に対するＨ２希釈１０％ＧｅＨ４の流量比を０．９６として、Ｇｅ組成が３０％であるＳｉＧｅ薄膜を成長させた。
図４に示すように、成長温度の増加に伴い、成長速度は増加するが、ＳｉＧｅ薄膜の膜厚面内均一性（膜厚バラツキσ）は劣化してしまう。成長温度が５２５℃以上では、膜厚バラツキσの値が２％よりも大きくなり、膜厚面内均一性が悪くなってしまう。さらに、成長温度が高いほど、ＳｉＧｅ薄膜表面に生じる表面ラフネスが増加し、後工程のゲート電極のエッチング加工が困難になってしまう。膜厚バラツキσの値を１％にするため、すなわち良好な膜厚面内均一性を得るためには、成長温度を４９４℃以下にすることが好適であり、４７５℃にすることが更に好適である。なお、図示しないが、成長温度が４５０℃未満の場合には、ＳｉＧｅ薄膜の成長速度が遅くスループットが低いため、生産性の観点から好ましくない。
従って、ＳｉＧｅ薄膜１０の良好な膜厚面内均一性を得るため、ＳｉＧｅ薄膜１０の成長温度は、４５０℃以上且つ４９４℃以下が好適であり、４７５℃が最も好適である。
【００３２】
また、ＳｉＧｅ薄膜１０は成長圧力に応じてその膜質が変化するが、ＳｉＧｅ薄膜の成長圧力は３０Ｐａ未満又は１５０Ｐａ以上とするのが好適であり、１０Ｐａとするのがより好適である。この成長圧力に関する本発明者による独自の調査について、以下に説明する。本発明者は、ＳｉＯ２膜からなるゲート絶縁膜上へシードＳｉ膜を介して形成するＳｉＧｅ薄膜の成長圧力を変化させてＳｉＧｅ薄膜の膜形態を調査した。
【００３３】
図５は、ＳｉＧｅ薄膜の成長圧力を変化させた場合のＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。詳細には、図５（ａ）は圧力３０Ｐａで成長させた場合、図５（ｂ）は圧力２０Ｐａで成長させた場合、図５（ｃ）は圧力２００Ｐａで成長させた場合におけるそれぞれのＳｉＧｅ薄膜の膜形態を示す図である。
図５（ａ）に示すように、３０Ｐａの圧力で成長させた場合には、ＳｉＧｅ薄膜中にボイド（図中の丸印で示す部分）が形成されている。一方、図５（ｂ）に示すように、２０Ｐａの圧力で成長させると、ＳｉＧｅ薄膜中のボイド（図中の丸印で示す部分）は著しく減少し、膜質が改善されている。この理由は、３０Ｐａ未満の圧力でＳｉＧｅ薄膜を成長させた場合には、膜の堆積速度が遅いため、膜堆積中に水素などの不純物が脱離し、膜中不純物が少なく、非晶質成分の含有率が低い多結晶ＳｉＧｅ薄膜を形成することができるためである。これにより、温度変化による体積変化が小さく熱的安定性に優れ、ボイドのない多結晶ＳｉＧｅ薄膜が得られる。
また、図５（ｃ）に示すように、２００Ｐａの圧力で成長させた場合には、ＳｉＧｅ薄膜中にはボイドが形成されておらず、表面ラフネスが著しく改善されていた。この理由は、２００Ｐａ以上の圧力でＳｉＧｅ薄膜を形成すると、膜の堆積速度が速いため、膜の結晶成長よりも膜堆積が速く進行するためである。Ｘ線回折法を用いた分析により、このＳｉＧｅ薄膜は非晶質であることが分かった。これにより、表面平坦性に優れ、ボイドのない非晶質ＳｉＧｅ薄膜が得られる。
従って、良好な熱的安定性又は表面平坦性を得るため、ＳｉＧｅ薄膜１０の成長圧力は、３０Ｐａ未満又は１５０Ｐａ以上とするのが好適であり、１０Ｐａとするのがより好適である。
【００３４】
次に、図２（ｂ）に示すように、上記ＬＰＣＶＤ装置を用いて、ＳｉＧｅ薄膜１０上にキャップＳｉ薄膜１２を形成する。すなわち、ＳｉＧｅ薄膜１０とキャップＳｉ薄膜１２とを同一温度で連続して形成する。ここで、本発明者は、ＳｉＧｅ薄膜１０上にキャップＳｉ薄膜１２を形成することによる効果について調査した。
図６は、ＳｉＧｅ薄膜を形成した後と、その上にキャップＳｉ薄膜を形成した後におけるＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。ここで、ＳｉＧｅ薄膜中のＧｅ組成は３０％、成長温度は４７５℃、成長圧力は１０Ｐａ、成長膜厚は５０ｎｍである。また、キャップＳｉ薄膜の成長温度は、ＳｉＧｅ薄膜の成長温度と同じ４７５℃であり、ＳｉＨ４流量は１ｓｌｍ、成長膜厚は５ｎｍである。図６（ａ）に示すように、キャップＳｉ薄膜を形成しない場合には、すなわちＳｉＧｅ薄膜１０の形成直後では、ＳｉＧｅ薄膜１０中にボイド（図中の丸印で示す部分）が発生している。また、図６（ｂ）に示すように、キャップＳｉ薄膜１２を形成することにより、ＳｉＧｅ薄膜１０中のボイドが無くなり、良質なＳｉＧｅ薄膜が得られている。ボイドが無くなった理由は、キャップＳｉ薄膜１２を形成することにより、ＳｉＧｅ薄膜１０が表面に露出する場合に比べて表面エネルギーが低下し、ＳｉＧｅ薄膜１０が熱的に安定化するためである。
従って、ゲート絶縁膜６上にシードＳｉ膜８を介してＳｉＧｅ薄膜１０を成長させた後、このＳｉＧｅ薄膜１０の成長に連続してキャップＳｉ薄膜１２を成長させることにより、ボイドの無い良質なＳｉＧｅ薄膜が得られる。また、ＳｉＧｅ薄膜１０の形態の熱的安定性も向上する。ボイドのない表面平坦性に優れたＳｉＧｅ薄膜を得ることができる。
また、本発明者は、ＳｉＧｅ薄膜１０とキャップＳｉ薄膜１２とを連続して形成しない場合または同一温度で形成しない場合、すなわち温度変化を伴う場合には、ＳｉＧｅ薄膜の表面ラフネスの増加や、膜中のボイド発生等の問題があることを確認した。表面ラフネスの増加は、後工程での不純物導入の不均一化やゲート加工の不均一性の増加となり、ボイド発生は、たとえ微細なボイドであってもゲート絶縁膜の還元・分解促進により電気的特性を劣化させる。しかし、上述したように、ＳｉＧｅ薄膜１０とキャップＳｉ薄膜１２とを連続して同一温度で形成することにより、かかる問題の発生を防止することができる。
【００３５】
次に、図２（ｃ）に示すように、公知のリソグラフィ技術とエッチング技術とを用いて、キャップＳｉ薄膜１２、ＳｉＧｅ薄膜１０、シードＳｉ膜８、ゲート絶縁膜６を順次パターニングする。これにより、ＭＯＳＦＥＴのゲート電極が形成される。
最後に、図２（ｄ）に示すように、ゲート電極をマスクとして導電型不純物をイオン注入することにより、シリコン基板２上層にソース／ドレイン領域１４を形成する。
【００３６】
以上説明したように、本実施の形態１では、ゲート絶縁膜６上にシードＳｉ膜８を介してＳｉＧｅ薄膜１０を形成し、その上に膜厚が０．５ｎｍ〜５ｎｍであるキャップＳｉ薄膜１２を形成した。このキャップＳｉ薄膜１２を形成することにより、ゲート絶縁膜６上にボイドが無い高品質なＳｉＧｅ薄膜１０を形成することができる。よって、ゲート絶縁膜６とゲート電極との界面において、膜厚均一性に優れたＳｉＧｅ薄膜１０が形成可能となり、均一な界面Ｇｅ組成が得られる。従って、ＳｉＧｅ薄膜１０の薄膜化が可能となり、高性能なトランジスタを再現性良く製造することができる。
また、上述したようにＳｉＧｅ薄膜１０は良好な膜厚均一性を有する薄膜であるため、ゲート電極形成のドライエッチングにおいて、ＳｉＧｅ薄膜中のボイドに起因するシリコン基板２掘れ等の局所的な加工不良が回避できる。これにより、ゲート加工におけるプロセスマージンを拡大させることができ、高性能なトランジスタを安定して製造することができる。
【００３７】
実施の形態２．
先ず、本発明の実施の形態２による半導体装置の構造について説明する。
図７は、本発明の実施の形態２による半導体装置を説明するための断面図である。
図７に示す本実施の形態２による半導体装置と、前述した実施の形態１による半導体装置との相違点は、キャップＳｉ薄膜１２上に上部Ｓｉ膜１６が更に形成されている点である。
すなわち、図７に示すように、本実施の形態２による半導体装置は、シリコン基板２上にゲート絶縁膜６を介して形成されたゲート電極が、シードＳｉ膜８と、ＳｉＧｅ薄膜１０と、キャップＳｉ薄膜１２と、上部Ｓｉ膜１６とを備えたものである。
【００３８】
次に、上記半導体装置の製造方法について説明する。
先ず、実施の形態１による製造方法と同様にして、キャップＳｉ薄膜１２まで形成する。
次に、図示しないが、ＬＰＣＶＤ法を用いて、キャップＳｉ薄膜１２上に上部Ｓｉ膜１６を形成する。上部Ｓｉ膜１６の形成には、上述したバッチ式の縦型ＬＰＣＶＤ装置を用いることができ、上部Ｓｉ膜１６の成長条件は、例えば、ＳｉＨ４流量：１ｓｌｍ、成長温度：５３０℃、成長圧力：１００Ｐａである。
【００３９】
ここで、本発明者は、上部Ｓｉ膜１６の下層にキャップＳｉ薄膜１２を有することによる効果について調査した。
図８は、ＳｉＧｅ薄膜上にキャップＳｉ薄膜を形成した場合と形成しない場合において、上部Ｓｉ膜の成長に相当する熱処理を加えた後のＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。詳細には、図８（ａ）は、ゲート絶縁膜上にシードＳｉ膜を介してＳｉＧｅ薄膜を形成した後、このＳｉＧｅ薄膜上にキャップＳｉ薄膜を形成せずに、上部Ｓｉ膜１６の成長に相当する熱処理を加えた後のＳｉＧｅ薄膜の状態を示す図であり、図８（ｂ）は、ゲート絶縁膜上にシードＳｉ膜を介してＳｉＧｅ薄膜を形成した後、このＳｉＧｅ薄膜上にキャップＳｉ薄膜を形成して、上部Ｓｉ膜１６の成長に相当する熱処理を加えた後のＳｉＧｅ薄膜の状態を示す図である。なお、ＳｉＧｅ薄膜のＧｅ組成は３０％、成長温度は４７５℃、成長膜厚は４０ｎｍ、成長圧力は２００Ｐａである。また、上部Ｓｉ膜１６の成長に相当する熱処理として、温度５３０℃で約６０分間熱処理を行っている。
図８（ａ）に示すように、キャップＳｉ薄膜を形成しない場合には、熱処理前（すなわちＳｉＧｅ薄膜成長直後）において連続して平坦であったＳｉＧｅ薄膜の膜形態が大きく変化し、表面ラフネスが大きくなり、不連続な膜となっている（図中の丸印で示す部分参照）。また、熱処理後のＳｉＧｅ薄膜中にはボイドが形成されている。しかし、図８（ｂ）に示すように、キャップＳｉ薄膜を形成した場合には、熱処理後のＳｉＧｅ薄膜は連続膜を維持しており、その平坦性も維持されている。また、熱処理後のＳｉＧｅ薄膜中にはボイドが形成されていない。
従って、ＳｉＧｅ薄膜１０と上部Ｓｉ膜１６との間にキャップＳｉ薄膜１２を形成することにより、上部Ｓｉ膜１６形成時のＳｉＧｅ薄膜中のボイド形成を抑制することができる。
【００４０】
また、上部Ｓｉ膜１６の形成温度は、下層のキャップＳｉ薄膜１２やＳｉＧｅ薄膜１０の形成温度よりも高い温度、例えば、５３０℃〜６２０℃とすることが好適である。かかる高温で上部Ｓｉ膜１６を形成することにより、成長速度が高くなり、スループットが向上するため、生産性が向上する。
図９は、ゲート絶縁膜上にシードＳｉ膜を介してＳｉＧｅ薄膜を形成した後、このＳｉＧｅ薄膜上にキャップＳｉ薄膜を介して上部Ｓｉ膜を形成する際、上部Ｓｉ膜の成長温度を変化させた場合のＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。詳細には、図９（ａ）は、上部Ｓｉ膜を、ＳｉＨ４流量：１ｓｌｍ、温度５３０℃、圧力１００Ｐａの条件で形成した場合の積層膜の状態を示す図であり、図９（ｂ）は、上部Ｓｉ膜を、ＳｉＨ４流量：０．６ｓｌｍ、温度６２０℃、圧力２０Ｐａの条件で形成した場合の積層膜の状態を示す図である。なお、ＳｉＧｅ薄膜のＧｅ組成は３０％、成長温度は４７５℃、成長膜厚は４０ｎｍである。また、キャップＳｉ薄膜の成長温度はＳｉＧｅ薄膜と同じ４７５℃、成長膜厚は５ｎｍである。
図９（ａ），（ｂ）に示すように、何れの条件で上部Ｓｉ膜を形成する場合でも、ＳｉＧｅ薄膜中にボイドは形成されておらず、連続したＳｉＧｅ薄膜が形成されている。
【００４１】
次に、実施の形態１と同様に、公知のリソグラフィ技術とエッチング技術とを用いて、上部Ｓｉ膜１６、キャップＳｉ薄膜１２、ＳｉＧｅ薄膜１０、シードＳｉ膜８、ゲート絶縁膜６を順次パターニングする。これにより、ＭＯＳＦＥＴのゲート電極が形成される。最後に、ゲート電極をマスクとして導電型不純物をイオン注入することにより、シリコン基板２上層にソース／ドレイン領域１４を形成する。なお、この後、必要に応じて、サリサイドプロセスを用いて、上部Ｓｉ膜１６をシリサイド化することができる。
【００４２】
以上説明したように、本実施の形態２では、ゲート絶縁膜６上にシードＳｉ膜８を介してＳｉＧｅ薄膜１０を形成し、その上に膜厚が０．５ｎｍ〜５ｎｍであるキャップＳｉ薄膜１２を形成した。前述した実施の形態１と同様に、このキャップＳｉ薄膜１２を形成することにより、ゲート絶縁膜６上にボイドが無い高品質なＳｉＧｅ薄膜１０を形成することができる。よって、ゲート絶縁膜６とゲート電極との界面において、一様なＳｉＧｅ薄膜１０が形成可能となり、均一な界面Ｇｅ組成が得られる。従って、ＳｉＧｅ薄膜１０の薄膜化が可能となり、高性能なトランジスタを再現性良く製造することができる。
また、上述したようにＳｉＧｅ薄膜１０は良好な膜厚均一性を有する薄膜であるため、ゲート電極形成のドライエッチングにおいて、ＳｉＧｅ薄膜１０中のボイドに起因するシリコン基板２掘れ等の局所的な加工不良が回避できる。これにより、ゲート加工におけるプロセスマージンを拡大させることができ、高性能なトランジスタを安定して製造することができる。
【００４３】
また、本実施の形態２では、キャップＳｉ薄膜１２上に上部Ｓｉ膜１６を形成した。よって、上部Ｓｉ膜１６を公知のサリサイド技術を用いてサリサイド配線を形成する際、キャップＳｉ薄膜１２によりＧｅに起因したサリサイド不良を回避できる。これにより、歩留まりが向上し、生産性が向上する。
さらに、上部Ｓｉ膜１６の成長を高温で行うことができるため、上部Ｓｉ膜１６の成長速度が上昇し、スループットが高くなり、生産性が向上する。
【００４４】
【発明の効果】
本発明によれば、膜中にボイドがない高品質なＳｉＧｅ薄膜をゲート絶縁膜上に形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置を説明するための断面図である。
【図２】図１に示した半導体装置の製造方法を説明するための工程断面図である。
【図３】ＳｉＧｅ薄膜中のＧｅ組成と、ＭＯＳキャパシタにおける空乏化率との関係を示す図である。
【図４】ＳｉＧｅ薄膜の成長温度と、ＳｉＧｅ薄膜の成長速度および膜厚面内均一性との関係を示す図である。
【図５】ＳｉＧｅ薄膜の成長圧力を変化させた場合のＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。
【図６】ＳｉＧｅ薄膜を形成した後と、その上にキャップＳｉ薄膜を形成した後におけるＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。
【図７】本発明の実施の形態２による半導体装置を説明するための断面図である。
【図８】ＳｉＧｅ薄膜上にキャップＳｉ薄膜を形成した場合としない場合において、上部Ｓｉ膜の成長に相当する熱処理を加えた後のＳｉＧｅ薄膜の断面を示すＳＥＭ写真である。
【図９】ＳｉＧｅ薄膜上にキャップＳｉ薄膜を介して上部Ｓｉ膜を形成する際、上部Ｓｉ膜の成長温度を変化させた場合の積層膜の断面を示すＳＥＭ写真である。
【図１０】ＳｉＯ２膜からなるゲート絶縁膜上に成長させるＳｉＧｅ膜を薄膜化した場合の、ＳｉＧｅ膜の断面を示すＳＥＭ写真である。
【符号の説明】
２ 基板（シリコン基板）
４ フィールド絶縁膜（素子分離絶縁膜）
６ ゲート絶縁膜（ＳｉＯ２膜）
８ シードＳｉ膜
１０ ＳｉＧｅ薄膜
１２ キャップＳｉ薄膜
１４ ソース／ドレイン領域
１６ 上部Ｓｉ膜
Claims (9)
- 基板上にゲート絶縁膜を介して形成されたＳｉＧｅ薄膜を含むゲート電極を有する半導体装置であって、
前記ゲート電極が、
前記ゲート絶縁膜上に形成されたシードＳｉ膜と、
前記シードＳｉ膜上に形成されたＳｉＧｅ薄膜と、
前記ＳｉＧｅ薄膜上に形成され、膜厚が０．５ｎｍ〜５ｎｍであるキャップＳｉ薄膜と、
を備えたことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記ゲート電極は、前記キャップＳｉ薄膜上に形成された上部Ｓｉ膜を更に備えたことを特徴とする半導体装置。 - 請求項１又は２に記載の半導体装置において、
前記ＳｉＧｅ薄膜中のＧｅ組成が０．１５〜０．４の範囲であることを特徴とする半導体装置。 - 請求項１から３の何れかに記載の半導体装置において、
前記ＳｉＧｅ薄膜の膜厚が５０ｎｍ以下であることを特徴とする半導体装置。 - 基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシードＳｉ膜を形成する工程と、
前記シードＳｉ膜上にＳｉＧｅ薄膜を形成した後、前記ＳｉＧｅ薄膜上にキャップＳｉ薄膜を０．５ｎｍ〜５ｎｍの膜厚で連続して同一温度で形成する工程と、
前記キャップＳｉ薄膜、前記ＳｉＧｅ薄膜および前記シードＳｉ膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとしたイオン注入により基板上層にソース／ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項５に記載の製造方法において、
前記キャップＳｉ薄膜を形成した後、前記キャップＳｉ薄膜上に上部Ｓｉ膜を形成する工程を更に含み、
前記ゲート電極を形成する工程で、前記上部Ｓｉ膜を更にパターニングすることを特徴とする半導体装置の製造方法。 - 請求項６に記載の製造方法において、
前記上部Ｓｉ膜を５３０℃〜６２０℃の温度で形成することを特徴とする半導体装置の製造方法。 - 請求項５から７の何れかに記載の製造方法において、
前記ＳｉＧｅ薄膜を４５０℃〜４９４℃の温度で形成することを特徴とする半導体装置の製造方法。 - 請求項５から８の何れかに記載の製造方法において、
前記ＳｉＧｅ薄膜を３０Ｐａ未満または１５０Ｐａ以上の圧力で形成することを特徴とする半導体装置の製造方法。
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