JP4855419B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は半導体装置の製造方法に関し、特にメタルゲート電極を備えた相補型の半導体装置の製造方法に関する。
従来、ＭＯＳ（Metal Oxide Semiconductor）デバイスは、そのゲート電極材料にポリシリコンが広く用いられてきた。しかし、このようなＭＯＳデバイスにおいては、その微細化が進むにつれ、ポリシリコンゲート電極の高抵抗化や空乏層の発生による駆動電流の低下が懸念されはじめている。このような問題に対し、近年、ポリシリコンに替えて、メタル材料を用いてゲート電極を形成する試みがなされている。
メタル材料を用いて形成されるメタルゲート電極では、閾値電圧を制御するために、その仕事関数を制御する必要がある。そのため、従来は、ｎチャネル型ＭＯＳトランジスタ（「ｎＭＯＳトランジスタ」という。）とｐチャネル型ＭＯＳトランジスタ（「ｐＭＯＳトランジスタ」という。）にそれぞれ異なるメタル材料のメタルゲート電極を形成する等の方法が採られてきた。
また、近年では、メタル材料に窒素（Ｎ）を添加することによってその仕事関数を変調させる方法も提案されている（非特許文献１参照）。このほかにも、例えば、メタルゲート電極を用いてＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを形成する際、ｎＭＯＳトランジスタとｐＭＯＳトランジスタに同じメタル材料からなる層を形成し、その一方の領域をマスクしてからＮを添加することによって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのメタルゲート電極の仕事関数を異ならせるようにした方法が提案されている（特許文献１参照）。また、ｎＭＯＳトランジスタとｐＭＯＳトランジスタに同じメタル材料からなる層を形成して、その全体にＮを添加した後、一方の領域からはそのＮを外方拡散させ、他方の領域からはそのＮを外方拡散させないようにカバーすることによって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのメタルゲート電極の仕事関数を異ならせるようにした方法も提案されている（特許文献２参照）。
「アイ・イー・イー・イー・エレクトロン・デバイス・レターズ（IEEE Electron Device Letters）」、２００４年２月、Ｖｏｌ．２５、Ｎｏ．２、ｐ．７０ 特開２０００−３１２９６号公報
特開２００５−７９５１２号公報
「アイ・イー・イー・イー・エレクトロン・デバイス・レターズ（IEEE Electron Device Letters）」、２００４年２月、Ｖｏｌ．２５、Ｎｏ．２、ｐ．７０
しかし、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのメタルゲート電極をそれぞれ違うメタル材料で形成する場合には、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのメタルゲート電極を別個に形成する必要があるため、従来のデバイス製造に比べ、製造工程やデバイス構造が複雑化し、また、製造コストの増加を招いてしまう。
また、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのメタルゲート電極を同じメタル材料から形成しＮ添加量を調整することによって両者の仕事関数を制御しようとした場合には、その構造によってはメタルゲート電極の抵抗が高くなってしまったり、やはり製造工程が複雑になってしまったりする等の課題が残されている。さらに、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのメタルゲート電極の間にＣＭＯＳトランジスタに実用し得る良好な仕事関数差が得られているとは言い難く、そのための方法も未だ解明されてはいない。
本発明はこのような点に鑑みてなされたものであり、工程数の増加を抑えつつ、適切な仕事関数を有しかつ低抵抗なメタルゲート電極を形成することのできる半導体装置の製造方法を提供することを目的とする。
本発明では上記課題を解決するために、メタルゲート電極を備える相補型の半導体装置の製造方法において、ｎＭＯＳトランジスタ形成領域とｐＭＯＳトランジスタ形成領域の半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記ｎＭＯＳトランジスタ形成領域と前記ｐＭＯＳトランジスタ形成領域とでＮ濃度が異なる仕事関数制御層を形成する工程と、前記仕事関数制御層上にＮを含有する低抵抗層を形成する工程と、前記低抵抗層から前記仕事関数制御層へＮを拡散させるための熱処理を行う工程と、を有することを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法によれば、ｎＭＯＳトランジスタ形成領域の仕事関数制御層とｐＭＯＳトランジスタ形成領域の仕事関数制御層が、異なるＮ濃度で形成され、そこに熱処理によってその上層の低抵抗層からＮを拡散させる。例えば、ｎＭＯＳトランジスタ形成領域とｐＭＯＳトランジスタ形成領域それぞれについて、仕事関数制御層のＮ含有量と低抵抗層からのＮ拡散量を適切に調整すれば、各領域に所定の仕事関数を有するメタルゲート電極が形成されるようになる。
本発明では、ｎＭＯＳトランジスタ形成領域とｐＭＯＳトランジスタ形成領域に異なるＮ濃度の仕事関数制御層を形成し、その上にＮを含有する低抵抗層を形成して、熱処理を行うようにした。これにより、ｎＭＯＳトランジスタ形成領域とｐＭＯＳトランジスタ形成領域にそれぞれ所定の仕事関数を有するメタルゲート電極を形成することができるようになる。したがって、適切な仕事関数を有しかつ低抵抗なメタルゲート電極を備えた相補型の半導体装置が実現可能になる。また、そのような半導体装置を少ない工程数で効率的に製造することが可能になる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１はメタルゲート電極を用いたＭＯＳ構造の構成例を示す図である。
図１に示すＭＯＳ構造は、シリコン（Ｓｉ）基板１上にゲート絶縁膜２を介して窒化ハフニウム（ＨｆＮ）層３が形成され、さらに、その上に窒化モリブデン（ＭｏＮ）層４が形成されている。このように、この図１に示したＭＯＳ構造には、下層のＨｆＮ層３と上層のＭｏＮ層４からなる積層メタルゲート電極が用いられている。
図１はメタルゲート電極を用いたＭＯＳ構造の構成例を示す図である。
図１に示すＭＯＳ構造は、シリコン（Ｓｉ）基板１上にゲート絶縁膜２を介して窒化ハフニウム（ＨｆＮ）層３が形成され、さらに、その上に窒化モリブデン（ＭｏＮ）層４が形成されている。このように、この図１に示したＭＯＳ構造には、下層のＨｆＮ層３と上層のＭｏＮ層４からなる積層メタルゲート電極が用いられている。
この積層メタルゲート電極において、下層のＨｆＮ層３は仕事関数を制御するための層（「仕事関数制御層」という。）としての役割を果たし、また、上層のＭｏＮ層４は、メタルゲート電極の低抵抗化を図るための層（「低抵抗層」という。）としての役割を果たす。なお、ゲート絶縁膜２には、酸化シリコン（ＳｉＯ２）のほか、酸化ハフニウム（ＨｆＯ２）やハフニウムシリケート（ＨｆＳｉＯ）等の高誘電率（Ｈｉｇｈ−ｋ）材料も用いることができる。
ここで、図１に示したようなＭＯＳ構造を用いてＣＭＯＳトランジスタを形成する場合を想定する。
この場合、従来法に従えば、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのＨｆＮ層３のＮ濃度を異ならせることによって、双方の仕事関数をそれぞれ制御することになる。しかし、この方法をそのまま適用すると、その後の熱処理、例えばソース・ドレイン領域形成時の不純物活性化アニール等の際に、ＨｆＮ層３内のＮ濃度が変動してしまう場合がある。
この場合、従来法に従えば、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのＨｆＮ層３のＮ濃度を異ならせることによって、双方の仕事関数をそれぞれ制御することになる。しかし、この方法をそのまま適用すると、その後の熱処理、例えばソース・ドレイン領域形成時の不純物活性化アニール等の際に、ＨｆＮ層３内のＮ濃度が変動してしまう場合がある。
図２はＨｆＮ層内のＮ濃度と仕事関数の関係の一例を示す図である。図２において、横軸はＨｆＮ層内のＮ濃度（ｃｍ−３）を表し、縦軸はＨｆＮ層の仕事関数（ｅＶ）を表している。なお、図２には、ｎ型ポリシリコンゲート電極の仕事関数およびｐ型ポリシリコンゲート電極の仕事関数も併せて図示している。
図２に示すように、ＨｆＮ層３は、そのＮ濃度の増加に伴い仕事関数が増加する傾向があり、特にＮ濃度が約５×１０２１ｃｍ−３から約１×１０２２ｃｍ−３の間で仕事関数が大きく変化する。そして、上記図１に示したＭＯＳ構造をＣＭＯＳトランジスタのメタルゲート電極に用いたときには、ｎＭＯＳトランジスタのメタルゲート電極のＨｆＮ層３に濃度約５×１０２１ｃｍ−３以下のＮが含有され、ｐＭＯＳトランジスタのメタルゲート電極のＨｆＮ層３に濃度約１×１０２２ｃｍ−３以上のＮが含有されている場合に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタでポリシリコンゲート電極を用いたときと同等の仕事関数差を得ることができるようになる。
上記図１に示したＭＯＳ構造をＣＭＯＳトランジスタのメタルゲート電極に用いる場合、ＨｆＮ層３のＮ濃度は、仕事関数のほか、Ｎの添加による層の安定性や抵抗値も考慮し、例えば、ｎＭＯＳトランジスタの場合にはＨｆＮ層３のＮ濃度を約５×１０２１ｃｍ−３に、ｐＭＯＳトランジスタの場合にはＨｆＮ層３のＮ濃度を約１×１０２２ｃｍ−３に、それぞれ設定する。
しかしながら、あらかじめこのようにｎＭＯＳトランジスタ、ｐＭＯＳトランジスタにそれぞれＮ濃度約５×１０２１ｃｍ−３、約１×１０２２ｃｍ−３のＨｆＮ層３を形成して、それらの上に共に同じ組成のＭｏＮ層４を形成すると、上記のような熱処理時に、特にＮの含有量が少ないｎＭＯＳトランジスタのＨｆＮ層３のＮ濃度が大きく変動し、その仕事関数が変化してしまうようになる。
例えば、図２に点線で示したように、Ｎ濃度が約５×１０２１ｃｍ−３であったＨｆＮ層３が、所定の熱処理によってそのＮ濃度を１×１０２２ｃｍ−３付近まで増加させると、その仕事関数は大きく上昇する。一方、Ｎ濃度が約１×１０２２ｃｍ−３であったＨｆＮ層３は、たとえＮ濃度が増加したとしても、その仕事関数はほとんど変化しない。その結果、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのメタルゲート電極の仕事関数に有意差が認められなくなってしまう。
図３および図４は熱処理前後のＳＩＭＳ（Secondary Ion Mass Spectrometry）によるＮ濃度プロファイルの測定結果の一例であって、図３はｎＭＯＳトランジスタのＮ濃度プロファイル、図４はｐＭＯＳトランジスタのＮ濃度プロファイルである。図３および図４において、横軸は深さを表し、縦軸はＮ濃度（ｃｍ−３）を表している。
上記図１に示したＭＯＳ構造を適用した場合、まず、ｎＭＯＳトランジスタでは、図３に示すように、熱処理前のＨｆＮ層３におけるＮ濃度が約５×１０２１ｃｍ−３であると、所定の熱処理後にはそのＮ濃度が上昇し、Ｎ濃度プロファイルが大幅に変化してしまう。これに対し、ｐＭＯＳトランジスタでは、図４に示すように、同条件での熱処理前後でＨｆＮ層３のＮ濃度プロファイルにほとんど変化が見られない。
図５は熱処理前後の容量−電圧特性の測定結果を示す図である。図５において、横軸はゲート電圧Ｖｇ（Ｖ）を表し、縦軸は容量Ｃ（Ｆ）を表している。
所定の熱処理前後でＨｆＮ層３のＮ濃度が大きく変化するｎＭＯＳトランジスタの場合、図５に示すように、そのＣＶカーブはプラス側へ大きくシフトしてしまう。換言すれば、ｎＭＯＳトランジスタでは、このような熱処理によってそのフラットバンド電圧ＶＦＢが変化し、その結果、その閾値電圧Ｖｔｈが変化してしまうようになる。一方、ｐＭＯＳトランジスタの場合には、図５に示したように、所定の熱処理前後でそのＣＶカーブはほとんど変化せず、したがって、熱処理を行ってもそのフラットバンド電圧ＶＦＢすなわち閾値電圧Ｖｔｈがほとんど変化しないということができる。
所定の熱処理前後でＨｆＮ層３のＮ濃度が大きく変化するｎＭＯＳトランジスタの場合、図５に示すように、そのＣＶカーブはプラス側へ大きくシフトしてしまう。換言すれば、ｎＭＯＳトランジスタでは、このような熱処理によってそのフラットバンド電圧ＶＦＢが変化し、その結果、その閾値電圧Ｖｔｈが変化してしまうようになる。一方、ｐＭＯＳトランジスタの場合には、図５に示したように、所定の熱処理前後でそのＣＶカーブはほとんど変化せず、したがって、熱処理を行ってもそのフラットバンド電圧ＶＦＢすなわち閾値電圧Ｖｔｈがほとんど変化しないということができる。
以上述べたようなｎＭＯＳトランジスタのＨｆＮ層３におけるＮ濃度の変動は、その上層に設けられたＭｏＮ層４からＮが熱拡散することによって発生する。すなわち、ｎＭＯＳトランジスタでは、熱処理によってＭｏＮ層４のＮが下層のＨｆＮ層３に拡散してＨｆＮ層３のＮ濃度が上昇し、その結果、仕事関数の変動が引き起こされる。これに対し、ｐＭＯＳトランジスタでは、熱処理前からすでに一定量のＮがＨｆＮ層に含有されているため、その上層にＭｏＮ層４を形成して熱処理を行っても、そのＮ濃度の変動は起こりにくく、したがって、その仕事関数にほとんど変化が現れない。
このようなことから、ＨｆＮ層３とＭｏＮ層４が積層された積層メタルゲート電極を備えたＣＭＯＳトランジスタを精度良くかつ効率的に形成するためには、各工程における各層のＮ濃度を最適化する必要がある。
図６は積層メタルゲート電極を備えたＣＭＯＳトランジスタの形成方法の原理説明図である。
図６には、ＣＭＯＳトランジスタを形成する過程での要部断面を模式的に図示しており、Ｓｉ基板１０に素子分離領域１１が形成されてｎＭＯＳトランジスタ形成領域１２とｐＭＯＳトランジスタ形成領域１３が隔離されている。ｎＭＯＳトランジスタ形成領域１２、ｐＭＯＳトランジスタ形成領域１３にはそれぞれ、ゲート絶縁膜１４ａ，１４ｂを介してＨｆＮ層１５ａ，１５ｂおよびＭｏＮ層１６ａ，１６ｂが積層され、メタルゲート電極が形成されている。
図６には、ＣＭＯＳトランジスタを形成する過程での要部断面を模式的に図示しており、Ｓｉ基板１０に素子分離領域１１が形成されてｎＭＯＳトランジスタ形成領域１２とｐＭＯＳトランジスタ形成領域１３が隔離されている。ｎＭＯＳトランジスタ形成領域１２、ｐＭＯＳトランジスタ形成領域１３にはそれぞれ、ゲート絶縁膜１４ａ，１４ｂを介してＨｆＮ層１５ａ，１５ｂおよびＭｏＮ層１６ａ，１６ｂが積層され、メタルゲート電極が形成されている。
ここでは、このような積層メタルゲート電極を形成した場合に、仕事関数の制御上、Ｎ濃度が低くなるｎＭＯＳトランジスタ形成領域１２のＨｆＮ層１５ａには熱処理時に上層のＭｏＮ層１６ａからＮが拡散するが、Ｎ濃度が高くすでに一定量のＮが含有されているｐＭＯＳトランジスタ形成領域１３のＨｆＮ層１５ｂには熱処理時に上層のＭｏＮ層１６ｂからのＮの拡散が起こりにくいという現象を利用する。
すなわち、ｎＭＯＳトランジスタ形成領域１２のＨｆＮ層１５ａは、あらかじめｎ型ポリシリコンゲート電極を用いたときと同程度の仕事関数を得るのに必要なＮ濃度よりも低いＮ濃度で形成しておく。一方、ｐＭＯＳトランジスタ形成領域１３のＨｆＮ層１５ｂは、ｐ型ポリシリコンゲート電極を用いたときと同程度の仕事関数を得るのに必要なＮ濃度、換言すればＭｏＮ層１６ｂからのＮの拡散が起こりにくいＮ濃度で形成しておく。
そして、その後の熱処理によって、ｎＭＯＳトランジスタ形成領域１２ではＭｏＮ層１６ａからＨｆＮ層１５ａへとＮが拡散して、熱処理前のＨｆＮ層１５ａのＮ含有量とＭｏＮ層１６ａからのＮ拡散量によって決まるＮ濃度に応じた仕事関数が得られるようになる。このとき、ｐＭＯＳトランジスタ形成領域１３では、ＨｆＮ層１５ｂにＭｏＮ層１６ｂからのＮの拡散が起こりにくい量のＮがあらかじめ含有されているため、熱処理前後でＨｆＮ層１５ｂのＮ含有量がほとんど変動せず、熱処理前のＨｆＮ層１５ｂのＮ濃度にほぼ応じた仕事関数が得られるようになる。
なお、熱処理前のＨｆＮ層１５ａのＮ濃度は、その後に行われる熱処理の条件を考慮して設定する。
例えば、ｎＭＯＳトランジスタ形成領域１２のＨｆＮ層１５ａをそのＮ濃度が約１×１０２１ｃｍ−３になるように形成し、ｐＭＯＳトランジスタ形成領域１３のＨｆＮ層１５ｂをそのＮ濃度が約１×１０２２ｃｍ−３になるように形成する。そして、これらＨｆＮ層１５ａ，１５ｂの上層にＮ濃度が約４×１０２１ｃｍ−３のＭｏＮ層１６ａ，１６ｂを形成し、所定の熱処理行う。このときのＨｆＮ層１５ａ，１５ｂ内のＮ濃度と仕事関数の関係を次の図７に示す。
例えば、ｎＭＯＳトランジスタ形成領域１２のＨｆＮ層１５ａをそのＮ濃度が約１×１０２１ｃｍ−３になるように形成し、ｐＭＯＳトランジスタ形成領域１３のＨｆＮ層１５ｂをそのＮ濃度が約１×１０２２ｃｍ−３になるように形成する。そして、これらＨｆＮ層１５ａ，１５ｂの上層にＮ濃度が約４×１０２１ｃｍ−３のＭｏＮ層１６ａ，１６ｂを形成し、所定の熱処理行う。このときのＨｆＮ層１５ａ，１５ｂ内のＮ濃度と仕事関数の関係を次の図７に示す。
図７は熱処理前のＨｆＮ層内のＮ濃度を調整した場合のＨｆＮ層内のＮ濃度と仕事関数の関係の一例を示す図である。図７において、横軸はＨｆＮ層内のＮ濃度（ｃｍ−３）を表し、縦軸はＨｆＮ層の仕事関数（ｅＶ）を表している。なお、上記図２同様、この図７には、ｎ型ポリシリコンゲート電極の仕事関数およびｐ型ポリシリコンゲート電極の仕事関数も併せて図示している。
熱処理前のＮ濃度が約１×１０２１ｃｍ−３であったｎＭＯＳトランジスタ形成領域１２のＨｆＮ層１５ａは、図７に示すように、熱処理後のＮ濃度が約５×１０２１ｃｍ−３になり、その仕事関数は約４．１ｅＶであって、熱処理後でもｎ型ポリシリコンゲート電極を用いたときと同程度の仕事関数を維持するようになる。なお、ｐＭＯＳトランジスタ形成領域１３では熱処理によるＮの拡散が起きにくいため、そのＨｆＮ層１５ｂのＮ濃度および仕事関数はほとんど変化しない。
したがって、このような方法を用いることにより、ｎＭＯＳトランジスタ形成領域１２、ｐＭＯＳトランジスタ形成領域１３のメタルゲート電極を同種の金属を用いて形成することができる。また、各層の熱処理前のＮ濃度を適切に制御すれば、ｎＭＯＳトランジスタ形成領域１２とｐＭＯＳトランジスタ形成領域１３とで所定の有意な仕事関数差を有しかつ低抵抗なメタルゲート電極を形成することができる。
具体的には、図７に基づき、ｎＭＯＳトランジスタ形成領域１２のＨｆＮ層１５ａのＮ濃度を約１×１０２１ｃｍ−３以下とし、ｐＭＯＳトランジスタ形成領域１３のＨｆＮ層１５ｂのＮ濃度を約１×１０２２ｃｍ−３以上とし、ＭｏＮ層１６ａ，１６ｂのＮ濃度を約４×１０２１ｃｍ−３以下として、所定の熱処理を行うようにすれば、ｎＭＯＳトランジスタ形成領域１２とｐＭＯＳトランジスタ形成領域１３とで有意な仕事関数差を有するメタルゲート電極を得ることが可能になる。それにより、メタルゲート電極を備えた高性能のＣＭＯＳトランジスタが実現可能になる。
なお、熱処理前には、ｎＭＯＳトランジスタ形成領域１２のメタルゲート電極の仕事関数制御層として、ＨｆＮ層１５ａに替えて、Ｎを含まないＨｆ層を用いることも可能である。ただし、その場合、ゲート絶縁膜２の材質やその後の熱処理条件等によっては、Ｈｆ層とゲート絶縁膜２とが反応してしまう可能性がある点に留意する必要がある。Ｈｆ層とゲート絶縁膜２との反応が起こらない場合や反応が起こっても支障がない場合には、仕事関数制御層としてＨｆ層を用いることも可能である。
また、ｐＭＯＳトランジスタ形成領域１３のメタルゲート電極の仕事関数制御層であるＨｆＮ層１５ｂは、そのＮ濃度が少なくとも約１×１０２２ｃｍ−３以上であれば、ｐ型ポリシリコンゲート電極を用いたときと同等の仕事関数を得ることが可能である。ただし、その場合、Ｎ濃度の増加に伴うＨｆＮ層１５ｂの抵抗増加にも留意する必要がある。
以下に上記原理を用いたＣＭＯＳトランジスタの形成方法をより具体的に説明する。
図８から図１２はＣＭＯＳトランジスタの形成方法の説明図であって、図８はＨｆＮ層形成工程の要部断面模式図、図９はＮ導入工程の要部断面模式図、図１０はＭｏＮ層形成工程の要部断面模式図、図１１はサイドウォール形成工程の要部断面模式図、図１２は活性化アニール工程の要部断面模式図である。
図８から図１２はＣＭＯＳトランジスタの形成方法の説明図であって、図８はＨｆＮ層形成工程の要部断面模式図、図９はＮ導入工程の要部断面模式図、図１０はＭｏＮ層形成工程の要部断面模式図、図１１はサイドウォール形成工程の要部断面模式図、図１２は活性化アニール工程の要部断面模式図である。
まず、図８に示すように、常法に従い、Ｓｉ基板２０にＳＴＩ（Shallow Trench Isolation）法等により素子分離領域２１を形成してｎＭＯＳトランジスタ形成領域２２とｐＭＯＳトランジスタ形成領域２３とを画定した後、ウェル領域（図示せず。）、ゲート絶縁膜２４を形成する。ゲート絶縁膜２４は、ＳｉＯ２，ＨｆＯ２，ＨｆＳｉＯ等を用いて形成することができ、その材質に応じて熱酸化法やＣＶＤ（Chemical Vapor Deposition）法等を用いてＳｉ基板２０上に形成すればよい。
続いて、Ｓｉ基板２０の全面にＨｆＮ層２５を、例えばスパッタ法やＣＶＤ法を用い、膜厚約２０ｎｍで、そのＮ濃度が約１×１０２１ｃｍ−３になるように形成する。スパッタ法の場合には、Ｈｆをスパッタする際の雰囲気中のＮ濃度を制御することにより、所望のＮ濃度のＨｆＮ層２５を形成することができる。ＣＶＤ法の場合には、Ｈｆ原料と共にチャンバに導入するＮ２ガスの流量を制御することにより、所望のＮ濃度のＨｆＮ層２５を形成することができる。
ＨｆＮ層２５は、ここでは膜厚約２０ｎｍとしたが、その膜厚は２０ｎｍ以上に設定することが好ましい。これは、膜厚が２０ｎｍを下回る場合には、後述するＮのイオン注入過程において、そのイオン注入条件にもよるが、注入したＮがＨｆＮ層２５を突き抜けてしまう可能性が高まるためである。
ＨｆＮ層２５の形成後は、ｎＭＯＳトランジスタ形成領域２２のＨｆＮ層２５をレジスト２６で被覆し、ｐＭＯＳトランジスタ形成領域２３のＨｆＮ層２５のみを露出させる。
次いで、図９に示すように、レジスト２６をマスクにして、ｐＭＯＳトランジスタ形成領域２３のＨｆＮ層２５にのみＮのイオン注入を行って、より高濃度のＨｆＮ層２５ａを形成する。その際は、ｐＭＯＳトランジスタ形成領域２３のイオン注入後に形成されるＨｆＮ層２５ａのＮ濃度が約１×１０２２ｃｍ−３になるよう、図８に示したＨｆＮ層２５に対してＮのイオン注入量を制御する。Ｎのイオン注入後は、ｎＭＯＳトランジスタ形成領域２２のレジスト２６を除去する。
次いで、図９に示すように、レジスト２６をマスクにして、ｐＭＯＳトランジスタ形成領域２３のＨｆＮ層２５にのみＮのイオン注入を行って、より高濃度のＨｆＮ層２５ａを形成する。その際は、ｐＭＯＳトランジスタ形成領域２３のイオン注入後に形成されるＨｆＮ層２５ａのＮ濃度が約１×１０２２ｃｍ−３になるよう、図８に示したＨｆＮ層２５に対してＮのイオン注入量を制御する。Ｎのイオン注入後は、ｎＭＯＳトランジスタ形成領域２２のレジスト２６を除去する。
ここまでの工程で、ｎＭＯＳトランジスタ形成領域２２には、Ｎ濃度約１×１０２１ｃｍ−３のＨｆＮ層２５が残り、ｐＭＯＳトランジスタ形成領域２３には、Ｎ濃度約１×１０２２ｃｍ−３のＨｆＮ層２５ａが形成される。
次いで、図１０に示すように、全面にＭｏＮ層２７を、例えばスパッタ法やＣＶＤ法を用い、膜厚約８０ｎｍで、そのＮ濃度が約４×１０２１ｃｍ−３になるように形成する。スパッタ法の場合には、Ｍｏをスパッタする際の雰囲気中のＮ濃度を制御することにより、所望のＮ濃度のＭｏＮ層２７を形成することができる。ＣＶＤ法の場合には、Ｍｏ原料と共にチャンバに導入するＮ２ガスの流量を制御することにより、所望のＮ濃度のＭｏＮ層２７を形成することができる。
さらに、このようにして形成されたＭｏＮ層２７上にＳｉ膜２８を、例えばスパッタ法やＣＶＤ法を用い、膜厚約１０ｎｍで形成する。このＳｉ膜２８は、先に形成したＭｏＮ層２７の酸化を防止してその抵抗値の増加を抑える役割を果たす。
Ｓｉ膜２８の形成後は、まず、ｎＭＯＳトランジスタ形成領域２２およびｐＭＯＳトランジスタ形成領域２３のメタルゲート電極となる部分のＳｉ膜２８、ＭｏＮ層２７およびＨｆＮ層２５，２５ａを残してエッチング加工を行う。その後、全面に窒化シリコン（ＳｉＮ）膜を形成し、エッチバックを行って、図１１に示すように、ｎＭＯＳトランジスタ形成領域２２およびｐＭＯＳトランジスタ形成領域２３の各メタルゲート電極の側壁にサイドウォール２９を形成し、露出するゲート絶縁膜２４を併せて除去する。
そして、サイドウォール２９の形成後は、常法に従い、露出するＳｉ基板２０に対して所定条件のイオン注入を行い、ｎＭＯＳトランジスタ形成領域２２およびｐＭＯＳトランジスタ形成領域２３の各メタルゲート電極両側のＳｉ基板２０内にそれぞれ、ソース・ドレイン領域３０，３１を形成する。
最後に、ソース・ドレイン領域３０，３１に注入された不純物の活性化アニールを行う。例えば、活性化アニールとして、不活性ガス雰囲気中、温度約１０００℃で約１０秒間のＲＴＡ（Rapid Thermal Anneal）を行う。
このような活性化アニールにより、ｎＭＯＳトランジスタ形成領域２２のＨｆＮ層２５には、その上層のＭｏＮ層２７のＮが熱拡散して導入され、図１２に示すように、より高濃度のＨｆＮ層２５ｂが形成されるようになる。このとき、ＨｆＮ層２５ｂのＮ濃度は、Ｎ濃度約１×１０２１ｃｍ−３のＨｆＮ層２５にＮ濃度約４×１０２１ｃｍ−３のＭｏＮ層２７からＮが熱拡散することにより、最終的に約５×１０２１ｃｍ−３になる。一方、ｐＭＯＳトランジスタ形成領域２３のＨｆＮ層２５ａには、その上層のＭｏＮ層２７からのＮの熱拡散がほとんど起こらず、そのＮ濃度は約１×１０２２ｃｍ−３からほとんど変動しない。なお、この結果、ｎＭＯＳトランジスタ形成領域２２のＭｏＮ層２７のＮ濃度は、２×１０２１ｃｍ−３となり、ｐＭＯＳトランジスタ形成領域２３のＭｏＮ層２７のＮ濃度は、４×１０２１ｃｍ−３とほとんど変動はなく、ｎＭＯＳトランジスタ形成領域２２のＭｏＮ層２７とｐＭＯＳトランジスタ形成領域２３のＭｏＮ層２７との間には、そのＮ濃度に約２×１０２１ｃｍ−３の差が生じるようになる。
ここまでの工程により、ｎＭＯＳトランジスタ形成領域２２には、Ｎ濃度約５×１０２１ｃｍ−３のＨｆＮ層２５ｂが形成され、ｐＭＯＳトランジスタ形成領域２３には、Ｎ濃度約１×１０２２ｃｍ−３のＨｆＮ層２５ａが形成される。
ＣＭＯＳトランジスタのｎＭＯＳトランジスタ、ｐＭＯＳトランジスタのメタルゲート電極のＨｆＮ層２５ｂ，２５ａがこのような濃度関係を有している場合には、上記図７に示したように、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタのメタルゲート電極の仕事関数差として有意な差を確保することができる。したがって、所定の仕事関数を有しかつ低抵抗なメタルゲート電極を形成することができ、高性能のＣＭＯＳトランジスタを実現することが可能になる。
なお、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタのメタルゲート電極の仕事関数差は０．８Ｖ以上であることが好ましい。仕事関数差が０．８Ｖ以上である場合、種々の機器、特にハイエンドモデル機器に適用することのできるＣＭＯＳトランジスタを形成しやすいというメリットがある。ただし、仕事関数差が０．８Ｖを下回るような場合であっても、種々の機器に適用することのできるＣＭＯＳトランジスタを形成することは勿論可能である。
上記のような形成方法によれば、０．８Ｖ以上といった仕事関数差を有するＣＭＯＳトランジスタの形成が可能である。さらに、ｎＭＯＳトランジスタ形成領域とｐＭＯＳトランジスタ形成領域に同種のメタル材料を用いてメタルゲート電極を形成することができるため、それぞれの領域に異なるメタル材料を用いてメタルゲート電極を形成する場合に比べ、工程が複雑化することがなく、工程数が増加することもない。したがって、メタルゲート電極を備えた高性能のＣＭＯＳトランジスタを効率的に形成することが可能になる。
なお、上記の形成方法において、熱処理前のｎＭＯＳトランジスタの仕事関数制御層としては前述のようにＨｆ層を用いることも可能であり、その場合は、例えば次のような手順でＣＭＯＳトランジスタの形成を行うことができる。
すなわち、まず、素子分離領域２１を形成したＳｉ基板２０上にゲート絶縁膜２４を形成し、その上に、上記ＨｆＮ層２５に替えて、Ｈｆ層を形成する（図８参照）。ただし、その際、ゲート絶縁膜２４は、Ｈｆ層のＨｆと反応しないかあるいは反応しにくい材質、例えば、酸窒化シリコン（ＳｉＯＮ）膜や窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜等のＮを含む絶縁膜とする。以降は、上記ＨｆＮ層２５を用いた場合と同様であり、ｎＭＯＳトランジスタ形成領域２２をレジスト２６で被覆した後（図８参照）、ｐＭＯＳトランジスタ形成領域２３に露出するＨｆ層にＮのイオン注入を行い（図９参照）、ＭｏＮ層２７、Ｓｉ膜２８、サイドウォール２９およびソース・ドレイン領域３０，３１の形成を行って（図１０および図１１参照）、活性化アニールを行う（図１２参照）。
ただし、Ｈｆ層へのＮのイオン注入の際には、上記ＨｆＮ層２５にＮのイオン注入を行う場合に比べ、より多くのＮをイオン注入し、所定のＮ濃度のＨｆＮ層２５ａを形成することを要する。また、ＭｏＮ層２７を形成する際には、Ｎを含まない下層のＨｆ層から活性化アニール後に所定のＮ濃度のＨｆＮ層２５ｂが得られるように、そのＮ濃度を設定することを要する。
また、上記の形成方法において、熱処理前のｎＭＯＳトランジスタの仕事関数制御層がＨｆＮ層２５である場合とＨｆ層である場合とを問わず、低抵抗層としてのＭｏＮ層２７上に設けた酸化防止用のＳｉ膜２８は、最終的には除去するようにしても構わない。ただし、このＳｉ膜２８は、通常ソース・ドレイン領域３０，３１の活性化アニールの際にＭｏＮ層２７と反応してシリサイド化されるため、たとえ除去されない場合であっても導通は確保される。
また、以上の説明では、主に低抵抗層からｎＭＯＳトランジスタ形成領域の仕事関数制御層にＮを熱拡散させることを目的とした場合を例にして述べたが、形成過程でのＮ濃度を調整し、低抵抗層からｎＭＯＳトランジスタ形成領域とｐＭＯＳトランジスタ形成領域の両方の仕事関数制御層にＮを熱拡散させ、最終的に所定の仕事関数差を得るようにしても構わない。
また、以上の説明では、仕事関数制御層にＨｆＮやＨｆを用いた場合を例にして述べたが、仕事関数制御層にはＨｆＮやＨｆのほか、窒化ジルコニウム（ＺｒＮ）やジルコニウム（Ｚｒ）を用いることもできる。このようなＺｒＮやＺｒもＨｆＮやＨｆを用いたときと同様の挙動を示し、また、ＺｒＮやＺｒを用いることによってＨｆＮやＨｆを用いたときと同様の効果を得ることが可能である。
また、以上の説明では、低抵抗層にＭｏＮを用いた場合を例にして述べたが、低抵抗層にはＭｏＮのほか、窒化タングステン（ＷＮ）を用いることもできる。このようなＷＮもＭｏＮを用いたときと同様の挙動を示し、また、ＷＮを用いることによってＭｏＮを用いたときと同様の効果を得ることが可能である。
また、以上の説明では、Ｓｉ基板を用いたＭＯＳトランジスタを例にして述べたが、ＳＯＩ（Silicon On Insulator）基板等を用いた場合でも、当然、上記同様の効果を得ることができる。
また、以上の説明では、イオン注入後の不純物の活性化アニールとして、温度約１０００℃で約１０秒間のＲＴＡを例に挙げたが、活性化アニール条件はこれに限定されるものではなく、例えば、温度約９００℃で約１分〜２分の条件や、温度約６００℃で約１０時間の条件等であってもよく、上記原理に従い、同様の効果を得ることが可能である。また、当然、熱処理は、このような不純物の活性化アニールに限定されるものではない。
なお、以上の説明において、ＣＭＯＳトランジスタの形成条件は一例であって、形成するＣＭＯＳトランジスタの要求特性等に応じて任意に変更可能である。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
１，１０，２０ Ｓｉ基板
２ ゲート絶縁膜
３，１５ａ，１５ｂ，２５，２５ａ，２５ｂ ＨｆＮ層
４，１６ａ，１６ｂ，２７ ＭｏＮ層
１１，２１ 素子分離領域
１２，２２ ｎＭＯＳトランジスタ形成領域
１３，２３ ｐＭＯＳトランジスタ形成領域
１４ａ，１４ｂ，２４ ゲート絶縁膜
２６ レジスト
２８ Ｓｉ膜
２９ サイドウォール
３０，３１ ソース・ドレイン領域
２ ゲート絶縁膜
３，１５ａ，１５ｂ，２５，２５ａ，２５ｂ ＨｆＮ層
４，１６ａ，１６ｂ，２７ ＭｏＮ層
１１，２１ 素子分離領域
１２，２２ ｎＭＯＳトランジスタ形成領域
１３，２３ ｐＭＯＳトランジスタ形成領域
１４ａ，１４ｂ，２４ ゲート絶縁膜
２６ レジスト
２８ Ｓｉ膜
２９ サイドウォール
３０，３１ ソース・ドレイン領域
Claims (5)
- メタルゲート電極を備える相補型の半導体装置の製造方法において、
ｎＭＯＳトランジスタ形成領域とｐＭＯＳトランジスタ形成領域の半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ｎＭＯＳトランジスタ形成領域と前記ｐＭＯＳトランジスタ形成領域とで窒素濃度が異なる仕事関数制御層を形成する工程と、
前記仕事関数制御層上に窒素を含有する低抵抗層を形成する工程と、
前記低抵抗層から前記仕事関数制御層へ窒素を拡散させるための熱処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記仕事関数制御層は、窒化ハフニウムまたはハフニウムであることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記低抵抗層は、窒化モリブデンまたは窒化タングステンであることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ゲート絶縁膜上に前記ｎＭＯＳトランジスタ形成領域と前記ｐＭＯＳトランジスタ形成領域とで窒素濃度が異なる前記仕事関数制御層を形成する工程においては、
後に、前記仕事関数制御層上に窒素を含有する前記低抵抗層を形成して、前記低抵抗層から前記仕事関数制御層へ窒素を拡散させるための前記熱処理を行ったときに、
前記熱処理後に前記ｎＭＯＳトランジスタ形成領域と前記ｐＭＯＳトランジスタ形成領域の前記仕事関数制御層がそれぞれ所定の仕事関数を示すこととなるよう、前記ｎＭＯＳトランジスタ形成領域と前記ｐＭＯＳトランジスタ形成領域に異なる窒素濃度の前記仕事関数制御層を形成することを特徴とする請求項１記載の半導体装置の製造方法。 - 前記ゲート絶縁膜上に前記ｎＭＯＳトランジスタ形成領域と前記ｐＭＯＳトランジスタ形成領域とで窒素濃度が異なる前記仕事関数制御層を形成する工程においては、
前記ｐＭＯＳトランジスタ形成領域の前記仕事関数制御層の窒素濃度を、後に、前記仕事関数制御層上に窒素を含有する前記低抵抗層を形成して、前記低抵抗層から前記仕事関数制御層へ窒素を拡散させるための前記熱処理を行ったときに、前記熱処理後にも前記熱処理前の前記ｐＭＯＳトランジスタ形成領域の前記仕事関数制御層が示す仕事関数がほぼ維持されるような窒素濃度とし、
前記ｎＭＯＳトランジスタ形成領域の前記仕事関数制御層の窒素濃度を、後に、前記仕事関数制御層上に窒素を含有する前記低抵抗層を形成して、前記低抵抗層から前記仕事関数制御層へ窒素を拡散させるための前記熱処理を行ったときに、前記熱処理後に前記ｎＭＯＳトランジスタ形成領域の前記仕事関数制御層が所定の仕事関数を示すこととなるような窒素濃度とすることを特徴とする請求項１記載の半導体装置の製造方法。
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