JP2002252285A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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Abstract

(57)【要約】 【課題】 ｎＭＯＳとｐＭＯＳの両方ともにおいて表面
チャネルＣＭＯＳ素子を実現してしきい値電圧Ｖthを低
めることが可能な半導体素子の製造方法を提供するこ
と。 【解決手段】 半導体基板にＰウェルとＮウェルをそれ
ぞれ形成し、ｎＭＯＳ地域とｐＭＯＳ地域を定義(defin
e)する段階と、前記ｎＭＯＳ地域に第１ゲート絶縁膜
を、前記ｐＭＯＳ地域に第２ゲート絶縁膜をそれぞれ形
成する段階と、前記第１ゲート絶縁膜上に第１(ＴｉxＡ
ｌy)1-zＮz膜を、前記第２ゲート絶縁膜上に第２(Ｔｉx
Ａｌy)1-zＮz膜をそれぞれ形成する段階と、前記第１
(ＴｉxＡｌy)1- zＮz膜上に第１金属ゲート電極を、前記
第２(ＴｉxＡｌy)1-zＮz膜上に第２金属ゲート電極をそ
れぞれ形成する段階と、前記ｎＭＯＳ地域の前記半導体
基板にＮ型ソース／ドレイン接合部を、前記ｐＭＯＳ地
域の前記半導体基板にＰ型ソース／ドレイン接合部をそ
れぞれ形成する段階とを含んでなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特に金属ゲート製造工程において表面チャネ
ル(surface channel)ＣＭＯＳＦＥＴ形成の際、ｎＭＯ
Ｓ領域には低い仕事関数値を有し、ｐＭＯＳ領域には高
い仕事関数値を有する二重仕事関数(dualwork-functio
n)をもつ金属ゲート電極を形成し、ｎＭＯＳとｐＭＯＳ
の両方ともにおいて表面チャネルＣＭＯＳ素子を実現し
てしきい値電圧Ｖthを低めることが可能な半導体素子の
製造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子において現在量産中
のＤＲＡＭ素子及び論理素子のゲート誘電体膜としては
シリコン酸化膜が用いられている。デザインルールが縮
小されるにつれて、ＳｉＯ2膜の厚さはトンネリングの
限界となる２５〜３０Å以下に減少する趨勢にあり、
０.１０μｍ以下技術のゲート誘電体膜は、ＤＲＡＭ素
子の場合には３０〜３５Åの厚さが、論理素子の場合に
は１３〜１５Åの厚さが予想される。
【０００３】しかし、現在まで使用されているポリシリ
コンゲート電極を使用し続けると、ポリシリコンの空乏
現象によって電気的に増加するゲート誘電体膜の厚さが
３〜８Å程度までとなり、１５〜３０Å程度までに有効
ゲート酸化膜の厚さ（Ｔeff）を減少させるのに大きい
障害物になっている。
【０００４】従って、最近はこれを克服するための努力
の一環で、高誘電体物質をゲート誘電体膜として採用す
る研究が行われており、一方は今まで研究されてきたポ
リシリコンゲートの代わりに金属ゲートを適用してポリ
ゲート空乏現象を最小化する方向に研究が行われてい
る。それだけでなく、Ｐ+ポリゲートの場合、ボロン浸
透のような問題も金属ゲートを使用することにより防ぐ
ことができ、最近多くの研究が集中している分野でもあ
る。
【０００５】金属ゲート電極の場合、多くの研究がＴｉ
Ｎ或いはＷＮを中心として行われてきたが、仕事関数値
が４.７５〜４．８５ｅＶ程度である関係で、ミッドギ
ャップ仕事関数(midgap work-function)においてバラン
スバンド側に近く仕事関数を形成する。表面チャネルｐ
ＭＯＳＦＥＴのための場合、前記仕事関数はある程度適
した水準と言えるが、ｎＭＯＳＦＥＴの場合、チャネル
ドーピングを２〜５×１０17／ｃｍ3程度とするとき、
しきい値電圧Ｖth値が殆ど０.８〜１.２Ｖ程度になるこ
とを意味する。
【０００６】即ち、このような場合、低電圧或いは低電
力の特性を有する高性能素子において要求されるしきい
値電圧０.３〜０.６Ｖターゲットを満足させることがで
きなくなる。従って、ｎＭＯＳとｐＭＯＳにおいて同時
に０.３〜０.６Ｖ程度の低いしきい値電圧を得るために
は、ｎＭＯＳの場合、仕事関数値が約４.２ｅＶ、ｐＭ
ＯＳの場合、仕事関数値が約４.８ｅＶ程度の値を有す
る二重金属電極を使用することが好ましい。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、金属ゲート製造工程において表面チャネルＣＭＯＳ
ＦＥＴの形成時、ｎＭＯＳ領域には低い仕事関数値を有
し、ｐＭＯＳ領域には高い仕事関数値を有する二重仕事
関数をもつ金属ゲート電極を形成し、ｎＭＯＳとｐＭＯ
Ｓの両方ともにおいて表面チャネルＣＭＯＳ素子を実現
してしきい値電圧Ｖthを低めることが可能な半導体素子
の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体素子の製造方法は、半導体基板
にＰウェルとＮウェルをそれぞれ形成し、ｎＭＯＳ地域
とｐＭＯＳ地域を定義(define)する段階と、前記ｎＭＯ
Ｓ地域に第１ゲート絶縁膜を、前記ｐＭＯＳ地域に第２
ゲート絶縁膜をそれぞれ形成する段階と、前記第１ゲー
ト絶縁膜上に第１(ＴｉxＡｌy)1-zＮz膜を、前記第２ゲ
ート絶縁膜上に第２(ＴｉxＡｌy)1-zＮz膜をそれぞれ形
成する段階と、前記第１(ＴｉxＡｌy)1-zＮz膜上に第１
金属ゲート電極を、前記第２(ＴｉxＡｌy)1-zＮz膜上に
第２金属ゲート電極をそれぞれ形成する段階と、前記ｎ
ＭＯＳ地域の前記半導体基板にＮ型ソース／ドレイン接
合部を、前記ｐＭＯＳ地域の前記半導体基板にＰ型ソー
ス／ドレイン接合部をそれぞれ形成する段階とを含んで
なることを特徴とする。
【０００９】前記において、第１(ＴｉxＡｌy)1-zＮz膜
は仕事関数値が４.２〜４.３ｅＶであり、ここで組成ｚ
は０.０〜０.２である。第２(ＴｉxＡｌy)1-zＮz膜は仕
事関数値が４.８〜５.０ｅＶであり、ここで組成ｚは
０.３〜０.６である。第１及び第２(ＴｉxＡｌy)1-zＮz
膜のそれぞれは１００〜５００Åの厚さに形成する。
【００１０】
【発明の実施の形態】以下、本発明を添付図に基づいて
詳細に説明する。
【００１１】図１は本発明の実施例に係る半導体素子の
製造方法を説明するための素子の断面図である。
【００１２】半導体基板１１に素子分離膜（図示せず）
を形成してアクティブ領域とフィールド領域を定義す
る。ウェル形成工程によって半導体基板１１の選択部分
にｐウェル１１ａとＮウェル１１ｂをそれぞれ形成して
ｎＭＯＳ地域とｐＭＯＳ地域を定義する。ｎＭＯＳ地域
に第１ゲート絶縁膜１２ａを、ｐＭＯＳ地域に第２ゲー
ト絶縁膜１２ｂをそれぞれ形成する。
【００１３】第１ゲート絶縁膜１２ａ上に第１(ＴｉxＡ
ｌy)1-zＮz膜１３ａを、前記第２ゲート絶縁膜１２ｂ上
に第２(ＴｉxＡｌy)1-zＮz膜１３ｂをそれぞれ形成す
る。第１(ＴｉxＡｌy)1-zＮz膜１３ａ上に第１金属ゲー
ト電極１４ａを、第２(ＴｉxＡｌy)1-zＮz膜１３ｂ上に
第２金属ゲート電極１４ｂをそれぞれ形成する。
【００１４】ｎＭＯＳ地域及びｐＭＯＳ地域のそれぞれ
に低濃度不純物イオン注入工程を行い、第１及び第２金
属ゲート電極１４ａ及び１４ｂの側壁に第１及び第２絶
縁膜スペーサ１５ａ及び１５ｂをそれぞれ形成し、高濃
度不純物イオン注入工程を行ってｎＭＯＳ地域にＬＤＤ
構造のＮ型ソース／ドレイン接合部１６ａを、ｐＭＯＳ
地域にＬＤＤ(Lightly Doped Drain)構造のＰ型ソース
／ドレイン接合物１６ｂをそれぞれ形成する。
【００１５】前記ｎＭＯＳ地域の第１(ＴｉxＡｌy)1-z
Ｎz膜１３ａは仕事関数値が４.２〜４.３ｅＶであり、
ここで組成ｚは０.０〜０.２である。ｐＭＯＳ地域の第
２(ＴｉxＡｌy)1-zＮz膜１３ｂは仕事関数値が４.８〜
５.０ｅＶであり、ここで組成ｚは０.３〜０.６であ
る。
【００１６】第１(ＴｉxＡｌy)1-zＮz膜１３ａ及び第２
(ＴｉxＡｌy)1-zＮz膜１３ｂのそれぞれは１００〜５０
０Åの厚さに形成される。第１及び第２金属ゲート電極
１４ａ及び１４ｂはタングステン（Ｗ）で形成する。
【００１７】通常、ゲート電極の仕事関数値を求めるた
めには、図２の如く幾つかのゲート酸化膜の厚さに対し
てキャパシタンス−電圧(Capacitance-Voltage,Ｃ−Ｖ)
曲線を求めた後、Ｃ−Ｖ曲線で各厚さ毎にフラットバン
ド電圧(flat-band voltage,ＶFB)を求める。図２はＴｉ
3Ａｌ膜のＣ−Ｖ曲線を例示している。
【００１８】ここで、Ｔｉ3Ａｌ膜は(ＴｉxＡｌy)1-zＮ
z膜のｘ＝３、ｙ＝１、ｚ＝０の場合である。その後、
図３の如く(ＴｉxＡｌy)1-zＮz膜の有効ゲート酸化膜の
厚さ（Ｔeff）によるフラットバンド電圧曲線において
リニアフィッティング(leanerfitting)すると、一つの
直線が得られる。この直線とＹ軸とが交差する切片値が
（φms／ｑ）に該当する。ここで、 φmsは金属の仕事
関数値φmとシリコン半導体の仕事関数値φmとの差を意
味する。
【００１９】このような方法で窒素（Ｎ）組成による
(ＴｉxＡｌy)1-zＮz膜の仕事関数値を求めると、(Ｔｉx
Ａｌy)1-zＮz膜の窒素（Ｎ）組成ｚが０.０〜０.２であ
るとき、仕事関数値φmは４.２〜４.３ｅＶであり、(Ｔ
ｉxＡｌy)1-zＮz膜の窒素（Ｎ）組成ｚが０.３〜０.６
である時、仕事関数値φmは４.８〜５.０ｅＶである。
【００２０】即ち、窒素（Ｎ）組成が２０％以下の場合
は、４.２〜４.３ｅＶ程度の仕事関数値を得ることがで
き、窒素（Ｎ）組成が３０％以上の場合は４.８〜５.０
ｅＶ程度の仕事関数値を得ることができる。これは(Ｔ
ｉxＡｌy)1-zＮz膜内の窒素（Ｎ）量を調節することに
より、二重仕事関数を有するＣＭＯＳ金属ゲート電極の
実現が可能であることを意味する。
【００２１】従って、本発明では(ＴｉxＡｌy)1-zＮz膜
をゲート電極として使用するに際して、ｎＭＯＳには２
０％以下の少量の窒素（Ｎ）が含有された(ＴｉxＡｌy)
1-zＮz膜を使用し、ｐＭＯＳには３０〜６０％の多量の
窒素（Ｎ）が含有された(ＴｉxＡｌy)1-zＮz膜を使用す
る。
【００２２】さらに具体的には、本発明においてｎＭＯ
Ｓの金属ゲート電極には仕事関数値の低い(ＴｉxＡｌy)
1-zＮz膜（ここで、ｚは０.０〜０.２）を形成するため
に、ＴｉxＡｌyターゲットを用いて窒素反応性スパッタ
リングを使用する。
【００２３】ここで、チタニウム（Ｔｉ）の組成ｘとア
ルミニウム（Ａｌ）の組成ｙはｘ／ｙが０.５〜２０で
ある。この際、窒素（Ｎ）量は０〜２０sccmとし、アル
ゴン（Ａｒ）量は５〜３０sccmとし、高周波電力は０.
２５〜１５ｋＷとする。また、本発明においてｐＭＯＳ
の金属ゲート電極には仕事関数値の高い(ＴｉxＡｌy)
1-zＮz膜（ここで、ｚは０.３〜０.６）を形成するため
にＴｉxＡｌyターゲットを用いて窒素反応性スパッタリ
ングを使用する。
【００２４】ここで、チタニウム（Ｔｉ）の組成ｘとア
ルミニウム（Ａｌ）の組成ｙはｘ／ｙが０.５〜２０で
ある。この際、窒素（Ｎ）量は３０〜１００sccmとし、
アルゴン（Ａｒ）量は５〜３０sccmとし、高周波電力は
０.２５〜１５ｋＷとする。
【００２５】一方、前駆体を用いたＣＶＤ法またはＡＣ
ＶＤ(advanced CVD)法で(ＴｉxＡｌ y)1-zＮz膜の組成を
変化させて仕事関数値を調整することも本発明の範囲に
含まれる。この際、チタニウム（Ｔｉ）の前駆体として
はＴｉＣｌ4、ＴＤＥＡＴ(tatrakis diethylaminotitan
ium)、ＴＤＭＡＴ(tatrakis dimethylaminotitanium)
のいずれかを使用することができ、アルミニウム（Ａ
ｌ）の前駆体としてはＡｌＣｌ3、ＴＭＡ[Ａｌ(Ｃ
Ｈ3)3]のいずれかを、窒素（Ｎ）のソースとしてはＮＨ
3、Ｎ2、ＮＤ3のいずれかを使用することができる。
【００２６】また、ＡＬＤ(atomic layer deposition)
法を用いて(ＴｉxＡｌy)1-zＮz膜の組成を変化させて仕
事関数値を調整することもできる。この際、チタニウム
（Ｔｉ）の前駆体としてはＴｉＣｌ4、ＴＤＥＡＴ、Ｔ
ＤＭＡＴのいずれかを使用することができ、アルミニウ
ム（Ａｌ）の前駆体としてはＡｌＣｌ3、ＴＭＡ[Ａｌ
(ＣＨ3)3]のいずれかを使用することができる。
【００２７】これを前駆体を用いて蒸着するサイクル間
の途中に窒素（Ｎ）含量を調節するためにパージング(p
urging)する物質としてはＮＨ3、Ｎ2、ＮＤ3のいずれか
を使用することができ、５０〜６５０℃の温度範囲、
０.０５〜３Torr気圧で蒸着することができる。この
際、窒素（Ｎ）組成はそれぞれのサイクル数で制御す
る。
【００２８】もう一つの方法は、ＲＰＣＶＤ(remote pl
asma CVD)法を使用する方式である。この際、リモート
プラズマのためのプラズマソースはＥＣＲ(electron cy
clotron resonance)を使用するときに２.０〜９ＧＨｚ
の周波数を使用し、プラズマを励起するときにヘリウム
（Ｈｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キ
セノン（Ｘｅ）のいずれかを使用する。
【００２９】また、使用ガスの流量比を調節してＴｉ／
Ａｌ／Ｎの相対量を調節する。この際、リモートプラズ
マＣＶＤ法による蒸着時にチタニウム（Ｔｉ）やアルミ
ニウム（Ａｌ）などの金属ソースは、チャンバー内に注
入するが、ウェーハの近くで噴射されるようにし、窒素
（Ｎ）ソースはプラズマの近くで励起させてウェーハの
付近に導入する。
【００３０】上述した本発明の実施例の外にもいろいろ
のゲート電極製造方法、例えばダマシンゲート(damasce
ne gate)などにおいてｎＭＯＳとｐＭＯＳ地域にそれぞ
れ窒素組成の異なる(ＴｉxＡｌy)1-zＮz膜を形成して仕
事関数値を調節することも本発明に含まれる。
【００３１】
【発明の効果】上述したように、本発明は半導体素子の
ゲート電極形成時に(ＴｉxＡｌy)1-zＮz膜を用いてｎＭ
ＯＳ地域には仕事関数値を４.２〜４.３ｅＶ、ｐＭＯＳ
地域には仕事関数値を４.８〜５.０ｅＶと調節すること
により、ｎＭＯＳとｐＭＯＳの両方ともにおいて表面チ
ャネルＣＭＯＳ素子を実現してしきい値電圧を低めるこ
とができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る半導体素子の製造方法を
説明するための素子の断面図である。
【図２】Ｔｉ3Ａｌ膜においてゲート酸化膜の厚さによ
るＣ−Ｖ曲線グラフである。
【図３】Ｔｉ3Ａｌ膜と(Ｔｉ3Ａｌ)0.5Ｎ0.3膜において
ゲート酸化膜の厚さによるフラットバンド電圧を示すグ
ラフである。
【符号の説明】
１１ 半導体基板 １１ａ Ｐウェル １１ｂ Ｎウェル １２ａ及び１２ｂ 第１及び第２ゲート絶縁膜 １３ａ及び１３ｂ 第１及び第２(ＴｉxＡｌy)1-zＮz膜 １４ａ及び１４ｂ 第１及び第２金属ゲート電極 １５ａ及び１５ｂ 第１及び第２絶縁膜スペーサ １６ａ及び１６ｂ Ｎ型及びＰ型ソース／ドレイン接合
部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 張 世 億 大韓民国 京畿道 利川市 夫鉢邑 新河 里 481−１ 三盆アパートメント104− 1210 (72)発明者 趙 興 在 大韓民国 京畿道 義旺市 五全洞 冬柏 アパートメント103−1003 (72)発明者 キム テ キュン 大韓民国 京畿道 龍仁市 水枝邑 竹田 里 ドンサン１次アパートメント104−701 (72)発明者 林 寛 容 大韓民国 京畿道 水原市 八達邑 霊通 洞 ファンコルマウルチュコンアパートメ ント139−1001 (72)発明者 呂 寅 錫 大韓民国 ソウル市 鐘路区 母岳洞 現 代アパートメント106−404 (72)発明者 朴 振 源 大韓民国 忠青北道 清州市 興徳区 佳 景洞 テアムスチョンアパートメント104 −1402 Ｆターム(参考） 4K029 BA58 BC00 BD01 CA06 DC04 EA04 4K030 AA03 AA11 AA13 AA18 BA02 BA18 BA38 CA04 CA12 EA06 FA02 LA15 4M104 AA01 BB36 BB38 CC05 DD42 DD43 DD45 FF18 GG10 HH20 5F048 AB01 AC03 BB04 BB09 BB12 BB14 BC06 BD04 BE03 BF01 DA25

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板にＰウェルとＮウェルをそれ
    ぞれ形成し、ｎＭＯＳ地域とｐＭＯＳ地域を定義する段
    階と、 前記ｎＭＯＳ地域に第１ゲート絶縁膜を、前記ｐＭＯＳ
    地域に第２ゲート絶縁膜をそれぞれ形成する段階と、 前記第１ゲート絶縁膜上に第１(ＴｉxＡｌy)1-zＮz膜
    を、前記第２ゲート絶縁膜上に第２(ＴｉxＡｌy)1-zＮz
    膜をそれぞれ形成する段階と、 前記第１(ＴｉxＡｌy)1-zＮz膜上に第１金属ゲート電極
    を、前記第２(ＴｉxＡｌy)1-zＮz膜上に第２金属ゲート
    電極をそれぞれ形成する段階と、 前記ｎＭＯＳ地域の前記半導体基板にＮ型ソース／ドレ
    イン接合部を、前記ｐＭＯＳ地域の前記半導体基板にＰ
    型ソース／ドレイン接合部をそれぞれ形成する段階とを
    含んでなることを特徴とする半導体素子の製造方法。
  2. 【請求項２】 前記第１(ＴｉxＡｌy)1-zＮz膜は仕事関
    数値が４.２〜４.３ｅＶであることを特徴とする請求項
    １記載の半導体素子の製造方法。
  3. 【請求項３】 前記第１(ＴｉxＡｌy)1-zＮz膜におい
    て、組成ｚは０.０〜０.２であることを特徴とする請求
    項１記載の半導体素子の製造方法。
  4. 【請求項４】 前記第２(ＴｉxＡｌy)1-zＮz膜は仕事関
    数値が４.８〜５.０ｅＶであることを特徴とする請求項
    １記載の半導体素子の製造方法。
  5. 【請求項５】 前記第２(ＴｉxＡｌy)1-zＮz膜におい
    て、組成ｚは０.３〜０.６であることを特徴とする請求
    項１記載の半導体素子の製造方法。
  6. 【請求項６】 前記第１及び第２(ＴｉxＡｌy)1-zＮz膜
    のそれぞれは１００〜５００Åの厚さに形成することを
    特徴とする請求項１記載の半導体素子の製造方法。
  7. 【請求項７】 前記第１及び第２(ＴｉxＡｌy)1-zＮz膜
    のそれぞれは窒素反応性スパッタリングで形成すること
    を特徴とする請求項１記載の半導体素子の製造方法。
  8. 【請求項８】 前記第１及び第２(ＴｉxＡｌy)1-zＮz膜
    のそれぞれはＴｉxＡｌyターゲットを用いることを特徴
    とする請求項７記載の半導体素子の製造方法。
  9. 【請求項９】 前記ＴｉxＡｌyターゲットにおいてチタ
    ニウム（Ｔｉ）の組成ｘとアルミニウム（Ａｌ）の組成
    ｙは、ｘ／ｙが０.５〜２０であることを特徴とする請
    求項８記載の半導体素子の製造方法。
  10. 【請求項１０】 前記第１及び第２(ＴｉxＡｌy)1-zＮz
    膜のそれぞれは、窒素（Ｎ）量を０〜２０sccmとし、ア
    ルゴン（Ａｒ）量を５〜３０sccm、高周波電力を０.２
    ５〜１５ｋＷとすることを特徴とする請求項７記載の半
    導体素子の製造方法。
  11. 【請求項１１】 前記第１及び第２(ＴｉxＡｌy)1-zＮz
    膜のそれぞれは、チタニウム（Ｔｉ）の前駆体、アルミ
    ニウム（Ａｌ）の前駆体及び窒素（Ｎ）ソースを用いた
    化学気相成長法（ＣＶＤ）法またはアドバンスト化学気
    相成長（ＡＣＶＤ）法で形成することを特徴とする請求
    項１記載の半導体素子の製造方法。
  12. 【請求項１２】 前記チタニウム（Ｔｉ）の前駆体はＴ
    ｉＣｌ4、ＴＤＥＡＴ、ＴＤＭＡＴのいずれかを使用す
    ることを特徴とする請求項１１記載の半導体素子の製造
    方法。
  13. 【請求項１３】 前記アルミニウム（Ａｌ）の前駆体は
    ＡｌＣｌ3、ＴＭＡのいずれかを使用することを特徴と
    する請求項１１記載の半導体素子の製造方法。
  14. 【請求項１４】 前記窒素（Ｎ）ソースはＮＨ3、Ｎ2、
    ＮＤ3のいずれかを使用することを特徴とする請求項１
    １記載の半導体素子の製造方法。
  15. 【請求項１５】 前記第１及び第２(ＴｉxＡｌy)1-zＮz
    膜のそれぞれはチタニウム（Ｔｉ）の前駆体、アルミニ
    ウム（Ａｌ）の前駆体を利用し、これら前駆体を用いて
    蒸着するサイクル間の途中に窒素（Ｎ）の含量を調節す
    るためにパージングする原子層成長（ＡＬＤ）法で形成
    することを特徴とする請求項１記載の半導体素子の製造
    方法。
  16. 【請求項１６】 前記チタニウム（Ｔｉ）の前駆体とし
    てはＴｉＣｌ4、ＴＤＥＡＴ、ＴＤＭＡＴのいずれかを
    使用することを特徴とする請求項１５記載の半導体素子
    の製造方法。
  17. 【請求項１７】 前記アルミニウム（Ａｌ）の前駆体は
    ＡｌＣｌ3、ＴＭＡのいずれかを使用することを特徴と
    する請求項１５記載の半導体素子の製造方法。
  18. 【請求項１８】 前記窒素（Ｎ）の含量を調節するため
    にパージングする物質としてはＮＨ3、Ｎ2、ＮＤ3のい
    ずれかを使用し、パージングサイクル数で窒素（Ｎ）の
    組成を制御することを特徴とする請求項１５記載の半導
    体素子の製造方法。
  19. 【請求項１９】 前記第１及び第２(ＴｉxＡｌy)1-zＮz
    膜のそれぞれは５０〜６５０℃の温度範囲、０.０５〜
    ３Torr気圧で形成することを特徴とする請求項１５記載
    の半導体素子の製造方法。
  20. 【請求項２０】 前記第１及び第２(ＴｉxＡｌy)1-zＮz
    膜のそれぞれはリモートプラズマ化学気相成長（ＲＰＣ
    ＶＤ）法を用いて形成することを特徴とする請求項１記
    載の半導体素子の製造方法。
  21. 【請求項２１】 前記リモートプラズマのためのプラズ
    マソースは、ＥＣＲ使用時に２.０〜９ＧＨｚの周波数
    を使用し、プラズマ励起時にヘリウム（Ｈｅ）、アルゴ
    ン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）の
    いずれかを使用することを特徴とする請求項２０記載の
    半導体素子の製造方法。
  22. 【請求項２２】 前記第１及び第２(ＴｉxＡｌy)1-zＮz
    膜のそれぞれは、チタニウム（Ｔｉ）金属ソース及びア
    ルミニウム（Ａｌ）金属ソースをチャンバー内に注入す
    るが、ウェーハの近くで噴射されるようにし、窒素
    （Ｎ）ソースをプラズマの近くで励起させてウェーハの
    付近に導入して形成することを特徴とする請求項２０記
    載の半導体素子の製造方法。
  23. 【請求項２３】 前記第１及び第２金属ゲート電極はタ
    ングステン（Ｗ）で形成することを特徴とする請求項１
    記載の半導体素子の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004165555A (ja) * 2002-11-15 2004-06-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006041339A (ja) * 2004-07-29 2006-02-09 Fujitsu Ltd Ｃｍｏｓ集積回路
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
JP2006524431A (ja) * 2003-04-22 2006-10-26 ナショナル ユニバーシティー オブ シンガポール デュアルメタルゲート電極を有するｃｍｏｓデバイスの製造方法
WO2007069299A1 (ja) * 2005-12-13 2007-06-21 Fujitsu Limited 半導体装置の製造方法
JP2008507149A (ja) * 2004-07-20 2008-03-06 インテル コーポレイション 高ｋゲート誘電体および金属ゲート電極を有する半導体デバイス
JP2009200211A (ja) * 2008-02-21 2009-09-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2011205057A (ja) * 2010-03-01 2011-10-13 Canon Anelva Corp 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法
JP2012506947A (ja) * 2008-10-27 2012-03-22 アプライド マテリアルズ インコーポレイテッド 三元化合物の気相堆積方法
JP2012119432A (ja) * 2010-11-30 2012-06-21 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法、基板処理装置および半導体デバイス

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9139906B2 (en) * 2001-03-06 2015-09-22 Asm America, Inc. Doping with ALD technology
US7563715B2 (en) * 2005-12-05 2009-07-21 Asm International N.V. Method of producing thin films
KR100426481B1 (ko) * 2001-06-26 2004-04-13 주식회사 하이닉스반도체 코드 저장 메모리 셀 제조 방법
US6660577B2 (en) * 2002-02-23 2003-12-09 Taiwan Semiconductor Manufacturing Co. Ltd Method for fabricating metal gates in deep sub-micron devices
JP3976601B2 (ja) * 2002-03-28 2007-09-19 株式会社ルネサステクノロジ 半導体装置の製造方法
US7067439B2 (en) * 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
US7122414B2 (en) * 2002-12-03 2006-10-17 Asm International, Inc. Method to fabricate dual metal CMOS devices
US7045406B2 (en) * 2002-12-03 2006-05-16 Asm International, N.V. Method of forming an electrode with adjusted work function
US6858524B2 (en) * 2002-12-03 2005-02-22 Asm International, Nv Method of depositing barrier layer for metal gates
US6858483B2 (en) * 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors
US7198820B2 (en) 2003-02-06 2007-04-03 Planar Systems, Inc. Deposition of carbon- and transition metal-containing thin films
US6909137B2 (en) * 2003-04-07 2005-06-21 International Business Machines Corporation Method of creating deep trench capacitor using a P+ metal electrode
US6890807B2 (en) * 2003-05-06 2005-05-10 Intel Corporation Method for making a semiconductor device having a metal gate electrode
US7030430B2 (en) * 2003-08-15 2006-04-18 Intel Corporation Transition metal alloys for use as a gate electrode and devices incorporating these alloys
JP3790237B2 (ja) * 2003-08-26 2006-06-28 株式会社東芝 半導体装置の製造方法
US7056794B2 (en) * 2004-01-09 2006-06-06 International Business Machines Corporation FET gate structure with metal gate electrode and silicide contact
US6974736B2 (en) * 2004-01-09 2005-12-13 International Business Machines Corporation Method of forming FET silicide gate structures incorporating inner spacers
US8119210B2 (en) * 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US7157378B2 (en) * 2004-07-06 2007-01-02 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US7176090B2 (en) * 2004-09-07 2007-02-13 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
US7074680B2 (en) * 2004-09-07 2006-07-11 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US7390709B2 (en) 2004-09-08 2008-06-24 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
KR100604908B1 (ko) 2004-10-11 2006-07-28 삼성전자주식회사 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법
US7384880B2 (en) * 2004-10-12 2008-06-10 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US20060091483A1 (en) * 2004-11-02 2006-05-04 Doczy Mark L Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode
US20060094180A1 (en) * 2004-11-02 2006-05-04 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode
US20060121742A1 (en) * 2004-12-07 2006-06-08 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US7064066B1 (en) * 2004-12-07 2006-06-20 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric and a titanium carbide gate electrode
US7381608B2 (en) 2004-12-07 2008-06-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode
DE102004061093A1 (de) * 2004-12-18 2006-06-22 Aixtron Ag Verfahren zur Herstellung einer Elektrode
US7160779B2 (en) * 2005-02-23 2007-01-09 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US20060220090A1 (en) * 2005-03-23 2006-10-05 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
US7449756B2 (en) * 2005-06-13 2008-11-11 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
US7501336B2 (en) * 2005-06-21 2009-03-10 Intel Corporation Metal gate device with reduced oxidation of a high-k gate dielectric
US7538001B2 (en) * 2005-09-01 2009-05-26 Micron Technology, Inc. Transistor gate forming methods and integrated circuits
JP4975414B2 (ja) * 2005-11-16 2012-07-11 エーエスエム インターナショナル エヌ．ヴェー． Ｃｖｄ又はａｌｄによる膜の堆積のための方法
US7226831B1 (en) 2005-12-27 2007-06-05 Intel Corporation Device with scavenging spacer layer
US7645710B2 (en) * 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7837838B2 (en) * 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7678710B2 (en) * 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US20070259111A1 (en) * 2006-05-05 2007-11-08 Singh Kaushal K Method and apparatus for photo-excitation of chemicals for atomic layer deposition of dielectric film
US20070262399A1 (en) * 2006-05-10 2007-11-15 Gilbert Dewey Sealing spacer to reduce or eliminate lateral oxidation of a high-k gate dielectric
US20070277735A1 (en) * 2006-06-02 2007-12-06 Nima Mokhlesi Systems for Atomic Layer Deposition of Oxides Using Krypton as an Ion Generating Feeding Gas
US20070281105A1 (en) * 2006-06-02 2007-12-06 Nima Mokhlesi Atomic Layer Deposition of Oxides Using Krypton as an Ion Generating Feeding Gas
US20070281082A1 (en) * 2006-06-02 2007-12-06 Nima Mokhlesi Flash Heating in Atomic Layer Deposition
US20100024732A1 (en) * 2006-06-02 2010-02-04 Nima Mokhlesi Systems for Flash Heating in Atomic Layer Deposition
KR100753558B1 (ko) * 2006-08-21 2007-08-30 삼성전자주식회사 씨모스 트랜지스터 및 그 제조 방법
JP5590886B2 (ja) * 2006-09-26 2014-09-17 アプライド マテリアルズ インコーポレイテッド 欠陥パシベーションのための高ｋゲート積層構造に対するフッ素プラズマ処理
JP2010506408A (ja) 2006-10-05 2010-02-25 エーエスエム アメリカ インコーポレイテッド 金属シリケート膜のａｌｄ
US7727864B2 (en) 2006-11-01 2010-06-01 Asm America, Inc. Controlled composition using plasma-enhanced atomic layer deposition
US7611979B2 (en) * 2007-02-12 2009-11-03 International Business Machines Corporation Metal gates with low charge trapping and enhanced dielectric reliability characteristics for high-k gate dielectric stacks
KR101358854B1 (ko) * 2007-09-06 2014-02-06 삼성전자주식회사 반도체 소자 및 상기 반도체 소자의 금속 게이트 형성 방법
US7741217B2 (en) * 2007-10-25 2010-06-22 International Business Machines Corporation Dual workfunction silicide diode
US7732872B2 (en) * 2007-10-25 2010-06-08 International Business Machines Corporation Integration scheme for multiple metal gate work function structures
US7911008B2 (en) * 2007-10-25 2011-03-22 International Business Machines Corporation SRAM cell having a rectangular combined active area for planar pass gate and planar pull-down NFETS
US7863126B2 (en) * 2008-05-15 2011-01-04 International Business Machines Corporation Fabrication of a CMOS structure with a high-k dielectric layer oxidizing an aluminum layer in PFET region
US8945675B2 (en) 2008-05-29 2015-02-03 Asm International N.V. Methods for forming conductive titanium oxide thin films
US7821081B2 (en) * 2008-06-05 2010-10-26 International Business Machines Corporation Method and apparatus for flatband voltage tuning of high-k field effect transistors
US8524588B2 (en) 2008-08-18 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a single metal that performs N work function and P work function in a high-k/metal gate process
US7871915B2 (en) * 2008-09-26 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming metal gates in a gate last process
US8557702B2 (en) * 2009-02-02 2013-10-15 Asm America, Inc. Plasma-enhanced atomic layers deposition of conductive material over dielectric layers
US8129280B2 (en) * 2009-07-24 2012-03-06 Applied Materials, Inc. Substrate device having a tuned work function and methods of forming thereof
US8232148B2 (en) * 2010-03-04 2012-07-31 International Business Machines Corporation Structure and method to make replacement metal gate and contact metal
US10304826B2 (en) 2012-12-28 2019-05-28 Taiwan Semiconductor Manufacturing Company Complimentary metal-oxide-semiconductor (CMOS) with low contact resistivity and method of forming same
US9059315B2 (en) 2013-01-02 2015-06-16 International Business Machines Corporation Concurrently forming nFET and pFET gate dielectric layers
US9552979B2 (en) 2013-05-31 2017-01-24 Asm Ip Holding B.V. Cyclic aluminum nitride deposition in a batch reactor
US8883624B1 (en) * 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
US10002936B2 (en) * 2014-10-23 2018-06-19 Asm Ip Holding B.V. Titanium aluminum and tantalum aluminum thin films
US9837281B2 (en) 2014-11-26 2017-12-05 Asm Ip Holding B.V. Cyclic doped aluminum nitride deposition
US9799509B2 (en) 2014-11-26 2017-10-24 Asm Ip Holding B.V. Cyclic aluminum oxynitride deposition
US10763179B2 (en) 2015-02-27 2020-09-01 Semilab Semiconductor Physics Laboratory Co., Ltd. Non-contact method to monitor and quantify effective work function of metals
US9523148B1 (en) 2015-08-25 2016-12-20 Asm Ip Holdings B.V. Process for deposition of titanium oxynitride for use in integrated circuit fabrication
US9540729B1 (en) 2015-08-25 2017-01-10 Asm Ip Holding B.V. Deposition of titanium nanolaminates for use in integrated circuit fabrication
US10032674B2 (en) 2015-12-07 2018-07-24 International Business Machines Corporation Middle of the line subtractive self-aligned contacts
CN111989762A (zh) * 2018-04-19 2020-11-24 应用材料公司 经由气相沉积调谐p金属功函数膜的功函数
JP7169931B2 (ja) * 2019-04-11 2022-11-11 東京エレクトロン株式会社 成膜方法、半導体装置の製造方法、成膜装置、および半導体装置を製造するシステム
US12015066B2 (en) 2020-06-17 2024-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Triple layer high-k gate dielectric stack for workfunction engineering

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243151A (ja) * 1997-12-23 1999-09-07 Texas Instr Inc <Ti> カプセル化された低抵抗ゲート構造体及びその製造方法
JPH11312671A (ja) * 1998-03-31 1999-11-09 Texas Instr Inc <Ti> 薄いゲ―ト誘電体上の小形金属ゲ―ト用ドライエッチング処理方法及びその方法により製造された製品。
JP2000031296A (ja) * 1998-06-30 2000-01-28 Motorola Inc Ｃｍｏｓ半導体素子およびその形成方法
JP2000252368A (ja) * 1999-02-25 2000-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2000315789A (ja) * 1999-04-30 2000-11-14 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122474A (en) * 1988-06-23 1992-06-16 Dallas Semiconductor Corporation Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough
US5231306A (en) * 1992-01-31 1993-07-27 Micron Technology, Inc. Titanium/aluminum/nitrogen material for semiconductor devices
KR940010393A (ko) * 1992-10-05 1994-05-26 윌리엄 이. 힐러 티타늄 질화물과 폴리실리콘으로 구성되는 적층된 층들을 이용하는 게이트 전극
DE69433949T2 (de) * 1993-12-07 2005-09-08 Infineon Technologies Ag Verfahren zur Herstellung von MOSFETS mit verbesserten Kurz-Kanal Effekten
JPH0992728A (ja) * 1995-09-21 1997-04-04 Mitsubishi Electric Corp 相補型ｍｏｓ電界効果トランジスタおよびその製造方法
FR2745299B1 (fr) * 1996-02-27 1998-06-19 Centre Nat Rech Scient Procede de formation de revetements de ti1-xalxn
US6287965B1 (en) * 1997-07-28 2001-09-11 Samsung Electronics Co, Ltd. Method of forming metal layer using atomic layer deposition and semiconductor device having the metal layer as barrier metal layer or upper or lower electrode of capacitor
US6373111B1 (en) * 1999-11-30 2002-04-16 Intel Corporation Work function tuning for MOSFET gate electrodes
US6475854B2 (en) * 1999-12-30 2002-11-05 Applied Materials, Inc. Method of forming metal electrodes

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243151A (ja) * 1997-12-23 1999-09-07 Texas Instr Inc <Ti> カプセル化された低抵抗ゲート構造体及びその製造方法
JPH11312671A (ja) * 1998-03-31 1999-11-09 Texas Instr Inc <Ti> 薄いゲ―ト誘電体上の小形金属ゲ―ト用ドライエッチング処理方法及びその方法により製造された製品。
JP2000031296A (ja) * 1998-06-30 2000-01-28 Motorola Inc Ｃｍｏｓ半導体素子およびその形成方法
JP2000252368A (ja) * 1999-02-25 2000-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2000315789A (ja) * 1999-04-30 2000-11-14 Toshiba Corp 半導体装置及びその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004165555A (ja) * 2002-11-15 2004-06-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006524431A (ja) * 2003-04-22 2006-10-26 ナショナル ユニバーシティー オブ シンガポール デュアルメタルゲート電極を有するｃｍｏｓデバイスの製造方法
JP2012109598A (ja) * 2004-07-20 2012-06-07 Intel Corp 高ｋゲート誘電体および金属ゲート電極を有する半導体デバイス
JP2008507149A (ja) * 2004-07-20 2008-03-06 インテル コーポレイション 高ｋゲート誘電体および金属ゲート電極を有する半導体デバイス
JP2006041339A (ja) * 2004-07-29 2006-02-09 Fujitsu Ltd Ｃｍｏｓ集積回路
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
JP4855419B2 (ja) * 2005-12-13 2012-01-18 富士通株式会社 半導体装置の製造方法
US7947547B2 (en) 2005-12-13 2011-05-24 Fujitsu Limited Method for manufacturing a semiconductor device
WO2007069299A1 (ja) * 2005-12-13 2007-06-21 Fujitsu Limited 半導体装置の製造方法
JP2009200211A (ja) * 2008-02-21 2009-09-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2012506947A (ja) * 2008-10-27 2012-03-22 アプライド マテリアルズ インコーポレイテッド 三元化合物の気相堆積方法
JP2011205057A (ja) * 2010-03-01 2011-10-13 Canon Anelva Corp 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法
US8786031B2 (en) 2010-03-01 2014-07-22 Canon Anelva Corporation Metal nitride film, semiconductor device using the metal nitride film, and manufacturing method of semiconductor device
JP2012119432A (ja) * 2010-11-30 2012-06-21 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法、基板処理装置および半導体デバイス

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