JP5753348B2 - 非対称型半導体デバイス及び製造方法 - Google Patents

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Description

本発明は、半導体デバイス及びその製造方法に関する。より具体的には、本発明は、非対称型半導体デバイス、及びその製造の際にスペーサ・スキームを用いる方法に関する。
現代の集積回路製造における１つの傾向は、できるだけ小さい、電界効果トランジスタ（ＦＥＴ）などの半導体デバイスを製造することである。典型的なＦＥＴにおいては、半導体材料内にｎ型又はｐ型不純物を注入することによって、半導体基板の活性領域内にソース及びドレインが形成される。チャネル（又は、ボディ）領域が、ソースとドレインの間に配置される。ゲート電極が、ボディ領域の上方に配置される。ゲート電極及びボディは、ゲート誘電体層により離間配置される。
比較的小さいダイ領域内に比較的大きい回路システムを形成する場合、より小さいトランジスタを製造することは、単一の基板上により多くのトランジスタを配置することを可能にするが、この縮小により、多数の性能低下が結果としてもたらされることがある。さらに、デバイス設計者は、種々の製造技術によって課された制限に制約を受けるので、所望のデバイス寸法は困難であることが多い。例えば、ゲートのようなデバイス・コンポーネントのサイズ及び配置を決定するのに用いられるマスク層をパターン形成するために、多くの場合、フォトリソグラフィが用いられる。しかしながら、リソグラフィの制限により、ゲートの形成が特定の最小長さに制限される。
非対称型ＦＥＴデバイスは、例えば、デバイス性能の改善及びドレインの衝突電離（impact ionization）の低減を含む、従来のＦＥＴデバイスに優る幾つかの利点を提供する。非対称型ＦＥＴデバイスは、従来のＦＥＴに優る改善点をもたらすが、ゲート長を定めるためにリソグラフィも用いられるので、従来技術の非対称型ＦＥＴデバイスのスケーリングも制限される。
米国特許第７，３２９，９２３号 米国特許第７，０２３，０５５号
従って、規模(scale)が低減し、デバイス性能が改善した、非対称型ＦＥＴのような半導体デバイスに対する当技術分野における必要性が存在する。さらに、それらの半導体デバイスを作製するための製造技術に対する必要性も存在する。
本発明の一態様によると、高ｋゲート誘電体の表面上に配置された非対称型ゲート・スタックを含む半導体構造体が提供される。「高ｋゲート誘電体」という用語は、本出願全体にわたって、誘電率が酸化シリコンより大きい誘電体材料を示すように用いられる。非対称型ゲート・スタックは、第２の部分に横方向に隣接する第１の部分を含み、第１の部分は、第２の部分とは異なる閾値電圧を有する。「非対称型ゲート・スタック」という用語は、第２の部分に横方向に当接する第１の部分を有するゲート・スタックを指し、第１及び第２の部分において閾値電圧は異なることが観察される。非対称型ゲート・スタックの第１及び第２の部分は、互いに非鏡像（non-mirror image）であっても又は鏡像（mirror image）であってもよく、本出願において、非対称とは閾値電圧に関するものである。
本発明の一実施形態において、非対称型ゲートの第１の部分には存在するが、第２の部分には存在しない閾値電圧調整材料のために、本発明の非対称型ゲート・スタックの第１の部分は、第２の部分より低い閾値電圧を有する。具体的には、本発明の非対称型ゲート・スタックの第１の部分は、下から上に、閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、本発明の非対称型ゲート・スタックの第２の部分は、ゲート誘電体の上に配置された第２の導電性スペーサを含む。互いに直接接触している第１及び第２の導電性スペーサは、協働して本発明の構造体のゲート電極を形成することが観察される。本発明において、第１の導電性スペーサ及び第２の導電性スペーサは、共通の高ｋゲート誘電体の上にあることが留意される。
別の実施形態において、第１及び第２の導電性スペーサに対して異なる導電性材料を与えることによって、非対称型ゲート・スタックの第１及び第２の部分において、異なる閾値電圧が達成される。この実施形態において、第１の導電性スペーサ及び第２の導電性スペーサは、共通の閾値電圧調整材料の表面上に配置される。
上述した非対称型ゲート・スタックは、ｎＦＥＴゲート・スタック又はｐＦＥＴゲート・スタックとすることができる。
本発明の他の態様において、ｎＦＥＴデバイス領域及びｐＦＥＴデバイス領域を含む半導体基板の表面上に配置された少なくとも１つのｎＦＥＴ及び少なくとも１つのｐＦＥＴを含む、相補型金属酸化膜半導体（ＣＭＯＳ）構造体が提供される。ｎＦＥＴデバイス領域内には、高ｋゲート誘電体上に配置された少なくとも１つのｎＦＥＴ非対称型ゲート・スタックが存在する。ｎＦＥＴ非対称型ゲート・スタックは、第２のｎＦＥＴ部分に横方向に隣接する第１のｎＦＥＴ部分を含み、第１のｎＦＥＴ部分は、第２のｎＦＥＴ部分とは異なる閾値電圧を有する。ｎＦＥＴ非対称型ゲート・スタックの第１のｎＦＥＴ部分は、下から上に、ｎＦＥＴ閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、ｎＦＥＴ非対称型ゲート・スタックの第２のｎＦＥＴ部分は、ゲート誘電体の上に配置された少なくとも第２の導電性スペーサを含む。幾つかの実施形態において、ｎＦＥＴ非対称型ゲート・スタックの第２の部分は閾値電圧調整材料を含まないが、他の実施形態（第１及び第２の導電性スペーサが異なる導電性材料からなる）においては、ｎＦＥＴ非対称型ゲート・スタックの第２の部分もまた閾値電圧調整材料を含む。同じく本発明のＣＭＯＳ内には、ｐＦＥＴ非対称型ゲート・スタックが、ｐＦＥＴデバイス領域内の高ｋゲート誘電体上に配置される。典型的には、必ずしもというわけではないが、共通の高ｋゲート誘電体が、異なるデバイス領域内に存在する。ｐＦＥＴ非対称型ゲート・スタックは、第２のｐＦＥＴ部分に横方向に隣接する第１のｐＦＥＴ部分を含み、第１のｐＦＥＴ部分は、第２のｐＦＥＴ部分とは異なる閾値電圧を有する。ｐＦＥＴ非対称型ゲート・スタックの第１のｐＦＥＴ部分は、下から上に、ｐＦＥＴ閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、ｐＦＥＴ非対称型ゲート・スタックの第２のｐＦＥＴ部分は、ゲート誘電体の上に配置された少なくとも第２の導電性スペーサを含む。幾つかの実施形態において、ｐＦＥＴ非対称型ゲート・スタックの第２の部分は閾値電圧調整材料を含まないが、他の実施形態（第１及び第２の導電性スペーサが異なる導電性材料からなる）においては、ｐＦＥＴ非対称型ゲート・スタックの第２の部分も閾値電圧調整材料を含む。
本発明の更に別の態様は、上述の半導体構造体を製造する方法に関する。本発明の方法は、リソグラフィ・マスクがないスペーサ・スキームを用いる。従って、本発明のスペーサ・スキームにより、従来のリソグラフィを用いて得られる最小の寸法より小さいゲートの製造が可能になる。また、本発明のスペーサ・スキームは、同じゲート・スタック内に可変の仕事関数を有する非対称型ゲート・スタックの生成を可能にする。
本発明の方法は、最初に、下から上に、高ｋゲート誘電体及び閾値電圧調整材料を含む材料スタック上に少なくとも１つのパターン形成された犠牲材料を形成することを含む。次に、少なくとも１つのパターン形成された犠牲材料の露出された側壁上に、少なくとも第１の導電性スペーサを形成し、第１の導電性スペーサの基部は、閾値電圧調整材料の表面上に配置される。本発明の幾つかの実施形態において、第１の導電性スペーサを形成した後に、第２の導電性スペーサを形成することができる。こうした実施形態が実施されたとき、第１及び第２の導電性スペーサは、異なる導電性材料からなる。次に、少なくとも第１の導電性スペーサ及び少なくとも１つのパターン形成された犠牲材料によって保護されていない閾値電圧調整材料の露出された部分を除去して、高ｋゲート誘電体の表面を露出させる。予め形成されない場合、第２の導電性スペーサは、第１の導電性スペーサに横方向に隣接するように形成され、第２の導電性スペーサの基部は、高ｋゲート誘電体の露出された表面の部分上に配置される。第１の導電性スペーサ及び第２の導電性スペーサによって保護されていない少なくとも１つのパターン形成された犠牲材料、閾値電圧調整材料の部分、及び高ｋゲート誘電体の部分が除去される。このステップに続いて、種々の注入ステップ及び誘電体スペーサの形成を行って、本発明の非対称型ＦＥＴを含む半導体構造体を形成する。
本発明に用いることができる、下から上に、半導体基板、高ｋゲート誘電体、及び閾値電圧調整材料を含む初期構造体を示す図（断面図による）である。 閾値電圧調整材料の上面にパターン形成された犠牲材料を形成した後の、図１の構造体を示す図（断面図による）である。 パターン形成された犠牲材料の露出された側壁上に第１の導電性スペーサを形成した後の、図２の構造体を示す図（断面図による）である。 第１の導電性スペーサにも又はパターン形成された犠牲材料にも保護されていない閾値電圧調整材料の露出された部分を除去した後の、図３の構造体を示す図（断面図による）である。 高ｋゲート誘電体の露出された部分上にあり、かつ、第１の導電性スペーサに横方向に当接する第２の導電性スペーサを形成した後の、図４の構造体を示す図（断面図による）である。 パターン形成された犠牲材料を除去し、非対称型ゲート・スタックを形成した後の、図５の構造体を示す図（断面図による）である。 ソース及びドレイン延長部注入を行った後の、図６の構造体を示す図（断面図による）である。 非対称型ゲート・スタックに隣接する誘電体スペーサを形成した後の、図７の構造体を示す図（断面図による）である。 ソース及びドレイン注入を行った後の、図８の構造体を示す図（断面図による）である。 第１の導電性スペーサ及び第１の導電性スペーサとは異なる組成の第２の導電性スペーサが図２に示す構造体に適用された、本発明の代替的な実施形態を示す図（断面図による）である。
本発明は、非対称型半導体デバイス及びその製造方法を提供するものであり、ここで、以下の考察及び本出願に添付される図面を参照してより詳細に説明される。本出願の図面は例示の目的のみで提供されるものであり、従って、これらの図面は一定の縮尺で描かれているものではないことに留意されたい。
以下の説明において、本発明を完全に理解できるようにするために、詳細な構造、構成要素、材料、寸法、処理ステップ及び技術といった、多数の具体的な詳細が示されている。しかしながら、これらの具体的な詳細なしに本発明を実施することができることが当業者には認識されるであろう。他の例では、本発明を不明瞭にすることを避けるために、周知の構造又は処理ステップは、詳細には記載されていない。
層、領域又は基板としての要素が別の要素「上に(on)」又は「の上に（over）」あると言われる場合には、それは他の要素の上に直接あるものとすることもできるし、或いは介在要素が存在してもよいことが理解される。それとは対照的に、要素が別の要素「真上に（directlyon）」又は「の直接上に（directly over）」あると言われる場合には、介在要素は存在しない。要素が別の要素に「接続する」又は「結合する」と言われる場合には、それは他の要素に直接接続され又は結合されてもよく、或いは介在要素が存在してもよいことも理解される。それとは対照的に、要素が別の要素に「直接接続する」又は「直接結合する」と言われる場合には、介在要素は存在しない。
ここで、本発明の一実施形態に従った種々の製造段階中の非対称型半導体デバイスを示す（断面図による）図形的表示である図１乃至図９を参照する。この実施形態における本発明の方法は、最初に、図１に示す初期構造体１０を準備することで開始する。図１に示す初期構造体１０は、半導体基板１２と、半導体基板１２の上に配置された高ｋゲート誘電体１４と、高ｋゲート誘電体１４の表面上に配置された閾値電圧調整材料１６とを含む。
図１に示す半導体基板１２は、これらに限られるものではないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＧａＮ、ＩｎＡｓ、ＩｎＰ、及び全ての他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体を含む、いずれかの半導体からなる。半導体基板１２はまた、有機半導体、或いは、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）、又はゲルマニウム・オン・インシュレータ（ＧＯＩ）のような層状半導体を含むこともできる。本発明の幾つかの実施形態においては、半導体基板１２は、Ｓｉ含有半導体材料、すなわち、シリコンを含む半導体材料を含むことが好ましい。半導体基板１２は、ドープされていてもよく、非ドープであってもよく、又はその中にドープ領域と非ドープ領域とを含んでいてもよい。半導体基板１２は、単一結晶配向を含むことができ、又は異なる結晶配向を有する少なくとも２つの同一平面上の表面領域を含むことができる（後者の基板は、当技術分野においてはハイブリッド基板と呼ばれる）。ハイブリッド基板が用いられるとき、ｎＦＥＴは、一般に（１００）結晶面上に形成され、ｐＦＥＴは、一般に（１１０）結晶面上に形成される。ハイブリッド基板は、当技術分野において周知の技術によって形成することができる。例えば、各々の内容全体が引用により本明細書に組み入れられる、２００５年６月２日付けの特許文献１（米国特許公開第２００５０１１６２９０号）及び特許文献２を参照されたい。
半導体基板１２はまた、第１ドープ（ｎ−又はｐ−）領域と、第２ドープ（ｎ−又はｐ−）領域とを含むこともできる。明瞭にするために、本出願の図面のいずれにもドープ領域は具体的に示されていない。第１ドープ領域及び第２ドープ領域は、同一のものであってもよいし、又はそれらは異なる導電率及び／又はドーピング濃度を有するものであってもよい。これらのドープ領域は、「ウェル」として知られており、従来のイオン注入プロセスを用いて形成される。
次に、典型的には、半導体基板１２内に少なくとも１つの分離領域（図示せず）が形成される。分離領域は、トレンチ分離領域又はフィールド酸化物分離領域とすることができる。トレンチ分離領域は、当業者には周知の従来のトレンチ分離プロセスを用いて形成される。例えば、トレンチ分離領域を形成する際に、リソグラフィ、エッチング及びトレンチ誘電体によるトレンチの充填を用いることができる。随意的に、トレンチの充填前にトレンチ内にライナを形成することができ、トレンチの充填後に緻密化ステップを行なうことができ、同様にトレンチの充填に続いて平坦化処理を行なうこともできる。いわゆるシリコンの局所的酸化処理（local oxidation of silicon process）を用いてフィールド酸化物を形成してもよい。少なくとも１つの分離領域は、典型的には、隣接するゲートが反対の導電性、すなわち、ｎＦＥＴ及びｐＦＥＴをもつときに要求される分離を隣接するゲート領域間に与えることに留意されたい。
半導体基板１２を処理した後、随意的に、半導体基板１２の表面上にケモックス（chemox）層（図示せず）が形成される。随意的なケモックス層は、例えば、酸化又は酸窒化を含む当業者には周知の従来の成長技術を用いて形成される。本発明の幾つかの実施形態において、ケモックス層は、湿式化学酸化プロセスによって形成される。基板１２がＳｉ含有半導体であるとき、ケモックス層は、酸化シリコン、酸窒化シリコン、又は窒化シリコン酸化物からなる。基板１２がＳｉ含有半導体以外のものであるとき、ケモックス層は、半導体酸化物、半導体酸窒化物、又は窒化半導体酸化物を含むことができる。ケモックス層の厚さは、典型的には、約０．５ｎｍから約１．２ｎｍまでであり、約０．８ｎｍから約１ｎｍまでの厚さがより典型的である。しかしながら、ＦＥＴ又はＣＭＯＳ製造中に通常必要とされるより高温での処理の後、厚さが異なることがある。
次に、半導体基板１２の上を覆うように高ｋゲート誘電体１４が形成される。本発明に用いられる高ｋゲート誘電体１４は、例えば３．９の酸化シリコンの誘電率より大きい誘電率を有する任意の誘電体金属酸化物を含む。典型的には、本発明に用いられる高ｋゲート誘電体１４は、４．０より大きい誘電率を有し、８．０の誘電率がさらに典型的である。例示的な高ｋゲート誘電体は、これらに限られるものではないが、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、そのシリケート、及びその合金を含む。これらの高ｋ材料の多層スタックを、高ｋゲート誘電体１４として用いることもできる。各々のｘの値は、独立して０．５から３までであり、各々のｙの値は独立して０から２までである。
高ｋゲート誘電体１４の厚さは、これを形成するのに用いられる技術に応じて変わり得る。しかしながら、典型的には、高ｋゲート誘電体１４は、０．５ｎｍから１０ｎｍまでの厚さを有し、１．０ｎｍから５ｎｍまでの厚さがさらに一般的である。本発明に用いられる高ｋゲート誘電体１４は、１ｎｍのオーダー又は１ｎｍ未満の有効酸化物厚（effective oxide thickness）を有することができる。
高ｋゲート誘電体１４は、例えば、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、分子ビーム堆積（ＭＢＤ）、パルス・レーザ堆積（ＰＬＤ）、液体ミスト化学堆積（ＬＳＭＣＤ）、原子層堆積（ＡＬＤ）、及び他の同様の堆積プロセスを含む、当技術分野において周知の方法によって形成される。
高ｋゲート誘電体１４を形成した後、高ｋゲート誘電体１４の露出された上面上に、閾値電圧調整材料１６が形成される。本出願の全体を通して用いられる「閾値電圧調整材料」という用語は、ゲート・スタックの閾値電圧を、ｎＦＥＴ又はｐＰＦＥＴのバンドエッジの方向に移動させる材料を指す。本発明に用いられる閾値電圧調整材料１６は、ｎＦＥＴ閾値電圧調整材料又はｐＦＥＴ閾値電圧調整材料を含むことができる。本発明のこのステップに用いられる閾値電圧調整材料の型は、例えば、ｎＦＥＴ又はｐＦＥＴなど、どの導電型のデバイスが製造されるかによって決まる。
本発明に用いることができるｎＦＥＴ閾値電圧調整材料の一例は、例えば、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇａ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、又はそれらの混合物を含む、元素周期表（ＣＡＳバージョン）のＩＩＩＢ族からの少なくとも１つの元素の酸化物又は窒化物を含む希土類金属含有材料である。希土類金属含有材料は、Ｌａ、Ｃｅ、Ｙ、Ｓｍ、Ｅｒ、及び／又はＴｂを含むことが好ましく、Ｌａ２Ｏ３又はＬａＮがより好ましい。
希土類金属含有材料は、例えば、蒸着、分子ビーム堆積、有機金属化学気相堆積（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、物理気相堆積（ＰＶＤ）、及び他の同様の堆積プロセスを含む従来の堆積プロセスを用いて形成される。本発明の一実施形態においては、希土類金属含有材料は、高ｋゲート誘電体を含む構造体を分子ビーム堆積チャンバのロードロック内に配置し、続いてこのチャンバを１０−５トールから１０−８トールに至るまでポンプで排気することによって形成される。これらのステップの後、構造体は、真空を破ることなく、成長チャンバ内に挿入され、そこで、希土類金属及び酸素又は窒素の原子／分子ビームを構造体の表面の上に向けることによって、Ｌａ酸化物のような希土類金属含有材料が堆積される。具体的には、チャンバの低圧のために、剥離された原子／分子種は、ビーム状であり、構造体に達する前に散乱しない。約３００℃の基板温度が用いられる。Ｌａ２Ｏ３の堆積の場合、Ｌａ蒸発セルは、１４００℃から１７００℃までの温度範囲に保持され、１ｓｃｃｍから３ｓｃｃｍまでの流速の分子酸素が用いられる。代替的に、原子又は励起酸素を用いることもでき、これは、酸素を、５０ワットから６００ワットまでの範囲で励起された無線周波数源に通すことによって生成することができる。堆積の際、チャンバ内の圧力は、１×１０−５トールから８×１０−５トールまでの範囲とすることができ、Ｌａ酸化物の成長速度は、毎分０．１ｎｍから毎分２ｎｍまでの範囲とすることができ、毎分０．５ｎｍから毎分１．５ｎｍまでの範囲がより典型的である。
本発明に用いることができるｎＦＥＴ閾値電圧調整材料の別の例は、式ＭＡｘを有する化合物を含むアルカリ土類金属含有材料であり、ここで、Ｍはアルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、及び／又はＢａ）であり、Ａは、Ｏ、Ｓ及びハロゲン化物の１つであり、ｘは１又は２である。本発明は、アルカリ土類金属の混合物、及び／又は、酸塩化物のようなアニオンの混合物を含む、アルカリ土類金属含有化合物を考えることに留意されたい。本発明に用いることができるアルカリ土類金属含有化合物の例には、これらに限られるものではないが、ＭｇＯ、ＭｇＳ、ＭｇＦ２、ＭｇＣｌ２、ＭｇＢｒ２、ＭｇＩ２、ＣａＯ、ＣａＳ、ＣａＦ２、ＣａＣｌ２、ＣａＢｒ２、ＣａＩ２、ＳｒＯ、ＳｒＳ、ＳｒＦ２、ＳｒＣｌ２、ＳｒＢｒ２、ＳｒＩ２、ＢａＯ、ＢａＳ、ＢａＦ２、ＢａＣｌ２、ＢａＢｒ２、及びＢａＩ２が含まれる。本発明の１つの好ましい実施形態において、アルカリ土類金属含有化合物は、Ｍｇを含む。ＭｇＯは、本発明に用いられる非常に好ましいアルカリ土類金属含有材料である。
アルカリ土類金属含有材料は、例えば、ターゲットからのスパッタリング、酸素プラズマ条件下のアルカリ土類金属の反応性スパッタリング、電気めっき、蒸着、分子ビーム堆積、ＭＯＣＶＤ、ＡＬＤ、ＰＶＤ、及び他の同様の堆積プロセスを含む従来の堆積プロセスを用いて形成される。
ｎＦＥＴ閾値電圧調整材料に加えて、閾値電圧調整材料１６は、代替的に、ｐＦＥＴ閾値電圧調整材料とすることもできる。ｐＦＥＴ閾値電圧調整材料の例には、Ａｌ（及び、例えばＡｌ２Ｏ３のような非導電性のその化合物）と、Ｇｅ（及び、例えばＧｅＯ２のような非導電性のその化合物）と、それぞれＴｉＯ２及びＴａ２Ｏ５のようなＴｉ及びＴａの非導電性化合物とが含まれる。
ｎＦＥＴ閾値電圧調整材料は、これらに限られるものではないが、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、化学溶液堆積、原子層堆積（ＡＬＤ）、物理気相堆積（ＰＶＤ）、スパッタリング及びめっきを含む、当業者には周知の従来の堆積プロセスを用いて形成される。
閾値電圧調整材料１６として用いられる材料の型にかかわらず、閾値電圧調整材料１６は、０．１ｎｍから５．０ｎｍまでの厚さを有し、０．３ｎｍから２．０ｎｍまでの厚さがさらにより典型的である。
次に、図２に示すように、閾値電圧調整材料１６の上面に、パターン形成された犠牲材料１８が形成される。パターン形成された犠牲材料１８は、後に形成される導電性スペーサと対照して、選択的に除去できる任意の材料からなる。本発明の一実施形態においては、犠牲材料は、窒化シリコン、酸窒化シリコン、酸化シリコン、又はそれらの組み合わせからなる。窒化シリコンが、犠牲材料として用いられることが好ましい。
パターン形成された犠牲材料１８は、閾値電圧調整材料１６の上に犠牲材料のブランケット層を堆積し、続いてリソグラフィ及びエッチングを行なうことによって形成される。犠牲材料のブランケット層の堆積は、これらに限られるものではないが、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、蒸着、物理気相堆積（ＰＶＤ）、及びスパッタリングを含む、いずれかの従来の堆積プロセスを含む。形成される犠牲材料のブランケット層の厚さは、これを形成するために用いられる堆積技術、並びに、犠牲材料の材料によって変わり得る。典型的には、堆積されたままの犠牲材料は、２５ｎｍから５００ｎｍまでの厚さを有し、５０ｎｍから２００ｎｍまでの厚さがさらにより典型的である。犠牲材料のブランケット層の堆積に続いて、例えばＣＶＤ、ＰＥＣＶＤ、蒸着、又はスピンオン・コーティングを含む従来の堆積プロセスによって、犠牲材料のブランケット層の表面上に、フォトレジストが形成される。次に、塗布されたフォトレジストを、例えば典型的なゲート・パターンのような所望の放射パターンに露光し、その後、従来のレジスト現像液を用いて露光されたフォトレジストを現像する。次に、乾式エッチング（すなわち、反応性イオン・エッチング、プラズマ・エッチング、イオンビーム・エッチング、又はレーザ・アブレーション）或いは湿式化学エッチングの一方を用いることにより、フォトレジストのパターンを下にある犠牲材料のブランケット層に転写する。
次に、図３に示すように、第１の導電性スペーサ２０が、パターン形成された犠牲材料１８の露出された側壁上、及び、閾値電圧調整材料１６の露出された表面の上に形成される。つまり、第１の導電性スペーサ２０の基部は閾値電圧調整材料の表面上に位置し、第１の導電性スペーサ２０の側壁は、パターン形成された犠牲材料１８の側壁に横方向に当接する。第１の導電性スペーサ２０は、本発明の非対称型半導体構造体の第１のゲート電極部分を形成することが認められる。第１の導電性スペーサ２０は、一般に、ＦＥＴデバイスのゲート電極として用いられる任意の導電性材料からなる。第１の導電性スペーサ２０として用いることができるこうした導電性材料の限定されない例には、多結晶シリコン、多結晶シリコンゲルマニウム、元素金属（例えば、タングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウム及び白金）、少なくとも１つの元素金属の合金、元素金属窒化物（例えば、窒化タングステン、窒化アルミニウム、及び窒化チタン）、元素金属シリサイド（例えば、タングステンシリサイド、ニッケルシリサイド、及びチタンシリサイド）、及びそれらの多層構造が含まれる。第１の導電性スペーサ２０は、少なくとも１つの元素金属を含むことが好ましい。一実施形態においては、窒化チタンが導電性材料として用いられる。
本発明の非対称型半導体デバイスの第１のゲート電極部分を形成する第１の導電性スペーサ２０は、例えば、導電性材料を堆積し、続いて異方性エッチングを行なうことを含む、当技術分野において周知の従来の技術を用いて形成される。第１の導電性スペーサ２０は、その基部に沿って測定されたとき、５ｎｍから５０ｎｍまでの幅を有する。幾つかの実施形態において、当業者に周知の、イオン注入のような周知のドーピング・プロセスを用いて、エッチングの前に導電性材料をドープすることができる。
本発明のこの時点で、第１の導電性スペーサ２０、パターン形成された犠牲材料１８、及び高ｋゲート誘電体１４と対照して、露出された閾値電圧調整材料１６を選択的に除去するエッチング・プロセスを用いて、第１の導電性スペーサ２０によっても又はパターン形成された犠牲材料１８によっても保護されていない少なくとも閾値電圧調整材料１６の露出された部分を除去する。本発明のこのステップにおいて用い得るこうした選択的エッチング・プロセスの例は、ＨＬＣ等を含む。少なくとも閾値電圧調整材料の露出された部分を除去した後に形成される結果として得られる構造体を、例えば図４に示す。
次に、図５に示すように、第２の導電性スペーサ２２が、第１の導電性スペーサ２０に隣接して、高ｋゲート誘電体１４の今や露出されている表面上に形成される。第２の導電性スペーサ２２は、本発明の非対称型半導体構造体の第２のゲート電極部分を形成することが留意される。基部が残りの閾値電圧調整層１６の表面上に位置する第１の導電性スペーサ２０とは違って、本発明のこの実施形態における第２の導電性スペーサ２２の基部は、高ｋゲート誘電体１４の表面上にある。本発明のこの実施形態においては、基部に近い第２の導電性スペーサ２２の側壁部分は、残りの閾値電圧調整材料１６の側壁部分に横方向に当接していることがさらに観察される。
第２の導電性スペーサ２２は、第１の導電性スペーサ２０のものと同じ又は異なる導電性材料で、好ましくは同じ導電性材料で構成される。また、第２の導電性スペーサ２２は、第１の導電性スペーサ２０について上述した処理ステップを用いて形成される。第２の導電性スペーサ２２は、その基部に沿って測定されたとき、５ｎｍから５０ｎｍまでの幅を有する。
第２の導電性スペーサ２２を形成した後、犠牲材料を選択的に除去するエッチバック・プロセスを用いて、パターン形成された犠牲材料１８が除去される。パターン形成された犠牲材料１８を選択的に除去するために用い得るエッチバック・プロセスの例は、亜リン酸である。
本発明のこの時点において、閾値電圧調整材料１６の露出された部分（第１及び第２の導電性スペーサにより保護されていない）並びに高ｋゲート誘電体１４の露出された部分（同じく、第１及び第２の導電性スペーサにより保護されていない）が、第１の導電性スペーサ２０及び第２の導電性スペーサ２２に対してそれらの材料を選択的に除去する１又はそれ以上のエッチング・ステップなどのエッチングを用いることにより除去される。一実施形態においては、最初にエッチング・プロセスとして亜リン酸を用いて、今や除去されたパターン形成された犠牲材料１８の下方にある閾値電圧調整材料１６が除去され、その後、ＨＦ等により、高ｋゲート誘電体１４の露出された部分が除去される。
パターン形成された犠牲材料１８、パターン形成された犠牲材料１８の下にあった閾値電圧調整材料、及び高ｋゲート誘電体１４の露出された部分を除去した後に形成される結果として得られる構造体を、例えば図６に示す。非対称型ゲート・スタック２４は、その第１の部分２６（第１の導電性スペーサ２０及び閾値電圧調整材料１６を含む）が、非対称型ゲート・スタック２４の第２の部分２８（高ｋゲート誘電体１４の表面の真上にある第２の導電性スペーサ２２を含む）と比較すると、異なる閾値電圧、例えばより低い閾値電圧を有することが観察される。この実施形態においては、非対称型ゲート・スタック２４の第１の部分２６及び非対称型ゲート・スタック２４の第２の部分２８が互いに横方向に当接していること、及び、２つの部分が共通の高ｋゲート誘電体１４を共有することに留意されたい。非対称型ゲート・スタックはリソグラフィによって形成されないので、本発明の非対称型ゲート・スタックの寸法は、従来のリソグラフィを用いて得られるものより小さくすることができる。つまり、本発明の非対称型ゲート・スタックは、リソグラフィ基準以下の（sublithographic）ものとすることができるゲート寸法を有する。
次に、図７に示されるように、延長領域、すなわちソース及びドレイン延長部３０が、例えば、ドーパントなどの延長部不純物を内部に注入することによって、非対称型ゲートのフットプリントにおいて半導体基板の部分内に形成される。延長部不純物及びこれを注入するために用いられる条件は、当業者には周知である。幾つかの実施形態において、注入された延長部不純物は、ソース及びドレイン延長部を注入した直後に活性化される。延長部不純物の活性化は、８５０℃より高い温度で実行される熱アニールを用いて行なわれる。他の実施形態においては、活性化は、ソース及びドレイン注入を行った後まで遅延される。
図８は、各々の非対称型ゲート・スタック２４の周りに誘電体スペーサ３２を形成した後の、図７の構造体を示す。図示されるように、誘電体スペーサ３２の一部分は非対称型ゲート・スタック２４の第１の部分に隣接、すなわち当接し、誘電体スペーサ３２の他の部分は非対称型ゲート・スタック２４の第２の部分に隣接、すなわち当接する。誘電体スペーサ３２は、これらに限られるものではないが、二酸化シリコン、窒化シリコン、及び酸窒化シリコンを含むいずれかの誘電体材料からなり、本発明においては、窒化シリコンが、好ましい誘電体スペーサ材料である。誘電体スペーサ３２は、堆積を行ない、その後異方性エッチングを行なうことにより形成される。
図９は、イオン注入マスクとして誘電体スペーサ３２及び非対称型ゲート・スタック２４を用いて、例えばドーパントなどのソース及びドレイン不純物を注入し、半導体基板１２内にソース３４Ａ及びドレイン３４Ｂを形成した後の図８の構造体を示す。ソース３４Ａ及びドレイン３４Ｂの形成に用いられるイオン注入は、当業者には周知の従来の技術及び条件を含む。イオン注入後、８５０℃より高い温度として行なわれる熱活性化プロセスを用いて、半導体基板１２内の不純物を活性化することができる。
図９を参照すると、本発明の実施形態に従った本発明の構造体が示される。この実施形態に示される本発明の構造体は、複数のソース領域３４Ａ及びドレイン領域３４Ｂが内部に配置された半導体基板を含む。チャネル領域３５が、ソース領域３４Ａ及びドレイン領域３４Ｂの対応する対の各々の間に挿置される。共通の高ｋゲート誘電体１４上に配置された非対称型ゲート・スタック２４が、各チャネル３５の上にある。各々の非対称型ゲート・スタック２４は、第２の部分２８に横方向に当接する第１の部分２６を含み、第１の部分２６は、第２の部分２８とは異なる、すなわち第２の部分より低い閾値電圧を有する。各々の非対称型ゲート・スタック２４の第１の部分２６は、ゲート誘電体１４の表面上に配置された閾値電圧調整材料１６と、閾値電圧調整材料１６の表面上に配置された少なくとも第１の導電性スペーサ２０とを含む。各々の非対称型ゲート・スタック２４の第２の部分２８は、ゲート誘電体１４上に配置された第２の導電性スペーサ２２を含む。本発明において、第１の導電性スペーサ２０は、第２の導電性スペーサ２２に直接接触する。本発明の導電性スペーサは、協働して本発明の構造体のゲート電極を形成することが強調される。
図１−図９は、非対称型ゲート・スタックを形成する一実施形態を示すことが留意される。本発明の別の実施形態においては、図１０に示すように、閾値電圧調整材料１６を除去する前に、第１の導電性スペーサ２０に横方向に当接するように第２の導電性スペーサ２２が形成される。つまり、本発明のこの実施形態は、最初に図３に示す構造体を準備することによって開始する。第１の導電性スペーサ２０を形成した後、第２の導電性スペーサ２２を形成し、その後、図６−図９に述べられる基本的処理ステップを用いる。この実施形態において、第２の導電性スペーサ２２は、第１の導電性スペーサ２０とは異なる導電性材料からなる。第２の導電性スペーサ２２は、第１の導電性スペーサ２０と同じ処理ステップを用いて形成することができる。こうした実施形態では、最終的な構造体において、導電性スペーサ２０及び２２の両方が、閾値電圧調整材料１６の上にある。異なる導電性材料からなる第１及び第２の導電性スペーサを有することにより、この実施形態において異なる閾値電圧が達成されることが留意される。最終的な構造体において、本発明の非対称型ゲート・スタックの両方の部分が共通の閾値電圧材料の上に配置され、この共通の閾値電圧材料は、共通のゲート誘電体の上に配置される。
図１−図９及び図１０に関して上述したプロセスにより、半導体基板の表面上に非対称型ｎＦＥＴ又は非対称型ｐＦＥＴが形成される本発明の実施形態が表わされることが観察される。上記に加えて、半導体基板の１つの所定の領域内に複数の非対称型ｎＦＥＴを形成し、該基板の別の所定の領域内に複数の非対称型ｐＦＥＴを形成する際に、本発明の方法を用いることもできる。
こうした構造体、すなわちＣＭＯＳが望ましい場合、基板の第１のデバイス領域内の高ｋゲート誘電体の表面上に、第１のブロックマスクを形成し、その後、構造体全体の上に、ｎＦＥＴ閾値電圧調整材料又はｐＦＥＴ閾値電圧調整材料である第１の閾値電圧調整材料を形成する。次に、ブロックマスク及び第１のブロック自体の上にある第１の閾値電圧調整材料を除去して、基板の第１のデバイス領域内の第１の（ｎＦＥＴ又はｐＦＥＴ）閾値電圧調整材料を含む構造体を形成する。第１の閾値電圧調整材料を含む基板の第１のデバイス領域内に、今や第２のブロックマスクを形成することができ、その後、第１の閾値電圧調整材料とは反対の第２の閾値電圧調整材料が形成される。例えば、第１の閾値電圧調整材料がｐＦＥＴ閾値電圧調整材料であるとき、第２の閾値電圧調整材料は、ｎＦＥＴ閾値電圧調整材料である。代替的に、第１の閾値電圧調整材料がｎＦＥＴ閾値電圧調整材料であるとき、第２の閾値電圧調整材料は、ｐＦＥＴ閾値電圧調整材料である。次に、第２のブロックマスクの上にある第２の閾値電圧調整材料が、基板の第１のデバイス領域内から除去され、基板の第１のデバイス領域内の第１の閾値電圧調整材料及び基板のデバイス領域内の第２の閾値電圧調整材料を含む初期構造体を提供する。こうした初期構造体を、図１に示す初期構造体の代わりに用いることができ、その後、図２−図９及び図１０に述べた処理ステップを行なうことができる。場合によっては、所望の導電型のＦＥＴを適切に製造することを確実にするために、処理ステップの際に、ブロックマスクを使用することが必要である。
本発明が、その好ましい実施形態に関して特に示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、上記の変更、並びに形態及び詳細の他の変更をなし得ることを理解するであろう。従って、本発明は、説明され例証される正確な形態及び詳細に制限されるものではなく、添付の特許請求の範囲の範囲内に含まれることが意図される。
１０：初期構造体
１２：半導体基板
１４：高ｋゲート誘電体
１６：閾値電圧調整材料
１８：パターン形成された犠牲材料
２０：第１の導電性スペーサ
２２：第２の導電性スペーサ
２４：ゲート・スタック
２６：ゲート・スタックの第１の部分
２８：ゲート・スタックの第２の部分
３０：ソース及びドレイン延長部
３２：誘電体スペーサ
３４Ａ：ソース
３４Ｂ：ドレイン

Claims (12)

  1. ｎＦＥＴデバイス領域及びｐＦＥＴデバイス領域を有する半導体基板と、
    前記ｎＦＥＴデバイス領域内の高ｋゲート誘電体上に配置されたｎＦＥＴ非対称型ゲート・スタックであって、前記ｎＦＥＴ非対称型ゲート・スタックは第２のｎＦＥＴ部分に横方向に隣接する第１のｎＦＥＴ部分を含み、前記第１のｎＦＥＴ部分は前記第２のｎＦＥＴ部分とは異なる閾値電圧を有し、前記第１のｎＦＥＴ部分は、下から上に、ｎＦＥＴ閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、前記第２のｎＦＥＴ部分は、前記高ｋゲート誘電体の上に配置された少なくとも第２の導電性スペーサを含む、ｎＦＥＴ非対称型ゲート・スタックと、
    前記ｐＦＥＴデバイス領域内の前記高ｋゲート誘電体上に配置されたｐＦＥＴ非対称型ゲート・スタックであって、前記ｐＦＥＴ非対称型ゲート・スタックは第２のｐＦＥＴ部分に横方向に隣接する第１のｐＦＥＴ部分を含み、前記第１のｐＦＥＴ部分は前記第２のｐＦＥＴ部分とは異なる閾値電圧を有し、前記第１のｐＦＥＴ部分は、下から上に、ｐＦＥＴ閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、前記第２のｐＦＥＴ部分は、前記高ｋゲート誘電体の上に配置された少なくとも第２の導電性スペーサを含む、ｐＦＥＴ非対称型ゲート・スタックと、
    を含む半導体構造体であって、
    前記ｎＦＥＴ非対称型ゲート・スタックの前記第１の導電性スペーサは、前記ｎＦＥＴデバイス領域内の前記高ｋゲート誘電体及び前記ｎＦＥＴ閾値電圧調整材料を含む材料スタック上に少なくとも１つのパターン形成された犠牲材料の露出された側壁上に少なくとも前記第１の導電性スペーサを形成することにより形成され、
    前記ｎＦＥＴ非対称型ゲート・スタックの前記第２の導電性スペーサは、前記ｎＦＥＴデバイス領域内の前記少なくとも１つのパターン形成された犠牲材料を除去する前に、前記ｎＦＥＴデバイス領域内の前記第１の導電性スペーサに横方向に隣接して少なくとも前記第２の導電性スペーサを形成することにより形成され、
    前記ｐＦＥＴ非対称型ゲート・スタックの前記第１の導電性スペーサは、前記ｐＦＥＴデバイス領域内の前記高ｋゲート誘電体及び前記ｐＦＥＴ閾値電圧調整材料を含む材料スタック上に少なくとも１つのパターン形成された犠牲材料の露出された側壁上に少なくとも前記第１の導電性スペーサを形成することにより形成され、
    前記ｐＦＥＴ非対称型ゲート・スタックの前記第２の導電性スペーサは、前記ｐＦＥＴデバイス領域内の前記少なくとも１つのパターン形成された犠牲材料を除去する前に、前記ｐＦＥＴデバイス領域内の前記第１の導電性スペーサに横方向に隣接して少なくとも前記第２の導電性スペーサを形成することにより形成される、
    半導体構造体。
  2. 前記ｎＦＥＴ閾値電圧調整材料は、元素周期表のＩＩＩＢ族からの少なくとも１つの元素の酸化物又は窒化物を含む希土類金属含有材料である、請求項１に記載の半導体構造体。
  3. 前記ＩＩＩＢ族元素は、Ｌａ、Ｃｅ、Ｙ、Ｓｍ、Ｅｒ、及びＴｂの１つである、請求項２に記載の半導体構造体。
  4. 前記希土類金属含有材料は、Ｌａ２Ｏ３又はＬａＮである、請求項２に記載の半導体構造体。
  5. Ｍがアルカリ土類金属であり、ＡがＯ、Ｓ及びハロゲン化物の１つであり、ｘが１又は２であるものとして、前記ｎＦＥＴ閾値電圧調整材料は、式ＭＡｘの化合物を含むアルカリ土類金属含有材料である、請求項１に記載の半導体構造体。
  6. 前記ｐＦＥＴ閾値電圧調整材料は、Ａｌ、Ａｌ２Ｏ３、Ｇｅ、ＧｅＯ２、Ｔｉの非導電性化合物、又はＴａの非導電性化合物を含む、請求項１に記載の半導体構造体。
  7. 半導体構造体を製造する方法であって、
    下から上に、高ｋゲート誘電体及び閾値電圧調整材料を含む材料スタック上に少なくとも１つのパターン形成された犠牲材料を形成するステップと、
    前記少なくとも１つのパターン形成された犠牲材料の露出された側壁上に少なくとも第１の導電性スペーサを形成するステップであって、前記第１の導電性スペーサの基部は前記閾値電圧調整材料の表面上に配置される、ステップと、
    前記少なくとも第１の導電性スペーサ及び前記少なくとも１つのパターン形成された犠牲材料によって保護されていない前記閾値電圧調整材料の露出された部分を除去して、前記高ｋゲート誘電体の表面を露出させるステップと、
    前記少なくとも第１の導電性スペーサによって保護されていない、前記少なくとも１つのパターン形成された犠牲材料、前記閾値電圧調整材料の部分、及び前記高ｋゲート誘電体の部分を除去するステップと、
    を含み、
    前記閾値電圧調整材料の前記露出された部分を除去する前に、前記第１の導電性スペーサに横方向に隣接する少なくとも第２の導電性スペーサを形成するステップをさらに含む、方法。
  8. 半導体構造体を製造する方法であって、
    下から上に、高ｋゲート誘電体及び閾値電圧調整材料を含む材料スタック上に少なくとも１つのパターン形成された犠牲材料を形成するステップと、
    前記少なくとも１つのパターン形成された犠牲材料の露出された側壁上に少なくとも第１の導電性スペーサを形成するステップであって、前記第１の導電性スペーサの基部は前記閾値電圧調整材料の表面上に配置される、ステップと、
    前記少なくとも第１の導電性スペーサ及び前記少なくとも１つのパターン形成された犠牲材料によって保護されていない前記閾値電圧調整材料の露出された部分を除去して、前記高ｋゲート誘電体の表面を露出させるステップと、
    前記少なくとも第１の導電性スペーサによって保護されていない、前記少なくとも１つのパターン形成された犠牲材料、前記閾値電圧調整材料の部分、及び前記高ｋゲート誘電体の部分を除去するステップと、
    を含み、
    前記閾値電圧調整材料の前記露出された部分を除去した後、及び、前記少なくとも１つのパターン形成された犠牲材料を除去する前に、前記第１の導電性スペーサに横方向に隣接する少なくとも第２の導電性スペーサを形成するステップをさらに含む、方法。
  9. 前記少なくとも１つのパターン形成された犠牲材料、前記閾値電圧調整材料の部分、及び前記高ｋゲート誘電体の部分を除去した後に、種々のイオン注入及び誘電体スペーサの形成を行なうステップをさらに含む、請求項７又は８に記載の方法。
  10. 前記少なくとも１つのパターン形成された犠牲材料を形成する前に、前記高ｋゲート誘電体及び前記閾値電圧調整材料のスタックを形成するステップをさらに含み、前記スタックを形成するステップは、ｎＦＥＴ閾値電圧調整材料を選択するステップを含む、請求項７又は８に記載の方法。
  11. 前記少なくとも１つのパターン形成された犠牲材料を形成する前に、前記高ｋゲート誘電体及び前記閾値電圧調整材料のスタックを形成するステップをさらに含み、前記スタックを形成するステップは、ｐＦＥＴ閾値電圧調整材料を選択するステップを含む、請求項７又は８に記載の方法。
  12. 前記少なくとも１つのパターン形成された犠牲材料を形成する前に、前記高ｋゲート誘電体及び前記閾値電圧調整材料のスタックを形成するステップをさらに含み、前記スタックを形成するステップは、第１のデバイス領域においてｎＦＥＴ閾値電圧調整材料を選択し、第２のデバイス領域においてｐＦＥＴ閾値電圧調整材料を選択するステップを含む、請求項７又は８に記載の方法。
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