KR20100123595A - 비대칭 반도체 디바이스 및 이의 제조 방법 - Google Patents

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Abstract

하이 케이(high k) 게이트 유전체의 표면 상에 위치하는 비대칭 게이트 스택을 포함하는 반도체 구조가 제공된다. 상기 비대칭 게이트 스택은 제1 부분 및 제2 부분을 포함한다. 상기 제1 부분은 상기 제2 부분과 다른 스레쉬홀드 전압을 갖는다. 본 발명의 비대칭 게이트 스택의 상기 제1 부분은 아래에서 위로 스레쉬홀드 전압 조정 재료 및 적어도 제1 도전성 스페이서를 포함하는 한편, 본 발명의 비대칭 게이트 스택의 상기 제2 부분은 상기 하이 케이 게이트 유전체 위에 적어도 제2 도전성 스페이서를 포함한다. 몇몇 실시예들에서, 상기 제2 도전성 스페이서는 상기 아래에 놓인 하이 케이 게이트 유전체와 직접 접촉하는 반면, 다른 실시예들에서, 상기 제1 및 제2 도전성 스페이서가 서로 다른 도전성 재료들로 구성되는 경우, 상기 제2 도전성 스페이서의 베이스는 상기 스레쉬홀드 전압 조정 재료와 직접 접촉한다.

Description

비대칭 반도체 디바이스 및 이의 제조 방법{ASYMMETRIC SEMICONDUCTOR DEVICES AND METHOD OF FABRICATING}
본 발명은 반도체 디바이스 및 이의 제조 방법과 관련된다. 더 상세하게는, 본 발명은 비대칭 반도체 디바이스(asymmetric semiconductor devices), 및 이 비대칭 반도체 디바이스의 제조에 스페이서 기술(spacer scheme)이 채용되는 방법과 관련된다.
현대의 집적회로 제조에서의 하나의 추세는 가능한 한 작은 반도체 디바이스들(예를 들어, 전계 효과 트랜지스터들(field effect transistors, FETs))을 생산하는 것이다. 일반적인 FET에서는, 반도체 기판에 n 형 또는 p 형 불순물들을 주입함으로써, 반도체 기판의 활성 영역에 소스 및 드레인이 형성된다. 소스와 드레인 사이에는 채널(또는 바디) 영역이 배치된다. 바디 영역 위에는 게이트 전극(gate electrode)이 배치된다. 게이트 전극과 바디는 게이트 유전층(gate dielectric layer)에 의해 분리된다.
트랜지스터들을 더 작게 제조하면 비교적 작은 다이 면적에 비교적 큰 회로 시스템들의 형성을 위해 하나의 기판 상에 더 많은 트랜지스터들이 배치되는 것이 가능해지지만, 이러한 다운스케일링(downscaling)은 많은 성능 저하 효과를 초래할 수 있다. 또한, 디바이스 설계자들이 다양한 제조 기술들에 의해 부과되는 한계들(limitations)에 의해 제약을 받으므로, 종종 원하는 디바이스를 달성하는 것이 어렵다. 예를 들어, 마스크 층(mask layer) - 이 마스크 층은 디바이스 컴포넌트들(예, 게이트)의 크기 및 배치를 결정하기 위해 사용됨 - 을 패턴하기 위해 포토리소그래피(photolithography)가 흔히 사용된다. 그러나, 리소그래피의 한계들은 게이트 형성을 특정한 최소 길이로 제한한다.
비대칭 FET 디바이스들은 전통적인 FET 디바이스들에 비해 몇 가지 이득 - 예를 들면, 향상된 디바이스 성능 및 감소된 드레인 충돌 이온화(drain impact ionization)) - 을 제공한다. 비록 비대칭 FET 디바이스들이 전통적인 FET들에 비해 향상을 제공하지만, 종래의 비대칭 FET 디바이스들의 경우, 게이트의 길이를 정의(define)하기 위해 리소그래피가 또한 사용되므로, 이것들의 스케일링은 또한 제한된다.
따라서, 당해 기술 분야에서는 감소된 크기 및 향상된 디바이스 성능을 갖는 반도체 디바이스들(예, 비대칭 FET들)에 대한 요구가 있다. 또한, 그러한 반도체 디바이스들을 만들기 위한 제조 기술들에 대한 요구가 있다.
본 발명의 일 측면에 따라, 하이 케이(high k) 게이트 유전체(gate dielectric)의 표면 상에 위치한 비대칭 게이트 스택(asymmetric gate stack)을 포함하는 반도체 구조가 제공된다. 본 명세서 전체에서 "하이 케이 게이트 유전체" 라는 용어는 실리콘 산화물(silicon oxide)보다 큰 유전상수(dielectric constant, k)를 갖는 유전체 재료를 의미한다. 상기 비대칭 게이트 스택은 제2 부분 옆으로 인접하는(laterally adjoining) 제1 부분을 포함한다. 상기 제1 부분은 상기 제2 부분과 다른 스레쉬홀드 전압(threshold voltage)을 갖는다. "비대칭 게이트 스택"이라는 용어는 제2 부분 옆으로 인접해 있는 제1 부분을 갖는 게이트 스택 - 상기 제1 부분 및 제2 부분에서 상기 스레쉬홀드 전압이 서로 다름 - 을 일컫는다. 상기 비대칭 게이트 스택들의 제1 부분 및 제2 부분은 논-미러 이미지들(non-mirror images), 또는 서로의 미러 이미지들(mirror images)일 수 있고, 본 명세서에서 비대칭(asymmetry)은 스레쉬홀드 전압에 관해서이다.
발명의 일 실시예에서, 본 발명의 비대칭 게이트 스택의 상기 제1 부분에는 존재하지만 상기 비대칭 게이트의 상기 제2 부분에는 존재하지 않는 스레쉬홀드 전압 조정 재료(threshold voltage adjusting material)로 인해, 상기 제1 부분은 상기 제2 부분보다 낮은 스레쉬홀드 전압을 갖는다. 특히, 본 발명의 비대칭 게이트 스택의 상기 제1 부분은 아래에서 위로(from bottom to top) 스레쉬홀드 전압 조정 재료 및 적어도 제1 도전성 스페이서(first conductive spacer)를 포함하고, 본 발명의 비대칭 게이트 스택의 상기 제2 부분은 상기 게이트 유전체 위에 위치한 제2 도전성 스페이서를 포함한다. 서로 직접 접촉하고 있는 상기 제1 및 제2 도전성 스페이서는 함께(collectively) 본 발명의 구조의 게이트 전극을 형성한다는 것에 주목하자. 본 발명에서, 상기 제1 도전성 스페이서 및 상기 제2 도전성 스페이서는 공통의 하이 케이 게이트 유전체 위에 존재한다는 것에 주목하자.
또 다른 실시예에서, 상기 제1 및 제2 도전성 스페이서에 서로 다른 도전성 재료들을 제공함으로써 상기 비대칭 게이트 스택의 상기 제1 및 제2 부분에서 서로 다른 스레쉬홀드 전압들이 달성된다. 이 실시예에서, 상기 제1 도전성 스페이서 및 상기 제2 도전성 스페이서는 공통의 스레쉬홀드 전압 조정 재료의 표면 상에 위치한다.
위에서 기술된 비대칭 게이트 스택들은 nFET 게이트 스택 또는 pFET 게이트 스택일 수 있다.
본 발명의 다른 측면에서, 상보형 금속 산화물 반도체(complementary metal oxide semiconductor, CMOS) 구조가 제공된다. 상기 CMOS 구조는 반도체 기판 - 이 반도체 기판은 nFET 디바이스 영역 및 pFET 디바이스 영역을 포함함 - 의 표면 상에 위치한 적어도 하나의 nFET 및 적어도 하나의 pFET를 포함한다. 상기 nFET 디바이스 내에는 하이 케이 게이트 유전체 상에 위치한 적어도 하나의 nFET 비대칭 게이트 스택이 존재한다. 상기 nFET 비대칭 게이트 스택은 제2 nFET 부분 옆으로 인접하는 제1 nFET 부분을 포함한다. 상기 제1 nFET 부분은 상기 제2 nFET 부분과 다른 스레쉬홀드 전압을 갖는다. 상기 nFET 비대칭 게이트 스택의 상기 제1 nFET 부분은 아래에서 위로 nFET 스레쉬홀드 전압 조정 재료 및 적어도 제1 도전성 스페이서를 포함하며, 상기 nFET 비대칭 게이트 스택의 상기 제2 nFET 부분은 상기 게이트 유전체 위에 위치한 적어도 제2 도전성 스페이서를 포함한다. 일부 실시예들에서, 상기 nFET 비대칭 게이트 스택의 상기 제2 부분은 상기 스레쉬홀드 전압 조정 재료를 포함하지 않는 반면, 다른 실시예들(상기 제1 및 제2 도전성 스페이서들이 서로 다른 도전성 재료들로 구성된 경우)에서는, 상기 nFET 비대칭 게이트 스택의 상기 제2 부분도 상기 스레쉬홀드 전압 조정 재료를 포함한다. 또한 본 발명의 상기 CMOS 내에는, pFET 비대칭 게이트 스택이 상기 nFET 디바이스 영역 내의 하이 케이 게이트 유전체 상에 위치한다. 일반적으로(그러나 반드시 늘 그런 것은 아님), 서로 다른 디바이스 영역들에는 공통의 하이 케이 게이트 유전체가 존재한다. 상기 pFET 비대칭 게이트 스택은 제2 pFET 부분 옆으로 인접하는 제1 pFET 부분을 포함한다. 상기 제1 pFET 부분은 상기 제2 pFET 부분과 다른 스레쉬홀드 전압을 갖는다. 상기 비대칭 pFET 게이트 스택의 상기 제1 pFET 부분은 아래에서 위로 pFET 스레쉬홀드 전압 조정 재료 및 적어도 제1 도전성 스페이서를 포함하며, 상기 pFET 비대칭 게이트 스택의 상기 제2 pFET 부분은 상기 게이트 유전체 위에 위치한 적어도 제2 도전성 스페이서를 포함한다. 일부 실시예들에서, 상기 pFET 비대칭 게이트 스택의 상기 제2 부분은 상기 스레쉬홀드 전압 조정 재료를 포함하지 않는 반면, 다른 실시예들(상기 제1 및 제2 도전성 스페이서들이 서로 다른 도전성 재료들로 구성된 경우)에서는, 상기 pFET 비대칭 게이트 스택의 상기 제2 부분도 상기 스레쉬홀드 전압 조정 재료를 포함한다.
본 발명의 다른 측면은 앞서 언급한 반도체 구조들을 제조하는 방법과 관련된다. 본 발명의 방법은 스페이서 기술을 사용하는데, 이러한 스페이서 기술은 리소그래피 마스크들(lithographic masks)을 사용하지 않는다. 이와 같이, 본 발명의 스페이서 기술은 통상의 리소그래피 기술을 사용하여 획득될 수 있는 가장 작은 치수(dimension)보다 더 작은 게이트들의 제조를 가능하게 한다. 또한, 본 발명의 스페이서 기술은 동일 게이트 스택 내에서 가변적인 일함수(variable workfunction)를 갖는 비대칭 게이트 스택의 생성을 가능하게 한다.
본 발명의 방법은 아래에서 위로 하이 케이 게이트 유전체 및 스레쉬홀드 전압 조정 재료를 포함하는 재료 스택 상에 적어도 하나의 패턴된 희생 재료(sacrificial material)를 먼저 형성하는 단계를 포함한다. 다음으로, 적어도 하나의 도전성 스페이서는 상기 적어도 하나의 패턴된 희생 재료의 노출된 측벽들 상에 형성되는데, 여기서 상기 제1 도전성 스페이서의 베이스(base)는 상기 스레쉬홀드 전압 조정 재료의 표면 상에 위치한다. 본 발명의 일부 실시예들에서, 제2 도전성 스페이서는 상기 제1 도전성 스페이서를 형성한 후에 형성될 수 있다. 그러한 실시예가 수행될 경우, 상기 제1 및 제2 도전성 스페이서는 서로 다른 도전성 재료로 구성된다. 그런 다음, 상기 적어도 제1 도전성 스페이서에 의해 보호되지 않는 상기 스레쉬홀드 전압 조정 재료의 노출된 부분들 및 상기 적어도 하나의 패턴된 희생 재료는 제거되어 상기 하이 케이 유전체의 표면을 노출시킨다. 만약 제2 도전성 스페이서가 미리 형성되지 않았다면, 상기 제2 도전성 스페이서는 상기 제1 도전성 스페이서 옆으로 인접하여 형성되되, 상기 제2 도전성 스페이서의 베이스는 상기 하이 케이 게이트 유전체의 상기 노출된 표면의 부분 상에 위치한다. 그런 다음, 상기 적어도 하나의 패턴된 희생 재료, 상기 스레쉬홀드 전압 조정 재료의 부분들, 및 상기 제1 도전성 스페이서와 상기 제2 도전성 스페이서에 의해 보호되지 않는 상기 하이 케이 게이트 유전체의 부분들은 제거된다. 이 단계 다음에, 본 발명의 비대칭 FET를 포함하는 반도체 구조를 형성하기 위해, 다양한 주입(implantation) 단계들 및 유전체 스페이서 형성 단계가 수행된다.
도 1은 본 발명에서 채용될 수 있는 아래에서 위로 반도체 기판, 하이 케이 유전체 및 스레쉬홀드 전압 조정 재료를 포함하는 초기의 구조를 (단면을 통해) 도시하는 도면이다.
도 2는 상기 스레쉬홀드 전압 조정 재료의 상부 표면(upper surface) 상에 패턴된 희생 재료를 형성한 후의 도 1의 구조를 (단면을 통해) 도시하는 도면이다.
도 3은 상기 패턴된 희생 재료의 노출된 측벽들 상에 제1 도전성 스페이서를 형성한 후의 도 2의 구조를 (단면을 통해) 도시하는 도면이다.
도 4는 상기 제1 도전성 스페이서 또는 상기 패턴된 희생 재료에 의해 보호되지 않는 상기 스레쉬홀드 전압 조정 재료의 상기 노출된 부분들을 제거한 후의 도 3의 구조를 (단면을 통해) 도시하는 도면이다.
도 5는 하이 케이 게이트 유전체의 노출된 부분들 상에 그리고 상기 제1 도전성 스페이서 옆으로 인접해 있게 제2 도전성 스페이서를 형성한 후의 도 4의 구조를 (단면을 통해) 도시하는 도면이다.
도 6은 상기 패턴된 희생 재료를 제거하고 비대칭 게이트 스택들을 형성한 후의 도 5의 구조를 (단면을 통해) 도시하는 도면이다.
도 7은 소스 및 드레인 확장 주입(extension implant)을 수행한 후의 도 6의 구조를 (단면을 통해) 도시하는 도면이다.
도 8은 상기 비대칭 게이트 스택들에 인접하는 유전체 스페이서를 형성한 후의 도 7의 구조를 (단면을 통해) 도시하는 도면이다.
도 9는 소스 및 드레인 주입을 수행한 후의 도 8의 구조를 (단면을 통해) 도시하는 도면이다.
도 10은 제1 도전성 스페이서 및 상기 제1 도전성 스페이서 이외의 다른 구성의 제2 도전성 스페이스가 도 2에 도시된 구조에 적용되는 본 발명의 다른 실시예를 (단면을 통해) 도시하는 도면이다.
비대칭 반도체 디바이스들을 제공하고 이것들을 제조하는 방법을 제공하는 본 발명은, 이제 다음의 논의들 및 본 출원서에 동반되는 도면들을 참조함으로써 더 상세히 기술될 것이다. 본 출원서의 도면들은 단지 예시적인 목적들을 위해 제공되는 것이므로, 도면들은 크기가 맞도록 도시되지는 않았다는 점을 주목하자.
다음의 설명에서, 본 발명의 완전한 이해를 제공하고자 많은 구체적인 상세 부분들(예를 들어, 특정 구조들, 컴포넌트들, 재료들, 크기들, 처리 단계들 및 기술들)이 제시된다. 그러나, 당해 기술 분야에서 통상의 기술을 가진 자라면 그러한 구체적인 상세 부분들이 없이도 발명이 실시될 수 있다는 것을 이해할 것이다. 어떤 경우에는, 잘 알려진 구조들 또는 처리 단계들은 발명을 모호하게 하지 않도록 하기 위해 상세히 기술되지 않았다.
층(layer), 영역(region) 또는 기판(substrate)과 같은 하나의 구성요소가 다른 하나의 구성요소 "상에(on)" 또는 "위에(over)" 있는 것으로 언급된 경우에는, 그것은 그 다른 구성요소 바로 위에 있을 수도 있고, 또는 중간의 구성요소들이 또한 존재할 수도 있다는 것이 이해될 것이다. 이와는 대조적으로, 하나의 구성요소가 다른 하나의 구성요소 "상에 바로(directly on)" 또는 "바로 위에(directly over)" 있는 것으로 언급되는 경우에는 어떠한 중간의 구성요소들도 존재하지 않는다. 또한, 하나의 구성요소가 다른 하나의 구성요소에 "연결된(connected)" 또는 "결합된(coupled)" 것으로 언급된 경우에는, 그것이 그 다른 구성요소에 바로 연결 또는 결합될 수도 있고, 또는 중간의 구성요소들이 존재할 수도 있다는 것이 이해될 것이다. 이와는 대조적으로, 하나의 구성요소가 다른 하나의 구성요소에 "바로 연결" 또는 "바로 결합" 되는 것으로 언급되는 경우에는, 어떠한 중간의 구성요소들도 존재하지 않는다.
이제 도 1-9를 참조하면, 도 1-9는 본 발명의 일 실시예에 따른 제조의 여러가지 단계들 동안 비대칭 반도체 디바이스를 (단면을 통해) 도시하는 도면들이다. 이 실시예에서의 본 발명의 방법은 도 1에 도시된 초기 구조(10)를 먼저 제공함으로써 시작된다. 도 1에 도시된 초기 구조(10)는 반도체 기판(12), 반도체 기판(12) 위에 위치하는 하이 케이 게이트 유전체(14) 및 하이 케이 게이트 유전체(14)의 표면 상에 위치하는 스레쉬홀드 전압 조정 재료(16)를 포함한다.
도 1에 도시된 반도체 기판(12)은, Si, Ge, SiGe, SiC, SiGeC, GaAs, GaN, InAs, InP 및 다른 모든 III/V 또는 II/VI 화합물 반도체들을 포함하는 반도체 재료로 구성된다. 그러나, 이러한 예들로 한정되는 것은 아니다. 또한 반도체 기판(12)은 Si/SiGe, 실리콘-온-인슐레이터(silicon-on-insulator, SOI), SiGe-온-인슐레이터(SiGe-on-insulator, SGOI) 또는 게르마늄-온-인슐레이터(germanium-on-insulator, GOI)와 같은 층을 이룬 반도체(layered semiconductor) 또는 유기 반도체(organic semiconductor)를 포함할 수 있다. 본 발명의 일부 실시예들에서, 반도체 기판(12)은 Si-함유 반도체 재료(Si-containing semiconductor material), 즉 실리콘을 포함하는 반도체 재료로 구성되는 것이 바람직하다. 반도체 기판(12)은 도프(dope) 또는 언도프(undope)될 수 있고, 또는 반도체 기판(12) 내에 도프된 영역(doped region) 또는 언도프된 영역(undoped region)을 포함할 수도 있다. 반도체 기판(12)은 단결정 배향(single crystal orientation)을 포함할 수 있고, 또는 서로 다른 결정 배향들을 갖는 적어도 두 개의 동일평면상의(coplanar) 표면 영역들을 포함할 수 있다. 후자는 당해 기술 분야에서 하이브리드 기판(hybrid substrate)으로 일컬어진다. 하이브리드 기판이 채용될 경우, nFET는 일반적으로 (100) 결정 표면 상에 형성되는 반면, pFET는 일반적으로 (110) 결정 평면 상에 형성된다. 상기 하이브리드 기판은 당해 기술 분야에서 잘 알려진 기술들에 의해 형성될 수 있다. 예를 들어, 미국특허번호 7,329,923, 미국특허출원공개번호 20050116290(2005년 6월 2일자) 및 미국특허번호 7,023,055를 참조할 수 있다. 이 내용들은 본 명세서에 참조로 포함된다.
반도체 기판(12)은 또한 제1 도프된(n- 또는 p-) 영역, 제2 도프된(n- 또는 p-) 영역을 포함할 수 있다. 설명을 명확하게 하기 위해, 상기 도프된 영역들은 본 출원서의 도면들 중 어디에도 구체적으로 도시되지는 않았다. 상기 제1 도프된 영역 및 상기 제2 도프된 영역은 동일할 수 있고, 또는 이 영역들은 서로 다른 도전율(conductivity) 및/또는 도핑 농도(doping concentration)를 가질 수 있다. 이러한 도프된 영역들은 "웰(well)들"로 알려져 있고, 이것들은 통상의 이온 주입 공정들을 이용하여 형성된다.
그런 다음, 일반적으로 반도체 기판(12) 내에 적어도 하나의 절연 영역(isolation region)(미도시)이 형성된다. 상기 절연 영역은 트렌치 절연 영역(trench isolation region) 또는 필드 산화물 절연 영역(field oxide isolation region)일 수 있다. 상기 절연 영역은 당해 기술 분야에서 숙련된 자들에게 잘 알려진 통상의 트렌치 절연 공정을 이용하여 형성된다. 예를 들어, 상기 트렌치 절연 영역을 형성할 때, 리소그래피(lithography), 식각(etching) 및 트렌치 유전체로써 그 트렌치를 채우는 단계(filling)가 사용될 수 있다. 선택적으로는, 트렌치를 채우는 단계(trench fill, 이하 '트렌치 필'이라 함)에 앞서 라이너(liner)가 그 트렌치에 형성될 수 있고, 상기 트렌치 필에 앞서 치밀화(densification) 단계가 수행될 수 있고, 또한 평탄화(planarization) 공정이 상기 트렌치 필을 뒤따를 수 있다. 상기 필드 산화물(field oxide)은 소위 실리콘의 로컬 산화 공정(local oxidation of silicon process)을 이용하여 형성될 수 있다. 상기 적어도 하나의 절연 영역은 이웃하는 게이트 영역들 사이에 절연을 제공하며, 일반적으로, 상기 이웃하는 게이트들이 반대의 도전성들(즉, nFET들 및 pFET들)을 갖는 경우 요구됨을 주목하자.
반도체 기판(12)을 처리한 후, 반도체 기판(12)의 표면 상에 선택적으로 케목스층(chemox layer)(미도시)이 형성된다. 상기 선택적인 케목스층은 당해 기술 분야의 숙련된 자들에게 잘 알려진 통상의 성장 기술(예를 들어, 산화(oxidation) 또는 산질화(oxynitridation))를 이용하여 형성된다. 본 발명의 일부 실시예들에서, 상기 케목스층은 습식 화학적 산화 공정(wet chemical oxidation process)에 의해 형성된다. 기판(12)이 Si 함유 반도체일 경우, 상기 케목스층은 실리콘 산화물, 실리콘 산질화물 또는 질화 실리콘 산화물(nitrided silicon oxide)로 구성된다. 기판(12)이 Si 함유 반도체 이외의 것인 경우, 상기 케목스층은 반도전성 산화물(semiconducting oxide), 반도전성 산질화물(semiconducting oxynitride) 또는 질화 반도전성 산화물(nitrided semiconducting oxide)을 포함할 수 있다. 상기 케목스층의 두께는 일반적으로 약 0.5nm 내지 약 1.2nm이고, 더 일반적으로는 약 0.8nm 내지 약 1nm의 두께이다. 그러나, 상기 두께는 통상적으로 FET 또는 CMOS 제조 동안 요구되는 더 높은 온도들에서 처리한 후에는 다를 수 있다.
그런 다음, 반도체 기판(12) 위에 하이 케이 게이트 유전체(14)가 형성된다. 본 발명에 채용되는 하이 케이 게이트 유전체(14)는 실리콘 산화물의 유전상수(예, 3.9)보다 큰 유전상수를 갖는 유전체 금속 산화물을 포함한다. 일반적으로, 본 발명에 채용되는 하이 케이 게이트 유전체(14)는 4.0보다 큰 유전상수를 가지며, 더 일반적으로는, 8.0보다 큰 유전상수를 갖는다. 하이 케이 유전체 재료들의 예로서는, HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, 이것들의 규화물(silicate), 및 이것들의 합금(alloy) 등이 있으나, 이러한 것들로 한정되는 것은 아니다. 또한 이러한 하이 케이 재료들의 다층화된 스택들(multilayered stacks)이 하이 케이 게이트 유전체(14)로서 채용될 수 있다. x의 각각의 값은 독립적으로 0.5 내지 3의 범위에 있고, y의 각각의 값은 독립적으로 0 내지 2의 범위에 있다.
하이 케이 게이트 유전체(14)의 두께는 그것을 형성하기 위해 사용되는 기술들에 의존하여 변할 수 있다. 그러나, 일반적으로, 하이 케이 게이트 유전체(14)는 0.5nm 내지 10nm의 두께를 가지며, 더 일반적으로는 1.0nm 내지 5nm의 두께를 갖는다.
하이 케이 게이트 유전체(14)는 당해 기술 분야에서 잘 알려진 방법들에 의해 형성된다. 그러한 방법들의 예로서는, 화학적 기상 증착(chemical vapor deposition, CVD), 물리적 기상 증착(physical vapor deposition, PVD), 분자 빔 증착(molecular beam deposition, MBD), 펄스 레이저 증착(pulsed laser deposition, PLD), 액적 화학 증착(liquid source misted chemical deposition, LSMCD), 원자층 증착(atomic layer deposition, ALD), 및 기타의 유사 증착 공정들이 있다.
하이 케이 게이트 유전체(14)를 형성한 후, 스레쉬홀드 전압 조정 재료(16)가 하이 케이 게이트 유전체(14)의 노출된 상부 표면 상에 형성된다. 본 명세서 전반에 사용되는 "스레쉬홀드 전압 조정 재료"라는 용어는, 게이트 스택의 스레쉬홀드 전압을 nFET 또는 pFET 대역 에지(band edge) 방향으로 옮기는 재료를 나타낸다. 본 발명에 채용되는 스레쉬홀드 전압 조정 재료(16)는 nFET 스레쉬홀드 전압 조정 재료 또는 pFET 스레쉬홀드 전압 조정 재료를 포함할 수 있다. 본 발명의 이 단계에서 채용되는 스레쉬홀드 전압 조정 재료의 유형은 어떤 도전형 디바이스(예를 들어, nFET 또는 pFET)가 제조되는지에 의존한다.
본 발명에 사용될 수 있는 nFET 스레쉬홀드 전압 조정 재료의 일 예는, 원소 주기율표(the Periodic Table of Elements)(CAS 버젼)의 그룹 IIIB(예를 들어, La, Ce, Pr, Nd, Pm, Sm, Eu, Ga, Tb, Dy, Ho, Er, Tm, Yb, Lu 또는 이것들의 혼합물)에서의 적어도 하나의 원소의 산화물 또는 질화물을 포함하는 희토류 금속 함유 재료(rare earth metal-containing material)이다. 바람직하게는, 상기 희토류 금속 함유 재료는 La, Ce, Y, Sm, Er, 및/또는 Tb를 포함하며, 더 바람직하게는 La2O3 또는 LaN을 포함한다.
상기 희토류 금속 함유 재료는 통상의 증착 공정(예를 들어, 증발(evaporation), 분자 빔 증착, 금속유기 화학 기상 증착(metalorgano chemical vapor deposition, MOCVD), 원자층 증착(ALD), 물리적 기상 증착(PVD), 기타의 유사 증착 공정들)을 이용하여 형성된다. 본 발명의 일 실시예에서, 상기 희토류 금속 함유 재료는 상기 하이 케이 게이트 유전체를 포함하는 구조를 분자 빔 증착 챔버의 로드락(load-lock) 내에 배치하고, 뒤이어 이 챔버를 10-5Torr 에서 10-8 Torr의 범위로 펌프 다운(pump down)함으로써 형성된다. 이들 단계들 후, 상기 구조는 산소 또는 질소 및 희토류 금속의 원자/분자 빔들을 상기 구조의 표면 상으로 향하게 함으로써 La 산화물과 같은 상기 희토류 금속 함유 재료가 증착(deposit)되는 성장 챔버(growth chamber) 내로 진공을 유지하면서 삽입된다. 특히, 상기 챔버의 낮은 압력 때문에, 상기 릴리스된 원자/분자 종들(species)은 빔과 유사하여 상기 구조에 도착하기 전에는 흩어지지 않는다. 약 300℃의 기판 온도가 사용된다. La2O3 증착의 경우, 상기 La 증발 셀(evaporation cell)은 1400℃ 내지 1700℃의 온도 범위에서 유지되고, 분자 산소의 1sccm 내지 3sccm의 플로우 레이트(flow rate)가 사용된다. 이와는 다르게, 또한 원자 또는 여기된(excited) 산소가 사용될 수 있으며, 이것은 50Watt 내지 600Watt의 범위에서 여기된 RF(radio frequency) 소스를 통해 상기 산소를 통과시킴으로써 만들어질 수 있다. 상기 증착 동안, 상기 챔버 내의 압력은 1x10-5Torr 내지 8x10-5Torr의 범위에 있을 수 있고, La 산화물 성장률(growth rate)은 0.1nm/분 내지 2nm/분의 범위에 있을 수 있고, 더 일반적으로는 0.5nm/분 내지 1.5nm/분 범위에 있을 수 있다.
본 발명에서 사용될 수 있는 nFET 스레쉬홀드 전압 조정 재료의 다른 예는, 화학식 MAx(여기서, M은 알칼리토류 금속(alkaline earth metal)(Be, Mg, Ca, Sr, 및/또는 Ba)이고, A는 O, S 및 할로겐화물(halide) 중 하나이고, x는 1 또는 2임)를 갖는 화합물을 포함하는 알칼리토류 금속 함유 재료(alkaline earth metal-containing material)이다. 본 발명은 알칼리토류 금속들의 혼합 및/또는 산염화물(oxychloride)과 같은 음이온들(anions)의 혼합을 포함하는 알칼리토류 금속 함유 화합물들을 고려할 수 있다는 것을 주목하자. 본 발명에 사용될 수 있는 알칼리토류 금속 함유 화합물들의 예들로서는, MgO, MgS, MgF2, MgCl2, MgBr2, MgI2, CaO, CaS, CaF2, CaCl2, CaBr2, CaI2, SrO, SrS, SrF2, SrCl2, SrBr2, SrI2, BaO, BaS, BaF2, BaCl2, BaBr2, 및 BaI2 등이 있으나, 이러한 것들로 한정되는 것은 아니다. 본 발명의 하나의 바람직한 실시예에서, 상기 알칼리토류 금속 함유 화합물은 Mg를 포함한다. MgO는 본 발명에 채용되는 가장 바람직한 알칼리토류 금속 함유 재료이다.
상기 알칼리토류 금속 함유 재료는 통상의 증착 공정(예를 들어, 타겟으로부터의 스퍼터링(sputtering), 산소 플라즈마 조건들 하의 알칼리토류 금속의 반응성 스퍼터링(reactive sputtering), 전기도금(electroplating), 증발(evaporation), 분자 빔 증착, MOCVD, ALD, PVD 및 기타의 유사한 증착 공정들을 포함함)을 이용하여 형성된다.
nFET 스레쉬홀드 전압 조정 재료들에 더하여, 스레쉬홀드 전압 조정 재료(16)는 다르게는 pFET 스레쉬홀드 전압 조정 재료일 수 있다. pFET 스레쉬홀드 전압 조정 재료들의 예들에는 Al(및 예를 들어 Al2O3와 같은 비도전성의 Al의 화합물들), Ge(및 예를 들어 GeO2와 같은 비도전성의 Ge의 화합물들), 및 TiO2 및 Ta2O5와 같은 Ti 및 Ta 각각의 비도전성 화합물들이 있다.
상기 nFET 스레쉬홀드 전압 조정 재료들은 당해 기술 분야에서 잘 알려진 공정들(예를 들어, CVD, PECVD(plasma enhanced chemical vapor deposition), 화학 용액 증착(chemical solution deposition), 원자층 증착(ALD), PVD, 스퍼터링 및 도금 등)을 이용하여 형성된다. 그러나, 이러한 것들로 한정되는 것은 아니다.
스레쉬홀드 전압 조정 재료(16)로 사용된 재료의 유형에도 불구하고, 스레쉬홀드 전압 조정 재료(16)는 0.1nm 내지 5.0nm의 두께를 가지며, 더 일반적으로는, 0.3nm 내지 2.0nm의 두께를 갖는다.
다음으로, 도 2에 도시된 바와 같이, 스레쉬홀드 전압 조정 재료(16)의 상부 표면 상에 패턴된 희생 재료(18)가 형성된다. 패턴된 희생 재료(18)는 후속하여 형성될 도전성 스페이서들(conductive spacers)과 비교하여 선택적으로 제거될 수 있는 재료로 구성된다. 본 발명의 일 실시예에서, 상기 희생 재료는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 또는 이것들의 조합으로 구성된다. 바람직하게는, 실리콘 질화물이 상기 희생 재료로서 채용된다.
패턴된 희생 재료(18)는 스레쉬홀드 전압 조정 재료(16) 위에 희생 재료의 블랭킷층(blanket layer)의 증착(deposition)에 이어서 리소그래피 및 식각에 의해 형성된다. 희생 재료의 블랭킷층의 증착은 통상의 증착 공정(예를 들어, CVD, PECVD, ALD, 증발, PVD 및 스퍼터링 등, 그러나 이러한 예들로 한정되는 것은 아님)을 포함한다. 희생 재료의 블랭킷층의 두께는 상기 희생 재료의 재료 뿐만 아니라 희생 재료를 형성하기 위해 사용되는 증착 기술에 의존하여 변할 수 있다. 일반적으로, 상기 증착되는 희생 재료는 25nm 내지 500nm의 두께를 가지며, 더 일반적으로는 50nm 내지 200nm의 두께를 갖는다. 희생 재료의 블랭킷층의 증착에 뒤이어 포토레지스트(photoresist)가 희생 재료의 블랭킷층의 표면 상에 형성된다. 이러한 포토레지스트의 형성은 통상의 증착 공정에 의한다. 상기 통상의 증착 공정의 예로서는, CVD, PECVD, 증발, 스핀온 코팅(spin-on coating) 등이 있다. 그런 다음, 상기 적용된 포토레지스트는 원하는 방사 패턴(예, 일반적인 게이트 패턴)에 노출되고, 그 후, 상기 노출된 포토레지스트는 통상의 레지스트 현상제(resist developer)를 이용하여 현상(develop)된다. 그런 다음, 상기 포토레지스트의 패턴은 건식 식각(dry etching)(즉, 반응성 이온 식각(reactive ion etching), 플라즈마 식각(plasma etching), 이온빔 식각(ion beam etching), 또는 레이저 어블레이션(laser ablation)) 및 습식 화학 식각(wet chemical etching) 중 하나를 이용하여 희생 재료의 상기 하부 블랭킷층으로 전사(transfer)된다.
다음으로, 도 3에서 보여지는 바와 같이, 스레쉬홀드 전압 조정 재료(16)의 노출된 표면 위에 그리고 패턴된 희생 재료(18)의 노출된 측벽들(sidewalls) 상에 제1 도전성 스페이서(20)가 형성된다. 즉, 제1 도전성 스페이서(20)의 베이스(base)는 상기 스레쉬홀드 전압 조정 재료의 표면 상에 위치하는 한편, 제1 도전성 스페이서(20)의 측벽은 패턴된 희생 재료(18)의 측벽들 옆으로 인접하고 있다. 제1 도전성 스페이서(20)는 본 발명의 비대칭 반도체 구조의 제1 게이트 전극 부분을 형성한다는 점을 알 수 있다. 제1 도전성 스페이서(20)는 일반적으로 FET 디바이스의 게이트 전극으로 사용되는 도전성 재료로 구성된다. 제1 도전성 스페이서(20)로서 사용될 수 있는 그러한 도전성 재료들의 예들에는 다결정 실리콘(polycrystalline silicon), 다결정 실리콘 게르마늄, 원소 금속(elemental metal)(예, 텅스텐, 티타늄, 탄탈륨, 알루미늄, 니켈, 루테늄, 팔라듐 및 플라티늄 등), 적어도 하나의 원소 금속의 합금, 원소 금속 질화물(예, 텅스텐 질화물, 알루미늄 질화물, 및 티타늄 질화물), 원소 금속 규화물(예, 텅스텐 규화물, 니켈 규화물, 및 티타늄 규화물) 및 이것들의 다층들(multilayers) 등이 있으나, 이러한 예들로 한정되는 것은 아니다. 바람직하게는, 제1 도전성 스페이서(20)는 적어도 원소 금속을 포함한다. 일 실시예에서, 티타늄 질화물이 상기 도전성 재료로서 사용된다.
제1 도전성 스페이서(20)는 본 발명의 비대칭 반도체 디바이스의 제1 게이트 전극 부분을 형성하며, 당해 기술 분야에서 잘 알려진 통상의 기술들(예를 들어, 도전성 재료의 증착, 그 이후의 이방성 식각(anisotropic etching))을 이용하여 형성된다. 제1 도전성 스페이서(20)는 그것의 베이스로부터 측정될 때, 5nm 내지 50nm의 폭을 갖는다. 일부 실시예들에서, 상기 도전성 재료는 당해 기술 분야에서 잘 알려진 이온 주입(ion implantation)과 같은 알려진 도핑 공정을 이용하여 식각에 앞서 도프될 수 있다.
본 발명의 방법의 이 시점에서, 제1 도전성 스페이서(20) 또는 패턴된 희생 재료(18)에 의해 보호되지 않는 적어도 스레쉬홀드 전압 조정 재료(16)의 노출된 부분들은, 제1 도전성 스페이서(20), 패턴된 희생 재료(18) 및 하이 케이 게이트 유전체(14)와 비교해서, 선택적으로 노출된 스레쉬홀드 전압 조정 재료(16)를 제거하는 식각 공정을 이용하여 제거된다. 본 발명의 이 단계에서 사용될 수 있는 그러한 선택적인 식각 공정의 일 예는 HCL 등을 포함한다. 적어도 상기 스레쉬홀드 전압 조정 재료의 노출된 부분들을 제거한 후 형성되는 결과의 구조는, 예를 들어 도 4에 도시되어 있다.
다음으로, 도 5에서 보여지는 바와 같이, 제2 도전성 스페이서(22)가 제1 도전성 스페이서(20)에 인접하여 그리고 하이 케이 게이트 유전체(14)의 현재의 노출된 표면 상에 형성된다. 제2 도전성 스페이서(22)는 본 발명의 비대칭 반도체 구조의 제2 게이트 전극 부분을 형성한다는 점을 주목하자. 제1 도전성 스페이서(20) - 제1 도전성 스페이서(20)의 베이스는 남은 스레쉬홀드 전압 조정 재료(16)의 표면 상에 위치함 - 와는 달리, 본 발명의 이 실시예에서 제2 도전성 스페이서(22)의 베이스는 하이 케이 게이트 유전체(14)의 표면 상에 존재한다. 본 발명의 이 실시예에 있어서 제2 도전성 스페이서(22)의 베이스 가까이의 측벽 부분은 남은 스레쉬홀드 전압 조정 재료(16)의 측벽 부분 옆으로 인접해 있다.
제2 도전성 스페이서(22)는 제1 도전성 스페이서(20)의 도전성 재료와 동일 또는 다른 재료로 구성될 수 있다(동일한 것이 바람직함). 또한, 제2 도전성 스페이서(22)는 제1 도전성 스페이서(20)에 대해 위에서 언급된 처리 단계들을 이용하여 형성된다. 제2 도전성 스페이서(22)는 그것의 베이스를 따라 측정될 때, 5nm 내지 50nm의 폭을 갖는다.
제2 도전성 스페이서(22)를 형성한 후, 패턴된 희생 재료(18)는 상기 희생 재료를 선택적으로 제거하는 에치백 공정(etch-back process)을 이용하여 제거된다. 패턴된 희생 재료(18)를 선택적으로 제거하기 위해 이용될 수 있는 에치백 공정의 일 예는 인산(phosphorous acid)이다.
본 발명의 이 시점에서 스레쉬홀드 전압 조정 재료(16)의 노출된 부분들(상기 제1 및 제2 도전성 스페이서에 의해 보호되지 않음) 및 하이 케이 게이트 유전체(14)의 노출된 부분들(이는 또한 상기 제1 및 제2 도전성 스페이서에 의해 보호되지 않음)은 각각 제1 및 제2 도전성 스페이서(20, 22)에 비해 그들 재료들을 선택적으로 제거하는 하나 또는 그 이상의 식각 단계들을 이용함으로써 제거된다. 일 실시예에서, 상기 현재 제거된 패턴된 희생 재료(18) 아래의 스레쉬홀드 전압 조정 재료(16)는 하나의 식각 공정으로서 인산을 이용하여 먼저 제거되고, 그 후 하이 케이 게이트 유전체(14)의 노출된 부분들은 HF 등에 의해 제거된다.
패턴된 희생 재료(18), 패턴된 희생 재료(18)의 아래에 노출되었던 스레쉬홀드 전압 조정 재료(16) 및 하이 케이 게이트 유전체(14)의 노출된 부분들을 선택적으로 제거한 후 형성된 결과의 구조는, 예를 들어, 도 6에 보여진다. 비대칭 게이트 스택(24)은 그것의 제1 부분(26)(이 부분은 제1 도전성 스페이서(20) 및 스레쉬홀드 전압 조정 재료(16)를 포함함)은, 비대칭 게이트 스택(24)의 제2 부분(28)(이 부분은 하이 케이 게이트 유전체(14)의 표면 바로 위에 있는 제2 도전성 스페이서(22)를 포함함)에 비해, 다른(예를 들어, 더 낮은) 스레쉬홀드 전압을 갖는다는 것을 알 수 있다. 비대칭 게이트 스택(24)의 제1 부분(26) 및 비대칭 게이트 스택(24)의 제2 부분(28)은 이 실시예에서 서로 옆으로 인접해 있고, 이들 두 개의 부분들은 공통의 하이 케이 게이트 유전체(14)를 공유하고 있다는 점을 주목하자. 상기 비대칭 게이트 스택들은 리소그래피에 의해 형성되지 않으므로, 본 발명의 비대칭 게이트 스택들의 치수는 통상의 리소그래피를 사용하여 획득될 수 있는 치수보다 작다는 점을 알 수 있다. 즉, 본 발명의 비대칭 게이트 스택들은 서브리소그래피(sub-lithographic)될 수 있는 게이트 크기들을 갖는다.
다음으로, 도 7에서 보여지는 바와 같이, 확장 영역들(extension regions), 즉 소스 및 드레인 확장들(30)은 상기 비대칭 게이트들의 풋프린트(footprint)에서 상기 반도체 기판의 부분들 내에, 확장 불순물들(extension impurities)(예, 도펀트들(dopants)을 주입함으로써 형성된다. 상기 확장 불순물들 및 확장 불순물들을 주입하기 위해 사용되는 조건들은 당해 기술 분야에서 숙련된 자들에게 잘 알려져 있다. 일부 실시예들에서, 상기 주입된 확장 불순물들은 상기 소스 및 드레인 확장 주입 이후 즉시 활성화다. 상기 확장 불순물들의 활성화는 850℃ 이상의 온도에서 수행되는 열 어닐(thermal anneal)을 이용하여 수행된다. 다른 실시예들에서는, 상기 활성화는 소스 및 드레인 주입을 수행한 후까지 지연된다.
도 8은 각각의 비대칭 게이트 스택(24) 주위의 유전체 스페이서(dielectric spacer)(32)를 형성한 후의 도 7의 구조를 보여준다. 보여지는 바와 같이, 유전체 스페이서(32)의 일부 세그먼트들은 비대칭 게이트 스택(24)의 제1 부분(26)에 붙어있고(즉, 인접해 있고), 유전체 스페이서(32)의 다른 세그먼트들은 비대칭 게이트 스택(24)의 제2 부분(28)에 붙어 있다(즉, 인접해 있다). 유전체 스페이서(32)는 실리콘 이산화물(silicon dioxide), 실리콘 질화물, 및 실리콘 질산화물을 포함하는 유전체 재료로 구성될 수 있고, 본 발명에서는 실리콘 질화물이 바람직한 유전체 스페이서 재료이다. 유전체 스페이서(32)는 증착 및 그에 이어서 이방성 식각에 의해 형성될 수 있다.
도 9는 소스 및 드레인 불순물들(예, 도펀트들)을 주입한 후, 이온 주입 마스크(ion implantation mask)로서 유전체 스페이서(32) 및 비대칭 게이트 스택(24)을 이용하여 반도체 기판(12) 내에 소스(34A) 및 드레인(34B)을 형성한 도 8의 구조를 보여준다. 소스(34A) 및 드레인(34B)를 형성함에 있어서 사용되는 이온 주입은 당해 기술 분야에서 숙련된 자들에게 잘 알려진 통상의 기술들 및 조건들을 포함한다. 이온 주입 후, 반도체 기판(12) 내의 불순물들은 850℃ 이상의 온도에서 수행되는 열적 활성화 공정(thermal activation process)을 이용하여 활성화될 수 있다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 본 발명의 구조가 도시되어 있다. 이 실시예에 도시된 본 발명의 구조는 그 구조 내에 위치한 복수의 소스 영역들(34A) 및 드레인 영역들(34B)을 갖는 반도체 기판을 포함한다. 소스 영역들(34A)과 드레인 영역들(34B)의 각각의 대응하는 쌍들 사이에는 채널 영역(35)이 중간에 들어간다. 각각의 채널(35) 위에는 공통의 하이 케이 게이트 유전체(14) 상에 위치한 비대칭 게이트 스택(24)이 있다. 각각의 비대칭 게이트 스택(24)은 제2 부분(28) 옆으로 인접해 있는 제1 부분(26)을 포함하고, 여기서 제1 부분(26)은 제2 부분(28)과 다른(예를 들어, 제2 부분(28)보다 낮은) 스레쉬홀드 전압을 갖는다. 각각의 비대칭 게이트 스택(24)의 제1 부분(26)은 게이트 유전체(14)의 표면 상에 위치한 스레쉬홀드 전압 조정 재료(16), 스레쉬홀드 전압 조정 재료(16)의 표면 상에 위치한 적어도 제1 도전성 스페이서(20)를 포함한다. 각각의 비대칭 게이트 스택(24)의 제2 부분(28)은 게이트 유전체(14) 상에 위치한 제2 도전성 스페이서(22)를 포함한다. 발명에서, 제1 도전성 스페이서(20)는 제2 도전성 스페이서(22)에 직접 접촉한다. 본 발명의 도전성 스페이서들은 함께(collectively) 본 발명의 구조의 게이트 전극을 형성한다.
도 1-9는 비대칭 게이트 스택을 형성하는 일 실시예를 도시함을 주목하자. 발명의 또 다른 실시예는 도 10에 도시되어 있는데, 도 10에 도시된 바와 같이, 제2 도전성 스페이서(22)는 스레쉬홀드 전압 조정 재료(16)를 제거하기에 앞서 제2 도전성 스페이서(20) 옆으로 인접해 있게 형성된다. 즉, 발명의 이 실시예는 먼저 도 3에서 보여진 구조를 제공함으로써 시작된다. 제1 도전성 스페이서(20)를 형성한 후, 제2 도전성 스페이서(22)가 형성되고, 그런 다음 도 6-9에서 기술된 기본 처리 단계들이 채용된다. 이 실시예에서, 제2 도전성 스페이서(22)는 제1 도전성 스페이서(20)와 다른 도전성 재료로 구성된다. 제2 도전성 스페이서(22)는 제1 도전성 스페이서(20)와 동일한 처리 단계들을 이용하여 형성될 수 있다. 그러한 실시예에서, 도전성 스페이서들(20 및 22)은 둘 다 최종 구조에서 스레쉬홀드 전압 조정 재료(16) 위에 존재할 수 있다. 서로 다른 스레쉬홀드 전압은 이 실시예에서 상기 제1 및 제2 도전성 스페이서가 서로 다른 도전성 재료들로 구성되도록 함에 의해 달성됨을 주목하자. 최종 구조에서, 본 발명의 비대칭 게이트 스택의 양 부분들은 공통의 스레쉬홀드 전압 재료 위에 위치하고, 공통의 스레쉬홀드 전압 재료는 차례대로 공통의 게이트 유전체 위에 위치한다.
도 1-9 및 10에 대해 위에서 기술된 공정들은 반도체 기판의 표면 상에 비대칭 nFET들 또는 비대칭 pFET들이 형성되는 본 발명의 실시예들을 나타낸다. 위의 기술들에 더하여, 본 발명의 방법들은 또한 상기 반도체 기판의 하나의 미리 결정된 영역에 복수의 비대칭 nFET들 및 상기 반도체 기판의 또 하나의 미리 결정된 영역에 복수의 비대칭 pFET들을 형성할 때 사용될 수 있다.
그러한 구조(즉, CMOS)가 고려될 경우, 상기 기판의 제2 디바이스 영역 내에서 상기 하이 케이 게이트 유전체의 표면 상에 제1 블록 마스크(first block mask)가 형성될 수 있고, 그런 다음 제1 스레쉬홀드 전압 조정 재료 - 이는 nFET 스레쉬홀드 전압 조정 재료 또는 pFET 스레쉬홀드 전압 조정 재료임 - 가 상기 전체 구조 상에 형성된다. 그런 다음, 상기 제1 블록 마스크 위의 상기 제1 스레쉬홀드 전압 조정 재료와 상기 제1 블록 자체는 제거되어, 상기 기판의 제1 디바이스 영역 내에 상기 제1(nFET 또는 pFET) 스레쉬홀드 전압 조정 재료를 포함하는 구조를 형성한다. 이제 상기 제1 스레쉬홀드 전압 재료를 포함하는 상기 기판의 상기 제1 디바이스 영역 내에 제2 블록 마스크가 형성될 수 있고, 그런 다음 상기 제1 스레쉬홀드 전압 조정 재료에 반대되는 제2 스레쉬홀드 전압 조정 재료가 형성된다. 예를 들어, 상기 제1 스레쉬홀드 전압 조정 재료가 pFET 스레쉬홀드 전압 조정 재료인 경우, 상기 제2 스레쉬홀드 전압 조정 재료는 nFET 스레쉬홀드 전압 조정 재료이다. 이와는 다르게, 상기 제1 스레쉬홀드 전압 조정 재료가 nFET 스레쉬홀드 전압 조정 재료인 경우, 상기 제2 스레쉬홀드 전압 조정 재료는 pFET 스레쉬홀드 전압 조정 재료이다. 그런 다음, 상기 기판의 상기 제1 디바이스 영역 내로부터 상기 제2 블록 마스크 위의 상기 제2 스레쉬홀드 전압 조정 재료는 제거되어, 상기 기판의 제1 디바이스 영역 내에서 제1 스레쉬홀드 전압 조정 재료, 상기 기판의 제2 디바이스 영역 내에서 제2 스레쉬홀드 전압 조정 재료를 포함하는 초기 구조를 제공한다. 그러한 초기 구조가 도 1에 도시된 초기 구조(10) 대신에 사용될 수 있고, 그런 다음 도 2-9 또는 도 10에 언급된 처리 단계들이 수행될 수 있다. 어떤 경우에는, 원하는 도전형의 FET의 적절한 제조를 보장하기 위해 처리 단계들 동안 블록 마스크들을 이용하는 것이 필요할 수 있다.
본 발명은 그것의 바람직한 실시예들에 대해 구체적으로 보여지고 기술되었지만, 당해 기술 분야에서 숙련된 자들이라면 본 발명의 사상 및 범위를 벗어나지 않고서도 형태들 및 세부사항들에서의 앞서 말한 내용들 및 다른 변경들이 이뤄질 수 있다는 것을 이해할 것이다. 그러므로, 본 발명은 기술된 정확한 형태들 및 세부사항들로 한정되는 것이 아니라, 첨부되는 청구항들의 범위 내에 들어오는 것으로 의도된다.

Claims (25)

  1. 반도체 구조에 있어서,
    하이 케이(high k) 게이트 유전체의 표면 상에 위치한 비대칭 게이트 스택을 포함하되,
    상기 비대칭 게이트 스택은 제2 부분 옆으로 인접하는 제1 부분을 포함하며, 상기 제1 부분은 상기 제2 부분과 다른 스레쉬홀드 전압을 가지며, 상기 제1 부분은 아래에서 위로 스레쉬홀드 전압 조정 재료 및 적어도 제1 도전성 스페이서를 포함하며, 상기 제2 부분은 상기 게이트 유전체 위에 위치한 적어도 제2 도전성 스페이서를 포함하는,
    반도체 구조.
  2. 청구항 1에 있어서, 상기 제1 도전성 스페이서 및 상기 제2 도전성 스페이서는 서로 다른 도전성 재료들로 구성되고, 상기 제2 도전성 스페이서는 상기 게이트 유전체와 상기 제2 도전성 스페이서 사이에 배치된 상기 스레쉬홀드 전압 조정 재료의 표면 상에 위치하는,
    반도체 구조.
  3. 청구항 1에 있어서, 상기 스레쉬홀드 전압 조정 재료는 nFET 스레쉬홀드 전압 조정 재료인,
    반도체 구조.
  4. 청구항 3에 있어서, 상기 nFET 스레쉬홀드 전압 조정 재료는 원소 주기율표의 그룹 IIIB에서의 적어도 하나의 원소의 산화물 또는 질화물을 포함하는 희토류 금속(rare earth metal) 함유 재료인,
    반도체 구조.
  5. 청구항 4에 있어서, 상기 그룹 IIIB 원소는 La, Ce, Y, Sm, Er 및 Tb 중 하나인,
    반도체 구조.
  6. 청구항 4에 있어서, 상기 희토류 금속 함유 재료는 La2O3 또는 LaN인,
    반도체 구조.
  7. 청구항 3에 있어서, 상기 nFET 스레쉬홀드 전압 조정 재료는 화학식 MAx - 여기서 M은 알칼리토류 금속이고, A는 O, S 및 할로겐화물(halide) 중 하나이며, x는 1 또는 2임 - 의 화합물을 포함하는 알칼리토류 금속(alkaline earth metal) 함유 재료인,
    반도체 구조.
  8. 청구항 7에 있어서, 상기 알칼리토류 금속 함유 재료는 MgO인,
    반도체 구조.
  9. 청구항 1에 있어서, 상기 스레쉬홀드 전압 조정 재료는 pFET 스레쉬홀드 전압 조정 재료인,
    반도체 구조.
  10. 청구항 9에 있어서, 상기 pFET 스레쉬홀드 전압 조정 재료는 Al, Al2O3, Ge, GeO2, Ti의 비도전성 화합물들, 또는 Ta의 비도전성 화합물들인,
    반도체 구조.
  11. 청구항 1에 있어서, 상기 하이 케이 게이트 유전체는 4.0보다 큰 유전상수를 갖는 유전체 금속 산화물인,
    반도체 구조.
  12. 청구항 1에 있어서, 상기 제1 및 제2 도전성 스페이서는 동일 또는 서로 다른 도전성 재료 - 이 도전성 재료는 다결정 실리콘, 다결정 실리콘 게르마늄, 원소 금속(elemental metal), 적어도 하나의 원소 금속의 합금, 원소 금속 질화물, 원소 금속 규화물 및 이것들의 다층들(multilayers)로부터 선택됨 - 로 구성되는,
    반도체 구조.
  13. 반도체 구조에 있어서,
    nFET 디바이스 영역 및 pFET 디바이스 영역을 갖는 반도체 기판;
    상기 nFET 디바이스 영역 내의 하이 케이 게이트 유전체 상에 위치한 nFET 비대칭 게이트 스택 - 상기 nFET 비대칭 게이트 스택은 제2 nFET 부분 옆으로 인접하는 제1 nFET 부분을 포함하고, 상기 제1 nFET 부분은 상기 제2 nFET 부분과 다른 스레쉬홀드 전압을 가지며, 상기 제1 nFET 부분은 아래에서 위로 nFET 스레쉬홀드 전압 조정 재료 및 적어도 제1 도전성 스페이서를 포함하며, 상기 제2 nFET 부분은 상기 게이트 유전체 위에 위치한 적어도 제2 도전성 스페이서를 포함함 -; 및
    상기 pFET 디바이스 영역 내의 하이 케이 게이트 유전체 상에 위치한 pFET 비대칭 게이트 스택 - 상기 pFET 비대칭 게이트 스택은 제2 pFET 부분 옆으로 인접하는 제1 pFET 부분을 포함하고, 상기 제1 pFET 부분은 상기 제2 pFET 부분과 다른 스레쉬홀드 전압을 가지며, 상기 제1 pFET 부분은 아래에서 위로 pFET 스레쉬홀드 전압 조정 재료 및 적어도 제1 도전성 스페이서를 포함하며, 상기 제2 pFET 부분은 상기 게이트 유전체 위에 위치한 적어도 제2 도전성 스페이서를 포함함 - 을 포함하는,
    반도체 구조.
  14. 청구항 13에 있어서, 상기 nFET 스레쉬홀드 전압 조정 재료는 원소 주기율표의 그룹 IIIB에서의 적어도 하나의 원소의 산화물 또는 질화물을 포함하는 희토류 금속 함유 재료인,
    반도체 구조.
  15. 청구항 14에 있어서, 상기 그룹 IIIB 원소는 La, Ce, Y, Sm, Er 및 Tb 중 하나인,
    반도체 구조.
  16. 청구항 14에 있어서, 상기 희토류 금속 함유 재료는 La2O3 또는 LaN인,
    반도체 구조.
  17. 청구항 13에 있어서, 상기 nFET 스레쉬홀드 전압 조정 재료는 화학식 MAx - 여기서 M은 알칼리토류 금속이고, A는 O, S 및 할로겐화물 중 하나이고, x는 1 또는 2임 - 의 화합물을 포함하는 알칼리토류 금속 함유 재료인,
    반도체 구조.
  18. 청구항 13에 있어서, 상기 pFET 스레쉬홀드 전압 조정 재료는 Al, Al2O3, Ge, GeO2, Ti의 비도전성 화합물들, 또는 Ta의 비도전성 화합물들을 포함하는,
    반도체 구조.
  19. 반도체 구조를 제조하는 방법에 있어서,
    아래에서 위로 하이 케이 게이트 유전체 및 스레쉬홀드 전압 조정 재료를 포함하는 재료 스택 상에 적어도 하나의 패턴된 희생 재료를 형성하는 단계;
    상기 적어도 하나의 패턴된 희생 재료의 노출된 측벽들 상에 적어도 제1 도전성 스페이서를 형성하는 단계 - 상기 제1 도전성 스페이서의 베이스(base)는 상기 스레쉬홀드 전압 조정 재료의 표면 상에 위치함 -;
    상기 하이 케이 게이트 유전체의 표면을 노출시키기 위해 상기 적어도 제1 도전성 스페이서 및 상기 적어도 하나의 패턴된 희생 재료에 의해 보호되지 않는 상기 스레쉬홀드 전압 조정 재료의 노출된 부분들을 제거하는 단계; 및
    상기 적어도 하나의 패턴된 희생 재료, 상기 적어도 제1 도전성 스페이서에 의해 보호되지 않는 상기 스레쉬홀드 전압 조정 재료의 부분들 및 상기 하이 케이 게이트 유전체의 부분들을 제거하는 단계를 포함하는,
    반도체 구조 제조 방법.
  20. 청구항 19에 있어서, 상기 반도체 구조 제조 방법은,
    상기 스레쉬홀드 전압 조정 재료의 상기 노출된 부분들을 제거하는 단계 이전에, 상기 제1 도전성 스페이서 옆으로 인접하게 적어도 제2 도전성 스페이서를 형성하는 단계를 더 포함하는,
    반도체 구조 제조 방법.
  21. 청구항 19에 있어서, 상기 반도체 구조 제조 방법은,
    상기 스레쉬홀드 전압 조정 재료의 상기 노출된 부분들을 제거하는 단계 이후, 그리고 상기 적어도 하나의 패턴된 희생 재료를 제거하는 단계 이전에, 상기 제1 도전성 스페이서 옆으로 인접하게 적어도 제2 도전성 스페이서를 형성하는 단계를 더 포함하는,
    반도체 구조 제조 방법.
  22. 청구항 19에 있어서, 상기 반도체 구조 제조 방법은,
    상기 적어도 하나의 패턴된 희생 재료, 상기 적어도 제1 도전성 스페이서에 의해 보호되지 않는 상기 스레쉬홀드 전압 조정 재료의 부분들 및 상기 하이 케이 게이트 유전체의 부분들을 제거하는 단계 이후에, 여러가지 이온 주입들 및 유전체 스페이서 형성을 수행하는 단계를 더 포함하는,
    반도체 구조 제조 방법.
  23. 청구항 19에 있어서, 상기 반도체 구조 제조 방법은,
    상기 적어도 하나의 패턴된 희생 재료를 형성하는 단계 이전에, 상기 하이 케이 게이트 유전체와 상기 스레쉬홀드 전압 재료의 스택을 형성하는 단계를 더 포함하되, 상기 스택을 형성하는 단계는 nFET 스레쉬홀드 전압 조정 재료를 선택하는 단계를 포함하는,
    반도체 구조 제조 방법.
  24. 청구항 19에 있어서, 상기 반도체 구조 제조 방법은,
    상기 적어도 하나의 패턴된 희생 재료를 형성하는 단계 이전에, 상기 하이 케이 게이트 유전체와 상기 스레쉬홀드 전압 재료의 스택을 형성하는 단계를 더 포함하되, 상기 스택을 형성하는 단계는 pFET 스레쉬홀드 전압 조정 재료를 선택하는 단계를 포함하는,
    반도체 구조 제조 방법.
  25. 청구항 19에 있어서, 상기 반도체 구조 제조 방법은,
    상기 적어도 하나의 패턴된 희생 재료를 형성하는 단계 이전에, 상기 하이 케이 게이트 유전체와 상기 스레쉬홀드 전압 재료의 스택을 형성하는 단계를 더 포함하되, 상기 스택을 형성하는 단계는 제1 디바이스 영역에 nFET 스레쉬홀드 전압 조정 재료를 선택하는 단계 및 제2 디바이스 영역에 pFET 스레쉬홀드 전압 조정 재료를 선택하는 단계를 포함하는,
    반도체 구조 제조 방법.
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