KR20180121321A - 비대칭 컨택을 구비한 finfet 디바이스를 위한 구조 및 방법 - Google Patents

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KR20180121321A
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Abstract

본 개시내용은 반도체 구조의 일 실시형태를 제공한다. 본 반도체 구조는, 반도체 기판으로부터 압출된 핀형(fin-type) 활성 영역과, 상기 핀형 활성 영역 상에 배치된 게이트 스택과, 상기 핀형 활성 영역에 형성되며 상기 게이트 스택의 측부 상에 배치되는 소스/드레인 피처와, 상기 소스/드레인 피처 상에 랜딩되는 가늘고 긴 컨택 피처와, 상기 가늘고 긴 컨택 피처의 측벽 상에 배치되며 상기 가늘고 긴 컨택 피처의 단부에는 없는 유전체 재료층을 포함한다.

Description

비대칭 컨택을 구비한 FINFET 디바이스를 위한 구조 및 방법{STRUCTURE AND METHOD FOR FINFET DEVICE WITH ASYMMETRIC CONTACT}
<우선권 정보>
본 출원은 2017년 4월 28일에 출원한 발명의 명칭이 "STRUCTURE AND METHOD FOR FINFET DEVICE WITH ASYMMETRIC CONTACT"인 미국 임시 출원 62/491,400의 혜택을 주장하며, 이 우선권 주장 출원은 그 전체가 본 명세서에 참조로 포함된다.
<배경>
집적 회로는 32 nm, 28 nm 및 20 nm와 같이 피처 사이즈가 작아지는 고급 기술로 발전하고 있다. 이러한 고급 기술에서는, 게이츠 피치(간격)가 계속해서 줄어들기 때문에 컨택-게이트 브릿지(contact to gate bride) 문제를 일으킨다. 또한, 디바이스 성능을 향상시키려면 핀형(fin-type) 활성 영역을 갖는 3차원 트랜지스터가 대체로 바람직하다. 핀형 활성 영역 상에 형성되는 이러한 3차원 전계 효과 트랜지스터(FET)는 FinFET이라고도 지칭된다. FinFET은 쇼트 채널 제어를 위해 좁은 핀 폭이 필요하여, 평면 FET의 경우보다 상측 S/D 영역이 더 작아진다. 이것은 컨택-S/D 랜딩(contact to S/D landing) 마진을 더욱 저하시킬 것이다.
딥 마이크로(deep micro) 기술 등에서 디바이스 사이즈가 축소됨에 따라, 컨택 사이즈가 고밀도 게이트 피치 요건을 위해 계속적으로 줄어들었다. 접촉 저항에 영향을 주지 않으면서 컨택 사이즈를 줄이기 위해서 32 nm 이상의 기술에서 롱 컨택 형상(long contact shape)이 제안되었다. 롱 컨택 형상은 게이트 피치 방향으로는 폭 치수가 좁지만, 리소그래피 패터닝 공정에서의 소스/드레인 및 노광 영역에 대한 양쪽의 접촉 면적을 확장하기 위해 게이트 라우팅 방향으로 길이가 증가할 수 있다. 롱 컨택 형상은 높은 게이트 밀도와 낮은 접촉 저항을 모두 달성할 수 있다. 그러나, 라인 단부측의 공간 제한으로 인한 우려가 있다. 라인 단부에서의 우려는 컨택과 핀 활성 접속부 간의 개방(쇼트닝) 또는 컨택과 컨택 간의 누설(브릿징)을 야기하는, 라인 단부 쇼트닝 및 라인 단부과 라인 단부 간의 브릿징을 포함한다. 라인 단부의 쇼트닝 증가를 줄이려면, 더 넓은 공간 규정 또는 라인 단부 상에서의 광 근접 보정(OPC, optical proximity correction)에 의한 보다 적극적인 재성형을 필요로 하나, 이것은 셀 사이즈에 영향을 미치거나 주어진 셀 피치에서 브리징을 유발할 수 있다. 이러한 문제는, 핀형 활성 영역이 매우 좁기 때문에, 향후의 핀형 트랜지스터에서 더욱 악화될 것이다.
따라서, 이들 문제를 해결하여 성능 및 신뢰성을 향상시킬 수 있는 핀형 트랜지스터 및 컨택 구조를 위한 구조 및 방법이 필요하다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처를 비율에 따라 도시하지 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 있어서, 본 개시내용의 다양한 양태에 따라 구성되는 멀티핀(multi-fin) 구조를 구비한 반도체 구조를 제조하는 방법의 흐름도이다.
도 2, 도 3a, 도 4a, 도 4c, 도 5, 도 6, 도 7, 도 9, 도 10b, 도 11b, 도 12, 도 13b, 도 14, 및 도 15a는 일부 실시형태에 따라 구성되는 다양한 제조 단계의 반도체 구조의 단면도이다.
도 3b, 도 4b, 도 10a, 도 11a, 도 13a, 도 13c, 및 도 15b는 일부 실시형태에 따라 구성되는 다양한 제조 단계의 반도체 구조의 평면도이다.
도 8a와 도 8b는 일부 실시형태에 따라 구성되는 반도체 구조의 게이트 스택의 단면도이다.
이하의 설명에서는 다양한 실시형태의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다. 또한, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다.
도 1은 일부 실시형태에 따라 구성되는 핀형 트랜지스터 및 가늘고 긴 컨택 피처(elongated contact feature)를 구비한 반도체 구조를 제조하기 위한 흐름도(100)이다. 도 2 내지 도 15는 다양한 제조 단계의 반도체 구조(200)의 평면도 또는 단면도이다. 반도체 구조(200)는 일부 실시형태에 따라 비대칭 설계를 갖는 가늘고 긴 컨택 피처 및 핀형 트랜지스터를 포함한다. 반도체 디바이스(200)와 이것을 제조하는 방법(100)에 대해 도 1 내지 도 15를 참조하여 총괄해서 후술한다.
도 2를 참조하면, 방법(100)은 반도체 기판(202)을 제공하는 단계 102에서 시작된다. 반도체 기판(202)은 실리콘을 포함한다. 몇몇 다른 실시형태에서는, 기판(202)이 게르마늄, 실리콘 게르마늄, 또는 기타 적절한 반도체 재료를 포함한다. 기판(202)은 대안적으로, 다이아몬드 또는 게르마늄 등의 기타 적절한 원소 반도체, 실리콘 탄화물, 인듐 비화듐, 또는 인듐 인화물 등의 적절한 화합물 반도체, 또는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 비화물 등의 적절한 합금 반도체로 제조될 수도 있다.
반도체 기판(202)은 n웰 및 p웰 등의 다양한 도핑 영역도 포함한다. 일 실시형태에서는, 반도체 기판(202)이 에피택시(또는 에피) 반도체층을 포함한다. 다른 실시형태에서는, 반도체 기판(202)이 SIMOX(separation by implanted oxygen)라고 칭해지는 기술 등의 적절한 기술에 의해 형성되는 절연을 위한 매립형 유전체 재료층을 포함한다. 일부 실시형태에 있어서, 기판(202)은 실리콘 온 절연체(SOI, silicon on insulator)와 같이 절연체 상의 반도체일 수도 있다.
계속 도 2를 참조하면, 반도체 기판(202) 상에 STI(shallow trench isolation) 피처(204)를 형성하는 단계 104로 진행한다. 일부 실시형태에 있어서, STI 피처(204)는, 트렌치를 형성하도록 에칭하고, 유전체 재료로 트렌치를 충전하며, 과량의 유전체 재료를 제거하고 상면을 평탄화하도록 연마함으로써 형성된다. 리소그래피 패터닝 및 에칭에 의해 형성되는 소프트 마스크 또는 하드 마스크의 개구부를 통해 하나 이상의 에칭 공정이 반도체 기판(202) 상에 행해진다. STI 피처(204)의 형성에 대해서는 일부 실시형태에 따라 이하에서 더 설명한다.
본 예에서는, 기판(202) 상에 하드 마스크가 적층되어 리소그래피 공정에 의해 패터닝된다. 하드 마스크층은 반도체 산화물, 반도체 질화물, 반도체 산질화물, 및/또는 반도체 탄화물 등의 유전체를 포함하고, 예시적인 실시형태에서는, 하드 마스크층이 실리콘 산화물막 및 실리콘 질화물막을 포함한다. 하드 마스크층은 열성장, 원자층 적층(ALD), 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 기타 적절한 적층 공정에 의해 형성될 수 있다.
핀 구조를 규정하는데 사용되는 포토레지스트층(또는 레지스트)가 하드 마스크층 상에 형성될 수 있다. 예시적인 레지스트층은 자외(UV)광, 심자외(DUV)광 또는 극자외(EUV) 광 등의 광에 노광될 때 그 층에 특성 변화를 일으키는 감광성 재료를 포함한다. 이 특성 변화는 언급된 현상 공정에 의해 레지스트층의 노광 또는 미노광 부분을 선택적으로 제거하는데 사용될 수 있다. 패터닝된 레지스트층을 형성하는 이 절차는 리소그래피 패터닝으로도 칭해진다.
일 실시형태에 있어서, 레지스트층은 리소그래피 공정에 의해 반도체 구조(200) 위에 배치된 포토 레지스트 재료의 부분을 남기도록 패터닝된다. 레지스트를 패터닝한 후, 에칭 공정이 반도체 구조(200)에 행해져 하드 마스크층을 개방함에 따라, 패턴이 레지스트층으로부터 하드 마스크층으로 전사된다. 잔여 레지스트층은 하드 마스크층을 패터닝한 후에 제거될 수 있다. 예시적인 리소그래피 공정은 레지스트층의 스핀온 코팅, 레지스트층의 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 레지스트층의 현상, 린스 및 건조(예컨대, 하드 베이킹)를 포함한다. 대안적으로, 리소그래피 공정은 무마스크(maskless) 포토리소그래피, 전자빔 라이팅(writing) 및 이온빔 라이팅 등의 다른 방법에 의해 구현, 보완 또는 대체될 수도 있다. 하드 마스크층을 패터닝하기 위한 에칭 공정은 습식 에칭, 건식 에칭 또는 이들의 조합을 포함할 수 있다. 에칭 공칭은 다수의 에칭 단계를 포함할 수도 있다. 예를 들어, 하드 마스크층 내의 실리콘 산화막은 희석된 불화수소 용액에 의해 에칭될 수 있고, 하드 마스크층 내의 실리콘 질화물막은 인산 용액에 의해 에칭될 수 있다.
그런 다음, 패터닝된 하드 마스크층에 의해 덮이지 않은 기판(102)의 부분을 에칭하기 위해 에칭 공정이 이어질 수 있다. 패터닝된 하드 마스크층은 기판(202)을 패터닝하기 위한 에칭 공정 동안 에칭 마스크로서 사용된다. 에칭 공정은 건식 에칭, 습식 에칭, 및/또는 기타 에칭 방법(예컨대, 반응성 이온 에칭(RIE)) 등의 임의의 적절한 에칭 기법을 포함할 수 있다. 일부 실시형태에 있어서, 에칭 공정은 디바이스 성능 및 패턴 밀도의 개선을 위해 특정 트렌치 프로파일을 형성하도록 기판의 에칭에 설계된 상이한 에칭 화학물질을 갖는 다수의 에칭 단계를 포함한다. 일부 예에서, 기판의 반도체 재료는 불소계 에칭제를 사용하는 건식 에칭 공정에 의해 에칭될 수 있다. 특히, 기판에 적용되는 에칭 공정은 기판(202)이 부분적으로 에칭되도록 제어된다. 이것은 에칭 시간을 제어하거나 다른 에칭 파라미터를 제어함으로써 달성될 수도 있다. 에칭 공정 후에, 핀 활성 영역을 갖는 핀 구조(206)가 기판(102) 상에 규정되어 기판(102)으로부터 연장된다.
하나 이상의 유전체 재료가 트렌치에 충전되어 STI 피처(204)를 형성한다. 적절한 충전용 유전체 재료는 반도체 산화물, 반도체 질화물, 반도체 산질화물, 플루오르화 실리카 유리(FSG), 로우(low)k 유전체 재료, 및/또는 이들의 조합을 포함한다. 다양한 예시적인 실시형태에 있어서, 유전체 재료는 HDP-CVD 공정, 대기압 이하(sub-atmospheric) CVD(SACVD) 공정, 고 종횡비 공정(HARP), 유동성 CVD(FCVD), 및/또는 스핀온 공정을 이용하여 적층된다.
유전체 재료의 적층 후에는, 과량의 유전체 재료를 제거하고 반도체 구조의 상면을 평탄화하기 위한 화학적 기계 연마/평탄화(CMP) 공정이 이어질 수 있다. CMP 공정은 반도체층(202)의 연마를 방지하기 위해 하드 마스크층을 연마 정지층으로서 사용할 수 있다. 이 경우, CMP 공정은 하드 마스크를 완전히 제거한다. 대안적으로는 하드 마스크가 에칭 공정에 의해 제거될 수도 있다. 추가 실시형태에서는, 하드 마스크층의 일부분이 CMP 공정 후에도 존재한다.
도 3a 및 도 3b를 참조하면, 방법(100)은 다수의 핀 활성 영역(또는 핀 피처)을 갖는 핀 구조(206)를 형성하는 단계 106으로 진행한다. 단계 106은 핀 활성 영역(206)이 STI 피처(204)로부터 위로 압출하도록 STI 피처(204)를 리세싱하는 것을 포함한다. 리세싱 공정은 STI 피처(204)을 선택적으로 에치백하기 위해 하나 이상의 에칭 단계(건식 에칭, 습식 에칭 또는 이들의 조합 등)를 채택한다. 예를 들어, STI 피처(204)가 실리콘 산화물인 경우 불화수소산을 사용하는 습식 에칭 공정이 에칭에 사용될 수 있다. 도 3b는 반도체 구조(200)의 평면도이다. 예시적인 핀 활성 영역(206)은 서로 제1 방향(X 방향)으로 이격되어 있다. 핀 활성 영역(206)은 가늘고 긴 형상을 가지며, X 방향과 직교하는 제2 방향(Y 방향)을 따라 지향된다.
다양한 도핑 공정이 반도체 영역에 적용되어 현재 단계에 또는 단계 106 이전에 n웰 및 p웰 등의 다양한 도핑 웰을 형성할 수 있다. 다양한 도핑 웰은 각각의 이온 주입에 의해 반도체 기판 내에 형성될 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 방법(100)은 핀 활성 영역(206) 상에 다양한 게이트 스택(208)을 형성하는 단계 108로 진행한다. 도 4b는 반도체 구조(200)의 평면도이고. 도 4a는 반도체 구조(200)의 파선 AA'를 따른 단면도이며, 도 4c는 반도체 구조(200)의 BB'를 따른 단면도이다. 본 실시형태에 있어서, 게이트 스택(208)은 도 4b에 도시하는 바와 같이, 예시적인 게이트 스택(208a, 208b, 208c 및 208d)을 포함한다. 게이트 스택(208)은 가늘고 긴 형상을 가지며 제1 방향(X 방향)으로 지향된다. 게이트 스택(208) 각각은 다수의 핀 활성 영역(206) 위에 배치된다. 구체적으로, 하나의 게이트 스택(208)(게이트 스택(208a 또는 208d) 등)이 핀 활성 영역(206)의 단부 상에 배치되는데, 이 게이트 스택은 일부는 핀 활성 영역(206) 상에 랜딩(landing)되고 일부는 Y 방향을 따라 STI 피처(204) 상에 랜딩된다. 이들 엣지부는 엣지 효과를 줄이고 전체 디바이스 성능을 향상시키기 위한 더미 구조로서 구성된다.
게이트 스택(208) 각각은 게이트 유전체층 및 게이트 전극을 포함한다. 게이트 유전체층은 실리콘 산화물 등의 유전체 재료를 포함하고, 게이트 전극은 폴리실리콘 등의 전도성 재료를 포함한다. 게이트 스택(208)의 형성은, 게이트 재료(본 예에서는 폴리실리콘을 포함함)을 적층하는 단계와, 리소그래피 공정 및 에칭에 의해 게이트 재료를 패터닝하는 단계를 포함한다. 그 게이트 재료층 상에 게이트 하드 마스크층이 형성되어, 게이트 스택의 형성 동안 에칭 마스크로서 사용될 수 있다. 게이트 하드 마스크층은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 기타 적절한 재료, 및/또는 이들의 조합 등의 임의의 적합한 재료를 포함할 수 있다. 일 실시형태에 있어서, 게이트 하드 마스크는 실리콘 산화물 및 실리콘 질화물 등의 다수의 막을 포함한다. 일부 실시형태에 있어서, 게이트 스택을 형성하기 위한 패터닝 공정은 리소그래피 공정에 의해 패터닝된 레지스트층을 형성하는 단계와, 패터닝된 레지스트층을 에칭 마스크로 사용하여 하드 마스크층을 에칭하는 단계와, 패터닝된 하드 마스크층을 에칭 마스크로 사용하여 게이트 재료를 에칭하여 게이트 스택(208)을 형성하는 단계를 포함한다.
하나 이상의 게이트 측벽 피처(또는 게이트 스페이서)(210)가 게이트 스택(208)의 측벽 상에 형성된다. 게이트 스페이서(210)는 후속하여 형성되는 소스/드레인 피처를 오프셋하는데 사용될 수 있고, 소스/드레인 구조 프로파일을 설계하거나 변형하는데 사용될 수도 있다. 게이트 스페이서(210)는 반도체 산화물, 반도체 질화물, 반도체 탄화물, 반도체 산질화물, 기타 적절한 유전체 재료, 및/또는 이들의 조합 등의 임의의 적합한 유전체 재료를 포함할 수 있다. 게이트 스페이서(210)는 2개의 막(실리콘 산화막 및 실리콘 질화막) 또는 3개의 막(실리콘 산화막, 실리콘 질화막 및 실리콘 산화막) 등의 다중 막을 가질 수 있다. 게이트 스페이서(210)의 형성은 적층 및 건식 에칭 등의 이방성 에칭을 포함한다.
게이트 스택(208)이 다양한 전계 효과 트랜지스터(FET)를 위해 핀 활성 영역 내에 구성되기 때문에, FinFET으로도 지칭된다. 일부 예에서, 전계 효과 트랜지스터는 n타입 트랜지스터 및 p타입 트랜지스터를 포함한다. 다른 예에서, 이들 전계 효과 트랜지스터는 하나 이상의 SRAM(static random access memory) 셀을 형성하도록 구성된다. 각각의 SRAM 셀은 데이터 저장을 위해 구성된 2개의 교차 결합된 인버터를 포함한다. 또한, 게이트 스택은 패턴 밀도 균일성을 증가시키고 제조 품질을 향상시키도록 구성된다. 예를 들어, 전술한 바와 같이, 게이트 스택(208)은 엣지 게이트 스택(208a 및 208b)을 포함하는데, 그 각각은 Y 방향을 따라 핀 활성 영역(206)으로부터 STI 피처(204)까지 연장되고 STI 피처와 핀 활성 영역 두 군데에 랜딩된다.
도 5를 참조하면, 방법(100)은 각각의 FinFET에 다양한 소스 및 드레인 피처(212)를 형성하는 단계 110으로 진행한다. 소스 및 드레인 피처(212)는 광 도핑 드레인(light doped drain; LDD) 피처와 고농도 도핑 소스 및 드레인(S/D) 피처 둘 다를 포함할 수 있다. 예를 들어, 각각의 전계 효과 트랜지스터는, 각각의 핀 활성 영역 상에 형성되며 게이트 스택(208) 사이에 개재되는 소스 및 드레인 피처를 포함한다. 채널은, 게이트 스택 밑에서 소스 및 드레인 피처 사이에 걸쳐 있는 부분의 핀 활성 영역에 형성된다.
캐리어 이동도 및 디바이스 성능이 향상되는 스트레인 효과를 위해 선택적인 에피택시 성장에 의해 융기형 소스/드레인 피처가 형성될 수 있다. 게이트 스택(208)과 게이트 스페이서(210)는 소스/드레인 피처(212)를 소스/드레인 영역에 제한한다. 일부 실시형태에서는, 소스/드레인 피처(212)가 하나 이상의 에피택시 또는 에피택셜(에피) 공정에 의해 형성됨으로써, Si 피처, SiGe 피처, SiC 피처, 및/또는 기타 적절한 피처가 핀 활성 영역(206) 상에 결정질 상태로 성장한다. 대안적으로, 에피택시 성장 전에 소스/드레인 영역을 리 세싱하기 위해 에칭 공정이 적용된다. 적절한 에피택시 공정은 CVD 증착 기술(예컨대, 기상 에피 택시(VPE) 및/또는 UHV-CVD(ultra-high vacuum CVD), 분자빔 에피택시, 및/또는 기타 적절한 공정을 포함한다. 에피택시 공정은 핀 구조(206)의 조성과 상호 작용하는 기체 및/또는 액체 전구체를 사용할 수도 있다.
소스/드레인 피처(212)는 붕소 또는 BF2 등의 p타입 도펀트, 인 또는 비소 등의 n타입 도펀트, 및/또는 이들의 조합을 포함한 기타 적절한 도펀트를 포함하는 도핑종을 도입함으로써 에피택시 공정 중에 인시추(in-situ) 도핑될 수 있다. 소스/드레인 피처(212)가 인시추 도핑되지 않는다면, 대응하는 도펀트를 소스/드레인 피처(212)에 도입하기 위해 주입 공정(즉, 접합 주입 공정(junction implant process)이 수행된다. 예시적인 실시형태에 있어서, nFET 내의 소스/드레인 피처(212)는 인으로 도핑된 SiC 또는 Si를 포함하고, pFET 내의 소스/ 드레인 피처(212)는 붕소로 도핑된 Ge 또는 SiGe를 포함한다. 몇몇 다른 실시형태에 있어서, 융기형 소스/드레인 피처(212)는 복수의 반도체 재료층을 포함한다. 예를 들어, 실리콘 게르마늄층은 소스/드레인 영역 내의 기판 상에 에피택셜 설장하고, 실리콘층은 실리콘 게르마늄층 상에 에피택셜 성장한다. 그런 다음 소스/드레인 피처(110)를 활성화시키기 위해 하나 이상의 어닐링 공정이 수행될 수 있다. 적절한 어닐링 공정은 급속 열 어닐링(RTA), 레이저 어닐링 공정, 기타 적절 어닐링 기술 또는 이들의 조합을 포함한다.
도 6을 참조하면, 방법은 소스/드레인 영역에서 소스/드레인 피처(212)를 덮기 위해 기판 상에 층간 유전체(ILD)층(220)을 형성하는 단계 112로 진행한다. ILD(220)는 게이트 스택(208) 및 게이트 스페이서(210)를 둘러싸서, 게이트 스택(208)이 제거되고 그 결과로 형성된 캐비티(게이트 트렌치라고도 칭해짐)에 대체 게이트가 형성될 수 있게 한다. 따라서, 상기 실시형태에서는, 게이트 스택(208)이 ILD층(220)을 형성한 후에 제거된다. ILD층(220)은 또한 반도체 구조(200)의 다양한 디바이스들을 전기적으로 상호 접속시키는 전기적 상호접속 구조의 일부일 수도 있다. 상기 실시형태에서는, ILD층(220)이 전도성 트레이스를 지지하고 격리시키는 절연체로서 작용한다. ILD층(220)은 반도체 산화물, 반도체 질화물, 반도체 산질화물, 기타 적절한 유전체 재료, 또는 이들의 조합 등의 임의의 적절한 유전체 재료를 포함할 수 있다. 일부 실시형태에 있어서, ILD층(220)의 형성은 적층 및 평탄화된 상면을 제공하기 위한 CMP를 포함한다.
도 7을 참조하면, 방법은 게이트 대체 단계 114로 진행한다. 게이트 스택(208)은 하이(high)k 유전체 및 금속을 갖는 게이트 스택(230)으로 대체되고, 따라서 하이k 금속 게이트라고도 지칭된다. 도 7에 도시하는 바와 같이, 핀형(fin-type) 활성 영역은 Y 방향을 따라 일 단부(238A)로부터 타 단부(238B)까지 걸쳐 있다. 게이트 대체 공정은 에칭, 적층 및 연마를 포함할 수 있다. 설명을 위한 본 예에서는, 예시적인 게이트 스택(208a, 208b, 208c 및 208d)이 제거되어 게이트 트렌치가 생성된다. 일부 실시형태에서는, 게이트 스택(208)을 선택적으로 제거하기 위해 습식 에칭 등의 에칭 공정에 의해 게이트 스택(208)이 제거된다. 에칭 공정은 더 많은 재료가 존재한다면 더미 게이트를 제거하기 위한 다수의 에칭 단계를 포함할 수도 있다. 그 다음, 하이k 유전체 재료 및 금속 등의 게이트 재료가 게이트 트렌치에 적층되어 예시적인 게이트 스택(230a, 230b, 230c 및 230d)과 같은 게이트 스택(230)을 형성한다. 반도체 구조(200)로부터 과량의 게이트 재료를 연마하여 제거하기 위해 CMP가 추가로 실시된다. 게이트 스택(230)의 구조 및 형성에 대해서는 도 8a 및 도 8b를 참조하여 이하에서 더 설명한다. 도 8a 및 도 8b는 다양한 실시형태에 따른 예시적인 게이트 스택(230)의 단면도를 도시한다.
게이트 스택(230)(230b 등)은 기판(202) 상에 형성되어 핀 활성 영역(206)의 채널 영역을 덮는다. 게이트 스택(230)은 게이트 유전체 피처(232), 및 그 게이트 유전체 피처(232) 상에 배치된 게이트 전극(234)을 포함한다. 본 실시형태에 있어서, 게이트 유전체 피처(232)는 하이k 유전체 재료를 포함하고, 게이트 전극(234)는 금속 또는 금속 합금을 포함한다. 일부 예에서는, 게이트 유전체층과 게이트 전극 각각은 다수의 서브층을 포함할 수도 있다. 하이k 유전체 재료는 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산질화물(SiON) 등의 금속 산화물, 금속 질화물, 또는 기타 적절한 유전체 재료를 포함할 수 있다. 게이트 전극은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 또는 임의의 적절한 재료를 포함할 수 있다. 일부 실시형태에서는, 각각의 일함수를 갖는 nFET 및 pFET에 맞게 상이한 금속 재료가 사용된다. 게이트 스택(230)은 적층 및 CMP를 포함하는 절차 등의 적절한 절차에 의해 게이트 트렌치 내에 형성된다. 게이트 스택(230)은 임의의 적절한 게이트 구조일 수 있음이 이해되어야 한다.
게이트 유전체 피처(232)는 하이k 유전체 재료층과 핀 활성 영역 사이에 개재되는 계면층을 더 포함할 수 있다. 계면 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및/또는 기타 적절한 재료를 포함할 수 있다. 계면층은 ALD, CVD, 오존 산화 등의 적절한 방법으로 적층된다. 하이k 유전체층은 ALD, CVD, 금속-유기 CVD(MOCVD), PVD, 열 산화, 이들의 조합, 및/또는 기타 적절한 기술 등의 적절한 기술에 의해 계면층(계면층이 존재할 경우) 상에 적층된다. 일부 실시형태에서는, 게이트 유전체 피처(232)가 게이트 스택(208)을 형성하는 단계 108에서 핀 활성 영역(206) 상에 형성된다. 이 경우에, 게이트 유전체 피처(232)가 도 8a에 도시하는 바와 같이 성형된다. 몇몇 다른 실시형태에서는, 게이트 유전체 피처(232)가 하이k 라스트 공정에서 형성되는데, 이 공정에서는 게이트 유전체 피처(232)가 단계 118에서 게이트 트렌치에 적층된다. 이 경우에, 게이트 유전체 피처(232)는 도 8b에 도시하는 바와 같이 U자형이다.
게이트 전극(234)은 다수의 전도성 재료를 포함할 수 있다. 일부 실시형태에 있어서, 게이트 전극(234)은 캡핑층(234-1), 블록킹층(234-2), 일함수 금속층(234-3), 다른 블록킹층(234-4) 및 충전 금속층(234-5)을 포함한다. 상기 실시형태의 진척으로, 캡핑층(234-1)은 ALD 등의 적절한 적층 기술에 의해 형성된, 티타늄 질화물, 탄탈륨 질화물, 또는 기타 적절한 재료를 포함한다. 블록킹층(234-2)은 ALD 등의 적절한 적층 기술에 의해 형성된, 티타늄 질화물, 탄탈륨 질화물, 또는 기타 적절한 재료를 포함한다. 일부 예에서, 블록킹층은 게이트 전극에 존재하지 않거나 하나만 존재할 수도 있다.
일함수 금속층(234-3)은 대응하는 FET이 그 디바이스 성능에 맞게 강화되도록 적절한 일함수를 갖는 금속 또는 금속 합금의 전도성 층을 포함한다. 일함수(WF) 금속층(1606)은 pFET 및 nFET마다 상이하여 각각 n타입 WF 금속 및 p타입 WF 금속으로 지칭된다. WF 금속의 선택은 활성 영역 상에 형성되는 FET에 의존한다. 예를 들어, 반도체 구조(200)는 nFET를 위한 제1 활성 영역과 pFET을 위한 또 다른 활성 영역을 포함하고, 따라서 n타입 WF 금속 및 p타입 WF 금속이 대응하는 게이트 스택에 각각 형성된다. 구체적으로, n타입 WF 금속은 연관된 nFET의 임계 전압이 감소하도록 제1 일함수를 갖는 금속이다. n타입 WF 금속은 실리콘 전도대 에너지(Ec) 또는 더 낮은 일함수에 가깝기 때문에, 보다 용이한 전자 탈출을 행사한다. 예를 들어, n타입 WF 금속은 약 4.2 eV 이하의 일함수를 갖는다. p타입 WF 금속은 연관된 pFET의 임계 전압이 감소하도록 제2 일함수를 갖는 금속이다. p타입 WF 금속은 실리콘 가전자대 에너지(Ev) 또는 더 높은 일함수에 가깝기 때문에, 강한 전자 결합 에너지를 핵에 행사한다. 예를 들어, p타입 일함수 금속은 약 5.2 eV 이상의 WF를 갖는다. 일부 실시형태에 있어서, n타입 WF 금속은 탄탈륨(Ta)을 포함한다. 다른 실시형태에서는, n타입 WF 금속이 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 또는 이들의 조합을 포함한다. 다른 실시형태에서는, n타입 금속이 Ta, TiAl, TiAlN, 텅스텐 질화물(WN), 또는 이들의 조합을 포함한다. n타입 WF 금속은 디바이스 성능 및 처리 호환성의 최적화를 위해 다양한 금속계 막을 스택으로서 포함할 수도 있다. 일부 실시형태에 있어서, p타입 WF 금속은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함한다. 다른 실시형태에서는, p금속이 TiN, TaN, 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 또는 이들의 조합을 포함한다. p타입 WF 금속은 디바이스 성능 및 처리 호환성의 최적화를 위해 다양한 금속계 막을 스택으로서 포함할 수도 있다. 일함수 금속은 PVD 등의 적절한 기술에 의해 적층된다.
블록킹층(234-4)은 ALD 등의 적절한 적층 기술에 의해 형성된, 티타늄 질화물, 탄탈륨 질화물, 또는 기타 적절한 재료를 포함한다. 다양한 실시형태에 있어서, 충전 금속층(234-5)은 알루미늄, 텅스텐, 또는 기타 적절한 금속을 포함한다. 충전 금속층(234-5)은 PVD 또는 도금 등의 적절한 기술에 의해 적층된다.
도 7을 다시 참조하면, 방법(100)은 게이트 스택(230)의 상부에 하드 마스크(236)를 형성하여 후속 처리 동안 게이트 스택(230)을 손상으로부터 보호하는 단계도 포함할 수 있다. 하드 마스크(236)의 형성은 본 예에 따라 선택적 에칭으로 게이트 스택(230)을 리세싱하는 단계와, 적층(CVD 등) 단계와, CMP 단계를 포함한다. 하드 마스크는 컨택 개구부를 형성하기 위해 에칭 공정 동안 에칭 선택도를 달성하기 위해 ILD층의 유전체 재료와는 상이한 적절한 재료를 포함할 수 있다. 일부 실시형태에서는, 하드 마스크(236)가 실리콘 질화물을 포함한다. 예를 들어, 실리콘 질화물(SiN)로 이루어진 하드 마스크(236)는 마스크헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), 비스(터셔리부틸아미노) 실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함하는 화학물질을 사용하여 CVD에 의해 형성된다.
도 9를 참조하면, 방법(100)은 조성 및 형성 면에서 ILD층(220)과 유사한 또 다른 ILD층(240)을 형성하는 단계 116으로 진행한다. 예를 들어, ILD층(240)의 형성은 적층 및 CMP를 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 방법(100)은 ILD층(240)을 패터닝하여 리소그래피 패터닝 및 에칭에 의해 연속 개구부(242)를 형성하는 단계 118로 진행한다. 하드 마스크가 ILD층(240)을 패터닝하는데 사용될 수 있다. 에칭 공정은 소스/드레인 피처(212)가 노출될 때까지 ILD층(240 및 220)에 통해 에칭한다. 도 10a는 일부의 평면도이다(ILD층(240) 및 컨택 개구부(242)만을 도시함). 도 10b는 파선 AA'를 따른 단면도이다.
도 11a 및 도 11b를 참조하면, 방법(100)은 하이k 유전체 재료층이 측벽 상에 형성되도록 적층에 의해 연속 컨택 개구부(242)의 측벽 상에 하이k 유전체 재료층(246)을 형성하는 단계 120으로 진행한다. 일부 실시형태에서는, 하이k 유전체 재료가 게이트 스택(230)의 것과 상이하다. 예를 들어, 하이k 유전체 재료층(246)은 실리콘 질화물 또는 다른 질화물계 유전체 재료를 포함한다. 다른 예에 있어서, 하이k 유전체 재료층(246)은 Hf 산화물, Ta 산화물, Ti 산화물, Zr 산화물, Al 산화물 또는 이들의 조합 등의 금속 산화물 유전체 재료를 포함한다. 하이k 유전체 재료층(246)은 일부 예에서 5 내지 30 옹스트롬의 범위의 두께를 갖는다. 도 11a는 일부의 평면도이다(ILD층(240), 하이k 유전체 재료층(246), 및 개구부(242)만을 도시함). 도 11b는 파선 AA'를 따른 단면도이다.
도 12를 참조하면, 방법(100)은 유전체 재료층(248)을 적층하여 연속 컨택 개구부(242)를 충전하는 단계 122로 진행한다. 컨택 피처를 형성하기 위해 컨택 개구부(242)에 전도성 재료를 충전하는 대신에, 유전체 재료층(248)이 컨택 개구부에 충전된다. 유전체 재료층(248)은 ILD층의 유전체 재료와 상이한 조성을 가질 수도 있다. 예를 들어, 유전체 재료층(248)은 유동성 CVD(FCVD)에 의해 형성된 실리콘 산화물을 포함한다.
도 13a 및 도 13b를 참조하면, 방법(100)은 유전체 재료층(248)을 패터닝하여, 컨택 피처를 형성하도록 충전될 컨택 개구부(250)를 형성하는 단계 124로 진행한다. 컨택 개구부(250)는 개구부(242)와는 상이하다. 개구부(242)는 패터닝된 ILD층(240)에 의해 형성되는 반면, 컨택 개구부(250)는 패터닝된 ILD층(240), 패터닝된 유전체 재료층(248), 및 하이k 유전체 재료층(246)에 의해 집합적으로 형성된다. 도 13a는 일부의 평면도이다(ILD층(240), 하이k 유전체 재료층(246), 유전체 재료층(248), 및 개구부(250)만을 도시함). 도 13b는 파선 AA'를 따른 단면도이다. 단계 124에서, 유전체 재료층(248)이 리소그래피 공정 및 에칭에 의해 패터닝된다. 일부 예에 있어서, 패터닝된 마스크는 리소그래피 공정 및 에칭에 의해 유전체 재료층(248) 상에 형성되는데, 에칭 공정은 소스/드레인 피처(212)가 노출되도록 유전체 재료층(248)을 선택적으로 제거한다.
도 13c는 다른 실시형태에 따라 구성되는 반도체 구조(200)의 평면도이다. 도 13c는 도 13a와 유사하지만, 원래의 개구부(242) 및 컨택 개구부(250) 둘 다를 더 잘 보여주기 위해 반도체 구조(200)의 큰 면적을 포함하도록 확대되어 있다. 개구부(242)는 ILD층(240)에 규정되고 연속적인 긴 개구부에 걸쳐 있는 반면, 컨택 개구부(250)는 하이k 유전체 재료층(246) 및 유전체 재료층(248)에 의해 집합적으로 규정된다. 특히, 하이k 유전체 재료층(246)은 X 방향을 따르는 개구부(250)의 측벽 상에만 있고 Y 방향을 따르는 단부 측벽 상에는 없다. 또한, 이와 같이 형성된 컨택 개구부(250)는 도 13c에 도시하는 바와 같이, 하나 이상의 FinFET을 통해 연장되는 가늘고 긴 형상(elongated shape)을 갖는다. 하이k 유전체 재료층(246)이 컨택 개구부(250)의 단부에는 없기 때문에, 그 개구부(250)에 형성되는 컨택 피처는 접촉 저항의 감소 및 개선된 공정 윈도우들에 대한 마진 증가를 위해 더 많은 접촉 면적을 가질 것이다. 따라서, FinFET 소스/드레인 영역에 대한 슬롯 컨택들 사이의 랜딩 마진이 증대한다.
도 14를 참조하면, 방법(100)은 소스/드레인 피처(212)가 개구부 내에 노출되도록 하이k 유전체 재료층(246)을 에치백(etch back)하는 단계 126으로 진행한다. 에치백 공정 동안에, 하이k 유전체 재료층(246)의 상면도 리세싱된다.
도 15a 및 도 15b를 참조하면, 방법(100)은 컨택 개구부(250)에 컨택 피처(260)를 형성하는 단계 128로 진행한다. 컨택 피처(260)의 형성은 일부 예에 따라 전도성 재료의 적층 및 CMP를 포함한다. 적층은 물리적 기상 증착(PVD), 도금, CVD, 또는 기타 적절한 방법 등의 적절한 기술을 통해 구현될 수 있다. 개구부(250)는 Ti, TiN, TaN, Co, W, Al, Cu, 또는 이들의 조합 등의 하나 이상의 전도성 재료로 충전된다. 전술한 바와 같이, 이렇게 형성된 컨택 피처(260)는 접촉 저항의 감소 및 공정 윈도우의 개선을 위해 길이 대 폭의 비가 2보다 큰 가늘고 긴 형상을 갖는다. 특히, 가늘고 긴 컨택 피처(260)는 폭 방향 및 길이 방향을 따라 비대칭이다. 도 15b에 도시하는 바와 같이, 가늘고 긴 컨택 피처(260)는 하이k 유전체 재료층(246)과 측방향으로 접촉하는 2개의 긴 엣지부(262)와, 유전체 재료층(248)과 측방향으로 접촉하는 2개의 짧은 엣지부(단부라고도 지칭됨)(264)를 포함한다. 다시 말하면, 2개의 단부(264)의 측벽은 하이k 유전체 재료층(246)이 없다.
일부 실시형태에 있어서, 개구부(250)에 전도성 재료를 충전하기 전에, 접촉 저항을 더욱 감소시키기 위해 소스/드레인 피처(212) 상에 실리사이드(silicide)가 형성될 수도 있다. 실리사이드는 티타늄 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 또는 코발트 실리사이드 등의 실리콘 및 금속을 포함한다. 실리사이드는 자기 정렬 실리사이드(또는 살리사이드(salicide))라고 지칭되는 공정에 의해 형성될 수 있다. 이 공정은 금속 적층, 금속과 실리콘을 반응시키는 어닐링. 및 미반응 금속을 제거하는 에칭을 포함한다.
기타 제조 단계가 상기 방법의 단계 이전, 도중, 그리고 이후에 구현될 수도 있다. 예를 들어, 상호접속 구조인 다양한 금속 라인 및 비아가 반도체 구조 상에 추가로 형성되어, 이중 다마신 공정 등의 적절한 기술로 다양한 FinFET 및 기타 디바이스를 기능 회로에 전기적으로 접속시킨다. 본 방법(100)의 전술한 다양한 패터닝 공정에서, 각각의 패터닝 절차는 이중 패터닝 또는 다중 패터닝을 통해 구현될 수 있다.
본 개시내용은 다양한 실시형태에 따른 반도체 구조 및 반도체 구조를 제조하는 방법을 제조한다. 이와 같이 형성된 컨택 피처는 그 길이 방향 및 폭 방향을 따라 가늘고 긴 형상 및 비대칭 구조를 갖는다. 하이k 유전체 재료층은 컨택 피처의 길이 측벽 상에 배치되지만 양 단부에는 없다. 가늘고 긴 컨택 피처는 접촉 저항의 저감을 위해 더 많은 접촉 면적을 가지며 공정 윈도우의 개선을 위해 증대된 마진을 가질 것이다. 따라서, FinFET 소스/드레인 영역에 대한 슬롯 컨택들 사이의 랜딩 마진이 증대한다. 이에 설계자는 라인 단부 공간 규정(line-end space rule)을 확장시킬 수 있고 그에 따라 컨택의 라인 단부 랜딩 영역을 핀 활성 영역으로 증대시킬 수 있다. 개시하는 구조는 성능 향상을 위해 FinFET이 통합되는 다양한 애플리케이션에 사용될 수 있다. 예를 들어, 멀티핀 디바이스를 갖는 FinFET은 SRAM(static random access memory) 셀을 형성하는데 사용될 수 있다. 다른 예에서, 개시하는 구조는 로직 회로, DRAM(dynamic random access memory), 플래시 메모리, 또는 이미징 센서 등의 다양한 집적 회로에 통합될 수 있다.
본 개시내용은 일부 실시형태에 따른 반도체 구조를 제공한다. 반도체 구조는, 반도체 기판으로부터 압출된 핀형(fin-type) 활성 영역과, 상기 핀형 활성 영역 상에 배치된 게이트 스택과, 상기 핀형 활성 영역에 형성되며 상기 게이트 스택의 측부 상에 배치되는 소스/드레인 피처와, 상기 소스/드레인 피처 상에 랜딩되는 가늘고 긴 컨택 피처(elongated contact feature)와, 상기 가늘고 긴 컨택 피처의 측벽 상에 배치되며 상기 가늘고 긴 컨택 피처의 단부에는 없는 유전체 재료층을 포함한다. 상기 가늘고 긴 컨택 피처의 측벽은 상기 게이트 스택과 평행하다.
본 개시내용은 일부 실시형태에 따른 반도체 구조를 제공한다. 반도체 구조는, 반도체 기판으로부터 압출되며 제1 방향을 따라 제1 단부로부터 제2 단부에 걸쳐 있는 제1 핀형 활성 영역과, 상기 반도체 기판으로부터 압출되며 상기 제1 방향을 따라 제3 단부로부터 제4 단부에 걸쳐 있는 제2 핀형 활성 영역과, 상기 제1 및 제2 핀형 활성 영역 상에 각각 배치된 제1 게이트 스택 및 제2 게이트 스택으로서, 상기 제1 및 제2 게이트 스택은 상기 제1 방향으로 떨어져 있고 상기 제1 방향에 직교하는 제2 방향을 따라 연장되는 것인 상기 제1 및 제2 게이트 스택과, 상기 제1 핀형 활성 영역에 형성되며 상기 제1 및 제2 게이트 스택 사이에 개재되는 제1 소스/드레인 피처와, 상기 제2 핀형 활성 영역에 형성되며 상기 제1 및 제2 게이트 스택 사이에 개재되는 제2 소스/드레인 피처와, 상기 제2 방향을 따라 연장되며 상기 제1 및 제2 소스/드레인 피처 상에 랜딩되는 가늘고 긴 컨택 피처와, 상기 가늘고 긴 컨택 피처의 측벽 상에 배치되며 상기 가늘고 긴 컨택 피처의 2개의 단부에는 없는 유전체 재료층을 포함한다. 상기 가늘고 긴 컨택 피터의 측벽은 상기 제2 방향을 따라 연장된다.
본 개시내용은 일부 실시형태에 따라 집적 회로 구조를 형성하는 방법을 제공한다. 본 방법은 제1 반도체 재료의 반도체 기판에 STI(shallow trench isolation) 구조를 형성함으로써, 상기 STI 구조에 의해 서로 분리되는 복수의 핀형 활성 영역을 규정하는 단계와, 상기 핀형 활성 영역 상에 게이트 스택을 형성하는 단계와, 상기 게이트 스택 사이의 갭을 충전하는 층간 유전체(ILD)층을 형성하는 단계와, 상기 ILD층을 패터닝하여 인접한 2개의 상기 게이트 스택 사이에 트렌치를 형성하는 단계와, 상기 트렌치에 등각으로 제1 유전체 재료층을 적층하는 단계와, 상기 트렌치를 제2 유전체 재료층으로 충전하는 단계와, 상기 제2 유전체 재료층을 패터닝하여 컨택 개구부를 형성하는 단계와, 상기 컨택 개구부에 전도성 재료를 충전하여 컨택 피처를 형성하는 단계를 포함한다.
전술한 바는 여러 실시형태들의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 구조에 있어서,
반도체 기판으로부터 압출된 핀형(fin-type) 활성 영역과,
상기 핀형 활성 영역 상에 배치된 게이트 스택과,
상기 핀형 활성 영역에 형성되며 상기 게이트 스택의 측부 상에 배치되는 소스/드레인 피처와,
상기 소스/드레인 피처 상에 랜딩(landing)되는 가늘고 긴 컨택 피처(elongated contact feature)와,
상기 가늘고 긴 컨택 피처의 측벽 상에 배치되며 상기 가늘고 긴 컨택 피처의 단부에는 없는 유전체 재료층을 포함하고, 상기 가늘고 긴 컨택 피처의 측벽은 상기 게이트 스택과 평행한 것인 반도체 구조.
2. 제1항에 있어서,
상기 게이트 스택은 게이트 유전체 피처와, 상기 게이트 유전체 피처 상의 게이트 전극과, 상기 게이트 전극의 측벽 상의 스페이서를 포함하고,
상기 유전체 재료는 상기 게이트 스택과 상기 가늘고 긴 컨택 피처 사이에 개재되며, 상기 스페이서 및 상기 가늘고 긴 컨택 피처와 직접 접촉하는 것인 반도체 구조.
3. 제2항에 있어서, 상기 게이트 유전체 피처는 제1 하이(high)k 유전체 재료를 포함하고, 상기 유전체 재료층은 상기 제1 하이k 유전제 재료와는 조성이 상이한 제2 하이k 유전체 재료를 포함하는 것인 반도체 구조.
4. 제3항에 있어서, 상기 유전체 재료층은 상기 유전체 재료층의 상면이 상기 가늘고 긴 컨택 피처의 상면 아래에 있도록 상기 가늘고 긴 컨택 피처로부터 리세싱되는 것인 반도체 구조.
5. 제1항에 있어서, 상기 반도체 기판 상에 형성되어 상기 핀형 활성 영역을 둘러싸는 STI(shallow trench isolation) 피처를 더 포함하는 반도체 구조.
6. 제5항에 있어서, 일부는 상기 핀형 활성 영역의 단부 상에 또 일부는 상기 STI 피처 상에 배치되는 제2 게이트 스택을 더 포함하는 반도체 구조.
7. 제1항에 있어서, 상기 가늘고 긴 컨택 피처는 폭에 대한 길이의 비로서 정의되는 L/W 비를 갖고, 상기 L/W 비는 2보다 큰 것인 반도체 구조.
8. 반도체 구조에 있어서,
반도체 기판으로부터 압출되며 제1 방향을 따라 제1 단부로부터 제2 단부에 걸쳐 있는 제1 핀형 활성 영역과,
상기 반도체 기판으로부터 압출되며 상기 제1 방향을 따라 제3 단부로부터 제4 단부에 걸쳐 있는 제2 핀형 활성 영역과,
상기 제1 및 제2 핀형 활성 영역 상에 각각 배치된 제1 게이트 스택 및 제2 게이트 스택으로서, 상기 제1 및 제2 게이트 스택은 상기 제1 방향으로 떨어져 있고 상기 제1 방향에 직교하는 제2 방향을 따라 연장되는 것인 상기 제1 및 제2 게이트 스택과,
상기 제1 핀형 활성 영역에 형성되며 상기 제1 및 제2 게이트 스택 사이에 개재되는 제1 소스/드레인 피처와,
상기 제2 핀형 활성 영역에 형성되며 상기 제1 및 제2 게이트 스택 사이에 개재되는 제2 소스/드레인 피처와,
상기 제2 방향을 따라 연장되며 상기 제1 및 제2 소스/드레인 피처 상에 랜딩되는 가늘고 긴 컨택 피처와,
상기 가늘고 긴 컨택 피처의 측벽 상에 배치되며 상기 가늘고 긴 컨택 피처의 2개의 단부에는 없는 유전체 재료층을 포함하고, 상기 가늘고 긴 컨택 피처의 측벽은 상기 제2 방향을 따라 연장되는 것인 반도체 구조.
9. 제8항에 있어서,
상기 제1 및 제2 게이트 스택은 각각, 게이트 유전체 피처와, 상기 게이트 유전체 피처 상의 게이트 전극과, 상기 게이트 전극의 측벽 상의 스페이서를 포함하고,
상기 유전체 재료층은 상기 제1 게이트 스택의 스페이서 및 상기 제2 게이트 스택의 스페이서와 직접 접촉하는 것인 반도체 구조.
10. 제9항에 있어서, 상기 게이트 유전체 피처는 제1 하이k 유전체 재료를 포함하고, 상기 유전체 재료층은 상기 제1 하이k 유전제 재료와는 조성이 상이한 제2 하이k 유전체 재료를 포함하는 것인 반도체 구조.
11. 제10항에 있어서,
상기 제2 하이k 유전체 재료는 실리콘 질화물을 포함하고,
상기 제1 및 제2 소스/드레인 피처는 각각, 상기 반도체 기판의 재료와는 상이한 반도체 재료의 에피택셜 성장한 반도체 피처를 포함하는 것인 반도체 구조.
12. 제8항에 있어서, 상기 유전체 재료층은 상기 가늘고 긴 컨택 피처로부터 리세싱되는 것인 반도체 구조.
13. 제8항에 있어서,
상기 반도체 기판 상에 형성되어 상기 제1 및 제2 핀형 활성 영역을 둘러싸는 STI(shallow trench isolation)와,
일부가 상기 제1 핀형 활성 영역의 제1 단부 및 상기 제2 핀형 활성 영역의 제3 단부 상에 또 일부가 상기 STI 피처 상에 배치된 제3 게이트 스택과,
일부가 상기 제1 핀형 활성 영역의 제2 단부 및 상기 제2 핀형 활성 영역의 제4 단부 상에 또 일부가 상기 STI 피처 상에 배치된 제4 게이트 스택을 더 포함하는 반도체 구조.
14. 제8항에 있어서, 상기 가늘고 긴 컨택 피처는 폭에 대한 길이의 비로서 정의되는 L/W 비를 갖고, 상기 L/W 비는 2보다 큰 것인 반도체 구조.
15. 집적 회로 구조를 형성하는 방법에 있어서,
제1 반도체 재료의 반도체 기판에 STI(shallow trench isolation) 구조를 형성함으로써, 상기 STI 구조에 의해 서로 분리되는 복수의 핀형 활성 영역을 규정하는 단계와,
상기 핀형 활성 영역 상에 게이트 스택을 형성하는 단계와,
상기 게이트 스택 사이의 갭을 충전하는 층간 유전체(ILD)층을 형성하는 단계와,
상기 ILD층을 패터닝하여 인접한 2개의 상기 게이트 스택 사이에 트렌치를 형성하는 단계와,
상기 트렌치에 등각으로 제1 유전체 재료층을 적층하는 단계와,
상기 트렌치를 제2 유전체 재료층으로 충전하는 단계와,
상기 제2 유전체 재료층을 패터닝하여 컨택 개구부를 형성하는 단계와,
상기 컨택 개구부에 전도성 재료를 충전하여 컨택 피처를 형성하는 단계를 포함하는 집적 회로 구조의 형성 방법.
16. 제15항에 있어서, 상기 제1 유전체층을 적층하는 단계는 하이k 유전체 재료층을 적층하는 단계를 포함하는 것인 집적 회로 구조의 형성 방법.
17. 제16항에 있어서, 상기 하이k 유전체층을 적층하는 단계는 상기 게이트 스택의 게이트 스페이서 상에 상기 하이k 유전체 재료층을 직접 적층하는 단계를 포함하는 것인 집적 회로 구조의 형성 방법.
18. 제15항에 있어서, 상기 제2 유전제 재료층을 패터닝하여 컨택 개구부를 형성하는 단계는, 상기 핀형 활성 영역의 적어도 2개의 소스/드레인 영역을 노출시키기 위해 걸쳐 있는 가늘고 긴 개구부를 형성하도록 상기 제2 유전체 재료층을 패터닝하는 단계를 포함하는 것인 집적 회로 구조의 형성 방법.
19. 제15항에 있어서, 상기 게이트 스택을 형성하는 단계는,
상기 핀형 활성 영역의 제1 단부에 더미 게이트 스택을 형성하는 단계와,
상기 더미 게이트 스택의 대향 측벽 상에 제1 게이트 스페이서와 제2 게이트 스페이서를 형성하는 단계를 포함하며, 상기 제1 게이트 스페이서는 상기 STI 구조 상에 랜딩되고, 상기 제2 게이트 스페이서는 상기 핀 활성 영역에 랜딩되는 것인 집적 회로 구조의 형성 방법.
20. 제15항에 있어서, 상기 컨택 개구부에 전도성 재료를 충전하여 컨택 피처를 형성하는 단계는 상기 제1 및 제2 유전체 재료층의 측벽 상에 직접 상기 전도성 재료를 적층하는 단계를 포함하는 것인 집적 회로 구조의 형성 방법.

Claims (10)

  1. 반도체 구조에 있어서,
    반도체 기판으로부터 압출된 핀형(fin-type) 활성 영역과,
    상기 핀형 활성 영역 상에 배치된 게이트 스택과,
    상기 핀형 활성 영역에 형성되며 상기 게이트 스택의 측부 상에 배치되는 소스/드레인 피처와,
    상기 소스/드레인 피처 상에 랜딩(landing)되는 가늘고 긴 컨택 피처(elongated contact feature)와,
    상기 가늘고 긴 컨택 피처의 측벽 상에 배치되며 상기 가늘고 긴 컨택 피처의 단부에는 없는 유전체 재료층
    을 포함하고, 상기 가늘고 긴 컨택 피처의 측벽은 상기 게이트 스택과 평행한 것인 반도체 구조.
  2. 제1항에 있어서,
    상기 게이트 스택은 게이트 유전체 피처와, 상기 게이트 유전체 피처 상의 게이트 전극과, 상기 게이트 전극의 측벽 상의 스페이서를 포함하고,
    상기 유전체 재료는 상기 게이트 스택과 상기 가늘고 긴 컨택 피처 사이에 개재되며, 상기 스페이서 및 상기 가늘고 긴 컨택 피처와 직접 접촉하는 것인 반도체 구조.
  3. 제2항에 있어서, 상기 게이트 유전체 피처는 제1 하이(high)k 유전체 재료를 포함하고, 상기 유전체 재료층은 상기 제1 하이k 유전제 재료와는 조성이 상이한 제2 하이k 유전체 재료를 포함하는 것인 반도체 구조.
  4. 제3항에 있어서, 상기 유전체 재료층은 상기 유전체 재료층의 상면이 상기 가늘고 긴 컨택 피처의 상면 아래에 있도록 상기 가늘고 긴 컨택 피처로부터 리세싱되는 것인 반도체 구조.
  5. 제1항에 있어서, 상기 반도체 기판 상에 형성되어 상기 핀형 활성 영역을 둘러싸는 STI(shallow trench isolation) 피처를 더 포함하는 반도체 구조.
  6. 제5항에 있어서, 일부는 상기 핀형 활성 영역의 단부 상에 또 일부는 상기 STI 피처 상에 배치되는 제2 게이트 스택을 더 포함하는 반도체 구조.
  7. 제1항에 있어서, 상기 가늘고 긴 컨택 피처는 폭에 대한 길이의 비로서 정의되는 L/W 비를 갖고, 상기 L/W 비는 2보다 큰 것인 반도체 구조.
  8. 반도체 구조에 있어서,
    반도체 기판으로부터 압출되며 제1 방향을 따라 제1 단부로부터 제2 단부에 걸쳐 있는 제1 핀형 활성 영역과,
    상기 반도체 기판으로부터 압출되며 상기 제1 방향을 따라 제3 단부로부터 제4 단부에 걸쳐 있는 제2 핀형 활성 영역과,
    상기 제1 및 제2 핀형 활성 영역 상에 각각 배치된 제1 게이트 스택 및 제2 게이트 스택으로서, 상기 제1 및 제2 게이트 스택은 상기 제1 방향으로 떨어져 있고 상기 제1 방향에 직교하는 제2 방향을 따라 연장되는 것인 상기 제1 및 제2 게이트 스택과,
    상기 제1 핀형 활성 영역에 형성되며 상기 제1 및 제2 게이트 스택 사이에 개재되는 제1 소스/드레인 피처와,
    상기 제2 핀형 활성 영역에 형성되며 상기 제1 및 제2 게이트 스택 사이에 개재되는 제2 소스/드레인 피처와,
    상기 제2 방향을 따라 연장되며 상기 제1 및 제2 소스/드레인 피처 상에 랜딩되는 가늘고 긴 컨택 피처와,
    상기 가늘고 긴 컨택 피처의 측벽 상에 배치되며 상기 가늘고 긴 컨택 피처의 2개의 단부에는 없는 유전체 재료층
    을 포함하고, 상기 가늘고 긴 컨택 피처의 측벽은 상기 제2 방향을 따라 연장되는 것인 반도체 구조.
  9. 제8항에 있어서,
    상기 제1 및 제2 게이트 스택은 각각, 게이트 유전체 피처와, 상기 게이트 유전체 피처 상의 게이트 전극과, 상기 게이트 전극의 측벽 상의 스페이서를 포함하고,
    상기 유전체 재료층은 상기 제1 게이트 스택의 스페이서 및 상기 제2 게이트 스택의 스페이서와 직접 접촉하는 것인 반도체 구조.
  10. 집적 회로 구조를 형성하는 방법에 있어서,
    제1 반도체 재료의 반도체 기판에 STI(shallow trench isolation) 구조를 형성함으로써, 상기 STI 구조에 의해 서로 분리되는 복수의 핀형 활성 영역을 규정하는 단계와,
    상기 핀형 활성 영역 상에 게이트 스택을 형성하는 단계와,
    상기 게이트 스택 사이의 갭을 충전하는 층간 유전체(ILD)층을 형성하는 단계와,
    상기 ILD층을 패터닝하여 인접한 2개의 상기 게이트 스택 사이에 트렌치를 형성하는 단계와,
    상기 트렌치에 등각으로 제1 유전체 재료층을 적층하는 단계와,
    상기 트렌치를 제2 유전체 재료층으로 충전하는 단계와,
    상기 제2 유전체 재료층을 패터닝하여 컨택 개구부를 형성하는 단계와,
    상기 컨택 개구부에 전도성 재료를 충전하여 컨택 피처를 형성하는 단계
    를 포함하는 집적 회로 구조의 형성 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10115825B1 (en) 2017-04-28 2018-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with asymmetric contact
DE102017122702B4 (de) 2017-04-28 2023-11-09 Taiwan Semiconductor Manufacturing Co. Ltd. Struktur und Verfahren für FinFET-Vorrichtung mit asymmetrischem Kontakt
CN109216468B (zh) * 2017-06-29 2021-08-13 中芯国际集成电路制造(上海)有限公司 电阻器件及其制造方法
US10510894B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
US10431500B1 (en) * 2018-03-27 2019-10-01 Globalfoundries Inc. Multi-step insulator formation in trenches to avoid seams in insulators
CN108878433B (zh) * 2018-06-29 2020-11-20 上海华力微电子有限公司 一种半导体器件及其制造方法
CN110875237B (zh) * 2018-08-29 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10573753B1 (en) * 2018-09-10 2020-02-25 Globalfoundries Inc. Oxide spacer in a contact over active gate finFET and method of production thereof
TWI783064B (zh) * 2018-10-18 2022-11-11 聯華電子股份有限公司 半導體裝置及其形成方法
US10957604B2 (en) * 2018-10-31 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11164866B2 (en) * 2019-02-20 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for manufacturing the same
KR20210024384A (ko) * 2019-08-23 2021-03-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11164870B2 (en) 2019-09-24 2021-11-02 International Business Machines Corporation Stacked upper fin and lower fin transistor with separate gate
DE102020112203A1 (de) * 2020-03-13 2021-09-16 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum einbetten planarer fets mit finfets
DE102020129842A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-vorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung
US11424338B2 (en) * 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
US11362213B2 (en) * 2020-03-31 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a FinFET device with a backside power rail and a backside self-aligned via by etching an extended source trench
CN113053878A (zh) * 2020-04-09 2021-06-29 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111668179B (zh) * 2020-06-19 2022-03-29 福建省晋华集成电路有限公司 半导体结构
CN112864239B (zh) * 2021-03-17 2022-04-26 长江存储科技有限责任公司 场效应晶体管及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100123595A (ko) * 2009-05-14 2010-11-24 인터내셔널 비지네스 머신즈 코포레이션 비대칭 반도체 디바이스 및 이의 제조 방법
KR20140059690A (ko) * 2012-11-08 2014-05-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스의 컨택 구조물
KR20160042797A (ko) * 2014-10-10 2016-04-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet 디바이스용 구조 및 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
KR100657964B1 (ko) * 2005-07-22 2006-12-14 삼성전자주식회사 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자 및 랜덤 액세스 메모리
DE102010029533B3 (de) * 2010-05-31 2012-02-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Selektive Größenreduzierung von Kontaktelementen in einem Halbleiterbauelement
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8759920B2 (en) * 2012-06-01 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9496402B2 (en) * 2014-10-17 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate with silicon sidewall spacers
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20160141034A (ko) * 2015-05-27 2016-12-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR102310081B1 (ko) * 2015-06-08 2021-10-12 삼성전자주식회사 반도체 장치의 제조 방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10115825B1 (en) * 2017-04-28 2018-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with asymmetric contact

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100123595A (ko) * 2009-05-14 2010-11-24 인터내셔널 비지네스 머신즈 코포레이션 비대칭 반도체 디바이스 및 이의 제조 방법
KR20140059690A (ko) * 2012-11-08 2014-05-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스의 컨택 구조물
KR20160042797A (ko) * 2014-10-10 2016-04-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet 디바이스용 구조 및 방법

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