KR100657964B1 - 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자 및 랜덤 액세스 메모리 - Google Patents

한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자 및 랜덤 액세스 메모리 Download PDF

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Abstract

바디-바이어스 제어가 가능하면서 SOI 구조의 장점을 채택할 수 있고, 높은 동작 전류와 낮은 콘택 저항을 제공하여 높은 성능을 갖는 반도체 소자 및 랜덤 액세스 메모리가 제공된다. 본 발명에 따른 반도체 소자는, 반도체 기판의 한 쌍의 핀들에 형성된 한 쌍의 채널 영역들과, 한 쌍의 채널 영역들에 대응하는 게이트 전극과, 한 쌍의 핀들에 형성된 소오스에 동시에 접하는 소오스 콘택 플러그 및 드레인에 동시에 접하는 드레인 콘택 플러그를 포함한다. 반도체 소자는 드레인 콘택 플러그 상의 스토리지 노드 또는 채널 영역들과 게이트 전극 사이의 스토리지 노드를 더 포함할 수 있다.

Description

한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트 전극을 갖는 반도체 소자 및 랜덤 액세스 메모리{Semiconductor device and random access memory having a single gate electrode corresponding a pair of fin-type channel regions}
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 사시도이고;
도 2a는 도 1의 반도체 소자의 평면도이고;
도 2b는 도 1의 반도체 소자의 I-I'에서 절취한 단면도이고;
도 2c는 도 1의 반도체 소자의 II-II'에서 절취한 단면도이고;
도 3은 본 발명의 일 실시예에 따른 랜덤 액세스 메모리를 보여주는 사시도이고;
도 4a는 도 3의 랜덤 액세스 메모리의 평면도이고;
도 4b는 도 3의 랜덤 액세스 메모리의 I-I'에서 절취한 단면도이고;
도 4c는 도 3의 랜덤 액세스 메모리의 II-II'에서 절취한 단면도이고;
도 5는 본 발명의 다른 실시예에 따른 랜덤 액세스 메모리를 보여주는 사시도이고;
도 6은 도 5의 랜덤 액세스 메모리의 평면도이고; 그리고
도 7 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 보여주는 사시도들이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 핀-타입 채널 영역을 구비하는 반도체 소자 및 랜덤 액세스 메모리(random access memory; RAM)에 관한 것이다. 예를 들어, 반도체 소자는 핀-펫(FinFET)을 포함할 수 있고, 랜덤 액세스 메모리는 DRAM, RRAM, FeRAM 또는 노어-타입 플래시 메모리를 포함할 수 있다.
반도체 소자의 성능을 향상시킬 수 있는 핀-펫(FinFET) 구조가 연구되고 있다. 예를 들어, David M. Fried등에 의한 미국등록특허 US 6,664,582호, "FIN MEMORY CELL AND METHOD OF FABRICATION"은 핀-펫 및 핀 메모리 셀에 대해서 개시하고 있다. 다른 예로, Bin Yu 등에 의한 미국등록특허 US 6,876,042호, "ADDITIONAL GATE CONTROL FOR A DOUBLE-GATE MOSFET"은 절연층 상에 형성된 핀을 포함하는 핀-펫에 대해서 개시하고 있다.
핀-펫은 물고기 지느러미 모양으로 형성된 핀(fin)의 상면 및 측면들을 채널 영역으로 이용할 수 있다. 이에 따라, 핀-펫은 평면형 트랜지스터보다 채널 면적을 넓게 할 수 있어, 큰 전류의 흐름을 제공할 수 있다. 그 결과, 핀-펫은 평면형 트랜지스터보다 높은 성능을 제공할 수 있다.
하지만, David M. Fried 등 및 Bin Yu 등에 의한 핀-펫은 SOI 기판을 이용하여 제조됨으로써, 핀이 기판 몸체로부터 플로팅 되는 문제가 있다. 이에 따라, 바 디-바이어스(body-bias)를 이용한 트랜지스터의 문턱전압 제어가 불가능하고, 그 결과 CMOS 트랜지스터의 문턱전압 조절이 어렵다. 반면, 통상의 벌크 기판을 이용하면 드레인 공핍 영역이 확장되어 접합 누설 전류, 오프 전류 및 접합 커패시턴스 증가될 수 있다. 나아가, 고집적 소자에서는 단채널 효과에 의해 문턱전압이 감소하고 오프 전류가 더욱 증가할 수 있다.
핀-펫에 있어서 또 하나의 문제는 높은 콘택 저항이다. 예를 들어, David M. Fried에 의한 핀-펫은 핀들을 가로질러 형성된 비트 라인 콘택들을 포함한다. 이 경우, 비트 라인 콘택과 핀들의 좁은 상면이 접촉하게 되어, 비트 라인 콘택 저항이 매우 높을 수 있다. 더불어, 비트 라인 콘택을 형성하기 위하여 핀들이 굽어지는 구조가 될 수 있어 제조상의 어려움이 있다.
Bin Yu 등에 의하면, 소오스 및 드레인 영역이 핀과 연결되고 콘택 면적을 확보하도록 넓게 형성되어 있다. 하지만, 소오스 및 드레인 영역 때문에 핀들 간의 거리가 넓어지게 되고, 그 결과 핀-펫의 집적도가 낮아지는 문제가 발생할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위한 것으로서, 바디-바이어스 제어가 가능하면서 SOI 구조의 장점을 채택할 수 있고, 높은 동작 전류와 낮은 콘택 저항을 제공하여 높은 성능을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 반도체 소자를 이용한 랜덤 액세스 메모리를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면 반도체 기판, 소오스 및 드레인, 한 쌍의 채널 영역들, 게이트 전극, 소오스 콘택 플러그 및 드레인 콘택 플러그를 포함하는 반도체 소자가 제공된다. 상기 반도체 기판은 몸체 및 상기 몸체로부터 각각 돌출되고 서로 대향 이격되어 신장하는 적어도 한 쌍의 핀들을 포함한다. 상기 소오스 및 드레인은 상기 한 쌍의 핀들의 신장 방향을 따라서 서로 이격되어 상기 한 쌍의 핀들에 각각 형성된다. 한 쌍의 채널 영역들은 상기 소오스 및 드레인 사이의 상기 한 쌍의 핀들 부분의 적어도 내측면 표면 부근에 각각 형성된다. 상기 게이트 전극은 상기 한 쌍의 채널 영역들 사이를 매립하는 매몰부를 포함하고, 상기 반도체 기판과 절연된다. 상기 소오스 콘택 플러그는 상기 한 쌍의 핀들에 형성된 소오스에 동시에 전기적으로 연결되고, 상기 몸체와 절연된다. 상기 드레인 콘택 플러그는 상기 한 쌍의 핀들에 형성된 드레인에 동시에 전기적으로 연결되고, 상기 몸체와 절연된다.
상기 본 발명의 일 태양의 일 측면에 따르면, 상기 소오스 콘택 플러그는 상기 한 쌍의 핀들에 형성된 소오스 사이를 매립하는 매몰부를 포함하고, 상기 드레인 콘택 플러그는 상기 한 쌍의 핀들에 형성된 드레인 사이를 매립하는 매몰부를 포함할 수 있다.
상기 본 발명의 일 태양의 다른 측면에 따르면, 상기 반도체 소자는 상기 한 쌍의 핀들의 외측면을 둘러싸는 제 1 절연막을 더 포함할 수 있다.
상기 본 발명의 일 태양의 또 다른 측면에 따르면, 상기 반도체 소자는 상기 소오스 콘택 플러그, 드레인 콘택 플러그 및 게이트 전극 각각과 상기 몸체 사이에 형성되는 제 2 절연막을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 반도체 기판, 한 쌍의 드레인들, 소오스, 한 쌍의 채널 영역들, 한 쌍의 게이트 전극들, 소오스 콘택 플러그, 한 쌍의 드레인 콘택 플러그들 및 스토리지 노드를 포함하는 랜덤 액세스 메모리 소자가 제공된다. 상기 반도체 기판은 몸체 및 상기 몸체로부터 각각 돌출되고 서로 대향 이격되어 신장하는 적어도 한 쌍의 핀들을 포함한다. 상기 한 쌍의 드레인들은 상기 한 쌍의 핀들의 신장 방향을 따라서 서로 이격되어 상기 한 쌍의 핀들에 형성된다. 상기 소오스는 상기 한 쌍의 드레인들 사이의 상기 한 쌍의 핀들 부분에 형성되고, 상기 한 쌍의 드레인들과 서로 이격된다. 상기 한 쌍의 채널 영역들은 상기 소오스 및 상기 한 쌍의 드레인들 각각의 사이의 상기 한 쌍의 핀들 부분의 적어도 내측면 표면 부근에 각각 형성된다. 상기 한 쌍의 게이트 전극들은 상기 한 쌍의 핀들에 각각 형성된 상기 한 쌍의 채널 영역 사이를 매립하는 매몰부를 각각 포함하고, 상기 반도체 기판과 절연된다. 상기 소오스 콘택 플러그는 상기 한 쌍의 핀들에 형성된 소오스에 동시에 전기적으로 연결되고, 상기 몸체와 절연된다. 상기 한 쌍의 드레인 콘택 플러그들은 상기 한 쌍의 핀들에 형성된 상기 한 쌍의 드레인들 각각에 동시에 전기적으로 연결되도록 각각 형성되고, 상기 몸체와 절연된다. 상기 스토리지 노드는 상기 한 쌍의 게이트 전극들 각각의 매몰부 및 상기 한 쌍의 채널 영역들 사이에 개재되고, 상기 한 쌍의 게이 트 전극들 및 상기 한 쌍의 채널 영역들과 절연된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 반도체 기판, 한 쌍의 드레인들, 소오스, 한 쌍의 채널 영역들, 한 쌍의 게이트 전극들, 소오스 콘택 플러그, 한 쌍의 드레인 콘택 플러그들 및 스토리지 노드를 포함하는 랜덤 액세스 메모리 소자가 제공된다. 상기 반도체 기판은 몸체 및 상기 몸체로부터 각각 돌출되고 서로 대향 이격되어 신장하는 적어도 한 쌍의 핀들을 포함한다. 상기 한 쌍의 드레인들은 상기 한 쌍의 핀들의 신장 방향을 따라서 서로 이격되어 상기 한 쌍의 핀들에 형성된다. 상기 소오스는 상기 한 쌍의 드레인들 사이의 상기 한 쌍의 핀들 부분에 형성되고, 상기 한 쌍의 드레인들과 서로 이격된다. 상기 한 쌍의 채널 영역들은 상기 소오스 및 상기 한 쌍의 드레인들 각각의 사이의 상기 한 쌍의 핀들 부분의 적어도 내측면 표면 부근에 각각 형성된다. 상기 한 쌍의 게이트 전극들은 상기 한 쌍의 핀들에 각각 형성된 상기 한 쌍의 채널 영역 사이를 매립하는 매몰부를 각각 포함하고, 상기 반도체 기판과 절연된다. 상기 소오스 콘택 플러그는 상기 한 쌍의 핀들에 형성된 소오스에 동시에 전기적으로 연결되고, 상기 몸체와 절연된다. 상기 한 쌍의 드레인 콘택 플러그들은 상기 한 쌍의 핀들에 형성된 상기 한 쌍의 드레인들 각각에 동시에 전기적으로 연결되도록 각각 형성되고, 상기 몸체와 절연된다. 상기 스토리지 노드는 상기 한 쌍의 드레인 콘택 플러그 상에 각각 형성된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으 로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자(100)를 보여주는 사시도이고, 도 2a는 도 1의 반도체 소자(100)의 평면도이고, 도 2b는 도 1의 반도체 소자(100)의 I-I'에서 절취한 단면도이고, 도 2c는 도 1의 반도체 소자(100)의 II-II'에서 절취한 단면도이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 반도체 소자(100)는 몸체(102) 및 한 쌍의 핀들(105a, 105b)을 포함하는 반도체 기판(110) 및 한 쌍의 핀들(105a, 105b) 사이에 개재된 게이트 전극(130), 소오스 콘택 플러그(135) 및 드레인 콘택 플러그(140)를 포함한다. 한 쌍의 채널 영역들(145a, 145b)은 대향된 한 쌍의 핀들(105a, 105b)의 적어도 내측면의 표면 부근에 형성된다. 게이트 전극(130)과 한 쌍의 채널 영역들(145a, 145b)은 게이트 절연막(125)에 의해 절연될 수 있다. 게이트 전극(130)은 소오스 콘택 플러그(135) 및 드레인 콘택 플러그(140)의 사이에 배치되고, 이들(135, 140) 각각과 절연될 수 있다. 소오스(S) 및 드레인(D)은 채널 영역(145a, 145b)의 양단의 한 쌍의 핀들(105a, 105b) 부분에 형성된다.
예를 들어, 반도체 소자(100)는 핀들(105a, 105b)에 형성된 채널 영역들(145a, 145b)을 이용하고 있다는 점에서, 핀-펫(FinFET)으로 불릴 수 있다. 다만, 반도체 소자(100)는 핀-펫에 제한되지 않고, 핀-펫을 이용하는 메모리 소자가 될 수도 있다. 예컨대, 메모리 소자는 랜덤 액세스 메모리, 예컨대 디램(DRAM), 상전이 메모리(PRAM), 저항 메모리(RRAM), 강유전체 메모리(FeRAM) 또는 노어-타입(NOR-type)의 플래시 메모리를 포함할 수 있다.
도 1을 참조하면, 반도체 기판(110)은 몸체(102)와 몸체(102)로부터 돌출되게 형성되고 서로 이격된 한 쌍의 핀들(105a, 105b)을 포함한다. 예를 들어, 핀들(105a, 105b)은 X1 방향을 따라서 서로 이격되고, X2 방향을 따라서 신장할 수 있다. 반도체 기판(110)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층을 포함하는 복합 구조일 수 있다. 즉, 핀들(105a, 105b)은 몸체(102)와 같은 물질이거나 또는 몸체(102) 상에 형성된 에피층일 수도 있다. 도면에는 한 쌍의 핀들(105a, 105b)이 도시되었지만, 복수의 핀들이 쌍을 이루어 X1 방향으로 나열될 수 있다.
한 쌍의 핀들(105a, 105b) 사이에는 몸체(102)로부터 소정 높이를 갖는 소자분리막(115)이 매립될 수 있다. 즉, 소자분리막(115)은 핀들(105a, 105b)의 내측면 하단부분을 덮고 있으나, 핀들(105a, 105b)의 상단부분은 노출시킬 수 있다. 핀들(105a, 105b)의 외측면은 매몰절연막(120)에 의해 둘러싸일 수 있다. 그 명칭에 제한되지 않고, 매몰절연막(120) 및 소자분리막(115)은 핀들(105a, 105b) 및 트랜지스터를 분리시키는 역할을 수행할 수 있다. 예를 들어, 매몰절연막(120) 및 소자분리막(115)은 절연 특성과 매립 특성이 좋은 실리콘 산화막을 포함할 수 있다.
X1 방향을 기준으로 볼 때, 차례로 매몰절연막(120), 핀들(105a, 105b)의 하 나 및 게이트 전극(130) 순서의 적층 구조, 즉 SOI(silicon on insulator) 구조가 형성될 수 있다. 다만, 핀들(105a, 105b)은 X3 방향을 따라서 몸체(102)와 연결되어 있다는 점에서, 핀 또는 활성영역이 몸체로부터 플로팅 된 통상의 SOI 구조와 다르다. 따라서, 본 발명에서는 반도체 기판(110)의 구조를 SOI-유사(SOI-like) 구조로 부르고, 그 특징은 후술하기로 한다.
도 2a 및 도 2b를 참조하면, 한 쌍의 채널 영역들(145a, 145b)은 소오스(S) 및 드레인(D) 사이의 한 쌍의 핀들(105a, 105b) 부분의 적어도 내측면 표면 부근에 형성될 수 있다. 예를 들어, 채널 영역들(145a, 145b)은 소자분리막(115)에 의해 노출된 핀들(105a, 105b)의 내측면 상단부분에 형성될 수 있다. 채널 영역들(145a, 145b)은 소오스(S)와 드레인(D) 사이의 전하의 도전 통로를 제공할 수 있다.
핀들(105a, 105b)의 외측은 두꺼운 매몰절연막(120)이 매립되어 있어, 채널이 형성되지 않을 수 있다. 다른 예로, 채널 영역들(145a, 145b)은 핀들(105a, 105b)의 내측면 외에 상면에도 형성될 수 있다(도 4b를 참조). 다만, 상대적인 면적을 고려하면, 주요한 전하의 도전 통로는 핀들(105a, 105b)의 내측면에 형성된 채널 영역들(145a, 145b)이 될 수 있다.
반도체 소자(100)는 하나의 게이트 전극(130)에 대응하여 한 쌍의 핀들(105a, 105b)에 형성된 한 쌍의 채널 영역들(145a, 145b)을 전하의 도전 통로로 이용할 수 있다. 따라서, 채널 영역들(145a, 145b)을 동시에 이용할 수 있어 반도체 소자(100)의 동작 전류를 높일 수 있고, 그 결과 동작 속도를 높일 수 있다. 이에 따라, 반도체 소자(100)는 높은 동작 전류가 필요한 메모리, 예컨대 상전이 메모리 (PRAM) 또는 저항 메모리(RRAM)에 이용될 수 있다. 더불어, 반도체 소자(100)는 디램(DRAM)에 이용된 경우, 동작 전류를 높임으로써 증가된 센싱 마진을 가질 수 있다.
나아가, 핀들(105a, 105b)의 높이, 또는 소자분리막(115)에 의해 노출되는 핀들(105a, 105b)의 상단부분의 높이를 조절함으로써 채널 영역들(145a, 145b)의 면적을 조절할 수 있다. 따라서, 핀들(105a, 105b)에 형성된 채널 영역(145a, 145b)을 이용하면 반도체 소자(100)의 동작 전류, 즉 동작 속도를 더욱 크게 할 수 있다.
채널 영역들(145a, 145b) 양측의 핀(105a, 105b)들 부분에는 적어도 한 쌍의 소오스(S) 및 드레인(D)이 형성될 수 있다. 소오스(S) 및 드레인(D)은 명칭에 의해 구분되지 않고, 그 기능에 의해 구분되며 서로 바뀌어 불릴 수도 있다. 보다 구체적으로 보면, 소오스(S) 및 드레인(D)은 핀들(105a, 105b)의 신장 방향을 따라서 서로 이격된다. 예를 들어, 소오스(S) 및 드레인(D)은 X3 방향을 기준으로 볼 때, 핀들(105a, 105b)의 일부 부분, 즉 소자분리막(115)에 의해 노출된 부분에 형성될 수 있다. 핀들(105a, 105b)의 각각에 형성된 소오스(S)는 서로 대향될 수 있고, 유사하게 핀들(105a, 105b)의 각각에 형성된 드레인(D)은 서로 대향될 수 있다.
소오스(S) 및 드레인(D)은 몸체(102) 또는 나머지 핀들(105a, 105b) 부분에 다이오드 접합되어 있다. 예를 들어, 소오스(S) 및 드레인(D)이 n형 불순물로 도핑된 경우, 나머진 핀들(105a, 105b) 부분 또는 몸체(102)는 p형 불순물로 도핑될 수 있다. 그 반대의 경우도 또한 가능하다.
소오스 콘택 플러그(135)는 한 쌍의 핀들(105a, 105b)에 형성된 소오스(S)를 전기적으로 연결한다. 예컨대, 소오스 콘택 플러그(135)는 소오스(S)가 형성된 한 쌍의 핀들(105a, 105b) 부분의 사이에 매립된 매몰부를 포함할 수 있다. 마찬가지로, 드레인 콘택 플러그(140)는 한 쌍의 핀들(105a, 105b)에 형성된 드레인(D)을 전기적으로 연결한다. 예컨대, 드레인 콘택 플러그(140)는 드레인(D)이 형성된 한 쌍의 핀들(105a, 105b) 부분의 사이에 매립된 매몰부를 포함할 수 있다. 소오스 콘택 플러그(135) 및 드레인 콘택 플러그(140)는 소오스(S) 및 드레인(D)에 동작 전압 또는 전류를 공급하는 역할을 수행할 수 있다. 소오스 콘택 플러그(135) 및 드레인 콘택 플러그(140)는 도전성 물질, 예컨대 도핑된 폴리실리콘, 금속 박막, 금속 실리사이드 또는 이들의 복합막으로 형성될 수 있다.
소오스 콘택 플러그(135)와 소오스(S) 그리고 드레인 콘택 플러그(140)와 드레인(D)의 콘택 저항은 종래보다 낮다. 왜냐하면, 소오스 콘택 플러그(135) 및 드레인 콘택 플러그(140)는 핀들(105a, 105b)의 양 내측면 부분들에 동시에 연결되기 때문이다. 콘택 저항과 같은 기생 저항은 반도체 소자(100)의 집적도가 클수록 더욱 문제가 된다. 따라서, 본 발명에 따른 소오스 콘택 플러그(135) 및 드레인 콘택 플러그(140)는 고집적 반도체 소자(100)의 기생 저항 성분을 낮추어 동작 속도 향상에 기여할 수 있다.
게이트 전극(130)은 채널 영역들(145a, 145b) 사이를 매립하는 매몰부를 포함한다. 게이트 전극(130)은 폴리실리콘, 금속, 금속 실리사이드 또는 이들의 복합막으로 형성될 수 있다. 게이트 전극(130)은 한 쌍의 채널 영역들(145a, 145)에 공 통으로 대응할 수 있다. 비록 도면에서, 게이트 전극(130)은 핀들(105a, 105b)의 사이에만 형성되어 있지만, 핀들(105a, 105b)의 상면을 가로지르는 돌출부를 더 포함할 수 있다(도 4b의 130' 참조). 게이트 전극(130)과 소오스 콘택 플러그(135) 및 드레인 콘택 플러그(140) 사이에는 절연층, 예컨대 실리콘 산화막이 더 개재될 수 있다.
게이트 전극(130)과 채널 영역들(145a, 145b) 사이에는 각각 게이트 절연막(125)이 개재될 수 있다. 예를 들어, 게이트 절연막(125)은 실리콘 산화막, 실리콘 질화막 또는 고-유전율막으로 형성되거나 또는 그들의 복합막으로 형성될 수 있다. 게이트 절연막(125)은 핀들(105a, 105b)의 상면에도 확장되어 형성될 수 있다(도 4b의 125' 참조).
도 1 및 2a를 참조하면, 게이트 전극(130)의 게이트 길이(W1)를 1F라고 할 때, 핀들(105a, 105b)의 폭(W2)은 각각 0.25F, 매몰절연막(120)의 폭(2 X W4)은 1F, 소자분리막(115)의 폭(W3)은 0.5F일 수 있다. 반도체 소자(100)가 단위셀들의 어레이로 배열된 경우, 매몰절연막(120)은 양쪽 인접 셀들 사이에서 각각 반씩 공유될 것이다. 따라서, 하나의 단위 셀에는 총 1F의 폭을 갖는 매몰절연막(120)이 구비될 수 있다. 반도체 소자(100)를 메모리 소자로 이용하는 경우, 워드 라인 방향, 즉 X1 방향을 기준으로 볼 때, 하나의 단위 셀의 길이는 종래와 마찬가지로 2F가 될 수 있다.
도 1 및 도 2a 내지 도 2c를 참조하여, 비휘발성 메모리 소자(100)의 동작 특성을 설명할 수 있다. 게이트 전극(130)에 턴-온(turn-on) 전압을 인가한다. 이 에 따라, 채널 영역(145a, 145b)들은 동시에 턴-온 되어 도전 통로를 형성할 수 있다. 또한, 소오스 콘택 플러그(135) 및 드레인 콘택 플러그(140) 사이에 동작 전압을 인가한다. 이에 따라, 핀들(105a, 105b)에 형성된 소오스(S) 및 드레인(D) 사이에 동작 전압이 인가되고, 드레인(D)으로부터 채널 영역들(145a, 145b)을 거쳐 소오스(S)로 전류가 흐를 수 있다. 즉, 반도체 소자는 하나의 핀-펫 동작을 제공할 수 있다.
반도체 소자(100)의 동작 시, 핀들(105a, 105b)에 형성된 채널 영역들(145a, 145b), 소오스(S) 및 드레인(D)의 공핍 영역(depletion region)은 제한될 수 있다. 특히, 핀들(105a, 105b)의 폭이 얇을수록 공핍 영역은 더욱 제한될 수 있다. 보다 구체적으로 보면, 공핍 영역은 핀들(105a, 105b)의 폭 방향, X1 방향으로는 매우 제한 될 것이고, 다만 X3 방향을 따라서만 형성될 수 있다. 하지만, 핀들(105a, 105b)의 폭이 작아지면 X3 방향을 따라서 형성된 공핍 영역의 영향은 매우 축소될 것이다.
따라서, 핀들(105a, 105b)이 몸체(102)에 연결되어 있음에도 불구하고, 반도체 기판(110)은 SOI 구조와 유사한 즉, SOI-유사 구조가 된다. 이에 따라, 공핍 영역의 확장에 의해서 발생할 수 있는 오프-전류, 접합 누설 전류, 접합 커패시턴스가 감소될 수 있다. 접합 누설 전류의 감소는 반도체 소자(100), 예컨대 메모리 소자의 센싱 마진을 개선시킬 수 있고 파워 소비를 감소시킬 수 있다. 또한, 반도체 소자(100)의 집적도가 높아질수록 문제가 될 수 있는 단채널 효과(short channel effect)도 억제될 수 있다.
그럼에도 불구하고, 몸체(102)에 전압을 인가함으로써 핀들(105a, 105b)에 바디-바이어스를 인가할 수 있는 장점은 유지된다. 이에 따라, 반도체 소자(100), 예컨대 CMOS 핀-펫의 문턱전압을 용이하게 조절할 수 있다. 예를 들어, NMOS 핀-펫과 PMOS 핀-펫의 바디-바이어스를 조절하여 두 핀-펫들의 문턱전압을 비슷하게 조절할 수 있다.
반도체 소자(100)는 메모리 소자, 예컨대 랜덤 액세스 메모리에 이용될 수 있다. 도 3은 본 발명의 일 실시예에 따른 랜덤 액세스 메모리(200)를 보여주는 사시도이고, 도 4a는 랜덤 액세스 메모리(200)의 평면도이고, 도 4b는 랜덤 액세스 메모리(200)의 I-I'에서 절취한 단면도이고, 도 4c는 랜덤 액세스 메모리(200)의 II-II'에서 절취한 단면도이다. 랜덤 액세스 메모리(200)는 반도체 소자(도 1의 100)를 이용할 수 있다. 따라서, 랜덤 액세스 메모리(200)는 도 1 및 도 2a 내지 도 2c를 참조할 수 있다. 동일한 참조부호는 동일하거나 유사한 구성 요소를 나타낸다.
도 3 및 도 4a 내지 도 4c를 참조하면, 랜덤 액세스 메모리(200)는 한 쌍의 반도체 소자(도 1의 100)들이 열로 배열되고 소오스 콘택 플러그(130)가 공유된 구조를 가질 수 있다. 랜덤 액세스 메모리(200)는 한 쌍의 드레인 콘택 플러그(140)들 상의 한 쌍의 스토리지 노드(155)들을 포함한다. 한 쌍의 게이트 전극(130')들은 한 쌍의 핀들(105a, 105b) 상으로 신장되어 워드 라인을 형성할 수 있다. 랜덤 액세스 메모리(200)는 소오스(S)를 공유하는 한 쌍의 핀-펫들과, 한 쌍의 스토리지 노드(155)들을 단위셀로 이용할 수 있다. 랜덤 액세스 메모리(200)는 복수의 상기 단위셀을 포함할 수도 있다.
도 4a 및 도 4b를 참조하면, 채널 영역들(145a', 145b')은 핀들(105a, 105b)의 상면까지 신장되어 있다는 점에서, 반도체 소자(도 1의 100)의 채널 영역들(145a, 145b)과 구별될 수 있다. 유사하게, 게이트 전극(130')은 핀들(105a, 105b) 상으로 신장되어 형성되어 있다는 점에서, 반도체 소자(도 1의 100)의 게이트 전극(130)과 구별될 수 있다. 보다 구체적으로 보면, 게이트 전극(130')은 매몰부(126) 및 돌출부(128)를 포함할 수 있다. 유사하게, 게이트 절연막(125')은 핀들(105a, 105b)의 상면 상으로 신장되어 형성되어 있다는 점에서, 반도체 소자(도 1의 100)의 게이트 절연막(125)과 구별될 수 있다.
도 3 및 도 4c를 참조하면, 스토리지 노드(155)들은 버퍼 플러그(142)들을 이용하여 드레인 콘택 플러그(140)들에 각각 연결될 수 있다. 버퍼 플러그(142)와 드레인 콘택 플러그(140)는 구분이 되지 않고 한 몸체로 형성될 수도 있다. 스토리지 노드(155)는 유전 물질, 가변 저항 물질, 상전이 물질 또는 강유전체 물질을 포함할 수 있다. 예를 들어, DRAM의 경우, 스토리지 노드(155)는 절연막들로 둘러싸인 유전 물질, 즉 커패시터 구조일 수 있다. 다른 예로, 스토리지 노드(155)는 PRAM의 경우 상전이 물질이고, RRAM의 경우 가변 저항 물질이고, FeRAM의 경우 강유전체 물질일 수 있다.
게이트 전극(130')들의 게이트 길이(W1)가 1F이고, 두 게이트 전극(130')들의 이격 거리(W5)는 2F일 수 있다. 유사하게, 드레인 콘택 플러그(140)들을 각각 사이에 두고 게이트 전극(130')들의 이격 거리도 2F가 될 것이다. 다만, 드레인 콘 택 플러그(140)들 외측으로 이격 거리는 도시되지 않았다. 따라서, 하나의 단위셀을 형성하는 랜덤 액세스 메모리(200)는 X2 방향, 즉 비트 라인 방향으로는 총 8F의 길이를 가질 수 있다. 이에 따라, 랜덤 액세스 메모리(200)는 통상의 메모리 단위셀과 마찬가지로 2F X 8F 즉, 16F2의 표준 단위셀의 면적을 가질 수 있다. 물론, 랜덤 액세스 메모리(200)는 12F2의 축소된 단위셀 면적을 가질 수도 있다. 그러므로, 랜덤 액세스 메모리(200)는 통상의 레이아웃 배치를 이용하여 용이하게 형성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 랜덤 액세스 메모리(300)를 보여주는 사시도이고, 도 6은 랜덤 액세스 메모리(300)의 평면도이다. 랜덤 액세스 메모리(300)는 스토리지 노드(160)의 배치에 있어서 일 실시예에 따른 랜덤 액세스 메모리(200)와 구별될 수 있다. 그 외의 랜덤 액세스 메모리(300)의 구조 및 설명은 도 1 내지 도 4를 참조할 수 있다.
도 5 및 도 6을 참조하면, 스토리지 노드(160)는 게이트 전극(130") 및 게이트 절연막(125')의 사이의 적어도 일부분에 개재될 수 있다. 예를 들어, 스토리지 노드(160)는 게이트 전극(130")의 매몰부(126')와 게이트 절연막(125')의 사이에 개재될 수 있다. 이에 따라, 스토리지 노드(160)는 소자분리막(115) 상에 수직으로 형성될 수 있다.
스토리지 노드(160)는 폴리실리콘, 실리콘-게르마늄, 금속 도트, 실리콘 도트 또는 실리콘 질화막을 포함할 수 있다. 예를 들어, 스토리지 노드(160)는 실리 콘 절연막에 둘러싸인 폴리실리콘, 실리콘-게르마늄, 금속 도트, 실리콘 도트 또는 실리콘 질화막일 수 있다. 이 경우, 랜덤 액세스 메모리(300)는 노어-타입 플래시 메모리가 될 수 있다. 스토리지 노드(160)는 전하 저장층 또는 전하 트랩층으로 기능할 수 있다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자(100)의 제조 방법을 보여주는 사시도들이다. 각 구성요소에 대한 설명은 도 1 및 도 2a 내지 도 2c를 참조할 수 있다.
도 7을 참조하면, 제 1 트렌치(305) 및 제 2 트렌치(310)들에 의해 한정되고 몸체(102)로부터 돌출된 한 쌍의 핀들(105a, 105b)을 포함하는 반도체 기판(110)을 제공한다. 핀들(105a, 105b)을 형성하는 방법은 해당 기술분야에서 통상의 지식을 가진 자에게 알려진 방법을 이용할 수 있다. 예를 들어, 트렌치들(305, 310)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다.
도 8을 참조하면, 제 1 트렌치(305) 및 제 2 트렌치(310)들을 매립하는 제 1 절연층(120)을 형성한다. 예를 들어, 제 1 절연층(120)은 실리콘 산화막을 트렌치들(305, 310)을 매립하도록 반도체 기판(110) 전면에 형성하고, 평탄화하여 형성할 수 있다.
이어서, 제 1 트렌치(305)에 매립된 절연층(120)을 소정 깊이만큼 선택적으로 식각하여, 소자분리막(115)을 형성한다. 예를 들어, 제 2 트렌치(310)를 매립하는 제 1 절연층(120) 부분을 포토레지스트 패턴(미도시)으로 보호하고, 노출된 제 1 절연층(120) 부분을 소정 깊이 만큼 건식 식각하여 소자분리막(115)을 형성할 수 있다. 제 2 트렌치(310)를 매립하는 제 1 절연층(120) 부분은 매몰절연막(120)이 될 수 있다.
도 9를 참조하면, 한 쌍의 핀들(105a, 105b) 사이, 즉 제 1 트렌치(305)에 게이트 절연막(125)을 개재하여 게이트 전극(130)을 형성한다. 게이트 전극(130)은 게이트 절연막(125) 및 소자분리막(115)에 의해 반도체 기판(110)과 절연될 수 있다. 예를 들어, 노출된 핀들(105a, 105b)의 내측면 상에 열 산화법을 이용하여 산화막(미도시)을 형성하고, 산화막 위에 게이트 전극층(미도시)을 형성할 수 있다. 이어서, 산화막 및 게이트 전극층을 패터닝하여, 게이트 절연막(125) 및 게이트 전극(130)을 형성할 수 있다.
이어서 핀들(105a, 105b)의 노출된 상면 및 내측면에 불순물을 주입하여 소오스 및 드레인(미도시)을 형성할 수 있다.
도 10을 참조하면, 게이트 전극(130) 양편의 제 1 트렌치(도 9의 305)를 매립하는 소오스 콘택 플러그(135) 및 드레인 콘택 플러그(140)를 형성한다. 예를 들어, 게이트 전극(130)과 분리되게 제 1 트렌치(305)에 도전성 물질을 매립하여 소오스 콘택 플러그(135) 및 드레인 콘택 플러그(140)를 형성할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 예를 들어, 본 발명에서 반도체 소자는 핀-펫 및 이를 이용하는 메모리 소자를 포함할 수 있다. 또한, 본 발명에서 랜덤 액세스 메모리는 제시한 단위셀이 행렬로 배열된 노어-타입의 어레이 구조를 포함할 수 있다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식 을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른, 반도체 소자는 하나의 게이트 전극에 대응하여 한 쌍의 핀들에 형성된 한 쌍의 채널 영역들을 전하의 도전 통로로 동시에 이용할 수 있다. 따라서, 반도체 소자의 동작 전류를 높일 수 있고, 그 결과 동작 속도를 높일 수 있다. 이에 따라, 반도체 소자는 높은 동작 전류가 필요한 메모리, 예컨대 PRAM 또는 RRAM에 이용될 수 있다. 더불어, 반도체 소자는 DRAM에 이용된 경우, 동작 전류를 높임으로써 증가된 센싱 마진을 가질 수 있다.
본 발명에 따른 반도체 소자는 소오스 및 드레인과의 접촉 면적이 큰 소오스 콘택 플러그 및 드레인 콘택 플러그를 구비한다. 이에 따라, 고집적 반도체 소자의 기생 저항 성분을 낮추어 동작 속도를 향상시킬 수 있다. 예컨대 메모리 소자의 센싱 마진을 개선시킬 수 있고 파워 소비를 감소시킬 수 있다.
또한, 본 발명의 반도체 소자에 따르면, 반도체 기판의 핀들이 몸체에 연결되어 있음에도 불구하고, 반도체 기판은 SOI 구조와 유사한 즉, SOI-유사 구조가 될 수 있다. 이에 따라, 공핍 영역의 확장에 의해서 발생할 수 있는 오프-전류, 접합 누설 전류 및 접합 커패시턴스가 감소될 수 있다. 그럼에도 불구하고, 몸체에 전압을 인가함으로써 핀들에 바디-바이어스를 인가할 수 있다. 나아가, 반도체 소자의 집적도가 높아질수록 문제가 될 수 있는 단채널 효과도 억제될 수 있다.

Claims (21)

  1. 몸체 및 상기 몸체로부터 각각 돌출되고 서로 대향 이격되어 신장하는 적어도 한 쌍의 핀들을 포함하는 반도체 기판;
    상기 한 쌍의 핀들의 신장 방향을 따라서 서로 이격되어 상기 한 쌍의 핀들에 각각 형성되는 소오스 및 드레인;
    상기 소오스 및 드레인 사이의 상기 한 쌍의 핀들 부분의 적어도 내측면 표면 부근에 각각 형성된 한 쌍의 채널 영역들;
    상기 한 쌍의 채널 영역들 사이를 매립하는 매몰부를 포함하고, 상기 반도체 기판과 절연된 게이트 전극;
    상기 한 쌍의 핀들에 형성된 소오스에 동시에 전기적으로 연결되고, 상기 몸체와 절연된 소오스 콘택 플러그; 및
    상기 한 쌍의 핀들에 형성된 드레인에 동시에 전기적으로 연결되고, 상기 몸체와 절연된 드레인 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 소오스 콘택 플러그는 상기 한 쌍의 핀들에 형성된 소오스 사이를 매립하는 매몰부를 포함하고, 상기 드레인 콘택 플러그는 상기 한 쌍의 핀들에 형성된 드레인 사이를 매립하는 매몰부를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 게이트 전극은 상기 매몰부와 연결되고 상기 한 쌍의 핀들 상을 가로지르고 상기 한 쌍의 핀들과 절연된 돌출부를 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 한 쌍의 핀들의 외측면을 둘러싸는 제 1 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서, 상기 소오스 콘택 플러그, 드레인 콘택 플러그 및 게이트 전극 각각과 상기 몸체 사이에 형성되는 제 2 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서, 상기 게이트 전극의 매몰부 및 상기 한 쌍의 채널 영역들 사이에 개재되고, 상기 게이트 전극 및 상기 한 쌍의 채널 영역들과 절연된 스토리지 노드를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서, 상기 스토리지 노드는 폴리실리콘, 실리콘-게르마늄, 금속 도트, 실리콘 도트 또는 실리콘 질화막을 포함하여 형성된 것을 특징으로 하는 반도체 소자.
  8. 제 1 항에 있어서, 상기 드레인 콘택 플러그 또는 상기 소스 콘택 플러그 상 에 형성되는 스토리지 노드를 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제 8 항에 있어서, 상기 스토리지 노드는 유전 물질, 가변 저항 물질, 상전이 물질 또는 강유전체 물질을 포함하여 형성된 것을 특징으로 하는 반도체 소자.
  10. 몸체 및 상기 몸체로부터 각각 돌출되고 서로 대향 이격되어 신장하는 적어도 한 쌍의 핀들을 포함하는 반도체 기판;
    상기 한 쌍의 핀들의 신장 방향을 따라서 서로 이격되어 상기 한 쌍의 핀들에 형성되는 적어도 한 쌍의 드레인들;
    상기 한 쌍의 드레인들 사이의 상기 한 쌍의 핀들 부분에 형성되고, 상기 한 쌍의 드레인들과 서로 이격된 소오스;
    상기 소오스 및 상기 한 쌍의 드레인들 각각의 사이의 상기 한 쌍의 핀들 부분의 적어도 내측면 표면 부근에 각각 형성된 한 쌍의 채널 영역들;
    상기 한 쌍의 핀들에 각각 형성된 상기 한 쌍의 채널 영역 사이를 매립하는 매몰부를 각각 포함하고, 상기 반도체 기판과 절연된 한 쌍의 게이트 전극들;
    상기 한 쌍의 핀들에 형성된 소오스에 동시에 전기적으로 연결되고, 상기 몸체와 절연된 소오스 콘택 플러그;
    상기 한 쌍의 핀들에 형성된 상기 한 쌍의 드레인들 각각에 동시에 전기적으로 연결되도록 각각 형성되고, 상기 몸체와 절연된 한 쌍의 드레인 콘택 플러그들; 및
    상기 한 쌍의 게이트 전극들 각각의 매몰부 및 상기 한 쌍의 채널 영역들 사이에 개재되고, 상기 한 쌍의 게이트 전극들 및 상기 한 쌍의 채널 영역들과 절연된 스토리지 노드를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 소자.
  11. 제 10 항에 있어서, 상기 소오스 콘택 플러그는 상기 한 쌍의 핀들에 형성된 소오스 사이를 매립하는 매몰부를 포함하고, 상기 한 쌍의 드레인 콘택 플러그들은 상기 한 쌍의 핀들에 형성된 상기 한 쌍의 드레인들 각각의 사이를 각각 매립하는 매몰부들을 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 소자.
  12. 제 10 항에 있어서, 상기 한 쌍의 핀들의 외측면을 둘러싸는 제 1 절연막을 더 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 소자.
  13. 제 12 항에 있어서, 상기 소오스 콘택 플러그, 한 쌍의 드레인 콘택 플러그들 및 한 쌍의 게이트 전극들 각각과 상기 몸체 사이에 형성된 제 2 절연막을 더 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 소자.
  14. 제 10 항에 있어서, 상기 게이트 전극은 상기 매몰부와 연결되고 상기 한 쌍의 핀들 상을 가로지르고 상기 핀들과 절연된 돌출부를 더 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 소자.
  15. 제 10 항에 있어서, 상기 스토리지 노드는 폴리실리콘, 실리콘-게르마늄, 금속 또는 실리콘 도트, 또는 실리콘 질화막을 포함하여 형성된 것을 특징으로 하는 랜덤 액세스 메모리 소자.
  16. 몸체 및 상기 몸체로부터 각각 돌출되고 서로 대향 이격되어 신장하는 적어도 한 쌍의 핀들을 포함하는 반도체 기판;
    상기 한 쌍의 핀들의 신장 방향을 따라서 서로 이격되어 상기 한 쌍의 핀들에 형성되는 적어도 한 쌍의 드레인들;
    상기 한 쌍의 드레인들 사이의 상기 한 쌍의 핀들 부분에 형성되고, 상기 한 쌍의 드레인들과 서로 이격된 소오스;
    상기 소오스 및 상기 한 쌍의 드레인들 각각의 사이의 상기 한 쌍의 핀들 부분의 적어도 내측면 표면 부근에 각각 형성된 한 쌍의 채널 영역들;
    상기 한 쌍의 핀들에 각각 형성된 상기 한 쌍의 채널 영역 사이를 매립하는 매몰부를 각각 포함하고, 상기 반도체 기판과 절연된 한 쌍의 게이트 전극들;
    상기 한 쌍의 핀들에 형성된 소오스에 동시에 접하도록 형성되고, 상기 몸체와 절연된 소오스 콘택 플러그;
    상기 한 쌍의 핀들에 형성된 상기 한 쌍의 드레인들 각각에 동시에 접하도록 각각 형성되고, 상기 몸체와 절연된 한 쌍의 드레인 콘택 플러그들; 및
    상기 한 쌍의 드레인 콘택 플러그 상에 각각 형성되는 한 쌍의 스토리지 노드들을 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 소자.
  17. 제 16 항에 있어서, 상기 소오스 콘택 플러그는 상기 한 쌍의 핀들에 형성된 소오스 사이를 매립하는 매몰부를 포함하고, 상기 한 쌍의 드레인 콘택 플러그들은 상기 한 쌍의 핀들에 형성된 상기 한 쌍의 드레인들 각각의 사이를 각각 매립하는 매몰부들을 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 소자.
  18. 제 16 항에 있어서, 상기 한 쌍의 핀들의 외측면을 둘러싸는 제 1 절연막을 더 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 소자.
  19. 제 18 항에 있어서, 상기 소오스 콘택 플러그, 한 쌍의 드레인 콘택 플러그들 및 한 쌍의 게이트 전극들 각각과 상기 몸체 사이에 형성된 제 2 절연막을 더 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 소자.
  20. 제 16 항에 있어서, 상기 게이트 전극은 상기 매몰부와 연결되고 상기 한 쌍의 핀들 상을 가로지르고 상기 핀들과 절연된 돌출부를 더 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 소자.
  21. 제 16 항에 있어서, 상기 스토리지 노드는 유전 물질, 가변 저항 물질, 상전이 물질 또는 강유전체 물질을 포함하여 형성된 것을 특징으로 하는 랜덤 액세스 메모리 소자.
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