KR101229709B1 - 인터디바이스 ｓｔｉ 영역의 제조 및 상이한 유전체 물질을 이용한 인트라디바이스 ｓｔｉ 영역 - Google Patents

인터디바이스 ｓｔｉ 영역의 제조 및 상이한 유전체 물질을 이용한 인트라디바이스 ｓｔｉ 영역 Download PDF

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Abstract

집적 회로 구조는 제1 디바이스 영역의 제1 부분과 제2 디바이스 영역의 제2 부분을 가진 기판과, 기판 상의 제1 디바이스 영역 내의 두 절연 영역을 포함한다. 두 절연 영역은 제1의 k 값을 가진 제1 유전체 물질을 포함한다. 두 절연 영역 사이에서 두 절연 영역과 인접하는 반도체 스트립이 있으며, 반도체 스트립의 상부는 두 절연 영역의 상면 위에서 반도체 핀을 형성한다. 추가 절연 영역이 기판 상의 제2 디바이스 영역 내에 있다. 추가 절연 영역은 제1의 k 값 보다 큰 제2의 k 값을 가진 제2 유전 물질을 포함한다.

Description

인터디바이스 ＳＴＩ 영역의 제조 및 상이한 유전체 물질을 이용한 인트라디바이스 ＳＴＩ 영역{FORMING INTER-DEVICE STI REGIONS AND INTRA-DEVICES STI REGIONS USING DIFFERENT DIELECTRIC MATERIALS}
본 발명은 일반적으로 집적 회로에 관한 것으로서, 특히 반도체 핀(fin) 및 핀 전계 효과 트랜지스터(FinFET) 및 그를 제조하기 위한 방법에 관한 것이다.
본 출원은 발명의 명칭이 "인터디바이스 STI 영역의 제조 및 상이한 유전체 물질을 이용한 인트라디바이스 STI 영역(Forming Intr-Device STI Regions and Intra-Device STI Regions Using Different Dielectric Materials)"인 2009년 10월 28일자로 출원된 미국 가 출원 제61/255,724호의 이익을 향유하며 여기서 그 내용이 참조로써 결합되고 있다.
집적 회로의 축소화(소형화) 및 집적 회로 속도에 대한 요구 조건이 증가함에 따라, 보다 소형화된 치수와 더불어 높은 구동 전류를 갖는 트랜지터가 필요하다. 따라서 FinFET가 개발되었다. 도 1은 통상의 FinFET의 단면도이며, 단면도는 소스 및 드레인 영역이 아니라 핀(fin)을 가로지르는 단면도이다. 핀(100)은 기판(102) 위에서 연장하는 수직 실리콘 핀으로서 제조되며 소스 및 드레인 영역(도시안됨)과 이들 사이의 채널 영역을 형성하기 위해 사용된다. 핀(100)의 형성은 리세스들을 형성하기 위해 기판(102)을 리세싱하는 것과, 리세스들을 유전체 물질로 채우는 것과, 핀(100) 위의 유전체 물질의 과잉 부분을 제거하기 위해 화학 기계 연마(CMP)를 수행하는 것과, 리세스내의 유전체 물질의 잔류 부분이 얕은 트랜치 아이솔레이션(STI) 영역(120)을 형성하도록 유전체 물질의 상부층을 리세스하는 것을 포함한다. STI 영역(120)은 통상 실리콘 산화물을 포함한다. 게이트(108)는 핀(100) 위에 형성된다. 게이트 유전체(106)는 게이트(108)로부터 핀(100)을 분할하기 위해 형성된다.
기생 캐패시터(110)는 게이트(108)와 핀(100) 사이에 생성되며, STI 영역(120)은 기생 캐패시터(110)의 절연체로서 작용한다. 기생 캐패시터(110)의 용량 값은 STI 영역(120)의 형태 및 STI 영역(120)의 물질(k 값과 같은)의 함수이다. 기생 용량은 개개의 집적 회로의 성능에 역영향을 주어 감소 될 필요가 있다.
일실시예의 형태에 의하면, 집적 회로 구조는 제1 디바이스 영역 내의 제1 부분과 제2 디바이스 영역 내의 제2 부분을 가진 기판과, 기판 상의 제1 디바이스 영역 내의 2 개의 절연 영역을 포함한다. 2 개의 절연 영역은 제1의 k 값을 제1 유전체 물질을 포함한다. 반도체 스트립은 2 개의 절연 영역 사이에서 2 개의 절연 영역과 인접하고 있으며, 반도체 스트립의 상부는 2 개의 절연 영역의 상면 위에서 반도체 핀을 형성한다. 추가 절연 영역이 기판 상의 제2 디바이스 영역 내에 있다. 추가 절연 영역은 제1의 k 값 보다 큰 제2의 k 값을 가진 제2 유전체 물질을 포함한다.
다른 실시예들이 또한 개시된다.
본 발명에 따른 집적 회로 구조에 의하면 소형화는 물론 속도 증가가 도모된다.
도 1은 종래의 FinFET의 단면도이다.
도 2 내지 도 10a는 일실시예에 따른 FinFET의 제조 중간 단계의 단면도이다.
도 10b는 도 10a에 도시한 구조의 평면도이다.
이후, 본 발명의 보다 상세한 설명을 첨부 도면을 참조하여 본 발명의 실시예들을 설명하기로 한다. 실시예들은 광범위한 다양한 특정 문맥으로 실시될 수 있는 응용 가능한 발명의 개념을 제공하는 것으로 이해하여야 한다. 기술된 특정 실시예들은 단지 특정 제조 방법의 일례이며 이들에 본 발명의 범위가 제한하지 되지 않는다.
핀 전계 효과 트랜지스터(FinFET)를 제조하기 위한 신규의 방법이 마련된다. 일실시예의 제조 중간 단계들이 도시된다. 다양한 실시예들이 개시된다. 각종 도면 및 예증의 실시예들 전체 걸쳐서 동일 참조 부호는 동일 요소를 지정하기 위해 사용되고 있다.
도 2에 있어서 반도체 기판(20)이 마련된다. 일실시예에서 반도체 기판(20)은 실리콘을 포함한다. 탄소, 게르마늄, 갈륨, 비소, 질소, 인듐, 및/또는 인 등과 같이 일반적으로 사용되는 다른 물질들이 또한 반도체 기판(20)에 포함될 수 있다. 반도체 기판(20)은 벌크 기판 또는 SOI(semiconductor-on-insulator) 기판일 수가 있다. 반도체 기판(20)은 인트라 디바이스 영역(100) 내의 부분들과 인터 디바이스 영역(200) 내의 부분들을 포함한다. 각각의 인트라 디바이스 영역(100)은 FinFET를 형성하기 위해 사용 가능하고 인트라 디바이스 영역(100)은 형성된 FinFET를 가질 수가 없는 인터 디바이스 영역(200)에 의해서 서로 분리될 수가 있다. 인터 디바이스 영역(200)은 2 개의 FinFET 사이에 바로 있거나 혹은 없을 수 있다.
패드 층(22) 및 마스크 층(24)이 반도체 기판(20) 위에 형성 가능하다. 패드 층(22)은 예컨대 열 산화 공정을 이용하여 형성된 실리콘 산화물을 포함하는 박막일 수가 있다. 패드 층(22)은 반도체 기판(20)과 마스크 층(24) 사이에서 부착 층으로서 작용할 수 있다. 패드 층(22)은 또한 마스크 층(24)을 에칭하기 위한 에칭 저지 층으로서 작용할 수가 있다. 일실시예에서 마스크 층(24)은 예컨대 저압 화학 기상 증착(LPCVD)을 이용하여 실리콘 질화물로 형성된다. 다른 실시예에서 마스크 층(24)은 실리콘의 열적 질화처리, 플라즈마 인핸스드 CVD(PECVD), 또는 플라즈마 양극 질화처리에 의해서 형성된다. 마스크 층(24)은 후속의 포토리소그라피 공정 중에 하드 마스크로서 이용된다. 포토레지스트(26)은 마스크 층(24) 위에 형성된 다음에 패턴화되어 포토레지스트(26)에 개구(28)를 형성한다.
도 3에서 마스크 층(24) 및 패드 층(22)이 개구(28)를 통해 에칭되어 기저(underlying) 반도체 기판(20)을 노출한다. 노출된 반도체 기판(20)은 에칭되어 트랜치들(32) 사이의 반도체 기판(20)의 부분들인 반도체 스트립(33)과 트랜치(32)를 형성한다. 트랜치(32)들은 서로 평행한 스트립(평면도에서 보았을 때)일 수 있으며 서로 근접하게 놓여져 있다. 다음에 포토레지스트(26)는 제거된다. 다음에 반도체 기판(20)의 자연 산화물(native oxide)를 제거하기 위해 세정이 행해질 수가 있다. 세정은 희석된 플루오르화 수소(HF) 산을 이용하여 수행될 수 있다.
트랜치(32)의 깊이 D는 약 2100 Å과 2500 Å 사이에 있을 수 있고, 폭 W은 약 300 Å과 1500 Å 사이에 있을 수 있다. 일례의 실시예에서 트랜치(32)의 종횡비(D/W)는 약 7.0 보다 크다. 다른 일례의 실시예에서 종횡비는 약 7.0 보다 크거나 혹은 7.0과 8.0 사이에 있을 수 있고, 약 8.0 보다도 클 수가 있다. 그러나 당업자라면 본 명세서에 전체에 걸쳐서 열거된 치수 및 값들은 단지 일례이며 집적 회로의 상이한 스케일에 적합하도록 변경될 수 있음을 알 수 있을 것이다.
도 4에 있어서, 로우-k 유전체 물질(34)이 트랜치(32) 내에 채워진다. 선택적으로 라이너 산화물(liner oxide)(도시안됨)은 트랜치(32)에서 형성 가능하다. 일실시예에서 라이너 산화물은 열적 산화물일 수 있다. 다른 실시예에서 라이너 산화물은 인 시튜 스팀 성장(ISSG) 방법을 이용하여 형성 가능하다. 다른 실시예에서 라이너 산화물은 선택적인 에어리어 화학 기상 증착(SACVD) 방법 또는 다른 일반적으로 사용되는 CVD 방법을 이용하여 형성 가능하다. 라이너 산화물의 형성에 의해 트랜치(32)의 모서리들이 라운링 처리되는데 이는 전계를 감소시키고 그에 따라 최종적인 집적 회로의 성능이 향상되게 된다.
로우-k 유전체 물질(34)은 3.9 미만의 k 값을 가진다. 로우-k 유전체 물질(34)의 k 값은 또한 약 3.5, 3.0, 2.5 혹은 약 2.0 보다 훨씬 작을 수가 있다. 일실시예에서 로우-k 유전 물질(34)은 탄소 함유 로우-k 유전 물질을 포함한다. 다른 실시예에서 로우-k 유전체 물질(34)은 붕소-인-실리케이트 유리(BPSG), 인-실리케이트 유리(PSG) 등과 같은 다른 일반적으로 공지된 로우-k 물질을 포함한다.
다음에 화학 기계 연마가 수행되어 로우-k 유전 물질(34)의 상면의 레벨을 마스크 층(24)의 상면의 레벨과 같게 한다. 최종 구조가 도 5에서 도시되고 있다. 다음에 로우-k 유전 물질(34)은 에칭 단계에 의해서 리세스됨으로써 도 6에서 도시하고 있는 바와 같은 리세스(38)가 된다. 패드 층(22)과 마스크 층(24)의 나머지 부분이 또한 제거된다. 이처럼 나머지 로우-k 유전체 물질(34)의 상면으로부터 돌출하는 반도체 스트립(33) 부분이 핀(40)이 된다. 핀(40)의 높이 H는 15 nm와 50 nm 사이이며 그 높이는 이보다 크거나 작을 수가 있다.
다음, 도 6에서 도시하고 있는 바와 같이 실리콘 질화물로 형성 가능한 마스크(44)는 인트라 디바이스 영역(100)을 커버 하도록 형성되고, 인터 디바이스 영역(200)은 커버 되지 않은 상태로 남겨 진다. 다음에 인터 디바이스 영역(200)으로부터 로우-k 유전체 물질(34)의 노출된 부분을 제거하기 위해 에칭 공정이 수행됨으로써 도 7에서 도시하고 있는 바와 같은 리세스(45)를 형성한다. 인트라 디바이스 영역(100)에서의 로우-k 유전체 물질(34) 부분은 제거되지 않으며 이후 인트라 디바이스 STI 영역(34')이라 불린다.
도 8에서 유전체 물질(50)이 리세스(45)에 채워진다. 유전체 물질(50)은 로우-k 유전 물질(34)의 k 값 보다 큰 k 값을 가진다. 일실시예에서 유전체 물질(50)은 3.9 와 같거나 혹은 보다 큰 k 값을 가진 고 k 유전체 물질로 형성된다. 유전체 물질(50)의 k 값은 또한 약 5.0 보다 클 수가 있다. 일례의 실시예에서 유전체 물질(50)은 준상압 CVD(SACVD), 고밀도 플라즈마 CVD(HDPCVD) 등과 같은 화학 기상 증착 방법(CVD)으로 형성 가능한 실리콘 산화물을 포함한다.
유전체 물질(50)의 상면의 레벨을 하드 디스크(44)의 상면의 레벨과 같게 하기 위해 CMP가 수행된다. 다음에 나머지 유전체 물질(50)의 상면을 추가로 리세스하기 위해 에칭이 수행된다. 도 9에 최종 구조가 도시되고 있다. 기술 내용 전체에 걸쳐서 유전체 물질(50)의 나머지 부분은 대안적으로 인터 디바이스 STI 영역(50')이라고 불린다. 일실시예에서 에칭 단계 후 인터 디바이스 STI 영역(50')의 리세스된 상면은 인트라 디바이스 STI 영역(34')과는 실질적으로 같은 레벨이다. 대안의 실시예에서 점선(48)으로 도시한 바와 같이 인터 디바이스 STI 영역(50')의 리세스된 상면은 핀(40)의 상면과 실질적으로 같은 레벨이거나 혹은 핀(40)의 표면과 인트라 디바이스 STI 영역(34') 사이의 어느 레벨이다. 인터 디바이스 STI 영역(50')과 인트라 디바이스 STI 영역(34')의 바닥면은 서로 같은 레벨일 수 있다. 다음에 하드 마스크(44)가 제거된다. 최종 구조에서 인터 디바이스 STI 영역(50')과 인트라 디바이스 STI 영역(34')은 또한 반도체 기판(20) 위에 있다고 고려될 수 있다(비록 이들이 원래 반도체 기판(20) 내부에 형성될지라도).
비록 상기한 실시예에서 인트라 디바이스 STI 영역(34')이 인터 디바이스 STI 영역(50')의 형성 이전에 형성될지라도 인트라 디바이스 STI 영역(34')은 인터 디바이스 STI 영역(50')의 형성 이후에 또한 형성 가능하다. 이 실시예에서 도 4에 도시한 단계에 있어서 비 로우-k 유전체 물질(non-low-k dielectric material)(50)이 트랜치(32) 내로 채워진다. 단계(7,8)에서 비 로우-k 유전체 물질(50) 부분이 리세스를 형성하기 위해 인트라 장치 영역(100)으로부터 제거되며, 로우-k 유전체 물질(34)이 리세스 내로 채워질 것이다. 당업자라면 이전 단락에서 제공된 응용 교시 내용에 의해서 형성 공정을 실현할 것이다.
도 10a에서 게이트 유전체(62)가 핀(40)의 상면과 측벽을 커버하기 위해 형성된다. 게이트 유전체(62)는 열적 산화법에 의해서 형성됨으로써 열적 실리콘 산화물을 포함할 수 있다. 이 실시예에서 게이트 유전체(62)는 핀(40)의 상면에 형성되나 인트라 디바이스 STI 영역(34')의 상면에는 형성되지 않는다. 이와 달리 게이트 유전체(62)는 증착 단계에 의해서 형성 가능하다. 따라서 게이트 유전체(62)는 핀(40)의 상면과 인트라 디바이스 STI 영역(34')의 상면에 형성된다. 다음에 게이트 전극(64)이 게이트 유전체(62) 상에 형성된다. 일실시예에서 도 10a에 도시한 바와 같이 게이트 전극(64)은 하나 이상의 핀(40)을 커버함으로써 최종 FinFET(66) 각각은 하나 이상의 핀(40)을 포함한다. 대안의 실시예에서 각각의 핀(40)은 하나의 FinFET를 형성하기 위해 사용될 수 있다.
도 10b는 도 10a에 도시한 구조의 평면도이며, 도 10a에서의 단면은 도 10b에서의 라인 10A-10A를 가로지르는 평면으로부터 구해진다. 인트라 디바이스 STI 영역(34')은 인트라 디바이스 STI 영역(50')에 의해서 둘러 싸여져 있음이 관측된다. 그러나 인트라 디바이스 STI 영역(34')의 크기는 점선(70,72)으로 도시한 대응의 경계 보다 크거나 혹은 작을 수가 있다. 일실시예에서 인트라 디바이스 STI 영역(34')의 길이 L1는 핀(40)의 길이 L2와 같다. 다른 실시예에서 점선(72)으로 도시한 바와 같이 인트라 디바이스 STI 영역(34')의 길이 L'는 핀(40)의 길이 L2 보다 작다. 또 다른 실시예에서 점선(70)으로 도시한 바와 같이 인트라 디바이스 STI 영역(34')의 길이 L1'는 핀(40)의 길이 L2 보다 크다. 소스 및 드레인과 소스 및 드레인 실리사이드를 포함하는 FinFET(66)의 나머지 구성요소들(도 10a와 10b에서 도시하고 있지 않음)은 게이트 전극(64)에 의해서 커버되지 않은 핀(40) 부분 상에 형성된다. 이들 구성요소의 형성 공정은 당업자에게는 자명하므로 여기서는 이에 대한 설명을 반복하지 않는다.
실시예들은 몇 개의 유익한 특징들을 가진다. 캐패시터의 용량이 캐패시터 절연체의 k 값에 비례하므로, 인트라 디바이스 STI 영역을 형성하기 위해 로우-k 유전 물질을 사용함으로써, FinFET의 기생 게이트 용량(도 10a에서 캐패시터(80)로서 도시한)은 축소되고 개개의 FinFET의 속도는 증가될 수가 있다. 그러나 인터 디바이스 STI 영역이 여전히 노멀 STI 물질을 이용하여 형성 가능하므로, 인트라 디바이스 STI 영역에서 로우-k 유전체 물질을 사용함으로써 야기되는 응력(stress)들이 최소화된다.
비록 실시예들과 그들의 이점에 대해서 상세히 기술하였지만 첨부된 청구범위에 의해서 한정되는 바와 같이 실시예들의 사상 및 범위를 일탈함이 없는 각종 수정, 치환 및 변경이 행해질 수 있음을 알아야 한다. 더욱이 본 발명의 범위는 명세서에서 기술하고 있는 특정 공정의 실시예, 머신, 제조 및 물의 조합, 수단, 방법 및 단계들에 제한되지 않는다. 당업자라면 본 발명에 따라 이용 가능한 여기서 기술된 대응의 실시예와 동일한 결과 실질적으로 달성하거나 동일 기능을 실질적으로 수행하는 기존의 혹은 나중에 개발될 수단, 방법 또는 단계, 물의 조합, 기계, 제조, 공정, 개시내용으로부터 용이하게 인지할 것이다. 따라서 첨부된 청구범위는 이러한 공정,기계, 제조, 물의 조성, 수단, 방법, 혹은 단계를 청구범위 내에 포함하는 것으로 의도한다. 또한 각각의 청구범위는 별개의 실시예 및 각종 청구범위의 조합을 구성하며 실시예들은 본 발명의 범위 내에 있다.
20 반도체 기판
22 패드 층
24 마스크 층
26 포토레지스트
100 인트라 디바이스 영역
200 인터 디바이스 영역

Claims (10)

  1. 집적 회로 구조로서,
    제1 디바이스 영역의 제1 부분과 제2 디바이스 영역의 제2 부분을 포함하는 기판과,
    상기 기판 위에 있고 상기 제1 디바이스 영역 내에 있는 2 개의 절연 영역으로서, 이 2 개의 절연 영역은 제1의 k 값을 가진 제1 유전체 물질을 포함하는 것인, 상기 2 개의 절연 영역과,
    상기 2 개의 절연 영역 사이에 있고 이 2 개의 절연 영역과 인접하는 제1 반도체 스트립으로서, 상기 제1 반도체 스트립의 상부는 상기 2 개의 절연 영역의 상면 위에 제1 반도체 핀을 형성하는 것인, 상기 제1 반도체 스트립과,
    상기 기판 위에 있고 상기 제2 디바이스 영역 내에 있는 추가 절연 영역을 포함하고, 상기 추가 절연 영역 바로 위에는 반도체 핀이 형성되지 않으며, 상기 추가 절연 영역은 상기 제1의 k 값 보다 큰 제2의 k 값을 가진 제2 유전체 물질을 포함하는 것인 집적 회로 구조.
  2. 제1항에 있어서, 상기 2 개의 절연 영역의 바닥면과 상기 추가 절연 영역의 바닥면은 상기 기판과 접촉하는 것인 집적 회로 구조.
  3. 제1항에 있어서, 상기 제1 유전체 물질은 로우-k 유전체 물질인 것인 집적 회로 구조.
  4. 제1항에 있어서, 상기 2 개의 절연 영역 중 하나는 상기 추가 절연 영역에 의해서 둘러싸여 지는 것인 집적 회로 구조.
  5. 제1항에 있어서, 상기 제1 반도체 핀의 측벽들과 상면 상의 게이트 유전체와,
    상기 게이트 유전체 위의 게이트 전극을 더 포함하며,
    상기 게이트 전극은 상기 2 개의 절연 영역의 일부분 바로 위에 있는 일부분을 포함하는 것인 집적 회로 구조.
  6. 제1항에 있어서, 상기 2 개의 절연 영역의 상면 위의 제2 반도체 핀을 포함하는 제2 반도체 스트립을 더 포함하며, 상기 2 개의 절연 영역 중 하나는 상기 제1 반도체 스트립과 상기 제2 반도체 스트립 사이에 있고 상기 제1 반도체 스트립과 상기 제2 반도체 스트립에 인접하는 것인 집적 회로 구조.
  7. 집적 회로 구조로서,
    인트라 디바이스 영역의 제1 부분과 인터 디바이스 영역의 제2 부분을 포함하는 반도체 기판과,
    상기 반도체 기판 위의 인트라 디바이스 STI(Shallow-Trench Isolation) 영역으로서, 상기 인트라 디바이스 STI 영역은 제1의 k 값을 가진 로우-k 유전체 물질로 형성되는 것인, 상기 인트라 디바이스 STI 영역과,
    상기 인트라 디바이스 STI 영역에 인접하여 상기 인트라 디바이스 STI 영역 내에 배치되고 상부가 상기 인트라 디바이스 STI 영역의 상면 위에 반도체 핀을 형성하는 것인 반도체 스트립, 상기 반도체 핀 위의 게이트 유전체, 및 상기 인트라 디바이스 STI 영역 바로 위 일부분을 포함하는 상기 게이트 유전체 위에 있는 게이트 전극을 포함하는 제1 FinFET와,
    상기 반도체 기판 위의 인터 디바이스 STI 영역을 포함하며, 상기 인터 디바이스 STI 영역 바로 위에는 게이트 전극이 형성되지 않으며, 상기 인터 디바이스 STI 영역은 상기 제1의 k 값 보다 큰 제2의 k 값을 가진 비 로우-k 유전체 물질(non-low-k dielectric material)로 형성되는 것인 집적 회로 구조.
  8. 제7항에 있어서, 상기 반도체 기판 위의 제2 FinFET를 더 포함하며, 상기 인터 디바이스 STI 영역은 수평으로 상기 제1 FinFET와 상기 제2 FinFET 사이에서 있는 것인 집적 회로 구조.
  9. 제7항에 있어서, 상기 인터 디바이스 STI 영역은 상기 인트라 디바이스 STI 영역을 둘러싸는 것인 집적 회로 구조.
  10. 제7항에 있어서, 상기 반도체 핀과 상기 반도체 기판 사이에서 수직으로 인접하는 반도체 스트립을 더 포함하며, 상기 반도체 핀, 상기 반도체 스트립, 및 상기 반도체 기판은 동일한 반도체 물질로 형성되는 것인 집적 회로 구조.
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