KR101243414B1 - 벌크 핀형 전계효과 트랜지스터(ＦｉｎＦＥＴ)를 형성하기 위한 ＳＴＩ 영역 내의 보이드 - Google Patents

벌크 핀형 전계효과 트랜지스터(ＦｉｎＦＥＴ)를 형성하기 위한 ＳＴＩ 영역 내의 보이드 Download PDF

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Abstract

집적 회로 구조는 기판; 한 개의 영역이 내부에 보이드(void)를 포함하는 기판 위의 두 개의 절연영역; 및 두 개의 절연영역 사이에 두 개의 절연영역에 인접한 제1 반도체 스트립을 포함한다. 제1 반도체 스트립은 두 개의 절연영역의 상단면 위쪽으로 핀을 형성하는 상단부를 포함한다.

Description

벌크 핀형 전계효과 트랜지스터(ＦｉｎＦＥＴ)를 형성하기 위한 ＳＴＩ 영역 내의 보이드 {Voids in STI regions for forming bulk FinFETs}
본 출원은, 여기에 참고로 기재되는 "벌크 핀형 전계효과 트랜지스터(FinFET)를 형성하기 위한 STI 영역 내의 보이드(Voiods in STI regions for forming bulk FinFETs)"란 명칭을 갖는 미합중국 가 특허출원 제61/251,587호의 우선권을 주장한다.
본 발명은 일반적으로, 집적 회로에 관한 것으로, 보다 상세하게는 소자분리(shallow trench isolation: STI) 영역과 반도체 핀(Fins)의 구조 및 그 제조방법에 관한 것이다.
증가하는 집적 회로의 소형화와 더욱 요구가 커진 집적회로의 속도 조건에 따라, 트랜지스터들은 더 작은 치수를 가지면서도 더 높은 구동전류를 가지는 것이 필요하다. 따라서, 핀형 전계효과 트랜지스터(Fin field-effect transistors: FinFET)가 개발되었다. 도 1은, 소스 및 드레인 영역(source and drain regions) 보다는 핀을 횡단하여 취해진 종래의 FinFET의 단면도를 예시한다. 핀들(100)은 기판(102) 위로 연장된 수직 실리콘 핀으로 형성되고, 그 사이에 소스 및 드레인 영역들(도시하지 않음)과 채널 영역들을 형성하는데 사용된다. 소자분리(shallow trench isolation: STI) 영역들(120)은 핀들(100)을 구획하도록 형성된다. 게이트(gate)(108)는 핀들(100) 위쪽에 형성된다. 게이트 유전체(106)는 게이트(108)로부터 핀들(100)을 분리하도록 형성된다.
STI 영역들(120)이 기생 캐패시터(parasitic capacitors)(110)의 절연체로 작용하므로, 기생 정전 용량(parasitic capacitance)(캐패시터(110)로 도시됨)은 게이트(108)와 반도체 스트립(strips)(122) 사이에서 발생되는 것으로 이해된다. 기생 정전 용량은 각각의 집적 회로의 성능에 악영향을 미치므로, 감소되는 것이 요구된다.
본 발명의 목적은 위와 같은 기생 정전 용량을 감소시킬 수 있는 소자분리(shallow trench isolation: STI) 영역과 반도체 핀(Fins)의 구조 및 그 제조방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 집적 회로 구조는 기판; 한 개의 영역이 내부에 보이드(void)를 포함하는 기판 위의 두 개의 절연영역; 및 두 개의 절연영역 사이에서 두 개의 절연영역에 인접한 제1 반도체 스트립을 포함한다. 제1 반도체 스트립은 두 개의 절연영역의 상면 위쪽으로 핀을 형성하는 상단부를 포함한다.
또한, 본 발명의 다른 실시예들이 구현된다.
본 발명의 실시예들 및 그 장점들의 더욱 완전한 이해를 위해, 첨부 도면에 관해 이루어진 다음 설명이 참조된다.
도 1은 종래의 핀형 전계효과 트랜지스터(FinFET)의 단면도를 예시하고,
도 2 내지 도 9는 본 발명의 일 실시예에 따른 FinFET의 제조시 중간 단계들의 단면도들이다.
아래에서는 본 발명의 실시예들의 제조 및 사용이 상세히 서술된다. 하지만, 이 실시예들은 다양한 환경에서 구현될 수 있는 많은 적용가능한 발명 컨셉들을 제공하는 것으로 이해되어야 한다. 서술된 특정 실시예들은 단지 실시예들를 제조하고 사용하는 특정 방법을 예시하는 것이며, 본 발명의 범위를 제한하지 않는다.
소자분리(shallow trench isolation: STI) 영역 및 핀형 전계효과 트랜지스터(Fin field-effect transistors: FinFET)를 형성하기 위한 새로운 방법이 제공된다. 일 실시예의 제조시 중간 단계들이 예시되고, 또 이 실시예의 변형예들이 서술된다. 여러 도면들 및 예시한 실시예들에서 동일 참조번호가 동일 구성요소를 표시하는 데 사용된다.
도 2를 참조하면, 반도체 기판(20)이 마련된다. 일 실시예에서, 반도체 기판(20)은 실리콘을 포함한다. 탄소, 게르마늄, 갈륨, 비소, 질소, 인듐 및/또는 인 등과 같은 일반적으로 사용되는 다른 재료 역시 반도체 기판(20)에 포함될 수 있다. 반도체 기판(20)은 벌크 기판(bulk substrate) 또는 반도체-온-절연체(semiconductor-on-insulator: SOI) 기판일 수 있다.
패드 층(22)과 마스크 층(24)은 반도체 기판(20)상에 형성될 수 있다. 패드 층(22)은, 예를 들면, 열 산화 프로세스(thermal oxidation process)를 사용하여 형성된 산화 실리콘(silicon oxide)을 포함하는 얇은 막일 수 있다. 패드 층(22)은 반도체 기판(20)과 마스크 층(24) 사이의 접착층으로 작용할 수 있다. 또한, 패드 층(22)은 마스크 층(24)을 식각하기 위한 식각 정지층으로 작용할 수 있다. 일 실시예에서, 마스크 층(24)은, 예를 들면, 저압 화학적 기상증착법(low-pressure chemical vapor deposition; LPCVD)을 사용하여 질화 실리콘(silicon nitride)으로 형성된다. 다른 실시예들에서, 마스크 층(24)은 실리콘의 열 질화(thermal nitridation), 플라즈마 인헨스드 화학적 기상증착(plasma enhanced chemical vapor deposition; PECVD), 또는 플라즈마 아노딕 질화(plasma anodic nitridation)에 의해 형성된다. 마스크 층(24)은 후속 포토리소그래피 프로세스(subsequent photolithography process) 동안 하드 마스크로 사용된다. 포터 레지스트(26)가 마스크 층(24) 상에 형성된 다음 패터닝되고, 그 결과, 포토 레지스트(26) 내에는 개구들(28)이 형성된다.
도 3을 참조하면, 마스크 층(24)과 패드 층(22)은 개구(28)를 통해 식각되고, 그 결과, 밑에 있는 반도체 기판(20)이 노출된다. 노출된 반도체 기판(20)은 식각되고, 그 결과, 트렌치들(trenches)(32)이 형성된다. 트렌치들(32) 사이의 반도체 기판(20)의 부분들은 반도체 스트립들(strips)(42)을 형성한다. 트렌치들(32)은 서로 평행하고 가깝게 위치된 스트립들(평면도로 볼 때)일 수 있다. 예를 들면, 트렌치들(32) 사이의 간격(S)은 약 30nm 보다 작을 수 있다. 이어서, 포토 레지스트(26)가 제거된다. 다음으로, 반도체 기판(20)의 자연 산화막을 제거하기 위해 세정 공정이 수행된다. 세정 공정은 희석한 불화수소산(diluted hydrofluoric acid: HF acid)을 사용하여 수행될 수 있다.
트렌치들(32)의 깊이(D)는 약 2100Å과 약 2500Å 사이인 반면, 폭(W)은 약 300Å과 약 1500Å 사이이다. 일 실시예에서, 트렌치들(32)의 어스펙트 비(aspect ratio)(D/W)는 약 7.0 보다 크다. 다른 실시예에서, 어스펙트 비는 약 7.0 보다 더 작거나 7.0과 8.0 사이일 수도 있지만, 약 8 보다 더 클 수 있다. 하지만, 이 기술분야의 숙련된 기술자는 본 명세서를 통해 인용된 치수들과 수치들이 단지 예들이고 다른 스케일의 집적 회로에 적합하도록 변경될 수 있다는 점을 이해할 것이다. 이어서, 도 4에 도시된 바와 같이, 라이너 산화막(liner oxide)(34)이 트렌치(32)에 형성된다. 일 실시예에서, 라이너 산화막(34)은 약 20Å과 약 500Å 사이의 두께를 갖는 열산화막일 수 있다. 다른 실시예들에서, 라이너 산화막(34)은 인시튜 스팀 생성법(in-situ steam generation: ISSG)을 사용하여 형성될 수 있다. 또 다른 실시예들에서, 라이너 산화막(34)은 선택영역 화학적 기상 증착법(selective area chemical deposition: SACVD) 등과 같은 부합적 산화물층들(conformal oxide layers)을 형성할 수 있는 증착기술을 사용하여 형성될 수 있다. 라이너 산화막(34)의 형성은 트렌치들(32)의 모서리들을 라운드지게 하므로 전기장을 감소시키고, 그에 따라 최종 집적 회로의 성능을 개선시킨다.
도 5a, 도 5b, 및 도 5c를 참조하면, 트렌치들(32)은 유전체 물질(36)로 충진된다. 유전체 물질(36)은 SiN, SiC 또는 동등물과 같은 다른 유전체 물질들이 사용될 수도 있지만, 산화 실리콘을 포함할 수 있으므로, 아래에서는 산화막(36)으로 언급될 수 있다. 일 실시에에서, 산화막(36)은 고 어스펙트 비 프로세스(high aspect-ratio process: HARP)를 사용하여 형성된다. 프로세스 가스들은 TEOS (tetraethylorthosilicate)와 O3(ozone)를 포함할 수 있다. 트렌치들(32) 내의 산화막(36)과 라이너 산화막(34)의 부분들은 아래에서 소자분리(shallow trench isolation: STI) 영역(40)으로 불려진다. 간결성을 위해, 도 5b, 도 5c 및 후속 도면들에는 라이너 산화막(34)이 도시되지 않는다.
보이드들(voids)(38)은 산화막(36) 내에 형성될 수 있다. 보이드들(38)은, 산화막(36) 내에 보이드들을 형성하는 것을 도울 수 있는 HARP와 같은 적당한 방법을 선택 하는 것과 적당한 프로세스 조건들을 택하는 것에 의해 형성될 수 있다. 반도체 스트립들(42)은 멀티 FinFETs을 형성하는데도 사용될 수도 있지만, 싱글 FinFET(도 8a 및 도 9 참조)를 형성하는데 사용될 수 있다. 따라서, 핀들(fins)(42) 사이의 STI 영역(40)은 소자내(intra-device) STI 영역으로 불려진다. 반대로, FinFETS 사이의 STI 영역(40')(도 5b 및 도 9)은 소자간(inter-device) STI 영역으로 불려진다. 일 실시예에서, 소자내 STI 영역(40)은 내부에 보이드들(38)을 형성하는 반면, 소자간 STI 영역(40')은 내부에 보이드들을 형성하고 있지 않다. 보이드들은 더 큰 어스펙트 비를 갖는 트렌치들에서 더 생성될 것 같다. 또한, 소자간 STI 영역(40')은 소자내 STI 영역(40)의 어스펙트 비들 보다 더 작은 어스펙트 비를 가질 수 있다. 따라서, 소자내 STI 영역(40)에서 보이드들(38)의 형성(소자간 STI 영역(40')에서는 아님)은 산화막(36)을 형성하기 위한 적당한 방법을 선택하는 것과 소자내 STI 영역(40)과 소자간 STI 영역(40')을 위한 적당한 어스펙트 비들을 선택하는 것에 의해 달성될 수 있다.
또한, 보이드들(38)은 FinFET 소자의 형성 후 구조 내에 남겨지는 것이 바람직하다(도 8a 및 도 9 참조). 따라서, 보이드들(38)의 바람직한 위치는 후속 리세싱 단계들(subsequent recessing steps)에서 제거될 STI 영역의 양에 의해 영향을 받는다(도 7a 및 도 7b). 일 실시예에서, 보이드들(38)의 상단부들은 핀들(42)의 상면들로부터 약 25nm 이상의 거리(D')(도 5a) 만큼 수직으로 일정 간격을 두고 떨어져 있다. 이것은 산화막(36)의 형성시의, 예를 들면, 증착속도, 프로세스 가스들의 유량(flow rate), 기판(20)의 온도 등과 같은 프로세스 조건들을 조절하는 것에 의해 달성될 수 있다. 양호한 실시예에서, STI 영역(40)은 약 500 Torr 이상일 수 있는 부압(sub-atmospheric pressure)하에서 프로세스 가스로 TEOS와 오존을 사용하여 형성된다. 또한, 형성 챔버내의 프로세스 가스들의 압력은 500 Torr와 약 760 Torr 사이일 수 있다. TEOS의 유량은 약 10 sccm 이상인 반면, 오존의 유량은 약 10 sccm 이상일 수 있다. 고 가스 유량과 고 가스 압력은 보이드들의 형성을 용이하게 할 수 있다.
선택적인 실시예들에서, 도 5c에 도시된 바와 같이, 보이드들(38)은 형성되지 않는다. 하지만, 트렌치들(32)의 대향 측벽들상에 성장된 산화막(36)의 부분들은 트렌치들(32)의 중앙에서 시임(seam)(43)을 형성하도록 서로 접합된다. 시임들(43)은 댕글링 본드들(dangling bonds)의 고 밀도로 인해 산화막(36)의 취약 부분들이다.
이어서, 화학적 기계적 연마 공정이 수행되고, 마스크 층(24)과 패드층(22)의 제거 공정이 이어진다. 최종 구조는 도 6에 도시된다. 마스크 층(24)은 질화 실리콘으로 형성된다면 고온 H3PO4를 사용하는 습식 프로세스에 의해 제거되는 반면, 패드 층(22)은 산화 실리콘으로 형성된다면 희석한 불화수소(HF) 산을 사용하여 제거될 수 있다.
다음으로, 도 6에 도시된 구조는, FinFET를 형성하기 위해 더 사용되는 핀들을 형성하는 데 사용될 수 있다. 도 7a 및 도 7b에 도시된 바와 같이, STI 영역들(40)은 식각 공정에 의해 리세싱되고, 그 결과, 요부들(52)이 형성된다. 따라서, 남아있는 STI 영역들(40)의 상면들 위쪽으로 돌출하는 반도체 스트립들(42)의 부분들은 핀들(60)이 된다. 일 실시예에서, 산화막(36)의 리세싱은, 예를 들면, 희석한불화수소(HF) 산 용액에서의 습식 딥(wet dip)을 포함한다. 선택적인 실시예에서. 식각 공정은 건식 식각 공정이다. 요부들(52)의 깊이(D")는 15nm와 약 50nm 사이 일 수 있다.
도 7a를 참조하면, 보이드들(38)은 STI 영역들(40)의 남아있는 부분들 내에 파묻혀서 STI 영역들(40)의 남아있는 부분들에 의해 둘러싸여 있다. 도 7b에서는 보이드들(38)이 외부 환경에 노출되어 있다. 하지만, 보이드들(38)의 개구는 작다. 도 5b에 도시된 실시예에서, 시임들(43)(도 5c)은 STI 영역들(40)의 취약 부분들이기 때문에, STI 영역들(40)의 리세싱 동안, 시임들(43)은 다른 부분들 보다 더 빨리 식각되어 보이드들(38)이 형성된다. 또한, 만일 STI 영역들(40)의 리세싱 전에 보이드들(38)이 이미 형성되어 있다면, 노출된 보이드들은 확장될 수 있다.
도 8a를 참조하면, 게이트 유전체(62)는 핀들(60)의 상면과 측벽들을 커버하도록 형성된다. 게이트 유전체(62)는 열산화법에 의해 형성될 수 있으며, 따라서, 열산화 실리콘(thermal silicon oxide)을 포함할 수 있다. 이 실시예에서, 게이트 유전체(62)는 STI 영역들(40)의 상면들이 아닌 핀들(60)의 상면들 위에 형성된다. 선택적으로, 게이트 유전체(62)는 증착 단계에 의해 형성될 수 있다. 따라서, 게이트 유전체(62)는 핀들(60)의 상면들과 STI 영역들(40)의 상면들 상에 형성된다. 이어서, 게이트 전극(64)이 게이트 유전체(62) 상에 형성된다. 일 실시예에서, 도 8a 및 도 8b에 도시된 바와 같이, 게이트 전극(64)은 최종 FinFET(66)이 멀티 핀형 FinFET이 되도록 한 개 이상의 핀(60)을 커버한다. 선택적인 실시예들에서, 각각의 핀들(60)은 한 개의 FinFET를 형성하는 데 사용될 수 있다. 이어서, 소스 및 드레인 영역들 및 소스 및 드레인 규화물(silicides)(도시하지 않음)을 포함하는 FinFET(66)의 나머지 구성부분들이 형성된다. 이들 구성부분들의 형성 프로세스는 이 기술분야에 공지되어 있으므로 여기에서는 설명하지 않는다.
도 8b는 도 7b에 도시된 구조로부터 형성된 또 다른 실시에를 예시한다. 보이드들(38)은 STI영역들(40)의 상면들로부터 노출되었지만, 보이들(38)의 개구들(39)은 게이트 전극(64)의 형성 후 게이트 전극(64)에 의해 밀봉될 만큼 충분히 작으므로, 보이드들(38)은 충진되지 않는다.
도 5a 내지 도 9에 도시된 바와 같은 실시예들에서 단지 한 개의 보이드(38)가 각각의 STI 영역들(40)에 도시되었지만, 각각의 STI 영역들(40) 내의 보이드들의 수는 한 개 이상일 수 있으므로, 하나의 STI 영역(40)에 복수 개의 보이드들을 갖는 것이 STI 영역들(40) 전체에 걸쳐 산재해 있을 수 있다.
도 9는 구조가 도 5c에 도시한 구조로부터 형성된 소자간 STI 영역(40')과 소자내 STI 영역(40) 모두를 예시한다. 유의해야할 것은 바로 위에 어떤 게이트 전극도 가지지 않는 소자간 STI 영역(40')은 어떤 보이드도 포함하지 않는다는 것이다. 이와 비교하여 게이트 전극들 바로 아래에 위치할 수 있는 소자내 STI 영역(40)은 보이드들(38)을 포함할 수 있다.
상기 실시예들은 여러가지 유리한 특징들을 갖는다. 보이드들은 FinFETs의 게이트 전극들 아래에 있는 STI 영역들 내에 형성된다. 보이드들은 k 값이 1인 공기 주머니(air pockets)이기 때문에, 전체 STI 영역들(40)의 유효 k 값은 감소된다. 기생 캐패시터들(80)(도 8a)의 정전 용량은 감소된다. 따라서, 최종 집적 회로들의 성능이 개선된다.
이상에서 실시예들과 그 잇점들이 상세히 서술되었지만, 첨부된 특허청구범위에 의해 규정된 실시예들의 사상과 범위를 벗어나지 않고 다양한 변경, 대체 및 수정이 그것들로부터 이루어질 수 있음을 이해해야 한다. 더우기, 본 발명의 범위는 명세서에 서술된 프로세스, 기계장치, 제조, 및 물질의 조성, 수단, 방법들 및 단계들의 특정 실시예들에 제한되도록 의도되지 않는다. 이 기술분야의 일반적인 숙련된 기술자들이 본 발명으로부터 쉽게 이해할 수 있는 바와 같이, 여기에 서술된 상응 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 얻는 현재 존재하는 또는 후에 개발될 프로세스, 기계장치, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들이 본 발명에 따라 활용될 수 있다. 따라서, 첨부된 청구항들은 프로세스, 기계장치, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들을 그 범위에 포함하도록 의도된다. 또한, 각각의 청구항은 별도의 실시예를 구성하므로, 여러 청구항들 및 실시예들의 조합은 본 발명의 범위 내에 있다.
10: 기판 22: 패드 층
24: 마스크 층 26: 포토 레지스트
28: 개구 32: 트렌치
34: 라이너 산화막 38: 보이드
40, 40': STI 영역 42: 시임
52: 요부 60: 핀
62: 게이트 유전체 64: 게이트 전극
66: FinFET

Claims (15)

  1. 집적 회로 구조에 있어서,
    기판;
    상기 기판 위의 두 개의 절연 영역들; 및
    상기 두 개의 절연 영역들 사이에서 상기 두 개의 절연 영역들에 인접한 제1 반도체 스트립(strip)을 포함하고,
    상기 두 개의 절연 영역들 중의 한 개의 절연 영역은 내부에 보이드(void)를 포함하는 것이고,
    상기 제1 반도체 스트립은 상기 두 개의 절연 영역들의 상부 면들 위에 핀을 형성하는 상부 부분을 포함하는 것인 집적 회로 구조.
  2. 제1항에 있어서,
    상기 핀의 상부 면 및 측벽들 상의 게이트 유전체; 및
    상기 게이트 유전체 상의 게이트 전극을 더 포함하고,
    상기 게이트 전극은 상기 보이드의 바로 위에 있는 부분을 포함하는 것인 집적 회로 구조.
  3. 제2항에 있어서,
    제2 반도체 스트립을 더 포함하고,
    상기 두 개의 절연 영역들 중의 상기 한 개의 절연 영역은 상기 제1 반도체 스트립과 상기 제2 반도체 스트립 사이에서 상기 제1 반도체 스트립과 상기 제2 반도체 스트립에 인접한 것이며,
    상기 게이트 유전체와 상기 게이트 전극은 상기 제1 반도체 스트립과 상기 제2 반도체 스트립의 바로 위에서 연장(extend)하는 것인 집적 회로 구조.
  4. 제2항에 있어서,
    상기 게이트 전극으로부터 수평으로 일정 간격을 두고 떨어져 있는 추가 절연 영역을 더 포함하고,
    상기 추가 절연 영역은 어떤 FinFET의 어떤 게이트 전극 아래에도 위치하지 않는 것이며,
    상기 추가 절연 영역은 어떤 보이드도 포함하지 않는 것인 집적 회로 구조.
  5. 제2항에 있어서, 상기 게이트 전극은 상기 보이드에 노출되는 것인 집적 회로 구조.
  6. 제1항에 있어서, 상기 보이드는 상기 두 개의 절연 영역들 중의 상기 한 개의 절연 영역의 상부 면보다 낮은 상단부를 가지는 것인 집적 회로 구조.
  7. 제3항에 있어서, 상기 제1 반도체 스트립, 상기 제2 반도체 스트립, 및 상기 기판은 실리콘으로 형성된 것이며, 상기 제1 반도체 스트립과 상기 제2 반도체 스트립은 상기 반도체 기판에 연속적으로(continuously) 연결된 것인 집적 회로 구조.
  8. 집적 회로 구조를 형성하는 방법에 있어서,
    반도체 기판을 제공하는 단계;
    두 개의 절연 영역들을 상기 반도체 기판에 형성하는 단계로서, 상기 반도체 기판의 스트립은 상기 두 개의 절연 영역들 사이에서 상기 두 개의 절연 영역들에 인접하는 것인, 상기 두 개의 절연 영역들을 상기 반도체 기판에 형성하는 단계;
    상기 두 개의 절연 영역들의 상부 면들을 리세싱(recessing)하는 단계를 포함하고,
    상기 두 개의 절연 영역들의 상기 상부 면들 위의 상기 반도체 기판의 상기 스트립의 상부 부분은 제1핀을 형성하는 것이고, 상기 리세싱하는 단계 후에 상기 두 개의 절연 영역들 중의 한 개의 절연 영역은 내부에 보이드를 포함하는 것인 집적 회로 구조를 형성하는 방법.
  9. 제8항에 있어서, 상기 두 개의 절연 영역들을 상기 반도체 기판에 형성하는 단계는,
    트렌치들을 형성하도록 상기 반도체 기판을 식각하는 단계; 및
    상기 두 개의 절연 영역들을 형성하도록 상기 트렌치들을 유전체 재료로 충진하는 단계를 포함하는 것인 집적 회로 구조를 형성하는 방법.
  10. 제9항에 있어서, 상기 보이드는 상기 트렌치들을 충진하는 단계 동안에 생성되는 것인 집적 회로 구조를 형성하는 방법.
  11. 제9항에 있어서, 상기 보이드는 상기 두 개의 절연 영역들의 상부 면들을 리세싱하는 단계 동안에 생성되는 것인 집적 회로 구조를 형성하는 방법.
  12. 제8항에 있어서,
    상기 제1핀의 상부 면 및 측벽들 상에 게이트 유전체를 형성하는 단계; 및
    상기 게이트 유전체 상에 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 게이트 전극은 상기 보이드의 바로 위에 있는 부분을 포함하는 것인 집적 회로 구조를 형성하는 방법.
  13. 제12항에 있어서, 상기 게이트 전극은 상기 보이드에 인접한 것인 집적 회로 구조를 형성하는 방법.
  14. 제12항에 있어서,
    상기 리세싱하는 단계 동안에 상기 두 개의 절연 영역들의 상기 상부 면들 위에 제2핀을 형성하는 단계를 더 포함하고,
    상기 두 개의 절연 영역들 중의 한 개의 절연 영역은 상기 제1핀과 상기 제2핀 사이에 수평으로 위치하고, 상기 게이트 유전체와 상기 게이트 전극은 상기 제1핀과 상기 제2핀의 바로 위에서 연장하는 것인 집적 회로 구조를 형성하는 방법.
  15. 제12항에 있어서, 상기 두 개의 절연 영역들을 상기 반도체 기판에 형성하는 단계 동안에 상기 게이트 전극으로부터 수평으로 일정 간격을 두고 떨어져 있는 추가 절연 영역을 동시에 형성하는 단계를 더 포함하고,
    상기 추가 절연 영역은 어떤 FinFET의 어떤 게이트 전극 아래에도 위치하지 않는 것이며,
    상기 추가 절연 영역에는 어떤 보이드도 없는 것인 집적 회로 구조를 형성하는 방법.
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