KR20160099445A - 적층형 게이트 올 어라운드 ｆｉｎｆｅｔ 및 그 형성 방법 - Google Patents

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Abstract

디바이스는 제1 반도체 스트립, 제1 반도체 스트립을 에워싸는 제1 게이트 유전체, 제1 반도체 스트립과 오버랩하는 제2 반도체 스트립, 및 제2 반도체 스트립을 에워싸는 제2 게이트 유전체를 포함한다. 제1 게이트 유전체는 제2 게이트 유전체와 접촉한다. 게이트 전극은 제2 반도체 스트립 위의 일부분과, 제1 및 제2 게이트 유전체들과 제1 및 2 반도체 스트립들의 대향 측면들 상의 추가적인 부분들을 갖는다.

Description

적층형 게이트 올 어라운드 ＦＩＮＦＥＴ 및 그 형성 방법{STACKED GATE-ALL-AROUND FINFET AND METHOD FORMING THE SAME}
본 출원은 “Stacked Gate-All-Around FinFET and Method Forming the Same”이라는 명칭으로 2015년 2월 12일에 출원된 미국 가특허 출원 62/115,558의 우선권을 청구하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서내에 병합된다.
본 출원은 공동 양도된 아래의 미국 특허 출원, 즉, “Method of Forming Semiconductor structure with Horizontal Gate All Around Structure”이라는 명칭으로 2014년 6월 27일에 출원된 미국 특허 출원 14/317,069와 관련이 있으며, 이 특허 출원 내용 전체는 참조로서 본 명세서내에 병합된다.
집적 회로(Integrated Circuit; IC) 재료 및 설계에서의 기술적 진보들은 이전의 세대들보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. IC 진화의 과정에서, 기능적 밀도(예컨대, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가되어 왔으며 기하학적 크기는 감소해왔다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다.
이러한 스케일링 다운은 또한 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요하다. 예를 들어, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)가 평면형 트랜지스터를 대체하기 위해 도입되었다. FinFET의 구조물들 및 FinFET의 제조 방법이 개발 중에 있다.
본 발명개시의 몇몇의 실시예들에 따르면, 디바이스는 제1 반도체 스트립, 제1 반도체 스트립을 에워싸는 제1 게이트 유전체, 제1 반도체 스트립과 오버랩하는 제2 반도체 스트립, 및 제2 반도체 스트립을 에워싸는 제2 게이트 유전체를 포함한다. 제1 게이트 유전체는 제2 게이트 유전체와 접촉한다. 게이트 전극은 제2 반도체 스트립 위에 있는 일부분과, 제1 및 제2 게이트 유전체들과 제1 및 2 반도체 스트립들의 대향 측면들 상에 있는 추가적인 일부분들을 갖는다.
본 발명개시의 대안적인 실시예들에 따르면, 디바이스는 기판, 기판 내로 연장하는 제1 및 제2 STI 영역, 제1 및 제2 STI 영역들 사이의 실리콘 게르마늄 산화물층, 및 실리콘 게르마늄 산화물층과 오버랩하도록 적층된 복수의 반도체 스트립들을 포함한다. 게이트 유전체는 복수의 반도체 스트립들 각각을 에워싸며, 복수의 반도체 스트립들을 에워싸는 게이트 유전체의 몇몇의 부분들은 함께 결합되어 연속적인 영역을 형성한다. 게이트 전극은 게이트 유전체 상에 있다. 소스 및 드레인 영역들은 복수의 반도체 스트립들의 대향 단부들에 연결된다.
본 발명개시의 또다른 대안적인 실시예들에 따르면, 방법은 교호적인 레이아웃으로 레이아웃된, 복수의 제1 반도체층들과 복수의 제2 반도체층들을 포함하는 반도체 스택을 형성하는 단계를 포함한다. 반도체 스택은 반도체 스트립들의 스택을 형성하도록 패터닝된다. 반도체 스트립들의 스택 내의 복수의 제2 반도체층들은 제거되며, 반도체 스트립의 스택 내의 복수의 제1 반도체층들은 반도체 스트립들로서 남아있다. 반도체 스트립들의 남아있는 부분들을 에워싸는 유전체 링들을 형성하도록 반도체 스트립들은 산화된다. 게이트 유전체들이 반도체 스트립들 상에 형성되며, 반도체 스트립들 중 이웃해 있는 반도체 스트립들 상에 형성된 게이트 유전체들은 서로 접촉한다.
소스/드레인 접촉 저항은 감소되며, 이로써 결과적인 FinFET에서의 포화 전류의 증가를 초래시킨다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 21d는 몇몇의 예시적인 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성에 있어서의 중간 스테이지들의 단면도들과 사시도들이다.
도 22는 몇몇의 실시예들에 따른, FinFET을 형성하기 위한 공정 흐름을 도시한다.
도 23a, 도 23b 및 도 23c는 몇몇의 실시예들에 따른 FinFET의 채널 영역들과 게이트 스택들의 단면도들을 도시한다.
도 24 내지 도 40c는 몇몇의 예시적인 실시예들에 따른 FinFET의 형성에 있어서의 단면도들, 평면도들, 및 사시도들을 도시한다.
도 41은 몇몇의 실시예들에 따른 FinFET을 형성하기 위한 공정 흐름을 도시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 예시적인 실시예들에 따라 게이트 올 어라운드(Gate-All-Around; GAA) 구조물들을 갖는 핀 전계 효과 트랜지스터(FinFET) 및 그 형성 방법이 제공된다. FinFET을 형성하기 위한 중간 스테이지들이 도시된다. 본 실시예들의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 구성요소들을 지정하기 위해 동일한 참조 번호들이 이용된다. 도 1 내지 도 23c 및 도 24 내지 도 40c는 상이한 실시예들을 도시하지만, 이러한 실시예들은 동일한 FinFET의 형성에서 결합될 수 있다는 것을 알 것이다. 예를 들어, 도 1 내지 도 23c에서 도시된 실시예들은 FinFET의 채널 영역들 및 게이트 스택들의 형성을 포함하며, 도 24 내지 도 40c에서 도시된 실시예들은 FinFET의 소스/드레인 영역들 및 소스/드레인 실리사이드들의 형성을 포함한다. 따라서 본 발명개시의 실시예들에 따른 채널 영역들 및 게이트 스택들의 형성과, 소스/드레인 영역들 및 소스/드레인 실리사이드들의 형성은 FinFET을 형성하기 위해 결합될 수 있다.
도 1 내지 도 21d는 몇몇의 실시예들에 따른 FinFET의 형성에 있어서의 중간 스테이지들의 사시도들과 단면도들을 도시한다. 도 1 내지 도 21d에서 도시된 단계들은 또한 도 22에서 도시된 공정 흐름(300)에서 개략적으로 도시된다. 나중의 논의에서, 도 1 내지 도 21d에서 도시된 공정 단계들은 도 22에서의 공정 단계들을 참조하여 논의된다.
도 1은 웨이퍼의 일부일 수 있는 기판(20)의 단면도를 도시한다. 기판(20)은 반도체 기판일 수 있으며, 이것은 더 나아가 실리콘 기판, 실리콘 탄소 기판, 실리콘 온 절연체(silicon-on-insulator) 기판 또는 다른 반도체 물질들로 형성된 기판일 수 있다. 기판(20)은 p형 또는 n형 불순물로 경도핑(lightly dope)될 수 있다. 그런 후 안티 펀치 쓰루(Anti-Punch-Through; APT) 영역(21)을 형성하기 위해 기판(20)의 최상단 부분에 대해서 APT 주입(화살표들로 표시함)이 수행된다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(302)로서 도시된다. APT에서 주입된 도펀트들의 도전유형은 웰 영역(미도시됨)의 도전유형과 동일하다. APT 층(21)은 나중에 형성되는 소스/드레인 영역들(58)(도 21a 참조) 아래로 연장하며, 이 APT 층(21)은 소스/드레인 영역들(58)로부터 기판(20)으로의 누설을 감소시키기 위해 이용된다. APT 층(21)에서의 도핑 농도는 약 1E18/㎤과 약 1E19/㎤ 사이의 범위 내에 있을 수 있다. 명확성을 위해, 이후의 도면들에서는, APT 영역(21)을 도시하지 않는다.
도 2를 참조하면, 에피택시를 통해 기판(20) 위에 실리콘 게르마늄(silicon germanium; SiGe)층(22)과 반도체 스택(24)이 형성된다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(304)로서 도시된다. 따라서, SiGe층(22)과 반도체 스택(24)은 결정층들을 형성한다. 본 발명개시의 몇몇의 실시예들에 따르면, SiGe층(22)의 두께(T1)는 약 5㎚와 약 8㎚ 사이의 범위 내에 있다. SiGe층(22)의 게르마늄 퍼센티지 (원자 퍼센티지)는 약 25퍼센트와 약 35퍼센트 사이의 범위 내에 있을 수 있지만, 이보다 높거나 낮은 게르마늄 퍼센티지가 이용될 수 있다. 그러나, 설명 전반에 걸쳐 언급된 값들은 예시들에 불과하며, 이 값들은 다른 값들로 변경될 수 있다는 것을 알 것이다.
SiGe층(22) 위에는 반도체 스택(24)이 있다. 몇몇의 실시예들에 따르면, 반도체 스택(24)은 교호적으로 적층된 반도체층들(26, 28)을 포함한다. 반도체층들(26)은 게르마늄이 없는 순수한 실리콘층들일 수 있다. 반도체층들(26)은 또한 예컨대 약 1퍼센트보다 낮은 게르마늄 퍼센티지를 갖는 실질적으로 순수한 실리콘층들일 수 있다. 또한, 반도체층들(26)은 p형 불순물과 n형 불순물로 도핑되지 않은 진성일 수 있다. 반도체층들(26)은 두 개, 세 개, 네 개, 또는 그 이상 있을 수 있다. 몇몇의 실시예들에 따르면, 반도체층들(26)의 두께(T2)는 약 6㎚와 약 12㎚ 사이의 범위 내에 있다.
반도체층들(28)은 SiGe층(22)에서의 게르마늄 퍼센티지보다 낮은 게르마늄 퍼센티지를 갖는 SiGe층들이다. 본 발명개시의 몇몇의 실시예들에 따르면, SiGe층들(28)의 게르마늄 퍼센티지는 약 10퍼센트와 약 20퍼센트 사이의 범위 내에 있다. 또한, SiGe층(22)의 게르마늄 퍼센티지와 SiGe층들(28)의 게르마늄 퍼센티지간의 차이는 약 15퍼센트 이상 클 수 있다. 몇몇의 실시예들에 따르면, SiGe층들(28)의 두께(T3)는 약 2㎚와 약 6㎚ 사이의 범위 내에 있다.
하드 마스크(30)가 반도체 스택(24) 위에 형성된다. 본 발명개시의 몇몇의 실시예들에 따르면, 하드 마스크(30)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄화질화물 등으로 형성된다.
다음으로, 도 3에서 도시된 바와 같이, 하드 마스크(30), 반도체 스택(24), SiGe층(22) 및 기판(20)은 패터닝되어 트렌치들(32)을 형성한다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(306)로서 도시된다. 따라서, 반도체 스트립들(34)이 형성된다. 트렌치들(32)은 기판(20) 내로 연장하며, 서로에 대해 평행한 길이 방향을 갖는다. 이에 따라 반도체 스택(24)의 남아 있는 부분들을 반도체 스트립들(24)이라고 달리 부른다.
도 4를 참조하면, 반도체 스트립들(34)의 노출된 부분들에 대해 산화 공정이 수행된다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(308)로서 도시된다. 본 발명개시의 몇몇의 실시예들에 따르면, 산화 이전에, SiGe 스트립들(22, 28)을 트리밍(trim)하되, 실리콘 스트립들(26)을 트리밍하지 않도록 하면서 트리밍 단계가 수행된다. 이러한 트리밍은 SiGe층들(22, 28)이 실리콘 스트립들(26)의 각각의 가장자리들로부터 횡측으로 리세싱되는 것을 초래시킨다. 트리밍은, 후속 산화에서, 산화 시간 및/또는 온도를 너무 많이 증가시키지 않고서도 SiGe층(22)이 완전히 산화될수 있도록 SiGe층(22)의 폭을 감소시키는 효과를 갖는다.
산화의 결과로서, SiGe층(22)은 완전히 산화되어 실리콘 게르마늄 산화물 영역들(38)을 형성하고, 적어도 SiGe 스트립들(28)의 바깥 부분들은 산화되어 실리콘 게르마늄 산화물 영역들(40)을 형성한다. 실리콘 게르마늄 산화물 영역들(38)의 두께는 약 5㎚와 약 20㎚ 사이의 범위 내에 있을 수 있다. 몇몇의 실시예들에서, 산화는 약 400℃와 600℃ 사이의 범위 내의 온도에서 수행된다. 산화 시간은 예컨대 약 2분과 약 4시간 사이의 범위 내에 있을 수 있다. 실리콘 게르마늄 내에서의 실리콘의 산화는 동일한 실리콘 게르마늄 영역 내에서의 게르마늄의 산화보다 손쉽다. 따라서, 반도체 스트립들(28) 내에서의 실리콘 원자들은 산화되고, 반도체 스트립들(28) 내에서의 게르마늄 원자들은 SiGe 스트립들(28)의 중심을 향해 안쪽으로 확산될 수 있으며, 이에 따라 남아있는 SiGe 스트립들(28) 내에서의 게르마늄 퍼센티지는 산화 이전의 SiGe 스트립들(28) 내에서의 게르마늄 퍼센티지에 비해 증가한다.
산화 동안, 실리콘 산화물층들(36)이 또한 실리콘 스트립들(26) 및 기판(20)의 노출면들 상에 형성된다. SiGe (또는 실리콘) 영역들의 산화율은 게르마늄의 퍼센티지들의 증가에 따라 증가하므로, 실리콘층들(26)과 기판(20)의 산화는 SiGe층(22)과 SiGe 스트립들(28)의 산화보다 훨씬 느리다. 따라서, 실리콘 산화물층들(36)은 얇고, 스트립들(34) 내의 기판(20)의 부분들(이후부터 이것을 스트립 부분들이라고 부른다) 및 실리콘 층들(26)의 대부분은 산화되지 않는다.
다음으로, 도 5에서 도시된 바와 같이, 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들일 수 있는, 격리 영역들(42)이 트렌치들(32)(도 4 참조) 내에서 형성된다. 이러한 형성은 예컨대 유동가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD)을 이용하여 트렌치들(32)을 유전체층(들)로 채우는 단계, 및 유전체 물질의 최상단면을 하드 마스크(30)의 최상단면과 동일한 높이가 되도록 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP)을 수행하는 단계를 포함할 수 있다. CMP 이후, 하드 마스크층(30)(도 4 참조)은 제거된다.
다음으로, 도 6을 참조하면, STI 영역들(42)이 리세싱된다. 도 5와 도 6에서 도시된 단계들은 도 22에서 도시된 공정 흐름에서의 단계(310)로서 도시된다. 결과적인 STI 영역들(42)의 최상단면(42A)은 실리콘 게르마늄 산화물 영역(38)의 바닥면 또는 최상단면과 동일한 높이에 있을 수 있거나, 또는 실리콘 게르마늄 산화물 영역들(38)의 최상단면과 바닥면 사이의 임의의 중간 수준에 있을 수 있다. 이후부터의 본 설명 전반에 걸쳐, 반도체 스택(24)을 또한 반도체 핀들(24)이라고도 부른다.
도 7은 몇몇의 실시예들에 따른 실리콘 산화물을 포함할 수 있는, 더미 산화물층(44)의 형성을 도시한다. 따라서, 더미 산화물층(44)은 반도체 스트립들(24)의 측벽들과 실리콘 게르마늄 산화물 영역들(38), 및 반도체 스택(24)의 최상단면들을 보호한다. 더미 산화물층(44)은 또한 STI 영역들(42)의 최상단면들 상에서 연장한다. 더미 산화물층(44)과 STI 영역들(42)은 (실리콘 산화물과 같은) 동일한 유전체 물질로 형성될 수 있기 때문에, 더미 산화물층(44)과 STI 영역들(42) 사이의 계면은 도시되지 않지만, 몇몇의 실시예들에서는 이들은 구별될 수도 있다. 다른 실시예들에서, 계면은 구별되지 않을 수 있다.
도 8을 참조하면, 더미 게이트 스택(46)이 형성된다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(312)로서 도시된다. 본 발명개시의 몇몇의 실시예들에 따르면, 더미 게이트 스택(46)은 더미 게이트 전극(48)을 포함하며, 이 더미 게이트 전극(48)은 예컨대 폴리실리콘을 이용하여 형성될 수 있다. 더미 게이트 스택(46)은 또한 더미 게이트 전극(48) 위의 하드 마스크층(50)을 포함할 수 있다. 하드 마스크층(50)은 예컨대 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있고, 단일층 또는 복수의 층들을 포함한 복합층일 수 있다. 몇몇의 실시예들에서, 하드 마스크층(50)은 실리콘 질화물층(50A)과, 이 실리콘 질화물층(50A) 위의 실리콘 산화물층(50B)을 포함한다. 더미 게이트 스택(46)은 반도체 핀들(24)의 길이 방향에 대해 실질적으로 수직한 길이 방향을 갖는다.
게이트 스페이서들(54)이 더미 게이트 스택(46)의 측벽들 상에 형성된다. 본 발명개시의 몇몇의 실시예들에 따르면, 게이트 스페이서들(54)은 실리콘 질화물로 형성되며, 단층 구조를 가질 수 있다. 대안적인 실시예들에서, 게이트 스페이서들(54)은 복수의 층들을 포함한 복합 구조를 갖는다. 예를 들어, 게이트 스페이서들(54)은 실리콘 산화물층, 및 실리콘 산화물층 위의 실리콘 질화물층을 포함할 수 있다. 더미 게이트 스택(46)과 게이트 스페이서들(54)은 반도체 핀들(24)의 대향 단부들을 덮지 않으면서, 반도체 핀들(24) 각각의 중간 부분을 덮는다.
도 9는 반도체 핀들(24)의 끝부분들의 제거를 도시한다. 도 8에 도시된 더미 산화물층(44), 반도체 스택들(24), 및 실리콘 게르마늄 산화물 영역들(38)을 에칭하기 위해 건식 에칭(들)이 수행된다. 그 결과로서, 리세스들(56)이 형성된다. 본 발명개시의 몇몇의 실시예들에 따르면, 더미 산화물층(44)의 일부분들이 STI 영역들(42)의 가장자리들에 정렬되면서 이 STI 영역들(42)의 가장자리들 위에 세워지며, 더미 산화물층(44)의 일부분들 사이에는 리세스들(56)이 형성된다.
다음으로, 도 10을 참조하면, 리세스들(56)(도 9 참조)로부터 반도체 물질을 선택적으로 성장시킴으로써 에피택시 영역들(소스/드레인 영역들)(58)이 형성된다. 본 발명개시의 몇몇의 실시예들에 따르면, 소스/드레인 영역들(58)의 형성은 에피택시 성장을 포함한다. 대안적인 실시예들에 따르면, 소스/드레인 영역들(58)의 형성은 도 28 내지 도 37a에서 도시된 공정 단계들을 채용함으로써 달성된다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(314)로서 도시된다. 도 10에서 도시된 바와 같이, 더미 산화물층(44)의 남아있는 부분들의 차단으로 인해, 소스/드레인 영역들(58)은 먼저 리세스들(56)(도 9 참조) 내에서 수직으로 성장되며, 이 때 소스/드레인 영역들(58)은 수평으로 성장되지 않는다. 리세스들(56)이 완전히 채워진 후, 소스/드레인 영역들(58)은 패싯(facet)들을 형성하도록 수평으로 및 수직으로 성장된다.
결과적인 FinFET이 n형 FinFET인 몇몇의 예시적인 실시예들에서, 소스/드레인 영역들(58)은 실리콘 인(SiP) 또는 인 도핑된 실리콘 탄소(SiCP)를 포함한다. 결과적인 FinFET이 p형 FinFET인 대안적인 예시적 실시예들에서, 소스/드레인 영역들(58)은 SiGe를 포함하며, 붕소와 인듐과 같은 p형 불순물이 에피택시 동안에 인시츄(in-situ) 도핑될 수 있다.
다음으로, 도 11에서 또한 도시된 바와 같이, 층간 유전체(Inter-Layer Dielectric; ILD)(60)가 형성된다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(316)로서 도시된다. 그런 후, ILD(60), 더미 게이트 스택(46)(도 10 참조), 및 게이트 스페이서들(54)(도 10 참조)의 최상단면들을 서로 동일한 높이가 되도록 CMP가 수행된다. ILD(60), 게이트 스페이서들(54), 및 절연 영역들(42)은 상이한 밀도들을 갖고 상이한 공정 단계들에서 형성되고 및/또는 상이한 유전체 물질들을 포함하기 때문에, ILD(60), 게이트 스페이서들(54), 및 절연 영역들(42) 각각은 ILD(60), 게이트 스페이서들(54), 및 절연 영역들(42) 중의 나머지 다른 것들과 구별되는 계면들을 가질 수 있다.
다음으로, 도 10에서 도시된 더미 게이트(46)가 에칭 단계에서 제거되고, 이로써 도 11에서 도시된 바와 같이, 리세스(62)가 ILD(60) 내로 연장하도록 형성된다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(318)로서 도시된다. ILD(60)의 전측부 뒤의 피처들을 도시하기 위해, ILD(60)의 일부 전측부들은 이후의 도면들에서 도시되지 않으며, 이로써 그 내부의 피처들이 도시될 수 있다. 그러나 ILD(60)의 미도시된 부분들은 여전히 존재하고 있다는 점을 이해 바란다. 더미 게이트 스택(46)의 제거 후, 반도체 스택들(핀들)(24)의 중간 부분들은 리세스(62)에 노출된다. 더미 게이트 스택(46)의 제거 동안, 최상층이 에칭될 때 더미 게이트 산화물(44)(도 7 참조)은 에칭 저지층으로서 이용된다. 그런 후, 더미 게이트 산화물(44)이 제거되고, 이에 따라 반도체 핀들(24)이 리세스(62)에 노출된다.
도 12a를 참조하면, 실리콘 게르마늄 산화물 영역들(40)(도 9를 또한 참조하라), 집중화된 반도체 스트립들(28), 및 실리콘 게르마늄 산화물 영역들(38)의 몇몇의 최상단 부분들(도 8 참조)을 제거하기 위해 에칭 단계가 수행된다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(320)로서 도시된다. 이에 따라, 실리콘 스트립들(26)은 갭들(64)에 의해 서로 분리된다. 또한, 실리콘 스트립들(26)의 바닥 스트립은 또한 남아있는 실리콘 게르마늄 산화물 영역들(38)로부터 갭들(64)에 의해 분리될 수 있다. 그 결과로서, 실리콘 스트립들(26)이 부유(suspend)된다. 부유된 실리콘 스트립들(26)의 대향 단부들은 소스/드레인 영역들(58)에 연결된다. STI 영역들(42)은 리세스(62) 아래에 있으면서 리세스(62)에 노출된 제1 부분들과, 게이트 스페이서들(54)과 ILD(60)에 의해 덮혀져 있는 제2 부분들을 포함한다는 것을 알 것이다. 본 발명개시의 몇몇의 실시예들에 따르면, STI 영역들(42)의 제1 부분들의 최상단면들은 STI 영역들(42)의 제2 부분들의 최상단면들보다 낮은 곳에 있도록 리세싱된다.
도 12b는 실리콘 스트립들(26)의 일부분들의 보다 명료한 모습을 도시한다. 도 12a에서 도시된 ILD(60), 소스/드레인 영역들(58), 및 게이트 스페이서들(54)은 도 12b에서 도시되지 않지만, 이러한 피처들은 여전히 존재하고 있다.
도 13a와 도 13b를 참조하면, 산화 단계가 수행된다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(322)로서 도시된다. 도 13b는 또한 도 13a에서 도시된 구조물의 몇몇의 부분들을 도시하며, 도 13a에서 도시된 ILD(60), 소스/드레인 영역들(58), 및 게이트 스페이서들(54)은 도 13b에서 도시되지 않지만, 이러한 피처들은 여전히 존재하고 있다. 산화는 수증기를 통한 증기 산화 또는 산소(O2)를 통한 열산화 등을 이용하여 수행될 수 있다. 본 발명개시의 몇몇의 실시예들에 따르면, 산화는 약 400℃와 600℃ 사이의 범위 내의 온도에서 수증기를 이용하여 수행된다. 산화의 지속기간은 약 20초와 약 20분 사이의 범위 내에 있을 수 있다. 산화의 결과로서, 실리콘 스트립들(26)의 바깥 부분들은 산화되어 실리콘 산화물 링들(66)을 형성하며, 이 실리콘 산화물 링들(66)은, 도 13b에서 도시된 바와 같이, 실리콘 스트립들(26)의 남아있는 부분들을 에워싼다. 몇몇의 실시예들에서, 이웃해 있는 실리콘 스트립들(26)로부터 형성된 실리콘 산화물 링들(66)은 서로 접촉한다. 또한, 몇몇의 실시예들에서 실리콘 스트립들(26)의 바닥 스트립으로부터 형성된 실리콘 산화물 링들(66)은 실리콘 게르마늄 산화물 영역들(38)의 최상단면과 접촉할 수 있다. 대안적인 실시예들에서, 이웃해 있는 실리콘 스트립들(26)로부터 형성된 실리콘 산화물 링들(66)은 서로 이격된다.
산화시에, 코어 회로(논리 회로로서도 알려짐) 내의 코어 FinFET 및 입력/출력(input/output; IO) 회로 내의 IO FinFET은 동시에 산화된 각자의 반도체 스트립들을 갖는다. 도 13a와 도 13b에서 도시된 구조물은 코어 FinFET 및 IO FinFET 둘 다의 구조물들을 도시한다. 후속 단계에서, 도 14a에서 도시된 바와 같이, IO 영역(200)에서 실리콘 산화물 링들(66)을 덮기 위해 포토 레지스트(68)가 형성되며, 이 때 코어 영역(100)은 덮히지 않는다. 그런 후, 코어 영역(100)에서 실리콘 산화물 링들(66)을 제거하여 실리콘 스트립들(26)이 노출되도록 에칭이 수행된다. 한편, IO 영역(200)에서의 실리콘 산화물 링들(66)은 이러한 제거로부터 보호되며, 이에 따라 에칭 후에 남아있을 것이다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(324)로서 도시된다. 그런 후, 포토레지스트(68)가 제거된다. 에칭 이후, 코어 영역(100)에서의 실리콘 스트립들(26)은 다시 갭들에 의해 서로 분리되며, 실리콘 스트립들(26)의 바닥 스트립은 갭에 의해 실리콘 게르마늄 산화물 영역(38)의 최상단면으로부터 분리된다. 도 14b는 도 14a에서 도시된 구조물의 몇몇의 부분들을 도시하며, 도 14a에서 도시된 ILD(60), 소스/드레인 영역들(58), 및 게이트 스페이서들(54)은 도 14b에서 도시되지 않지만, 이러한 피처들은 여전히 존재하고 있다.
후속 단계에서, 게이트 유전체(70)가 형성된다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(326)로서 도시된다. 코어 영역(도 14a와 도 14b에서 도면부호 '100')에서의 코어 FinFET의 경우, 게이트 유전체(70)는 실리콘 스트립들(26)(도 14a와 도 14b 참조)의 노출된 면들 상에 형성된다. 결과적인 구조물이 도 15a와 도 15b에 도시된다. IO 영역(도 14a와 도 14b에서 도면부호 '200')에서의 IO FinFET의 경우, 게이트 유전체(70)는 이미 형성된 실리콘 산화물 링들(66) 상에 형성되고, 이에 따라 실리콘 산화물 링들(66)은 게이트 유전체(70)의 일부분들이 된다. 따라서, IO FinFET의 게이트 유전체(70)가 코어 FinFET의 게이트 유전체보다 두껍다는 점을 제외하고, 코어 FinFET과 IO FinFET 둘 다는 도 15a와 도 15b에서 도시된 구조물을 갖는다. 다시, 도 15b는 또한 도 15a에서 도시된 구조물의 몇몇의 부분들을 도시하며, 도 15a에서 도시된 ILD(60), 소스/드레인 영역들(58), 및 게이트 스페이서들(54)은 도 15b에서 도시되지 않는다.
몇몇의 실시예들에 따르면, 게이트 유전체(70)의 형성은 계면(유전체)층을 형성하는 단계, 및 이어서 계면층 상에 하이 k 유전체층을 형성하는 단계를 포함한다. 계면층은 화학용액으로 도 14a와 도 14b에서의 구조물을 처리함으로써 형성된 실리콘 산화물을 포함할 수 있으며, 이로써 실리콘 스트립들(26)은 산화되어 화학적 산화물(실리콘 산화물)을 형성한다. 그 결과로서, IO 영역에서의 게이트 유전체(70)는 코어 영역에서의 게이트 유전체(70)보다 두꺼울 것이다. 그런 후 하이 k 유전체가 계면층 상에 퇴적된다. 몇몇의 실시예들에서, 하이 k 유전체는 약 7.0보다 큰 k 값을 갖고, Hf, Al, Zr, La 등의 실리케이트 또는 금속 산화물을 포함할 수 있다.
도 16a는 게이트 전극(72)의 형성을 도시한다. 각각의 단계는 도 22에서 도시된 공정 흐름에서의 단계(328)로서 도시된다. 이러한 형성은 도전성 물질로 리세스(62)(도 15a 참조)를 채우는 단계, 및 CMP와 같은 평탄화를 수행하는 단계를 포함한다. 게이트 전극(72)은 TiN, TaN, TaC, Co, Ru, Al, Cu, W, 이들의 조합, 또는 이들의 다중층들과 같은 금속 함유 물질을 포함할 수 있다. 따라서 FinFET(74)이 형성된다. 안티 펀치 쓰루 영역(21)은 실리콘 게르마늄 산화물 영역(38)과 소스/드레인 영역들(58) 아래에 있다.
도 16b와 도 16c는 도 16a에서의 FinFET(74)의 몇몇의 일부분들의 단면도들을 도시하며, 이 단면도들은 도 16a에서의 16B/16C - 16B/16C 라인을 포함하는 수직 평면으로부터 얻어진 것이다. 도 16b와 도 16c에서 도시된 바와 같이, 게이트 유전체(70)는 이웃해 있는 실리콘 스트립들(26) 사이의 갭을 완전히 채운다. 따라서, 게이트 전극(72)은 이웃해 있는 실리콘 스트립들(26) 사이의 갭내로 채워지지 못할 것이며, 소스/드레인 영역들(58)(도 16a 참조)로 쇼트되지 않을 것이다.
도 16b와 도 16c는 또한 게이트 유전체(70)가 실리콘 산화물(76) 및 이 실리콘 산화물(76)의 외측 상에 있는 하이 k 유전체(78)를 포함하고 있는 것을 도시한다. FinFET(74)이 코어 FinFET인 경우, 실리콘 산화물(76)은 계면층을 포함한다. FinFET(74)이 IO FinFET인 경우, 실리콘 산화물(76)은 실리콘 산화물 링들(66)(도 13a와 도 13b 참조)과 계면층을 포함한다. 몇몇의 실시예들에 따라, 도 16b에서, 이웃해 있는 실리콘 스트립들(26) 상에 형성된 실리콘 산화물(76)은 서로 접촉한다. 몇몇의 실시예들에 따라, 도 16c에서, 이웃해 있는 실리콘 스트립들(26) 상에 형성된 실리콘 산화물들(76)은 서로 접촉하지 않으며, 하이 k 유전체(78)는 이웃해 있는 실리콘 스트립들(26) 상에 형성된 실리콘 산화물들(76) 사이의 갭을 채운다.
도 17a 내지 도 22b는 대안적인 실시예들에 따른 FinFET의 형성에서의 중간 스테이지들의 단면도들을 도시한다. 이러한 실시예들에서의 컴포넌트들의 물질들 및 형성 방법들은, 달리 명시되지 않는 한, 도 1 내지 도 16c에서 도시된 실시예들에서 동일한 참조 번호들에 의해 표기된 동일한 컴포넌트들과 본질적으로 동일하다. 따라서, 도 17a 내지 도 22b에서 도시된 컴포넌트들의 형성 공정 및 물질들에 관한 세부사항들은 도 1 내지 도 16c에서 도시된 실시예의 설명에서 발견될 수 있다.
이러한 실시예들의 초기 단계들은 도 1 내지 도 11에서 도시된 것과 본질적으로 동일하다. 다음으로, 도 17a와 도 17b는 도 12a와 도 12b에서 도시된 단계와 유사한 에칭 단계를 도시한다. 도 17a를 참조하면, 실리콘 게르마늄 산화물 영역들(40)(도 9를 또한 참조하라), 집중화된 반도체 스트립들(28), 및 실리콘 게르마늄 산화물 영역(38)의 몇몇의 최상단 부분들(도 8 참조)을 제거하기 위해 에칭이 수행된다. 이에 따라, 실리콘 스트립들(26)은 갭들(64)에 의해 서로 분리된다. 또한, 실리콘 스트립들(26)의 바닥 실리콘 스트립은 또한 남아있는 실리콘 게르마늄 산화물 영역들(38)로부터 갭들(64)에 의해 분리될 수 있다. 도 12a와 도 12b에서 도시된 단계와 비교하여, STI 영역들(42)과 실리콘 게르마늄 산화물 영역들(38)의 일부분들은 도 12a와 도 12b에서보다 낮은 곳까지 리세싱된다. 그 결과로서, 실리콘 스트립들(26)의 바닥 실리콘 스트립과 실리콘 게르마늄 산화물 영역들(38)의 최상단면 사이의 갭들(64)은 도 12a와 도 12b에서보다 높이가 크다.
다음으로, 도 18a와 도 18b는 도 13a와 도 13b에서 도시된 것과 본질적으로 동일한 공정 단계 및 구조물을 각각 도시하며, 여기서는 산화가 수행되며, 실리콘 산화물 링들(66)이 형성된다. 실리콘 산화물 링들(66)의 바닥 실리콘 산화물 링은 실리콘 게르마늄 산화물 영역들(38)의 최상단면들로부터 갭들(64)에 의해 이격될 수 있다. 도 19a와 도 19b는 도 14a와 도 14b에서 도시된 것과 본질적으로 동일한 공정 단계 및 구조물을 각각 도시하며, 여기서는 실리콘 산화물 링들(66)이 코어 디바이스 영역으로부터 제거된다. 그러는 동안, IO 영역(미도시됨)에서의 실리콘 산화물 링들(66)은 보호되어, 제거되지 않는다. 도 20a와 도 20b는 도 15a와 도 15b에서 도시된 것과 본질적으로 동일한 공정 단계 및 구조물을 각각 도시하며, 여기서는 게이트 유전체(70)가 형성된다. 도 21a와 도 21b는 도 16a에서 도시된 것과 본질적으로 동일한 공정 단계 및 구조물을 도시하며, 여기서는 전극(72)이 형성된다.
도 21c와 도 21d는 도 21a에서의 FinFET(74)의 몇몇의 일부분들의 단면도들을 도시하며, 이 단면도들은 도 21a에서의 21C/21D-21C/21D 라인을 포함하는 수직 평면으로부터 얻어진 것이다. 도 21c와 도 21d에서 도시된 바와 같이, 게이트 유전체(70)는 이웃해 있는 실리콘 스트립들(26) 사이의 갭을 완전히 채운다. 따라서, 게이트 전극(72)은 이웃해 있는 실리콘 스트립들(26) 사이의 갭들 내로 채워지지 않으며, 소스/드레인 영역들(58)(도 16a 참조)로 쇼트되지 않을 것이다.
도 17a와 도 17b에서 도시된 STI 영역들(42)과 실리콘 게르마늄 산화물 영역(38)의 보다 깊은 리세싱의 결과로서, STI 영역들(42)과 실리콘 게르마늄 산화물 영역들(38)은 위에 있는 실리콘 스트립들(26)로부터 더욱 멀리 이격된다. 그 결과로서, 도 21c와 도 21d에서 도시된 바와 같이, 실리콘 게르마늄 산화물 영역(38)의 적어도 몇몇의 최상단면들은 실리콘 스트립들(26)의 바닥 실리콘 스트립 상에 형성된 게이트 유전체(70)로부터 이격된다. 도 21c에서, 실리콘 게르마늄 산화물 영역(38)의 중심 부분은 덜 리세싱되고, 이 중심 부분의 대향 측면들 상의 실리콘 게르마늄 산화물 영역(38)의 부분들 위로 돌출한다. 게이트 유전체(70)는 바닥 실리콘 스트립(26)과 실리콘 게르마늄 산화물 영역(38)의 중심 부분 사이의 공간을 채운다. 도 21d에서, 바닥 실리콘 스트립(26) 상에 형성된 게이트 유전체는 STI 영역들(42)과 실리콘 게르마늄 산화물 영역(38)의 최상단면들 상에 형성된 유전체(이것은 또한 도면부호 '70'으로서 표시된다)로부터 갭에 의해 분리되어 있으며, 게이트 전극(72)은 이러한 갭을 채운다.
도 23a, 도 23b 및 도 23c는 대안적인 실시예들에 따른 FinFET의 채널들과 게이트들의 단면도들을 도시한다. 이러한 실시예들에서, 실리콘 스트립들(26)은 세 개 또는 네 개 대신에 두 개가 있다. 또한, 반도체 스트립들(26)은 각각의 폭보다 큰 높이를 가질 수 있다. 예를 들어, 각각의 실리콘 스트립들(26)의 높이(H1)는 약 10㎚와 약 30㎚ 사이의 범위 내에 있을 수 있으며, 각각의 실리콘 스트립들(26)의 폭(W1)은 약 6㎚와 약 12㎚ 사이의 범위 내에 있을 수 있다. 도 23a, 도 23b 및 도 23c는 도 16b/도 16c, 도 21c 및 도 21d에서 도시된 실시예들에 대응하는 실시예들을 각각 도시하므로, 이에 관한 상세한 설명은 여기서는 반복하지 않는다.
본 발명개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. 안티 펀치 쓰루 주입이 채널 물질(실리콘 스트립들(26))의 형성 이전에 수행된다. 따라서, 결과적인 FinFET의 채널들은 주입된 도펀트에 의해 영향을 받지 않으며, 이에 따라 통상적인 안티 펀치 쓰루 주입으로 인해 고충을 겪고 있는 캐리어 이동도에서의 감소 및 불순물 확산은 제거된다. 결과적인 FinFET은 복수의 채널들을 갖는 GAA FinFET이다. 따라서, 드레인에 의해 유발된 배리어 저하(Drain-Induced Barrier Lowering; DIBL)와 관련된 짧은 채널 효과가 개선되고, 다중 채널들로 인해 FinFET의 구동 전류가 개선된다.
도 24 내지 도 40c는 대안적인 실시예들에 따른 FinFET의 형성에서의 중간 스테이지들의 단면도들을 도시한다. 이러한 실시예들에서의 컴포넌트들의 물질들 및 형성 방법들은, 달리 명시되지 않는 한, 도 1 내지 도 23c에서 도시된 실시예들에서 동일한 참조 번호들로 표기된 동일한 컴포넌트들과 본질적으로 동일하다. 따라서, 도 24 내지 도 40c에서 도시된 컴포넌트들의 형성 공정 및 물질들에 관한 세부사항들은 도 1 내지 도 23c에서 도시된 실시예의 설명에서 발견될 수 있다. 도 24 내지 도 40c에서 도시된 단계들은 또한 도 41에서 도시된 공정 흐름(400)에서 개략적으로 도시된다.
도 24는 반도체 기판(20)에서 안티 펀치 쓰루(APT) 영역(21)을 형성하기 위한 안티 펀치 쓰루(APT) 주입(화살표에 의해 표시됨)의 수행을 도시한다. 각각의 단계는 도 41에서 도시된 공정 흐름에서의 단계(402)로서 도시된다. 본 공정 단계 및 공정 상세사항은 도 1에서 도시된 것과 본질적으로 동일하므로, 여기서는 반복되지 않는다.
다음으로, 도 25에서 도시된 바와 같이, SiGe층(22)과 반도체층(들)(124)이 에피택시를 통해 기판(20) 위에 형성된다. 각각의 단계는 도 41에서 도시된 공정 흐름에서의 단계(404)로서 도시된다. 따라서, SiGe층(22)은 결정층을 형성한다. SiGe층(22)의 게르마늄 퍼센티지 (원자 퍼센티지)는 약 25퍼센트와 약 35퍼센트 사이에 있지만, 이보다 높거나 낮은 게르마늄 퍼센티지가 이용될 수 있다. 본 발명개시의 몇몇의 실시예들에 따르면, SiGe층(22)의 두께(T4)는 약 5㎚와 약 8㎚ 사이의 범위 내에 있다.
반도체층(124)이 SiGe층(22) 위에 형성된다. 본 출원의 몇몇의 실시예들에 따르면, 반도체층(124)은 동종 반도체 물질로 형성된 단일층이다. 예를 들어, 반도체층(124)은 게르마늄이 없는 실리콘으로 형성될 수 있다. 반도체층(124)은 또한 예컨대 약 1퍼센트보다 낮은 게르마늄 퍼센티지를 갖는 실질적으로 순수한 실리콘층일 수 있다. 또한, 반도체층(124)은 p형 불순물과 n형 불순물로 도핑되지 않은 진성일 수 있다. 몇몇의 실시예들에 따르면, 반도체층(124)의 두께(T4)는 약 30㎚와 약 80㎚ 사이의 범위 내에 있다.
본 발명개시의 대안적인 실시예들에 따르면, 반도체층(124)은 도 2에서 도시된 반도체 스택(24)과 본질적으로 동일한 구조를 갖는 반도체 스택인 복합층이다. 따라서, 복합 반도체층(124)의 구조와 물질들은 반도체 스택(24)의 설명에서 발견될 수 있다.
또한, 하드 마스크(미도시됨)가 반도체층(124) 위에 형성될 수 있다. 몇몇의 실시예들에 따르면, 하드 마스크는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄화질화물 등으로 형성된다.
다음으로, 도 26에서 도시된 바와 같이, 하드 마스크, 반도체층(124), SiGe층(22) 및 기판(20)은 패터닝되어 트렌치들(32)을 형성한다. 각각의 단계는 도 41에서 도시된 공정 흐름에서의 단계(406)로서 도시된다. 따라서, 반도체 스트립들(34)이 형성된다. 트렌치들(32)은 기판(20) 내로 연장하며, 트렌치들(32)과 반도체 스트립들(34)은 서로에 대해 평행한 길이 방향을 갖는다. 이에 따라 반도체층(124)의 남아 있는 부분들을 스트립들이라고 달리 부른다. 후속 단계에서, 트렌치들(32)은 STI 영역들(42)로 채워지고, 이어서 STI 영역들(42)의 리세싱이 뒤따른다. 도 26 및 후속 도면들에서, STI 영역들(42)과 기판(20)의 하위 부분들은 도시되지 않는다. 반도체층(22) 아래에 있는 구조물의 부분들은 도 6에서 도시된 구조물의 하위 부분들과 본질적으로 동일하며, 기판(20)의 일부분들(이후부터 기판 스트립이라고 부른다)은 STI 영역들(42)의 대향 부분들 사이에 위치한다.
STI 영역들(42)의 리세싱 이후, STI 영역들(42)의 최상단면들은 SiGe 스트립들(22)의 최상단면들보다 낮은 곳에 있다. 본 발명개시의 몇몇의 실시예들에 따르면, STI 영역들(42)의 최상단면들은 SiGe 스트립들(22)의 최상단면들과 동일한 높이에 있거나 또는 이보다 약간 낮은 곳에 있으며, 이로써 SiGe 스트립들(22)의 측벽들의 적어도 몇몇의 부분들, 및 가능하게는 그 전체가 노출된다.
다음으로, 도 27을 참조하면, 산화 공정이 반도체 스트립들(핀들)(34)의 노출된 부분들에 대해 수행되어 실리콘 게르마늄 산화물 영역들(38)을 형성한다. 각각의 단계는 도 41에서 도시된 공정 흐름에서의 단계(408)로서 도시된다. 이러한 산화의 결과로서, SiGe 층들(22)은 완전히 산화되어 실리콘 게르마늄 산화물 영역들(38)을 형성한다. 몇몇의 실시예들에 따르면, 산화는 약 400℃와 약 600℃ 사이의 범위 내의 온도에서 수행된다. 산화 시간은 예컨대 약 2분과 약 4시간 사이의 범위 내에 있을 수 있다. 산화 동안, 실리콘 산화물(미도시됨)이 또한 반도체 스트립들(124)의 노출면들 상에 형성된다. 실리콘 게르마늄보다 훨씬 낮은 실리콘의 산화율로 인해, 반도체 스트립들(124) 상의 실리콘 산화물층은 얇으므로, 여기서는 도시하지 않는다.
반도체 스트립들(124)이 도 3에서 도시된 반도체 스트립들(24)과 동일한 구조를 갖는 실시예들에서, 산화 후의 결과적인 구조물은 도 4에서 도시된 것과 마찬가지의, 실리콘 게르마늄 산화물 영역들(40), 집중화된 실리콘 게르마늄 영역들(28)을 포함할 것이다.
다음으로, 도 28 내지 도 30에서 도시된 바와 같이, 에칭 저지층(122)이 형성된다. 각각의 단계는 도 41에서 도시된 공정 흐름에서의 단계(410)로서 도시된다. 에칭 저지층(122)은 소스/드레인 실리사이드들 및 소스/드레인 접촉부들을 형성하기 위한 접촉 개구의 후속적인 형성에서 에칭 저지층으로서 역할을 한다. 본 발명개시의 몇몇의 실시예들에 따르면, 에칭 저지층(122)은 실리콘 탄소 질화물(SiCN)을 포함하지만, 다른 유전체 물질들이 이용될 수 있다. 에칭 저지층(122)은 약 3㎚와 약 10㎚ 사이의 범위의 두께를 가질 수 있다.
도 28을 참조하면, 에칭 저지층(122)은 컨포멀(conformal)층으로서 형성되며, 이에 따라 실리콘 게르마늄 산화물 영역들(38)과 반도체 핀들(124)의 측벽들과 최상단면들을 덮는다. 몇몇의 실시예들에 따르면, 에칭 저지층(122)의 두께(T5)는 약 3㎚와 약 10㎚ 사이의 범위 내에 있다.
다음으로, 도 29에서 도시된 바와 같이, 트렌치들(32)(도 28 참조)을 채우기 위해, 유전체 영역들(128)이, 예컨대 FCVD를 이용하여 형성된다. 유전체 영역들(128)은 몇몇의 실시예들에 따라 실리콘 산화물을 포함할 수 있다. 남아있는 유전체 영역들(128)의 최상단면들은 실리콘 게르마늄 산화물 영역들(38)의 최상단면들보다 높은 곳에 있다.
도 29는 또한 에칭 저지층(122)의 노출된 부분들이 유전체층(126)으로 변환되도록 하기 위한 에칭 저지층(122)의 노출된 부분의 산화를 도시한다. 에칭 저지층(122)이 SiCN으로 형성되는 경우, 결과적인 유전체층은 SiCN과는 상이한 에칭 특성을 갖는 SiOCN(silicon oxycarbo-nitride)를 포함한다. 또한, SiOCN은 습식 에칭을 이용하여 SiCN보다 손쉽게 제거된다. 따라서, 반도체 핀들(124)을 손상시키지 않고서 에칭 저지층(122)의 노출된 부분들을 제거하기 위한 변환이 이뤄지는 것이 가능하다. 본 발명개시의 몇몇의 실시예들에 따르면, 에칭 저지층(122)의 산화는 (산소 함유 가스 내에서의) 노 어닐링, 산소 주입 등을 이용하여 수행된다.
유전체층(126)이 형성된 후, 유전체층(126)은 예컨대, 습식 에칭을 통해 제거된다. 결과적인 구조물이 도 30에 도시된다. 그 결과로서, 반도체 핀들(124)은 노출된다. 유전체 에칭 저지층(122)의 비변환된 부분들은 남아있다. 단면도에서, 유전체 에칭 저지층(122)의 남아있는 부분들은 U자형(또한 L자형도 포함)을 갖는다. 본 발명개시의 몇몇의 실시예들에 따르면, 남아있는 에칭 저지층(122)의 최상단면들은 실리콘 게르마늄 산화물 영역들(38)의 최상단면들과 동일한 높이에 있거나 또는 이보다 높은 곳에 있으며, 이로써 에칭 저지층(122)은 또한 접촉 개구들을 형성하기 위한 후속 에칭에서 실리콘 게르마늄 산화물 영역들(38)을 보호한다. 결과적인 구조물에서, 에칭 저지층(122)의 수직 부분들은 실리콘 게르마늄 산화물 영역들(38)과 동평면인 부분들을 가질 수 있다. 대안적으로, 에칭 저지층(122)의 수직 부분들은 실리콘 게르마늄 산화물 영역들(38)보다 높은 곳에 있을 수 있다.
도 31은 반도체 핀들(124)의 최상단면들과 측벽들 상에 형성되는 더미 게이트 스택(46)의 형성을 도시하는 평면도를 나타낸다. 각각의 단계는 도 41에서 도시된 공정 흐름에서의 단계(412)로서 도시된다. 더미 게이트 스택(46)의 사시도는 도 34b에서 도시된 것과 본질적으로 동일할 수 있다. 이 때 더미 게이트 스택(46)의 측벽들 상에 형성된 게이트 스페이서들이 존재하지 않을 수 있다. 몇몇의 실시예들에 따르면, 더미 게이트 스택(46)은 더미 게이트 전극(48)을 포함하며, 이 더미 게이트 전극(48)은 예컨대 폴리실리콘을 이용하여 형성될 수 있다. 더미 게이트 스택(46)은 또한 하드 마스크층(50)을 포함할 수 있으며, 이 하드 마스크층(50)은, 예컨대, 실리콘 질화물층(50A)과, 이 실리콘 질화물층(50A) 위의 실리콘 산화물층(50B)을 포함할 수 있다. 더미 게이트 스택(46)은 반도체 핀들(46)의 길이 방향에 대해 실질적으로 수직한 길이 방향을 가지며, 반도체 핀들(124)의 대향 단부들은 더미 게이트 스택(46)에 의해 덮혀지지 않는다.
도 32 내지 도 38b는 소스 및 드레인 영역들(이후부터 소스/드레인 영역들이라고 칭함)의 형성을 도시한다. 도 32 내지 도 38의 도면 번호들에는 글자 “A” 또는 글자 “B”가 뒤따를 수 있으며, 글자 "A"는 각각의 도면이 도 31에서의 A-A 라인을 포함하는 수직 평면과 동일한 평면으로부터 얻어진 것임을 나타내고, 글자 "B"는 각각의 도면(도 34b를 제외)이 도 31에서의 B-B 라인을 포함하는 수직 평면과 동일한 평면으로부터 얻어진 것임을 나타낸다. 따라서, 글자 "A"가 뒤따르는 번호들을 갖는 도면들은 소스/드레인 영역들의 단면도들을 보여주며, 글자 "B"가 뒤따르는 번호를 갖는 도면들은 더미 게이트 스택(46)의 단면도들을 보여준다.
도 32 내지 도 34b는 소스/드레인 영역들을 에피택셜방식으로 성장시키기 위한 소스/드레인 템플릿들의 형성을 도시한다. 각각의 단계는 도 41에서 도시된 공정 흐름에서의 단계(414)로서 도시된다. 도 32를 참조하면, 유전체층(130)이 형성되고, 이어서 유전체층(130) 위에 유전체층(132)의 형성이 뒤따른다. 유전체층들(130, 132)의 물질들은 서로 상이하다. 유전체층(132)은 몇몇의 실시예들에 따라 SiOCN으로 형성될 수 있다. 유전체층(130)은 유전체층(132)의 물질과는 상이한 물질로 형성된다. 예를 들어, 몇몇의 실시예들에서 유전체층(130)은 실리콘 산화물로 형성된다. 유전체층(130)의 형성은 결과적인 소스/드레인 영역들의 폭을 증가시키는 유리한 특징을 갖는데, 이것은 후속하는 단락들에서 논의될 것이다. 유전체층들(130, 132)은 컨포멀층들로서 형성되며, 이에 따라 유전체층들(130, 132)은 또한 더미 게이트 스택(46)의 최상단면들과 측벽들(도 34b에서 도시됨) 상에서 연장할 것이다.
도 33은 에칭을 통한 반도체 핀들(124)의 제거를 도시하며, 제거된 부분들은 더미 게이트 스택(46)(도 31 참조)에 의해 덮혀있지 않다. 반도체 핀들(124) 위의 유전체층들(130, 132)의 부분들이 또한 에칭에서 제거된다. 반도체 핀들(124)의 에칭 이후, 실리콘 게르마늄 산화물 영역들(38)(도 32 참조)이 또한 에칭된다. 이에 따라 STI 영역들(42) 사이의 기판(20)의 일부분들까지 연장하는 소스/드레인 리세스들(136)이 형성된다. 리세스들(136)은 실질적으로 수직한 측벽들을 가지며, 이러한 측벽들은 에칭 저지층(122)과 유전체층(130)의 측벽들을 포함한다. 몇몇의 실시예들에 따르면, 에칭은 이방성이다.
다음으로, 에칭 단계가 수행되어 유전체층(130)을 제거하고, 그 결과적인 구조물은, 소스/드레인 영역들의 단면도 및 더미 게이트 스택(46)과 소스/드레인 영역들의 사시도를 각각 도시하는 도 34a와 도 34b에서 도시된다. 여기서의 에칭은 예컨대 습식 에칭을 이용한 등방성일 수 있다. 그 결과로서, 리세스들(136)의 횡측 폭들은 도 33에서의 횡측 폭에 비해 증가한다. 이것은 유리하게도, 리세스들(136)에서 후속하여 성장되는 소스/드레인 영역들의 폭들을 증가시킬 수 있다. 또한, 유전체층(132)(이후부터는 유전체 템플릿들(132)이라고 칭함)의 남아있는 부분들의 바닥면들은 갭들(138)에 의해 아래에 있는 유전체 영역들(128)로부터 이격되어 있다. 따라서, 유전체 템플릿들(132)은 부유(suspend)된다.
사시도인 도 34b에서 도시된 바와 같이, 유전체 템플릿들(132)은 더미 게이트 스택(46)의 측벽들 상에 있는 유전체층(132)의 일부분들에 연결되므로 추락하지 않을 것이다. 또한, 더미 게이트 스택(46)의 측벽들 상에 있는 유전체층(130)의 일부분들은 남아있을 수 있고, 리세스들(136)에 노출된다.
후속 단계에서, 도 34a와 도 34b에서 도시된 바와 같은 리세스들(136) 내에서 소스/드레인 영역들이 에피택셜방식으로 성장된다. 각각의 단계는 도 41에서 도시된 공정 흐름에서의 단계(416)로서 도시된다. 갭들(138)(도 34b 참조)의 존재로, 전구체가 리세스들(136)의 바닥들과 안쪽 부분들에 도달하는 것이 쉽고, 이에 따라 결과적인 소스/드레인 영역들이 보이드들을 가질 확률은 낮아진다. 도 35는 결과적인 소스/드레인 영역(58)을 도시한다. 소스/드레인 영역(58)의 물질들과 형성 공정은 도 10에서 도시된 것과 유사하며, 이에 따라 여기서는 이에 대한 설명을 반복하지 않는다. 소스/드레인 영역들(58)은 수직 측벽들을 갖는 일부분들(58A)과, 패싯들(58', 58'')을 갖는 일부분들(58B)과, 에칭 저지층들(122) 사이에 있는 일부분들(58C)과, 갭들(138)(도 34a 참조) 내에 형성된 일부분들(58D)을 포함한다.
도 36a 내지 도 37b는 도 35에서의 패싯들(58', 58'')이 제거되어 수직한 소스/드레인 영역들(58)을 형성하도록 하기 위한 소스/드레인 영역들(58)의 트리밍을 도시한다. 각각의 단계는 도 41에서 도시된 공정 흐름에서의 단계(418)로서 도시된다. 도 36a를 참조하면, 유전체층(140)이 형성된다. 몇몇의 실시예들에 따르면, 유전체층(140)은 유전체층(132)의 물질과 동일한 물질로 형성되며, 이것은 예컨대 SiOCN을 포함할 수 있다. 더미 게이트 스택(46)을 보여주는 도 36b에서 도시된 바와 같이, 유전체층(140)은 또한 유전체층(132)과 접촉하면서 더미 게이트 스택(46) 상에 형성된다.
다음으로, 도 37a와 도 37b에서 도시된 바와 같이, 소스/드레인 영역들(58)과 오버랩하는 유전체층(140)의 일부분들을 에칭함으로써 소스/드레인 영역들(58)이 노출되도록 건식 에칭이 수행된다. 그런 후, 예컨대 이방성 (건식) 에칭을 이용하여, 트리밍 단계가 수행되고, 소스/드레인 영역들(58)의 패싯들은 제거된다. 결과적인 구조물들이 소스/드레인 부분들과 더미 게이트 스택을 각각 도시하는 도 38a와 도 38b에서 도시된다. 소스/드레인 트리밍의 결과로서, 결과적인 소스/드레인 영역들(58)은 실질적으로 수직한 측벽들을 가지며, 어떠한 실질적인 패싯들도 남아있지 않는다. 노출된 소스/드레인 영역들(58)의 측벽들은 실질적으로 일직선적으로 수직하다. 다음으로, 소스/드레인 영역들(58)의 측벽들 상에 있는 유전체층들(132, 140)의 일부분들을 제거하기 위해 건식 에칭이 수행된다. 이에 따라 에칭 저지층(122)이 노출된다. 그러는 동안, 도 38b에서 도시된 바와 같이, 더미 게이트 스택(46)의 최상단면이 또한 노출된다. 유전체층들(132, 140)의 남아있는 부분들은 게이트 스페이서들(132/140)을 형성한다. 유전체층들(132, 140)은 상이한 공정 단계들에서 형성되기 때문에, 유전체층들(132, 140)이 동일한 물질들 또는 상이한 물질들로 형성되는 것에 상관없이, 유전체층들(132, 140)은 구별되는 계면들을 가질 것이라는 것을 알 것이다. 유리하게도, 유전체층(140)의 형성은 게이트 스페이서들의 두께를 증가시키며, 이로써 도 38b에서의 구조물에서, 게이트 스페이서들(132/140)의 최상단 끝부분들은 폴리실리콘층(48)의 최상단면보다 높은 곳에 있다. 결과적인 구조물에서, 게이트 스페이서들(132/140)의 두께는 약 3㎚와 약 10㎚ 사이의 범위 내에 있을 수 있다.
다음으로, 도 39a와 도 39b에서 도시된 바와 같이, ILD(60)가 형성된다. 각각의 단계는 도 41에서 도시된 공정 흐름에서의 단계(420)로서 도시된다. 그런 후, ILD(60)의 최상단면들, 더미 게이트 스택(46)과 게이트 스페이서들(132/140)의 최상단면들이 서로 동일한 높이가 되도록 CMP가 수행될 수 있다. 후속 단계들에서, 더미 게이트 스택(46)(도 39b 참조)은 제거되고, 게이트 유전체(미도시됨)와 게이트 전극(72)이 도 40a에서 도시된 바와 같이, 대체 게이트로서 형성된다. 각각의 단계는 도 41에서 도시된 공정 흐름에서의 단계(422)로서 도시된다. 반도체 핀들(124)(도 34b 참조)이 동종 물질로 형성되는 실시예들에서, 대체 게이트의 형성은, 반도체 핀들(124)(도 34b 참조)의 측벽들과 최상단면들 상에 계면 유전체층과 하이 k 유전체층을 형성하는 단계, 하이 k 유전체층 위에 도전성 물질을 형성하는 단계, 및 계면 유전체층, 하이 k 유전체층, 및 도전성 물질의 최상단면들이 ILD(60)의 최상단면과 동일한 높이가 되도록 CMP를 수행하는 단계를 포함한다. 반도체 핀들(124)이 도 2에서 도시된 반도체 스택(24)과 동일한 구조를 갖는 대안적인 실시예들에서, 도 11 내지 도 16b에서 도시된 단계들이 대체 게이트를 형성하기 위해 수행될 수 있다.
도 40a를 다시 참조하면, 대체 게이트의 형성 이후, ILD(60)가 에칭되어 접촉 개구(접촉 플러그들(146)은 도 40a와 도 40b에서와 같이 이 접촉 개구를 차지한다)를 형성하며, 소스/드레인 영역들(58)은 접촉 개구들에 노출된다. ILD(60)의 에칭시, 에칭 저지층(122)은 아래에 있는 STI 영역들(42)을 보호하기 위한 에칭 저지층으로서 역할을 한다. 에칭 저지층(122)의 최상단 끝부분들은 실리콘 게르마늄 산화물 영역들(38)의 최상단 끝부분들보다 높이차 ΔH(이것은 약 2㎚와 약 5㎚ 사이의 범위 내에 있을 수 있음)만큼 높은 곳에 있을 수 있어서, 실리콘 게르마늄 산화물 영역들(38)은 어느 에칭으로부터도 적절하게 보호된다. 본 발명개시의 몇몇의 실시예들에 따르면, 도 40a에서 도시된 바와 같이, 대부분의 에칭 저지층(122)은 실리콘 게르마늄 산화물 영역들(38)보다 높은 곳에 있다. 대안적인 실시예들에서, 도 30에서 도시된 바와 같이, 에칭 저지층(122)과 실리콘 게르마늄 산화물 영역들(38)은 서로 동일한 높이에 있는 최상단 부분들을 갖는다.
다음으로, 소스/드레인 영역들(58)의 측벽들 상에 소스/드레인 실리사이드 영역들(144)을 형성하기 위해 실리사이드화 공정이 수행되고, 이어서 남아있는 접촉 개구들을 도전성 물질로 채워서 소스/드레인 접촉 플러그들(146)을 형성하는 것이 뒤따른다. 각각의 단계는 도 41에서 도시된 공정 흐름에서의 단계들(424, 426)로서 도시된다. 본 발명개시의 몇몇의 실시예들에 따르면, 실리사이드 영역들은 니켈 실리사이드, 티타늄 실리사이드, 코발트 실리사이드 등을 포함한다. 접촉 플러그들(146)은 코발트, 텅스텐 등을 포함할 수 있다. 이에 따라, 도 40a에서 도시된 바와 같은 FinFET(74)이 형성된다.
도 40b와 도 40c는 다양한 실시예들에 따른 FinFET(74)의 소스/드레인 부분들의 단면도들을 도시하며, 이 단면도들은 도 40a에서의 A-A 평면으로부터 얻어진 것들이다. 도 40b에서, 실리사이드화 공정 이후, 금속 실리사이드를 형성하기 위해 이용된 잔여 금속은 제거되고, 이에 따라 접촉 플러그들(146)은 실리사이드 영역들(144)과 접촉한다. 도 40c에서, 금속 실리사이드를 형성하기 위해 이용된 잔여 금속(148)은 제거되지 않으며, 이 금속(148)은 니켈, 티타늄, 코발트 등을 포함한다.
본 발명개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. 도 40b에서 도시된 바와 같이, 이웃해 있는 STI 영역들(42)은 거리(W1)를 가지며, 이 거리(W1)는 STI 영역들(42) 사이의 기판(20)의 스트립 부분의 폭이다. 소스/드레인 영역들(58)은 폭(W1)을 갖는 하위 부분들(58C)을 갖는다. 소스/드레인 영역들(58)은 폭(W2)을 갖는 상위 부분들(58A/58B)을 더 가지며, 이 폭(W2)은 폭(W1)보다 크다. 예를 들어, 폭(W1)은 약 2㎚와 약 6㎚ 사이의 범위 내에 있을 수 있으며, 폭(W2)은 약 6㎚와 약 12㎚ 사이의 범위 내에 있을 수 있다. 폭 차이(W2―W1)는 유전체층(130)(도 32 참조)의 형성 및 제거에 의해 초래된다. 따라서, 유리하게도, 소스/드레인 영역들의 폭은 아래에 있는 기판 부분의 폭보다 크다. 또한, 유전체 템플릿들을 형성하고, 이러한 템플릿들로부터 소스/드레인 영역들을 형성하며, 그런 후 소스/드레인 영역들을 트리밍함으로써, 결과적인 소스/드레인 영역들은 수직한 측벽들을 여전히 가지면서 커다란 높이를 가질 수 있다. 그러므로, 실리사이드 영역들은 소스/드레인 영역들의 키가 크고 수직한 측벽들 상에 형성될 수 있고, 이에 따라 소스/드레인 접촉 저항은 감소되며, 이로써 결과적인 FinFET에서의 포화 전류의 증가를 초래시킨다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 디바이스에 있어서,
    제1 반도체 스트립;
    상기 제1 반도체 스트립을 에워싸는 제1 게이트 유전체;
    상기 제1 반도체 스트립과 오버랩하는 제2 반도체 스트립;
    상기 제2 반도체 스트립을 에워싸는 제2 게이트 유전체로서, 상기 제1 게이트 유전체는 상기 제2 게이트 유전체와 접촉하는 것인, 상기 제2 게이트 유전체; 및
    상기 제2 반도체 스트립 위에 있는 제1 부분과, 상기 제1 게이트 유전체와 상기 제2 게이트 유전체 및 상기 제1 반도체 스트립과 상기 제2 반도체 스트립의 대향 측면들 상에 있는 부분들을 갖는 게이트 전극
    을 포함하는 디바이스.
  2. 제1항에 있어서,
    제1 얕은 트렌치 격리 영역과 제2 얕은 트렌치 격리 영역; 및
    상기 제1 얕은 트렌치 격리 영역과 상기 제2 얕은 트렌치 격리 영역 사이에 있는 실리콘 게르마늄 산화물층
    을 더 포함하며, 상기 제1 반도체 스트립과 상기 제2 반도체 스트립은 상기 실리콘 게르마늄 산화물층의 중간 부분과 오버랩하는 것인, 디바이스.
  3. 제2항에 있어서, 상기 실리콘 게르마늄 산화물층은 제1 최상단면, 및 상기 제1 최상단면의 대향 측면들 상에 있는 제2 최상단면과 제3 최상단면을 가지며, 상기 제2 최상단면과 상기 제3 최상단면은 상기 제1 최상단면보다 낮은 곳에 있는 것인, 디바이스.
  4. 제1항에 있어서, 상기 제1 게이트 유전체와 상기 제2 게이트 유전체 각각은,
    상기 제1 반도체 스트립과 상기 제2 반도체 스트립 각각을 에워싸는 실리콘 산화물층으로서, 상기 제1 게이트 유전체의 실리콘 산화물층은 상기 제2 게이트 유전체의 실리콘 산화물층과 접촉하는 것인, 상기 실리콘 산화물층; 및
    상기 제1 게이트 유전체와 상기 제2 게이트 유전체의 실리콘 산화물층들과 접촉하는 내면을 갖는 하이 k 유전체층
    을 포함한 것인, 디바이스.
  5. 제1항에 있어서, 상기 제1 게이트 유전체와 상기 제2 게이트 유전체 각각은,
    상기 제1 반도체 스트립과 상기 제2 반도체 스트립 각각을 에워싸는 실리콘 산화물층; 및
    상기 실리콘 산화물층과 접촉하는 내면을 갖는 하이 k 유전체층
    을 포함하며, 상기 제1 게이트 유전체의 실리콘 산화물층은 상기 하이 k 유전체층의 일부분에 의해 상기 제2 게이트 유전체의 실리콘 산화물층으로부터 이격된 것인, 디바이스.
  6. 디바이스에 있어서,
    기판;
    상기 기판 내로 연장하는 제1 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역과 제2 STI 영역;
    상기 제1 STI 영역과 상기 제2 STI 영역 사이에 있는 실리콘 게르마늄 산화물층;
    상기 실리콘 게르마늄 산화물층과 오버랩하도록 적층된 복수의 반도체 스트립들;
    상기 복수의 반도체 스트립들 각각을 에워싸는 게이트 유전체로서, 상기 복수의 반도체 스트립들을 에워싸는 상기 게이트 유전체의 일부분들은 함께 결합되어 연속적인 영역을 형성하는 것인, 상기 게이트 유전체;
    상기 게이트 유전체 상의 게이트 전극; 및
    상기 복수의 반도체 스트립들의 대향 단부들에 연결된 소스 및 드레인 영역들
    을 포함하는 디바이스.
  7. 방법에 있어서,
    교호적으로 레이아웃된, 복수의 제1 반도체층들과 복수의 제2 반도체층들을 포함하는 반도체 스택을 형성하는 단계;
    상기 반도체 스택을 패터닝하여 반도체 스트립들의 스택을 형성하는 단계;
    상기 반도체 스트립들의 스택 내의 상기 복수의 제1 반도체층들을 반도체 스트립들로서 남겨두면서, 상기 반도체 스트립들의 스택 내의 상기 복수의 제2 반도체층들을 제거하는 단계;
    상기 반도체 스트립들의 남아있는 부분들을 에워싸는 유전체 링들을 형성하도록 상기 반도체 스트립들을 산화시키는 단계; 및
    상기 반도체 스트립들 상에 게이트 유전체들을 형성하는 단계
    를 포함하며, 상기 반도체 스트립들 중 이웃해 있는 반도체 스트립들 상에 형성된 게이트 유전체들은 서로 접촉하는 것인, 방법.
  8. 제7항에 있어서,
    상기 산화 이후, 상기 복수의 제2 반도체층들의 중간 부분들은 산화되지 않고 남아 있으며, 상기 복수의 제2 반도체층들을 제거하는 단계는 상기 복수의 제2 반도체층들의 중간 부분들을 제거하는 단계를 더 포함한 것인, 방법.
  9. 제7항에 있어서, 상기 복수의 제1 반도체층들은 게르마늄이 없는 실리콘층들을 포함하며, 상게 제2 반도체층들은 실리콘 게르마늄을 포함한 것인, 방법.
  10. 제7항에 있어서,
    상기 반도체 스택을 형성하기 전에, 실리콘 게르마늄층을 형성하는 단계로서, 상기 반도체 스택은 상기 실리콘 게르마늄층과 오버랩하는 것인, 상기 실리콘 게르마늄층을 형성하는 단계; 및
    상기 실리콘 게르마늄층을 완전히 산화시키는 단계
    를 더 포함하는, 방법.
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