KR20230171376A - 반도체 소자 및 그 제조 방법 - Google Patents

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서동우
김진하
박정우
이성현
이왕주
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Abstract

반도체 소자의 제조 방법이 개시된다. 이 방법은, 기판 상에 실리콘 게르마늄층과 실리콘층이 교대로 적층된 교번 층들(alternating layers)을 형성하는 단계, 상기 기판 위로 돌출된 핀(Fin) 구조를 형성하도록 상기 교번층들을 패터닝 및 식각한 후, 상기 핀 구조를 갖는 상기 교번층들의 표면과 측벽 상에 실리콘 질화막을 형성하는 단계, 상기 실리콘 질화막을 사이에 두고 상기 교번층들 상에 더미 게이트(dummy gate)와 실리콘 산화막을 순차적으로 형성한 후, 상기 더미 게이트의 측벽에 게이트 스페이서를 형성하는 단계, 상부로 노출되는 상기 실리콘 질화막을 식각한 후, 상기 실리콘 산화막을 하드 마스크로 이용하여 상기 교번층들을 식각하는 단계 및 상기 식각된 교번층들의 실리콘층들 및 실리콘 게르마늄층들 중에서 상기 실리콘 게르마늄층들의 측벽에 내부 스페이서(inner spacer)를 선택적으로 형성하는 단계를 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 게이트-올-어라운드(Gate-All-Around: GAA) 전계 효과 트랜지스터(Field Effect Transistor: FET)로 설계된 반도체 소자 및 그 제조 방법에 관한 것이다.
평면 구조의 반도체 소자가 갖는 구조적 한계를 극복하기 위해 입체 구조의 Fin-FET 기술이 도입되었다. Fin-FET은 지느러미(Fin)와 FET의 합성어로서, 게이트가 채널의 일부면들(예, 3면)을 감싸는 구조를 갖는다. 이러한 구조를 통해 게이트와 채널 사이의 접점 면적이 늘어나기 때문에, 소자 크기의 증가 없이, 동작 속도와 생산성을 향상시키고, 소비 전력을 줄일 수 있다. 또한 Fin-FET 기술은 CMOS(complementary metal-oxide-semiconductor)의 크기 조절을 용이하게 한다.
CMOS 아키텍처와 파운드리 측면에서 Fin-FET 기술은 더욱 개선된 게이트 올 어라운드 (Gate All Around; GAA)-FET 기술로 진화하고 있다. GAA-FET는 게이트가 채널의 전면(예, 4면)을 감싸는 구조로서, 접점 면적이 Fin-FET에 비해 더 늘어나기 때문에 Fin-FET 기술에 비해 크기가 작아지면서도 더 뛰어난 전류 구동 능력을 제공하고, 전원 오프 상태에서 누설 전류를 현저히 줄일 수 있는 이점을 제공한다.
이러한 GAA-FET 소자의 제조는 매우 어려우며, 특히, 수십 나노미터 이하의 두께를 갖는 채널들이 적층된 GAA-FET 소자의 제조에서는 초고난도 공정이 필요한데, 아직까지 이에 대한 연구 개발은 미흡한 실정이다.
공개번호: 10-2016-0099445 공개일자: 2016년08월22일 발명의 명칭: 적층형 게이트 올 어라운드 FINFET 및 그 형성 방법{TACKED GATE-ALL-AROUND FINFET AND METHOD FORMING THE SAME}
상술한 문제점을 해결하기 위한 본 발명은 반도체 소자의 제조 방법으로서, 보다 상세하게는, 초고난도 공정을 필요로 하는 채널 적층형 GAA-FET 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 소자의 제조 방법은, 기판 상에 실리콘 게르마늄층과 실리콘층이 교대로 적층된 교번 층들(alternating layers)을 형성하는 단계; 상기 기판 위로 돌출된 핀(Fin) 구조를 형성하도록 상기 교번층들을 패터닝 및 식각한 후, 상기 핀 구조를 갖는 상기 교번층들의 표면과 측벽 상에 실리콘 질화막을 형성하는 단계; 상기 실리콘 질화막을 사이에 두고 상기 교번층들 상에 더미 게이트(dummy gate)와 실리콘 산화막을 순차적으로 형성한 후, 상기 더미 게이트의 측벽에 게이트 스페이서를 형성하는 단계; 상부로 노출되는 상기 실리콘 질화막을 식각한 후, 상기 실리콘 산화막을 하드 마스크로 이용하여 상기 교번층들을 식각하는 단계; 및 상기 식각된 교번층들의 실리콘층들 및 실리콘 게르마늄층들 중에서 상기 실리콘 게르마늄층들의 측벽에 내부 스페이서(inner spacer)를 선택적으로 형성하는 단계를 포함한다.
본 발명의 다른 일면에 따른 반도체 소자는, 기판 상에 배치된 복수의 소스/드레인들; 상기 기판 상에 배치되고, 채널층으로 역할을 하는 실리콘층들로서, 인접한 상기 소스/드레인들 사이에 적층된 상기 실리콘층들; 상기 실리콘층들의 상부 및 상기 실리콘층들 사이에 형성된 공간에 배치되는 게이트 전극; 상기 공간을 지지하는 내부 스페이서; 및 상기 실리콘층들의 상부에 배치된 상기 게이트 전극과 상기 소스/드레인들 사이의 단락을 차단하는 절연체를 포함한다.
본 발명에 따르면, 희생층으로 사용되는 실리콘 게르마늄층과 채널층으로 사용되는 실리콘층을 반복적으로 성장하는 과정에서 발생하는 응력을 줄이기 위한 방법으로 저온 반복 냉각 공정을 사용함으로써, 결함이 없는 단결정 실리콘층(single crystal silicon layer)을 적층할 수 있다. 이에 따라, 채널층으로 사용되는 실리콘층들의 적층 개수를 늘릴 수 있고, 구동 전류를 향상시키고, 누설 전류를 줄일 수 있다.
또한, 희생층(Sacrificial Layer)으로 사용되는 실리콘 게르마늄층의 양측벽에 내부 스페이서(inner spacer)를 형성함으로써, 실리콘 게르마늄층의 제거에 의해 형성되는 실리콘층들 사이의 공간을 지지할 수 있다.
또한, 상기 내부 스페이서를 열 산화 공정을 통해 용이하게 형성함으로써, 채널 길이(Channel Length)를 용이하게 조절할 수 있다.
또한 열 산화 공정에 의한 게르마늄의 응축 현상으로 인해 실리콘 게르마늄층의 몰분율이 증가하고, 이로 인해 실리콘 게르마늄층을 선택적으로 용이하게 식각할 수 있다.
또한, 실리콘층의 상부에 형성되는 실리콘 질화막을 제거하는 과정에서 실리콘 질화막이 완전히 제거되지 않고, 실리콘 질화막의 양쪽 단부가 유지됨으로써, 상기 실리콘 질화막의 양쪽 단부에 의해 게이트 전극과 소스/드레인 간의 단락을 용이하게 차단할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 3차원 구조를 보여주는 사시도이다.
도 2 내지 도 22는 도 1에 도시된 절단선 A-A'및 B-B'을 따라 절단한 단면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 층 또는 막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다.
또 본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 사시도 및/또는 단면도들을 참고하여 설명될 것이다. 도면들에서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 3차원 구조를 보여주는 사시도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 fin-FET 소자로부터 진화한 채널 적층형 GAA(Gate-All-Around)-FET 소자일 수 있다.
GAA-FET 소자로 설계된 상기 반도체 소자는 기판(101), 상기 기판(101) 상에 배치된 복수의 소스/드레인(117)들, 상기 기판(101) 상에 배치되는 채널층(channel layers)으로서 인접한 상기 소스/드레인(117)들 사이에 적층된 복수의 실리콘층들(103, 105, 107, 109), 상기 실리콘층들(103, 105, 107, 109)의 상부 및 상기 실리콘층들(silicon layers)(103, 105, 107, 109) 사이에 형성된 공간에 배치되는 게이트 전극(120), 상기 공간을 지지하는 내부 스페이서(inner spacer)(116') 및 상기 실리콘층들(103, 105, 107, 109)의 상부에 배치된 상기 게이트 전극(120)과 상기 소스/드레인(117)들 사이의 단락을 차단(방지)하는 절연체(insulator)(112)를 포함한다.
게이트 전극(120)은 상기 실리콘층들(103, 105, 107, 109)의 상부 및 상기 실리콘층들(103, 105, 107, 109) 사이에 형성된 공간에 배치됨으로써, 채널층으로 사용되는 실리콘층들(103, 105, 107, 109)을 감싸는 구조로 구성된다.
게이트 전극(120)은 인접한 소스/드레인(117)들을 공유함으로써, GAA-FET 소자로 구성된다. 상기 GAA-FET 소자와 다른 GAA-FET 소자는 소자 분리(Shallow Trench Isolation; STI)막(STI막)(111)에 의해 분리된다.
상기 실리콘층들(103, 105, 107, 109) 사이에 형성된 공간을 지지하는 상기 내부 스페이서(116')은 실리콘 산화막(silicon oxide film)(제3 실리콘 산화막)일 수 있으며, 상기 게이트 전극(120)과 상기 소스/드레인(117)들 사이의 단락을 차단하는 절연체(112)는 실리콘 질화막(silicon nitride film)일 수 있다. 절연체(112)는 후술하는 식각 공정을 통해 판 형상의 박막에서 일자 형상의 박막으로 가공된다.
한편, 도 1에서 참조 번호 118은 기판(101)의 전면을 덮는 실리콘 산화막(제4 실리콘 산화막)으로서, 도 1에서는 상기 반도체 소자의 내부 3차원 구조를 명확히 보여주기 위해 투명한 구성으로 도시하였다. 도 1에서 참조 번호 119는 게이트 유전체층이다. 게이트 유전체층(gate dielectric layer)(119)은 게이트 전극(120)과 채널층으로 사용되는 실리콘층들(103, 105, 107, 109) 사이에 배치된다.
이하, 도 1에 도시된 반도체 소자의 제조 방법을 도 2 내지 도 22를 참조하여 상세하 설명하기로 한다. 도 1에서는 4개의 실리콘층들(103, 105, 107, 109)을 도시하고 있으나, 도면의 간략화를 위해 도 2 내지 도 22에서는 3개의 실리콘층들(103, 105, 107)만이 도시됨을 유의해야 한다.
도 2 내지 도 22는 도 1에 도시된 절단선 A-A'및 B-B'을 따라 절단한 단면도들이다.
먼저, 도 2를 참조하면, 기판(101) 상에 실리콘 게르마늄층(silicon germanium layer)(102)과 실리콘층(silicon layer)(103)이 교대로 적층된 교번층들(alternating layers)(110)을 형성하는 공정이 진행된다.
기판(101)은 실리콘, 게르마늄, 실리콘-게르마늄을 등을 포함하는 반도체 기판일 수 있다. 또한 기판(101)은 실리콘 기판(silicon substrate), Si-On-Insulator(SOI) 기판을 포함하며, p형 혹은 n형 이거나 진성 실리콘 기판(intrinsic silicon substrate)을 포함한다.
기판(101)상에 실리콘 게르마늄층(102)과 실리콘층(103)이 연속적으로 성장된다. 실리콘 게르마늄층(102)과 실리콘층(103)은 수십 나노미터의 이하의 두께를 갖는 박막(thin film)일 수 있다. 예를 들면, 실리콘 게르마늄층(102)과 실리콘층(103)의 두께는 약 5㎚와 약 8㎚ 사이의 범위일 수 있다. 실리콘 게르마늄층(102)의 게르마늄 퍼센티지(germanium percentage)(원자 퍼센티지: atomic percentage)는 대략 25 퍼센트와 대략 35퍼센트 사이의 범위 내에 있을 수 있지만, 이보다 높거나 낮은 게르마늄 퍼센티지가 이용될 수 있다.
실리콘 게르마늄층(102)과 실리콘층(103)은 동일한 챔버에서 상기 기판(101)을 씨드층(seed layer)으로 하는 에피텍시얼 성장(epitaxial growth) 공정에 의해 형성될 수 있다. 이 경우, 실리콘 게르마늄층(102)은 SiGe(Si1-xGex; x는 0 내지 1) 에피층(epitaxial layer: epi layer)으로 지칭되고, 실리콘층(103)은 Si 에피층으로 지칭될 수 있다.
에피텍시얼 성장(epitaxial growth) 공정은, 예를 들면, 화학기상증착법(Chemical Vapor Deposition; CVD) 공정, ALD(Atomic layer deposition) 공정 또는 MBE(Molecular Beam Epitaxy) 공정을 포함한다.
실리콘 게르마늄층(102)은 후속 공정에서 선택적으로 식각되는 희생층(Sacrificial Layer)으로 사용되며 실리콘층(103)은 GAA-FET 소자의 채널층으로 사용된다. 이 경우, 실리콘 게르마늄층(102)과 실리콘층(103)의 반복 성장 횟수는 GAA-FET 소자의 채널층의 개수와 동일하다. 채널층으로 사용되는 실리콘층(103)은 반도체층(semiconductor layer)으로 지칭될 수도 있다.
실리콘과 게르마늄위 격자 상수(lattice constant)의 차이는 대략 4.3% 정도이다. 이로 인해 실리콘 게르마늄층(102)과 실리콘층(103)의 반복 성장 시에 응력(stress)이 발생한다. 이러한 상태에서 실리콘 게르마늄층(102)과 실리콘층(103)이 임계 두께를 넘게 되면, 누적된 스트레인 에너지(strain energy)를 방출하여 응력이 완화된다. 이 과정에서 계면 전위(interfacial dislocation)가 생성되고 소자의 성능이 저하되고, 누설 전류가 발생한다.
실리콘 게르마늄층(102)과 실리콘층(103)의 반복 성장 횟수는 증가할수록 실리콘 게르마늄층(102)과 실리콘층(103)에 인가되는 응력이 커지고 전위 밀도가 증가한다. 이로 인해 GAA-FET 소자의 실리콘 채널 수가 제한되는 문제가 발생한다.
이러한 문제를 해결하기 위해, 본 실시예에서는 실리콘 게르마늄층(102)과 실리콘층(103)의 반복 성장 시에 발생하는 응력을 줄이기 위한 방법으로 저온 반복 냉각 공정(low-termperature recurring cooling process)이 제안된다.
저온 반복 냉각 공정은 제1 온도에서 실리콘 게르마늄층(102)과 실리콘층(103)을 연속적으로 성장한 후, 상기 성장된 실리콘 게르마늄층(102)과 실리콘층(103)을 상기 제1 온도보다 낮은 제2 온도로 냉각시키고, 다시 상기 제1 온도에서 다른 실리콘 게르마늄층(104)과 다른 실리콘층(105)을 연속적으로 성장시키는 공정이다. 즉, 저온 반복 냉각 공정은 실리콘 게르마늄층과 실리콘층의 성장과 냉각을 반복하는 것을 의미한다.
이러한 저온 반복 냉각 공정은 실리콘과 게르마늄의 열 팽창 계수 차이를 이용한 것으로 SiGe과 실리콘 간의 응력을 완화하는데 효과가 있다. 여기서, 성장 온도인 상기 제1 온도는, 예를 들면, 500℃ 내지 800℃이고, 냉각 온도인 상기 제2 온도는, 예를 들면, 300℃ 내지 400℃일 수 있다.
실리콘 게르마늄층과 실리콘층의 성장은 램프 히팅(lamp heating)에 의한 복사열(radiant heat)을 이용하는 CVD 공정으로 수행하는 것이 바람직하며, 램프 히팅을 통해 급속 냉각 및 급속 가열이 가능하다.
SiGe과 실리콘의 성장이 CVD 공정이 아닌 ALD 공정이나 MBE 공정에 의해 진행되는 경우, 에피 성장이 완료된 후 RTA(Rapid thermal annealing) 장비를 통해 급속 냉각 및 급속 가열이 가능하다.
이와 같이, 본 발명에서는 실리콘 게르마늄층과 실리콘층의 반복 성장 시에 발생하는 응력을 줄이기 위해, 저온 반복 냉각 공정을 이용하여 실리콘 게르마늄층과 실리콘층을 반복 성장시킴으로써, 결함이 없는 단결정 실리콘층들을 적층할 수 있고, 또한 실리콘층의 적층 개수를 늘릴 수 있다. 이에 따라 구동 전류를 향상시킬 수 있고, 누설 전류를 줄일 수 있다.
도 2에서는 실리콘 게르마늄층과 실리콘층을 3회 반복 성장한 경우를 도시하고 있으나, 이를 한정하는 것은 아니다. 따라서, 실리콘 게르마늄층과 실리콘층의 반복 성장 횟수는 4회 이상일 수 있다.
도 3 내지 6을 참조하면, 상기 기판(101) 위로 돌출된 핀(Fin) 구조를 형성하도록 상기 교번층들(110)을 패터닝 및 식각하는 공정(도 3, 4, 5)을 진행한 후, 상기 핀 구조를 갖는 상기 교번층들(110)의 표면과 측벽 상에 실리콘 질화막(silicon nitride film)을 형성하는 공정(도 6)이 진행된다.
구체적으로, 도 3을 참조하면, 핀 구조는 상기 교번층들(110)을 패터닝 및 식각하여 트랜치(trench)(30)를 형성함으로써 달성될 수 있다. 트랜치(30)는 트랜치 위치를 선정한 이후에 진행되는 포토(photolithography) 공정, 식각 공정 및 상기 포토 공정에서 생성된 포토레지스트 막(photoresist film)을 제거하는 에싱(ashing) 공정 등을 순차적으로 진행하여 형성될 수 있다.
이어, 도 4를 참조하면, 상기 교번층들을 덮는 동시에 상기 트랜치(30)에 소자분리막(Shallow Trench Isolation film: STI film)(111)을 형성하는 STI 공정이 진행된다.
STI 공정은 상기 트랜치(30)에 소자분리막을 채우기 위한 증착 공정과 상기 소자분리막(111)의 표면 단차를 제거하기 위한 평탄화 공정(Chemical Mechanical Polishing: CMP)을 포함한다. 증착 공정은, CVD, Atomospheric Pressure CVD(APCVD), Low Pressure CVD(LPCVD), Plasma Enhanced CVD(PECVD), High Density 또는 Plasma CVD일 수 있다. 평탄화 공정은 교번층들(110)의 표면이 노출되지 않는 수준에서 소자분리막(111)의 표면 단차를 제거하도록 진행된다. 교번층들(110)의 표면은 교번층들(110) 내에서 최상단 실리콘층(107)의 표면이다. 소자분리막(111)은 실리콘 산화막(SiO2)일 수 있다.
이어, 도 5를 참조하면, 교번층들(110)의 측벽이 노출되도록 소자분리막(111)을 제거하는 공정이 진행된다. 이를 위해, 습식 식각(wet etching) 공정이 이용될 수 있다.
이어, 도 6을 참조하면, 소자분리막의 표면, 교번층들(110)의 표면과 측벽 및 기판(101) 전면에 실리콘 질화막(Si3N4 혹은 SiN)(112)을 형성하는 공정이 진행된다. 실리콘 질화막(112)은 CVD, APCVD, LPCVD 또는 PECVD을 포함하는 증착 공정에 의해 형성될 수 있다. 실리콘 질화막(112)은 후속 공정에서 게이트 전극과 소스/드레인 사이의 단락을 차단하는 역할과 실리콘층(103, 105, 107)에 의한 채널 형성을 위한 선택적 식각 공정에서 중요한 역할로 사용된다.
도 7 내지 9를 참조하면, 상기 실리콘 질화막(112)을 사이에 두고 상기 교번층들(110) 상에 더미 게이트(dummy gate)(113)와 제1 실리콘 산화막(114)을 순차적으로 형성한 후(도 7 및 8), 상기 더미 게이트(113)의 측벽에 게이트 스페이서를 형성하는 공정(도 9)이 진행된다.
구체적으로, 도 7을 참조하면, 실리콘 질화막(112)의 전면에 더미 게이트(113)를 형성한다. 따라서, 실리콘 질화막(112)을 사이에 두고 상기 교번층들(110) 상에 더미 게이트(113)가 형성될 수 있다. 더미 게이트(113)는 CVD, APCVD, LPCVD 또는 PECVD을 포함하는 증착 공정에 의해 형성될 수 있다. 더미 게이트(113)는 폴리 실리콘(Poly silicon: Poly-Si), 실리콘게르마늄(Silicon　Germanium: SiGe), 비정질 실리콘(Amorphous Silicon)일 수 있으며, 제1 실리콘 산화막(114)에 대해 높은 식각 선택비(etching selectivity)를 갖는 다른 물질일 수도 있다. 이어, 더미 게이트(113)의 전면에 제1 실리콘 산화막(114)이 형성된다. 제1 실리콘 산화막(114)은 CVD, APCVD, LPCVD 또는 PECVD을 포함하는 증착 공정에 의해 형성될 수 있다.
이어, 도 8을 참조하면, 실리콘층들(103, 105, 107)에서 채널층으로 사용될 영역을 제외한 나머지 영역에 대응하는 더미 게이트(113)와 제1 실리콘 산화막(114)을 식각하는 공정이 진행된다. 상기 나머지 영역에 대응하는 더미 게이트(113)와 제1 실리콘 산화막(114)은, 예를 들면, 포토리소그래피 공정 및 건식 식각 공정에 의해 식각될 수 있다. 절단선 A-A'의 시점에서 바라본 더미 게이트(113)와 제1 실리콘 산화막(114)의 식각폭(w1)은 절단선 B-B'의 시점에서 바라본 더미 게이트(113)와 제1 실리콘 산화막(114)의 식각폭(w2)보다 크게 설정된다.
이어, 도 9를 참조하면, 도 8의 식각 공정에 의해 노출되는 더미 게이트(113)의 측벽에 게이트 스페이서(115)를 형성하는 공정이 진행된다. 게이트 스페이서(115)는, 예를 들면, 열 산화 공정(thermal oxidation process)에 의해 형성될 수 있다. 게이트 스페이서(115)는 실리콘 산화막일 수 있다. 게이트 스페이서(115)인 실리콘 산화막은 더미 게이트(113) 상에 형성된 제1 실리콘 산화막(114)과 구분하기 위해 제2 실리콘 산화막으로 지칭될 수 있다. 게이트 스페이서(115)의 폭은 실리콘층들(103, 105, 107)의 채널폭을 고려하여 설정될 수 있다.
도 10 및 11을 참조하면, 더미 게이트(113)의 측벽에 게이트 스페이서(115)를 형성한 후, 상부로 노출되는 실리콘 질화막(112)을 선택적으로 식각한 후(도 10), 더미 게이트(113) 상에 형성된 제1 실리콘 산화막(114)을 하드 마스크(hard mask)로 이용하여 상기 교번층들(100)을 식각하는 공정(도 11)이 진행된다(도 11).
도 10에서, 실리콘 질화막(112)은, 예를 들면, 건식 또는 습식 식각 공정에 의해 식각될 수 있으며, 바람직하게는 건식 식각 공정에 의해 식각될 수 있으며, 실리콘 질화막(112)의 식각에 의해 교번층들(10)의 일부 표면이 상부로 노출된다. 교번층들(10)의 일부 표면은 최상단에 배치된 실리콘층(107)의 일부 표면을 의미한다.
도 11에서, 포토리소그래피 공정 없이, 더미 게이트(113) 상에 형성된 제1 실리콘 산화막(114)을 하드 마스크로 이용하여 상기 교번층들(100)을 식각하는 공정이 수행된다. 이때, 더미 게이트(113)의 측벽에 형성된 제2 실리콘 산화막인 게이트 스페이서(115) 역시 하드 마스크로 이용될 수 있다. 이에 따라, 상기 교번층들(110)의 식각시에 상기 더미 게이트(113)의 측벽은 노출되지 않는다.
도 12 및 13을 참조하면, 상기 식각된 교번층들(110)의 실리콘층들(103, 105, 107) 및 실리콘 게르마늄층들(102, 104, 106) 중에서 상기 실리콘 게르마늄층들(102, 104, 106)의 측벽에 내부 스페이서(inner spacer)(116')를 선택적으로 형성하는 공정이 진행된다.
구체적으로, 도 12를 참조하면, 상기 식각된 교번층들(110)의 실리콘 게르마늄층들(102, 104 및 106)과 실리콘층들(103, 105, 107)의 측벽에 실리콘 산화막(116)을 형성하는 공정이 수행된다. 이때, 동일한 공정에서 기판(101) 상에도 실리콘 산화막(116)이 형성된다. 용어의 구분을 위해, 실리콘 게르마늄층들(102, 104 및 106)과 실리콘층들(103, 105, 107)의 측벽 및 기판(101) 상에 형성된 실리콘 산화막을 "제3 실리콘 산화막"으로 지칭한다.
제3 실리콘 산화막(116)은 열 산화 공정(thermal oxidation process)에 의해 형성될 수 있다. 열 산화 공정은 습식 산화(Wet Oxidation) 공정 또는 건식 산화(Dry Oxidation) 공정일 수 있으며, 바람직하게는 습식 산화 공정 일 수 있다. 습식 산화 공정은, 예를 들면, 실리콘층들(103, 105, 107)과 실리콘 게르마늄층들(102, 104, 106)의 폭을 정밀하게 조절하기 위해, 800℃에서 이하에서 진행되고, 바람직하게는, 700℃ 내지 800℃에서 진행된다.
건식 산화 공정에서는 실리콘층들(103, 105, 107)과 실리콘 게르마늄층들(102, 104, 106) 간의 산화 속도 차이가 거의 없다. 하지만, 습식 산화 공정에서는 실리콘 게르마늄층들(102, 104, 106)의 산화 속도가 실리콘층들(103, 105, 107)의 산화 속도에 비해 높다. 이는 실리콘 게르마늄층들(102, 104, 106)에 포함된 게르마늄 성분에 기인하며, 게르마늄의 몰분율(mole fraction)이 높을수록 제3 실리콘 산화막(116)의 성장 속도는 증가한다. 실리콘 게르마늄층의 산화 공정에서 게르마늄 성분은 산화과정에 참여하지 않는다. 이에 따라, 게르마늄 성분은 실리콘 게르마늄층 내에서 응축되고, 산화 공정이 진행됨에 따라 실리콘 게르마늄층의 게르마늄의 몰분율은 증가한다.
이에 따라, 동일한 시간에서 상기 실리콘 게르마늄층들(102, 104, 106)의 측벽에 형성된 상기 제3 실리콘 산화막(116)은 상기 실리콘 게르마늄층들(102, 104, 106)의 중심 방향으로 제1 폭(W1)으로 성장되며, 상기 실리콘층들(103, 105, 107)의 측벽에 형성된 상기 제3 실리콘 산화막(116)은 상기 실리콘층들(103, 105, 107)의 중심 방향으로 상기 제1 폭(W1)보다 짧은 제2 폭(W2)으로 성장된다.
습식 산화 공정에서는 실리콘층들(103, 105, 106)의 측벽에 성장되는 제3 실리콘 산화막(116)의 성장 속도와 실리콘 게르마늄층들(102, 104, 106)의 측벽에 성장되는 제3 실리콘 산화막(116)의 성장 속도는 다르지만, 각 실리콘 산화막(116)은 매우 정확한 폭으로 형성된다. 따라서, 습식 산화 공정은 실리콘 산화막(116)이 성장된 후 남아 있는 실리콘층들(103, 105, 107)과 실리콘 게르마늄층들(102, 104, 106)의 폭을 정밀하게 조절하는 측면에서 건식 산화 공정보다 유리하다. 또한, 습식 산화 공정은 게르마늄의 확산에 의해 실리콘층과 실리콘 게르마늄층 간의 경계가 모호해지는 현상을 방지할 수 있는 측면에서 건식 산화 공정보다 유리하다.
도 13을 참조하면, 제3 실리콘 산화막(116)이 실리콘층들(103, 105, 107)과 실리콘 게르마늄층들(102, 104, 106)의 측벽에 서로 다른 폭으로 성장되면, 실리콘층들(103, 105, 107)의 측벽이 노출될 때까지 제3 실리콘 산화막(116)을 식각하는 공정이 진행된다. 즉, 제3 실리콘 산화막(116)의 식각 공정은 실리콘 게르마늄층들(102, 104, 106)의 측벽에 형성된 제3 실리콘 산화막이 남아 있는 상태에서 중지된다. 여기서, 상기 실리콘층들(103, 105, 107)의 측벽이 노출된 상태에서 상기 실리콘 게르마늄층들(102, 104, 106)의 측벽에 남아 있는 상기 제3 실리콘 산화막(116)이 상기 내부 스페이서(116')가 된다.
실리콘층들(103, 105, 106)의 측벽이 노출될 때까지 진행되는 제3 실리콘 산화막(116)의 식각 공정은, 예를 들면, 건식 식각 공정 또는 습식 식각 공정일 수 있으며, 바람직하게는 습식 식각 공정일 수 있다.
제3 실리콘 산화막(116)의 식각 공정은 더미 게이트(113)의 측벽에 형성된 제2 실리콘 산화막인 게이트 스페이서(115)가 완전히 제거되지 않는 수준에서 진행된다. 또한 제3 실리콘 산화막(116)의 식각 공정은 더미 게이트(113) 상에 형성된 제1 실리콘 산화막(114) 역시 완전히 제거되지 않는 수준에서 진행된다.
내부 스페이서(inner spacer)(116')는, 희생층(sacrificial layer)으로 사용되는 실리콘 게르마늄층들(102, 104, 106)을 제거하는 후속 공정에서, 실리콘층들(103, 105, 107)에 의한 채널 길이(Channel Length)를 결정한다.
또한 내부 스페이서(116')는 채널층으로 사용되는 실리콘층들(103, 105, 107)을 지지하는 역할을 한다. 즉, 내부 스페이서(116')는 상기 실리콘 게르마늄층들(102, 104, 106)을 제거하는 후속 공정(도 19)에 의해 형성되는 실리콘층들 사이의 공간(도 19의 19)을 지지하는 구조체로 사용된다.
한편, 실리콘층들(103, 105, 107)과 실리콘 게르마늄층들(102, 104, 106)의 측벽에 형성된 제3 실리콘 산화막(116)의 식각 공정에서, 실리콘 질화막(112)은 제1 실리콘 산화막(114) 및 제3 실리콘 산화막(116)에 대한 높은 식각 선택비로 인해 거의 식각되지 않는다. 이에 따라, 절단선 A-A의 시점에서 바라보면, 상기 식각되지 않은 실리콘 질화막(112)의 양쪽 단부(13)는 상기 실리콘층들(103, 105, 107)의 측벽을 기준으로 돌출된다. 상기 돌출된 실리콘 질화막의 양쪽 단부(13)는 후속 공정에서 형성되는 게이트 전극과 소스/드레인 사이의 단락을 방지(차단)하는 절연체로 사용된다.
도 14를 참조하면, 상기 내부 스페이서(116')를 형성한 이후, 실리콘층들(103, 105, 107)과 실리콘 게르마늄층들(102, 104, 106)을 포함하는 교번층들의 양측에 상기 실리콘층들(103, 105, 107)과 실리콘 재질의 기판(101)을 씨드층(seed layer)으로 이용하여 소스/드레인(Source/Drain: S/D)(117)을 형성하는 공정이 진행된다.
소스/드레인(117)은 선택적 에피텍시얼 성장(selective epitaxial growth) 공정에 의해 형성될 수 있다. 선택적 에피텍시얼 성장 공정은, 예를 들면, 소자 타입(n형 FET 또는 p형 FET)에 따라, n형 불순물 또는 p형 불순물을 도핑하는 이온 주입(Ion implantation) 공정을 포함할 수 있다.
소스/드레인(117)을 선택적으로 성장시키기 위한 물질은, 예를 들면, 실리콘, 실리콘 게르마늄(SiGe) 및/또는 실리콘 카바이드(Silicon Carbide: SiC) 등이 이용될 수 있다. 또한, 본 발명의 실시 예에 따른 소스/드레인(117)은, 실리콘층들(103, 105, 107)과 실리콘 재질의 기판(101)을 씨드층(seed layer)으로 이용하기 때문에, 서로 다른 성장 지점에서 성장을 시작하여 만나는 형태로 성장된다. 따라서, 소스/드레인(117)은 다결정 형태로 성장될 수 있다.
도 15를 참조하면, 상기 소스/드레인과 상기 더미 게이트(113)를 덮는 실리콘 산화막(118)을 형성하는 공정이 진행된다. 전술한 제1 실리콘 산화막(114), 게이트 스페이서(115)로 사용되는 제2 실리콘 산화막 및 내부 스페이서(116')로 사용되는 제3 실리콘 산화막과 구분하기 위해, 상기 실리콘 산화막(118)은 제4 실리콘 산화막으로 지칭한다. 제4 실리콘 산화막(118)은, 예를 들면, PVD(Physical Vapor Deposition) 공정, CVD 공정 또는 ALD(Atomic Layer Deposition) 공정 등을 포함하는 증착 공정에 의해 형성될 수 있다. 여기서, PVD 공정은, 열 증발법(thermal evaporation), 전자빔 증발법(e-bean evaporation), 스퍼터링(sputtering)을 포함하며, CVD 공정은 thermal CVD, PE(Plasma Enhanced) CVD, AP(Atmospheric Pressure) CVD, LP(Low pressure) CVD 등을 포함한다.
도 16을 참조하면, 상기 더미 게이트(113)의 표면이 노출되도록 상기 제4 실리콘 산화막(118)을 연마(polishing)하는 공정이 진행된다. 제4 실리콘 산화막(118)는 CMP 공정에 의해 연마될 수 있다.
도 17을 참조하면, 상기 노출된 더미 게이트(113)를 제거하는 공정이 진행된다. 상기 더미 게이트(113)는 제4 실리콘 산화막(118)과 실리콘 질화막(112)에 대해 높은 식각 선택비를 갖는 식각 공정에 의해 제거될 수 있다. 식각 공정은, 예를 들면, 습식 식각 공정 또는 건식 식각 공정일 수 있다.
도 18을 참조하면, 상기 더미 게이트(113)의 제거에 의해 상부로 노출되는 실리콘 질화막(112)을 제거하는 식각 공정이 진행된다. 실리콘 질화막(112)의 제거는 제4 실리콘 산화막(118)에 대해 높은 식각 선택비를 갖는 식각 공정에 의해 진행될 수 있다. 이때, 제4 실리콘 산화막(118)에 커버되는 실리콘 질화막(112)의 양쪽 단부(112)는 제4 실리콘 산화막(118)에 의해 식각되지 않는다. 식각 공정에 의해 제거되지 않는 실리콘 질화막(112)의 양쪽 단부(13)는 제4 실리콘 산화막(118)의 내부로 돌출된다. 상기 돌출된 실리콘 질화막(112)의 양쪽 단부(13)는 후속 공정에서 형성되는 게이트 전극(도 22의 120)와 소스/드레인((117)) 사이의 간격을 유지하는 역할을 하는 동시에 게이트 전극(도 22의 120)과 소스/드레인(117) 사이의 단락을 방지하는 절연체로 역할을 한다. 한편, 실리콘 질화막(112)의 제거하기 위한 식각 공정은, 예를 들면, 건식 식각 공정 또는 습식 식각 공정일 수 있다. 게이트 전극(도 22의 120)와 소스/드레인(117) 사이의 간격을 정밀하게 제어하기 위해, 정밀한 식각에 유리한 건식 식각 공정을 이용하여 실리콘 질화막(112)을 제거하는 것이 바람직하다.
도 19를 참조하면, 실리콘 질화막(112)의 제거가 완료되면, 상기 실리콘층들(103, 105, 107) 사이에 형성된 상기 실리콘 게르마늄층들(도 18의 102, 104, 106)을 선택적으로 제거하는 공정이 진행된다. 상기 실리콘 게르마늄층들(도 18의 102, 104, 106)의 제거는, 예를 들면, 건식 식각 공정 또는 습식 식각 공정을 포함하는 식각 공정에 의해 진행될 수 있다. 실리콘 게르마늄층들(도 18의 102, 104, 106)의 식각 공정은, 절단선 B-B'의 시점에서 바라볼 때, 실리콘층들(103, 105, 107)의 측벽과 제4 실리콘 산화막(118)의 측벽 사이에 형성된 공간(20)을 통해 투입되는 식각 물질(예, 식각액 또는 식각기체 등) 등에 의해 진행될 수 있다.
도 20을 참조하면, 상기 실리콘 게르마늄층들(도 18의 102, 104, 106)의 제거가 완료되면, 상기 제4 실리콘 산화막(110), 상기 실리콘 게르마늄층들(도 18의 102, 104, 106)의 제거에 의해 노출되는 상기 실리콘층들(103, 105, 107)의 모든 면들 및 내부 스페이서(116')의 내측벽들 상에 게이트 유전체층(119)을 형성하는 공정이 진행된다. 게이트 유전체층(119)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 또는 high-k 유전체 물질(high-k dielectric material)(Hf, Zr, Al, La, Mg, Ba, Ti, Pb 또는 이들 조합의 금속산화물 및 실리케이트(silicate))일 수 있다. 게이트 유전체층(119)은, 예를 들면, ALD(Atomic layer deposition) 공정 등을 포함하는 증착 공정에 의해 형성될 수 있다.
도 21을 참조하면, 게이트 유전체층(119)의 형성이 완료되면, 게이트 유전체층(119) 상에 게이트 전극(120)을 형성하는 공정이 진행된다. 게이트 전극(120)의 재료는, 예를 들면, Ti, Al, Cu, W 및 이들의 조합일 수 있다. 게이트 전극(120)은, 예를 들면, ALD 공정 또는 전해/무전해 도금(electro/eletroless deposition) 공정에 의해 형성될 수 있다.
도 22를 참조하면, 게이트 전극(120)의 형성이 완료되면, CMP 공정을 이용하여 게이트 전극(120)과 제4 실리콘 산화막의 두께를 동일하게 형성하는 공정이 진행된다. 예를 들면, CMP 공정은 제4 실리콘 산화막(118)의 표면이 노출될 때 중지될 수 있다. 게이트 전극(120)에 대한 CMP 공정의 완료에 따라 GAA-FET 소자가 완성한다
상술한 실시예에 따른 제조 방법에 따라 제조된 반도체 소자는 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어 나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상 태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 반도체 소자의 제조 방법에서, 상기 제조 방법은,
    기판 상에 실리콘 게르마늄층과 실리콘층이 교대로 적층된 교번 층들(alternating layers)을 형성하는 단계(도 2);
    상기 기판 위로 돌출된 핀(Fin) 구조를 형성하도록 상기 교번층들을 패터닝 및 식각한 후, 상기 핀 구조를 갖는 상기 교번층들의 표면과 측벽 상에 실리콘 질화막을 형성하는 단계;
    상기 실리콘 질화막을 사이에 두고 상기 교번층들 상에 더미 게이트(dummy gate)와 실리콘 산화막을 순차적으로 형성한 후, 상기 더미 게이트의 측벽에 게이트 스페이서를 형성하는 단계;
    상부로 노출되는 상기 실리콘 질화막을 식각한 후, 상기 실리콘 산화막을 하드 마스크로 이용하여 상기 교번층들을 식각하는 단계; 및
    상기 식각된 교번층들의 실리콘층들 및 실리콘 게르마늄층들 중에서 상기 실리콘 게르마늄층들의 측벽에 내부 스페이서(inner spacer)를 선택적으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서.
    상기 교번층을 형성하는 단계는,
    에피택시얼 성장(epitaxial growth) 공정에 의해 제1 온도에서 상기 실리콘 게르마늄층과 상기 실리콘층을 순차적으로 성장시키는 단계;
    상기 실리콘 게르마늄층과 상기 실리콘층을 상기 제1 온도보다 낮은 제2 온도로 냉각시키는 단계;
    상기 에피택시얼 성장 공정에 의해 상기 제1 온도에서 상기 실리콘층 상에 다른 실리콘 게르마늄층과 다른 실리콘층을 순차적으로 성장시키는 단계; 및
    상기 냉각 공정에 의해 상기 다른 실리콘 게르마늄층과 상기 다른 실리콘층을 상기 제2 온도로 냉각시키는 단계
    를 포함하는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 제1 온도는 500℃ 내지 800℃이고, 상기 제2 온도는 300℃ 내지 400℃인 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 실리콘 질화막은 후속 공정에서 게이트 전극과 소스/드레인 사이의 단락을 차단하는 기능을 갖는 반도체 소자의 제조 방법.
  5. 제1항에서,
    상기 게이트 스페이서를 형성하는 단계는,
    열 산화 공정(thermal oxidation process)에 의해 상기 더미 게이트의 측벽에 게이트 스페이서를 형성하는 단계인 반도체 소자의 제조 방법.
  6. 제1항에서,
    상기 내부 스페이서를 형성하는 단계(도 12 및 13)는,
    상기 식각된 교번층들의 실리콘 게르마늄층들과 실리콘층들의 측벽에 실리콘 산화막을 형성하는 단계;
    상기 실리콘층들의 측벽이 노출될 때까지 상기 실리콘 산화막을 식각하는 단계;
    상기 실리콘층들의 측벽이 노출된 상태에서 상기 실리콘 게르마늄층들의 측벽에 남아 있는 상기 실리콘 산화막을 상기 내부 스페이서로 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  7. 제6항에서,
    상기 실리콘 게르마늄층들과 실리콘층들의 측벽에 실리콘 산화막을 형성하는 단계는,
    열 산화 공정(thermal oxidation process)에 의해 상기 실리콘 게르마늄층들과 실리콘층들의 측벽에 상기 실리콘 산화막을 성장시키는 단계인 반도체 소자의 제조 방법.
  8. 제6항에서,
    상기 실리콘 게르마늄층들과 실리콘층들의 측벽에 실리콘 산화막을 형성하는 단계는,
    습식 산화(wet oxidation) 공정에 의해 상기 실리콘 게르마늄층들과 실리콘층들의 측벽에 상기 실리콘 산화막을 성장시키는 단계인 반도체 소자의 제조 방법.
  9. 제8항에서,
    상기 실리콘 게르마늄층들의 측벽에 형성된 상기 실리콘 산화막은 상기 실리콘 게르마늄층들의 중심 방향으로 제1 폭으로 성장되며, 상기 실리콘층들의 측벽에 형성된 상기 실리콘 산화막은 상기 실리콘층들의 중심 방향으로 상기 제1 폭보다 작은 제2 폭으로 성장되는 반도체 소자의 제조 방법.
  10. 제8항에서,
    상기 습식 산화 공정은 800℃에서 이하에서 진행되고, 바람직하게는, 700℃ 내지 800℃에서 진행되는 반도체 소자의 제조 방법.
  11. 제6항에서,
    상기 실리콘 산화막을 식각하는 단계는,
    습식 식각 공정에 의해 상기 실리콘 산화막을 식각하는 단계인 반도체 소자의 제조 방법.
  12. 제6항에서,
    상기 실리콘층들의 측벽이 노출될 때까지 상기 실리콘 산화막을 식각하는 단계에서, 상기 실리콘 질화막과 상기 실리콘 산화막의 식각 선택비(etching selectivity)에 의해, 상기 실리콘 질화막은 거의 식각되지 않으며, 상기 식각되지 않은 실리콘 질화막의 양쪽 단부는 상기 실리콘층들의 측벽을 기준으로 돌출되는 반도체 소자의 제조 방법.
  13. 제12항에서,
    상기 돌출된 실리콘 질화막의 양쪽 단부는 후속 공정에서 형성되는 게이트 전극과 소스/드레인 사이의 단락을 방지하는 절연체로 사용되는 반도체 소자의 제조 방법.
  14. 제1항에서,
    상기 내부 스페이서(inner spacer)를 형성하는 단계에서, 상기 내부 스페이서는, 희생층(sacrificial layer)으로 사용되는 상기 실리콘 게르마늄층들을 제거하는 후속 공정에 의해 형성되는 상기 실리콘층들 사이의 공간을 지지하는 구조체로 역할을 하는 반도체 소자의 제조 방법.
  15. 제1항에서,
    상기 내부 스페이서(inner spacer)를 형성하는 단계에서, 상기 내부 스페이서는, 상기 교번층들에 포함된 실리콘층들로서, 채널층으로 사용되는 상기 실리콘층들에 의한 채널 길이를 결정하는 구조체로 역할을 하는 반도체 소자의 제조 방법.
  16. 제1항에서,
    상기 내부 스페이서(inner spacer)를 선택적으로 형성하는 단계 이후,
    상기 실리콘층들과 상기 기판을 씨드층으로 이용하여 소스/드레인을 형성하는 단계;
    상기 소스/드레인과 상기 더미 게이트를 덮는 실리콘 산화막을 형성하는 단계;
    상기 더미 게이트의 표면이 노출되도록 상기 실리콘 산화막을 연마(polishing)하는 단계;
    상기 노출된 더미 게이트를 제거하는 단계;
    상기 더미 게이트의 제거에 의해 노출되는 상기 실리콘 질화막을 제거하는 단계;
    상기 실리콘층들 사이에 형성된 상기 실리콘 게르마늄층들을 선택적으로 제거하는 단계;
    상기 실리콘 산화막의 표면 상에, 상기 더미 게이트의 제거에 의해 노출되는 상기 실리콘 산화막의 측벽 상에, 및 상기 실리콘 게르마늄층들의 제거에 의해 노출되는 상기 실리콘 층들 각각의 모든 면 상에 게이트 유전체층을 형성하는 단계; 및
    상기 게이트 유전체층 상에 게이트 전극을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  17. 제16항에서,
    상기 실리콘 질화막을 식각하여 제거하는 단계에서, 상기 실리콘 산화막에 의해, 상기 실리콘 산화막의 내부로 돌출된 상기 실리콘 질화막의 양쪽 단부는 제거되지 않는 것인 반도체 소자의 제조 방법.
  18. 제17항에서,
    상기 실리콘 질화막의 양쪽 단부는,
    상기 게이트 전극과 상기 소스/드레인 간의 간격을 유지하는 역할을 하는 반도체 소자의 제조 방법.
    역할을 하는 것인
  19. 제17항에서,
    상기 실리콘 질화막의 양쪽 단부는,
    상기 게이트 전극과 상기 소스/드레인 사이의 단락을 방지하는 절연체로 역할을 하는 반도체 소자의 제조 방법.
  20. 기판;
    상기 기판 상에 배치된 복수의 소스/드레인들;
    상기 기판 상에 배치되고, 채널층으로 역할을 하는 실리콘층들로서, 인접한 상기 소스/드레인들 사이에 적층된 상기 실리콘층들;
    상기 실리콘층들의 상부 및 상기 실리콘층들 사이에 형성된 공간에 배치되는 게이트 전극;
    상기 공간을 지지하는 내부 스페이서; 및
    상기 실리콘층들의 상부에 배치된 상기 게이트 전극과 상기 소스/드레인들 사이의 단락을 차단하는 절연체
    를 포함하는 반도체 소자.
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Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
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공개일자: 2016년08월22일
발명의 명칭: 적층형 게이트 올 어라운드 FINFET 및 그 형성 방법{TACKED GATE-ALL-AROUND FINFET AND METHOD FORMING THE SAME}

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