KR102538816B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

강유전체층의 결정화를 돕기 위해 금속 시드를 이용하는 반도체 디바이스 및 제조 방법이 제공된다. 실시예에서 금속층과 강유전체층이 서로 인접하게 형성된 다음 금속층이 강유전체층으로 확산된다. 일단 자리를 잡으면 금속층의 재료를 시드 결정으로서 이용하는 결정화 프로세스가 수행된다.

Description

반도체 디바이스 및 방법 {SEMICONDUCTOR DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 2019년 12월 27일에 출원된 미국 가출원 번호 62/954,267호의 이익을 주장하며, 이 출원은 이에 의해 본원에 참조로 포함된다.
배경 기술
반도체 디바이스는 예를 들어, 개인용 컴퓨터, 셀 폰, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 어플리케이션에서 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연층 또는 유전체층, 도전층 및 반도체 재료층을 순차적으로 증착하고, 그 위에 회로 구성 요소 및 요소를 형성하기 위해 리소그래피를 사용하여 다양한 재료층을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 크기를 지속적으로 줄임으로써 다양한 전자 구성 요소(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 개선하며, 이는 주어진 영역에 더 많은 구성 요소를 집적할 수 있게 한다. 그러나, 최소 피처 크기가 줄어들면, 해결해야 할 추가적인 문제가 발생한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계의 표준 관행에 따라, 다양한 피처가 스케일대로 도시되지 않는다는 점에 유의한다. 실제로, 논의의 명확성을 위해 다양한 피처의 치수가 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 전계 효과 트랜지스터 디바이스를 형성하는 프로세스의 단계를 나타낸다.
도 2는 일부 실시예에 따른 소스/드레인 영역의 형성을 나타낸다.
도 3은 일부 실시예에 따른 계면층 형성의 단면도를 나타낸다.
도 4는 일부 실시예에 따른 금속층의 형성을 나타낸다.
도 5a 및 도 5b는 일부 실시예에 따른 강유전체층의 형성을 나타낸다.
도 6a 내지 도 6c는 일부 실시예에 따른 제1 어닐링 프로세스를 나타낸다.
도 7a 및 도 7b는 일부 실시예에 따른 제2 어닐링 프로세스를 나타낸다.
도 8은 일부 실시예에 따른 도전성 게이트 스택의 형성을 나타낸다.
도 9a 및 도 9b는 일부 실시예에 따른 캡핑층(capping layer)의 형성을 나타낸다.
도 10a 및 도 10b는 일부 실시예에 따른 캡핑층을 사용한 제1 어닐링 프로세스를 나타낸다.
도 11a 및 도 11b는 일부 실시예에 따른 캡핑층을 사용한 제2 어닐링 프로세스를 나타낸다.
도 12는 일부 실시예에 따른 도전성 게이트 스택의 형성을 나타낸다.
도 13은 일부 실시예에 따른 게이트 올 어라운드 디바이스를 나타낸다.
도 14a 내지 도 16b는 일부 실시예에 따른 첨가제의 사용을 나타낸다.
도 17은 일부 실시예에 따른 결정화된 강유전체층 내의 입자 크기 분포를 나타낸다.
이하의 개시는 본 발명의 상이한 피처를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성 요소 및 배열의 특정 예가 아래에 설명된다. 물론, 이는 단지 예일 뿐이며 한정적인 것으로 의도되지 않는다. 예를 들어, 후속하는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 추가 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "더 낮은(lower)", "위에(above)", "상부에(upper)" 등과 같은 공간적으로 상대적인 용어가 설명의 편의를 위해 도면에 나타낸 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 추가하여 사용 또는 동작 중인 디바이스의 다른 배향을 포함하도록 의도된다. 장치는 (90도 회전되거나 다른 배향으로) 달리 배향될 수 있고, 본원에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
이제 도 1을 참조하면, 네거티브 커패시턴스 전계 효과 트랜지스터(NCFET: negative capacitance field effect transistor)(100) 또는 강유전체 전계 효과 트랜지스터(FEFET: ferroelectric field effect transistor)를 형성하기 위한 제조 프로세스의 사시도가 나타내어지며, 여기서 강유전체 재료는 더 낮은 전압으로 트랜지스터 스위칭으로 이어질 수 있는 네거티브-커패시턴스 영역으로 이어지는 S자형 분극/전계 특성을 사용하는 유전체 재료와 함께 이용된다. 실시예에서, NCFET(100)는 내부에 형성된 제1 트렌치(trench)(103)를 갖는 기판(101)을 포함한다. 기판(101)은 실리콘 기판일 수 있지만, 반도체-온-절연체(SOI: semiconductor-on-insulator), 인장 SOI 및 절연체 상의 실리콘 게르마늄과 같은 다른 기판이 사용될 수 있다. 기판(101)은 p형 반도체일 수 있지만, 다른 실시예에서는 n형 반도체일 수 있다.
제1 트렌치(103)는 제1 격리 영역(105)의 최종적인 형성에서 초기 단계로서 형성될 수 있다. 제1 트렌치(103)는 적절한 에칭 프로세스와 함께 마스킹층(도 1에 별도로 나타내지 않음)을 사용하여 형성될 수 있다. 예를 들어, 마스킹층은 화학 기상 증착(CVD: chemical vapor deposition)과 같은 프로세스를 통해 형성된 실리콘 질화물을 포함하는 하드마스크(hardmask)일 수 있지만, 산화물, 산질화물, 실리콘 카바이드, 이들의 조합 등과 같은 다른 재료 및 플라즈마 강화 화학 기상 증착(PECVD: plasma enhanced chemical vapor deposition), 저압 화학 기상 증착(LPCVD: low pressure chemical vapor deposition)과 같은 다른 프로세스, 또는 심지어 실리콘 산화물 형성에 후속하는 질화가 이용될 수 있다. 일단 형성되면, 마스킹층은 제1 트렌치(103)를 형성하기 위해 제거될 기판(101)의 이러한 부분을 노출시키기 위해 적절한 포토리소그래피 프로세스를 통해 패터닝될 수 있다.
그러나, 본 기술 분야의 통상의 기술자가 인식할 바와 같이, 마스킹층을 형성하기 위한 상술한 프로세스 및 재료는 제1 트렌치(103)의 형성을 위해 기판(101)의 다른 부분을 노출시키면서 기판(101)의 부분을 보호하는 데 사용될 수 있는 유일한 방법은 아니다. 패터닝되고 현상된 포토레지스트와 같은 임의의 적절한 프로세스가 제1 트렌치(103)를 형성하기 위해 제거될 기판(101)의 일부를 노출시키는 데 이용될 수 있다. 이러한 모든 방법이 본 실시예의 범위에 완전히 포함되도록 의도된다.
마스킹층이 형성되고 패터닝되면, 제1 트렌치(103)가 기판(101)에 형성된다. 노출된 기판(101)은 기판(101)에 제1 트렌치를 형성하기 위해 반응성 이온 에칭(RIE: reactive ion etching)과 같은 적절한 프로세스를 통해 제거될 수 있지만, 임의의 적절한 프로세스가 사용될 수 있다. 실시예에서, 제1 트렌치(103)는 약 2,500 Å와 같이 기판(101)의 표면으로부터 약 5,000 Å 미만의 제1 깊이를 갖도록 형성될 수 있다.
그러나, 본 기술 분야의 통상의 기술자가 인식할 바와 같이, 제1 트렌치(103)를 형성하기 위해 상술한 프로세스는 단지 하나의 잠재적인 프로세스일 뿐이며, 유일한 실시예인 것을 의미하지는 않는다. 오히려, 제1 트렌치(103)가 형성될 수 있는 임의의 적절한 프로세스가 이용될 수 있고, 임의의 수의 마스킹 및 제거 단계를 포함하는 임의의 적절한 프로세스가 사용될 수 있다.
제1 트렌치(103)를 형성하는 것에 추가하여, 마스킹 및 에칭 프로세스는 제거되지 않은 상태로 남아 있는 기판(101)의 해당 부분으로부터 핀(fin)(107)을 추가로 형성한다. 편의상, 핀(107)은 도면에서 점선으로 기판(101)으로부터 분리된 것으로 나타내었지만, 분리의 물리적 표시는 존재하거나 존재하지 않을 수도 있다. 이들 핀(107)은 후술하는 바와 같이, 전계 효과 트랜지스터의 채널 영역을 형성하는 데 사용될 수 있다. 도 1은 기판(101)으로부터 형성된 2개의 핀(107)만을 나타내지만, 임의의 수의 핀(107)이 이용될 수 있다.
핀(107)은 기판(101)의 표면에서 약 30 nm와 같이 약 5 nm 내지 약 80 nm의 폭을 갖도록 형성될 수 있다. 추가적으로, 핀(107)은 약 50 nm와 같이 약 10 nm 내지 약 100 nm의 거리만큼 서로로부터 이격될 수 있다. 이러한 방식으로 핀(107)을 이격시킴으로써, 핀(107)은 공통 게이트를 공유하기에 여전히 충분히 가까우면서 각각 별도의 채널 영역을 형성할 수 있다(아래에서 추가로 논의됨).
일단 제1 트렌치(103) 및 핀(107)이 형성되면, 제1 트렌치(103)는 유전체 재료로 충진될 수 있고, 유전체 재료는 제1 격리 영역(105)을 형성하기 위해 제1 트렌치(103) 내에 리세싱(recessing)될 수 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(HDP: high-density plasma) 산화물 등일 수 있다. 유전체 재료는 화학 기상 증착(CVD) 방법(예를 들어, HARP 프로세스), 고밀도 플라즈마 CVD 방법 또는 본 기술 분야에 알려진 다른 적절한 형성 방법을 사용하여 제1 트렌치(103)의 선택적인 클리닝 및 라이닝 후에 형성될 수 있다.
제1 트렌치(103)는 유전체 재료로 제1 트렌치(103) 및 기판(101)을 과도 충진한 후 화학 기계적 연마(CMP: chemical mechanical polishing), 에칭, 이들의 조합 등과 같은 적절한 프로세스를 통해 제1 트렌치(103) 및 핀(107) 외부의 과잉 재료를 제거함으로써 충진될 수 있다. 실시예에서, 제거 프로세스는 핀(107) 위에 위치된 임의의 유전체 재료도 제거하므로, 유전체 재료의 제거는 핀(107)의 표면을 추가 프로세싱 단계에 노출시킬 것이다.
일단 제1 트렌치(103)가 유전체 재료로 충진되면, 유전체 재료는 핀(107)의 표면으로부터 떨어져 리세싱될 수 있다. 리세싱은 핀(107)의 탑(top) 표면에 인접한 핀(107)의 측벽의 적어도 일부를 노출시키기 위해 수행될 수 있다. 유전체 재료는 핀(107)의 탑 표면을 HF와 같은 에천트에 담그는 것에 의해 습식 에칭을 사용하여 리세싱될 수 있지만, H2와 같은 다른 에천트 및 반응성 이온 에칭, NH3/NF3와 같은 에천트를 사용한 건식 에칭, 화학적 산화물 제거 또는 건식 화학 클리닝과 같은 다른 방법이 사용될 수 있다. 유전체 재료는 핀(107)의 표면으로부터 약 400 Å와 같이 약 50 Å 내지 약 500 Å의 거리까지 리세싱될 수 있다. 추가로, 리세싱은 핀(107)이 추가 프로세싱을 위해 노출되는 것을 보장하도록 핀(107) 위에 위치된 임의의 잔류 유전체 재료를 또한 제거할 수 있다.
그러나, 본 기술 분야의 통상의 기술자가 인식하는 바와 같이, 상술한 단계는 유전체 재료를 충진하고 리세싱하는 데 사용되는 전체 프로세스 흐름의 단지 일부일 수 있다. 예를 들어, 라이닝 단계, 클리닝 단계, 어닐링 단계, 갭 충진 단계, 이들의 조합 등이 또한 제1 트렌치(103)를 형성하고 유전체 재료로 충진하는 데 이용될 수 있다. 모든 잠재적 프로세스 단계는 본 실시예의 범위 내에 완전히 포함되도록 의도된다.
제1 격리 영역(105)이 형성된 후에, 더미(dummy) 게이트 유전체(109), 더미 게이트 유전체(109) 위의 더미 게이트 전극(111) 및 제1 스페이서(113)가 각각의 핀(107) 위에 형성될 수 있다. 실시예에서, 더미 게이트 유전체(109)는 열 산화, 화학 기상 증착, 스퍼터링, 또는 게이트 유전체를 형성하기 위해 본 기술 분야에 알려져 있고 사용되는 임의의 다른 방법에 의해 형성될 수 있다. 게이트 유전체 형성 기술에 따라, 핀(107)의 최상부의 더미 게이트 유전체(109) 두께는 핀(107)의 측벽에 있는 게이트 유전체 두께와 다를 수 있다.
더미 게이트 유전체(109)는 약 10 옹스트롬과 같이 약 3 옹스트롬 내지 약 100 옹스트롬 범위의 두께를 갖는 이산화 실리콘 또는 실리콘 산질화물과 같은 재료를 포함할 수 있다. 더미 게이트 유전체(109)는 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 지르코늄 산화물(ZrO2), 또는 이들의 조합과 같은 고유전율(하이(high)-k) 재료(예를 들어, 약 5보다 큰 비유전율을 가짐)로 형성될 수 있으며, 등가 산화물 두께는 약 10 옹스트롬 이하와 같이 약 0.5 옹스트롬 내지 약 100 옹스트롬이다. 추가적으로, 이산화 실리콘, 실리콘 산질화물 및/또는 하이-k 재료의 임의의 조합이 또한 더미 게이트 유전체(109)를 위해 사용될 수 있다.
더미 게이트 전극(111)은 도전성 재료를 포함할 수 있으며, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등으로 구성되는 그룹으로부터 선택될 수 있다. 더미 게이트 전극(111)은 화학 기상 증착(CVD), 스퍼터 증착, 또는 도전성 재료를 증착하기 위해 본 기술 분야에 알려져 있고 사용되는 다른 기술에 의해 증착될 수 있다. 더미 게이트 전극(111)의 두께는 약 5 Å 내지 약 200 Å의 범위일 수 있다. 더미 게이트 전극(111)의 탑 표면은 평탄하지 않은 탑 표면을 가질 수 있으며, 더미 게이트 전극(111)의 패터닝 또는 게이트 에칭 전에 평탄화될 수 있다. 이 시점에서 더미 게이트 전극(111)에 이온이 도입되거나 도입되지 않을 수 있다. 이온은 예를 들어, 이온 주입 기술에 의해 도입될 수 있다.
일단 형성되면, 더미 게이트 유전체(109) 및 더미 게이트 전극(111)은 핀(107) 위에 일련의 스택(115)을 형성하도록 패터닝될 수 있다. 스택(115)은 더미 게이트 유전체(109) 아래의 핀(107)의 각각의 측면에 위치된 다중 채널 영역을 규정한다. 스택(115)은 예를 들어, 본 기술 분야에 알려진 증착 및 포토리소그래피 기술을 사용하여 더미 게이트 전극(111) 상에 게이트 마스크(도 1에 별도로 나타내지 않음)를 증착 및 패터닝함으로써 형성될 수 있다. 게이트 마스크는 실리콘 산화물, 실리콘 산질화물, SiCON, SiC, SiOC 및/또는 실리콘 질화물과 같은(하지만, 이에 한정되지 않음) 통상적으로 사용되는 마스킹 및 희생 재료를 포함할 수 있으며, 약 5 Å 내지 약 200 Å의 두께로 증착될 수 있다. 더미 게이트 전극(111) 및 더미 게이트 유전체(109)는 건식 에칭 프로세스를 사용하여 에칭되어 패터닝된 스택(115)을 형성할 수 있다.
스택(115)이 패터닝되면, 제1 스페이서(113)가 형성될 수 있다. 제1 스페이서(113)는 스택(115)의 대향 측면 상에 형성될 수 있다. 제1 스페이서(113)는 통상적으로 이전에 형성된 구조 상에 스페이서 층(도 1에 별도로 나타내지 않음)을 블랭킷(blanket) 증착함으로써 형성된다. 스페이서 층은 SiN, 산질화물, SiC, SiON, SiOCN, SiOC, 산화물 등을 포함할 수 있으며, 화학 기상 증착(CVD), 플라즈마 강화 CVD, 스퍼터 및 기술 분야에 알려진 다른 방법과 같이, 이러한 층을 형성하는 데 이용되는 방법에 의해 형성될 수 있다. 스페이서 층은 상이한 에칭 특성을 갖는 상이한 재료 또는 제1 격리 영역(105) 내의 유전체 재료와 동일한 재료를 포함할 수 있다. 그 후, 제1 스페이서(113)는 하나 이상의 에칭에 의해서와 같이 패터닝되어 스페이서 층을 구조의 수평면으로부터 제거하여 제1 스페이서(113)를 형성할 수 있다.
실시예에서, 제1 스페이서(113)는 약 50 Å과 같이 약 5 Å 내지 약 500 Å의 두께를 갖도록 형성될 수 있다. 추가적으로, 일단 제1 스페이서(113)가 형성되면, 하나의 스택(115)에 인접한 제1 스페이서(113)는 약 20 nm와 같이 약 5 nm 내지 약 200 nm의 거리만큼 다른 스택(115)에 인접한 제1 스페이서(113)로부터 분리될 수 있다. 그러나, 임의의 적절한 두께 및 거리가 이용될 수 있다.
도 2는 스택(115) 및 제1 스페이서(113)에 의해 보호되지 않는 이러한 영역으로부터 핀(107)의 제거 및 소스/드레인 영역(201)의 재성장을 나타낸다. 스택(115) 및 제1 스페이서(113)에 의해 보호되지 않는 이러한 영역으로부터 핀(107)의 제거는 스택(115) 및 제1 스페이서(113)를 하드마스크로서 사용하여 반응성 이온 에칭(RIE)에 의해 수행될 수 있다. 그러나, 임의의 적절한 프로세스가 이용될 수 있다.
일단 핀(107)의 이러한 부분이 제거되면, 하드 마스크(별도로 나타내지 않음)가 배치되고 패터닝되어 성장을 방지하기 위해 더미 게이트 전극(111)을 덮고 소스/드레인 영역(201)은 각각의 핀(107)과 접촉하여 재성장될 수 있다. 실시예에서 소스/드레인 영역(201)은 재성장될 수 있고, 일부 실시예에서 소스/드레인 영역(201)은 스택(115) 아래에 위치된 핀(107)의 채널 영역에 응력을 부여할 스트레서를 형성하기 위해 재성장될 수 있다. 핀(107)이 실리콘을 포함하고 전계 효과 트랜지스터가 p형 디바이스인 실시예에서, 소스/드레인 영역(201)은 실리콘 또는 채널 영역과 다른 격자 상수를 갖는 실리콘 게르마늄과 같은 다른 재료와 같은 재료로 선택적 에피택셜 프로세스를 통해 재성장될 수 있다. 다른 실시예에서, 소스/드레인 영역(201)은 GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 이들의 조합 등과 같은 재료를 포함할 수 있다. 에피택셜 성장 프로세스는 실란, 디클로로실란, 게르메인(germane) 등과 같은 전구체를 사용할 수 있으며, 약 30 분과 같이 약 5 분 내지 약 120 분 동안 계속될 수 있다.
실시예에서, 소스/드레인 영역(201)은 약 5 Å 내지 약 1000 Å의 두께를 갖도록 형성될 수 있고, 약 200 Å과 같이 약 10 Å 내지 약 500 Å의 제1 격리 영역(105) 위의 높이를 가질 수 있다. 이러한 실시예에서, 소스/드레인 영역(201)은 약 100 nm와 같이 약 5 nm 내지 약 250 nm의 제1 격리 영역(105)의 상부 표면 위의 높이를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 높이가 이용될 수 있다.
일단 소스/드레인 영역(201)이 형성되면, 핀(107)에 도펀트를 보충하기 위해 적절한 도펀트를 주입함으로써 소스/드레인 영역(201)에 도펀트가 주입될 수 있다. 예를 들어, 붕소, 갈륨, 인듐 등가 같은 p형 도펀트가 주입될 수 있거나, 다른 실시예에서는, 인, 비소, 안티몬 등과 같은 n형 도펀트가 주입될 수 있다. 이러한 도펀트는 스택(115) 및 제1 스페이서(113)를 마스크로서 사용하여 주입될 수 있다. 본 기술 분야의 통상의 기술자는 많은 다른 프로세스, 단계 등이 도펀트를 주입하는 데 사용될 수 있다는 것을 인식할 것이다. 예를 들어, 본 기술 분야의 통상의 기술자는 특정 목적에 적합한 특정 형상 또는 특성을 갖는 소스/드레인 영역을 형성하기 위해 스페이서 및 라이너의 다양한 조합을 사용하여 복수의 주입이 수행될 수 있음을 인식할 것이다. 이들 프로세스 중 임의의 것이 도펀트를 주입하는 데 사용될 수 있으며, 상술한 설명은 본 발명을 위에 제시된 단계로 한정하는 것으로 의미되지 않는다.
추가적으로, 이 시점에서 소스/드레인 영역(201)의 형성 동안 더미 게이트 전극(111)을 덮은 하드 마스크가 제거된다. 실시예에서, 하드 마스크는, 예를 들어, 하드 마스크의 재료에 선택적인 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 프로세스가 이용될 수 있다.
도 2는 또한 스택(115) 및 소스/드레인 영역(201) 위에 층간 유전체(ILD: inter-layer dielectric)층(203)(기저 구조를 보다 명확하게 설명하기 위해 도 2에서 점선으로 나타냄)의 형성을 나타낸다. ILD층(203)은 붕소 인 실리케이트 유리(BPSG: boron phosphorous silicate glass)와 같은 재료를 포함할 수 있지만, 임의의 적절한 유전체가 사용될 수 있다. ILD층(203)은 PECVD와 같은 프로세스를 사용하여 형성될 수 있지만, LPCVD와 같은 다른 프로세스가 대안적으로 사용될 수 있다. ILD층(203)은 약 100 Å 내지 약 3,000 Å의 두께로 형성될 수 있다. 일단 형성되면, ILD층(203)은 임의의 적절한 프로세스가 이용될 수 있지만, 예를 들어, 화학적 기계적 연마 프로세스와 같은 평탄화 프로세스를 사용하여 제1 스페이서(113)와 평탄화될 수 있다.
선택적으로, 원하는 경우, ILD층(203)의 증착 이전의 구조 위에(예를 들어, 소스/드레인 영역(201) 위에) 제1 에칭 정지층이 형성될 수 있다. 일 실시예에서, 제1 에칭 정지층은 플라즈마 강화 화학 기상 증착(PECVD)을 사용하여 실리콘 질화물로 형성될 수 있지만, SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, 다른 유전체, 이들의 조합 등과 같은 다른 재료와 저압 CVD(LPCVD), PVD 등과 같은 제1 에칭 정지층을 형성하는 대안적인 기술이 대안적으로 사용될 수 있다. 제1 에칭 정지층(202)은 약 5 Å 내지 약 200 Å 또는 약 5 Å 내지 약 50 Å의 두께를 가질 수 있다.
도 3은 라인 3-3'을 따라 도 2의 구조의 단면도를 나타내고, 또한 ILD층(203)의 형성 후, 더미 게이트 전극(111) 및 더미 게이트 유전체(109)의 재료가 게이트 스택(803)을 형성하기 위해 제거 및 대체될 수 있음을 나타낸다(도 3에는 나타내지 않았지만, 도 8과 관련하여 아래에서 추가로 나타내어지고 설명됨). 실시예에서, 더미 게이트 전극(111) 및 더미 게이트 유전체(109)는 예를 들어, 더미 게이트 전극(111) 및 더미 게이트 유전체(109)의 재료에 선택적인 에천트를 이용하는 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 프로세스가 이용될 수 있다.
도 3은 핀(107)에 인접한 계면층(301)의 형성을 추가로 나타낸다. 실시예에서, 계면층(301)은 인 시추 증기 발생(ISSG: in situ steam generation)과 같은 프로세스 또는 화학 기상 증착 또는 원자층 증착과 같은 증착 프로세스를 통해 형성된 이산화 실리콘과 같은 재료일 수 있다. 다른 실시예에서, 계면층(301)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합 등과 같은 하이-k 재료일 수 있으며, 약 10 Å과 같이 약 5 Å 내지 약 20 Å의 제1 두께 T1을 갖는다. 증착 프로세스를 이용하는 실시예에서, 계면층(301)은 일치되게 형성될 수 있는 반면, ISSG가 이용되는 실시예에서, 계면층(301)은 측벽을 따라 연장되지 않고 개구의 바닥을 따라 형성될 수 있다.
도 4는 계면층(301)에 인접하고 제1 스페이서(113)의 측벽을 따른 금속층(401)의 형성을 나타낸다. 실시예에서, 금속층(401)은 강유전체 막(501)(예를 들어, 도 5a와 관련하여 나타내어지고 후술되는 강유전체 막(501))으로 쉽게 확산될 수 있는 재료를 포함하며, 또한 강유전체 막(501)이 결정화되는 것을 지원하기 위해 시드가 될 수 있다(도 6과 관련하여 아래에서 추가로 설명됨).
일부 실시예에서, 금속층(401)의 재료는 결정화 프로세스 동안 시드로서 사용될 수 있는 금속을 포함한다. 일부 실시예에서, 금속은 니켈, 마그네슘, 알루미늄, 이들의 조합 등과 같은 금속일 수 있거나, 그렇지 않으면 티타늄(Ti), 게르마늄(Ge), 주석(Sn), 이들의 조합 등과 같은 다른 재료일 수 있다. 그러나, 임의의 적절한 재료가 사용될 수 있다.
추가적으로, 금속의 이동을 배치하고 제어하는 것을 돕기 위해, 금속층(401)은 또한 금속에 본딩된 수송 요소를 포함할 수 있다. 일부 실시예에서, 수송 요소는 금속층(401)의 재료를 증착하는 것을 돕는 데 사용될 수 있는 산소와 같은 요소일 수 있다. 그러나, 임의의 적절한 수송 요소가 이용될 수 있다.
특정 실시예에서, 금속 및 수송 요소는 결합되어 금속층(401)의 재료를 형성하기 위해 결합된다. 금속이 니켈이고 수송 요소가 산소인 특정 실시예에서, 금속층(401)은 니켈 산화물(NiO)과 같은 재료일 수 있다. 유사하게, 금속이 마그네슘이고 수송 요소가 산소인 실시예에서, 금속층(401)은 마그네슘 산화물(MgO)과 같은 재료일 수 있고, 금속이 알루미늄이고 수송 요소가 산소인 실시예에서, 금속층(401)은 알루미늄 산화물(Al2O3)과 같은 재료일 수 있다. 금속이 티타늄이고 수송 요소가 산소인 또 다른 실시예에서, 금속층(401)은 티타늄 산화물(TiO2)일 수 있는 반면, 금속이 주석이고 수송 요소가 산소인 실시예에서 금속층(401)은 주석 산화물(SnO2)일 수 있다. 그러나, 임의의 적절한 재료가 이용될 수 있다.
실시예에서, 금속층(401)은 화학 기상 증착, 물리적 기상 증착, 원자층 증착, 이들의 조합 등과 같은 증착 프로세스를 사용하여 증착될 수 있다. 추가적으로, 금속층(401)은 약 1 nm와 같이 약 0.5 nm 내지 약 5 nm의 두께로 증착될 수 있다. 그러나, 임의의 적절한 증착 프로세스 및 임의의 적절한 두께가 이용될 수 있다.
도 5a는 금속층(401) 위의 강유전체 막(501)의 형성을 나타낸다. 일부 실시예에서, 강유전체 막(501)은 하프늄 산화물(HfO2), 알루미늄 스칸듐 질화물(AlScN), 지르코늄 산화물(ZrO2), HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합 등과 같은 하이-k 재료(예를 들어, 약 5보다 큰 비유전율을 가짐)을 사용하여 비정질 매트릭스층으로서 증착된다. 일부 실시예에 따르면, 강유전체 막(501)은 원자층 증착(ALD), 화학 기상 증착, 또는 물리적 기상 증착과 같은 프로세스를 통해 약 5 nm와 같이 3 nm 내지 약 20 nm의 두께로 증착된다. 그러나, 임의의 적절한 재료, 임의의 적절한 증착 프로세스 및 임의의 적절한 두께가 강유전체 막(501)에 이용될 수 있다.
추가적으로, 금속층(401)과 강유전체 막(501)의 두께는 후속 프로세싱에서 원하는 농도의 도펀트가 달성될 수 있도록 서로에 대해 수정될 수 있다. 예를 들어, 일부 실시예에서, 금속층(401)의 두께에 대한 강유전체 막(501)의 두께의 비는 약 10과 같이 약 5 내지 약 20일 수 있다. 비가 너무 낮으면(예를 들어, 금속층(401)이 너무 두꺼움), 도핑 농도가 결정 크기가 너무 작거나 잘못된 결정 상을 초래할 수 있게 할 수 있는 반면, 비가 너무 높으면(예를 들어, 금속층(401)이 너무 얇음), 원하는 결정 크기 제어 효과를 달성하기에 충분한 농도의 도펀트가 없을 것이다. 그러나, 임의의 적절한 비가 이용될 수 있다.
도 5b는 도 5a의 점선 박스(504)의 확대도를 나타낸다. 이 도면에서 명확하게 볼 수 있듯이, 제조 프로세스의 이 시점에서 금속층(401)은 계면층(301)과 위에 놓인 강유전체 막(501) 사이에 위치된다. 이러한 초기 배치는 금속층(401)의 재료의 강유전체 막(501)으로의 후속 확산을 허용한다.
도 6a는 금속층(401)의 재료의 강유전체 막(501)으로의 확산을 개시 및/또는 속도를 높이는 것을 돕도록 어닐링 프로세스(도 6a에서 603으로 라벨링된 물결 라인으로 나타냄)가 시딩된 강유전체 막(601)을 형성하기 위하여 수행될 수 있음을 나타낸다. 실시예에서, 제1 어닐링 프로세스(603)는 노 어닐링(furnace annealing) 프로세스일 수 있으며, 이에 의해 구조체가 노에 배치되고 불활성 환경으로 둘러싸인다. 실시예에서, 불활성 환경은 아르곤, 네온 등과 같은 불활성 가스일 수 있거나, 그렇지 않으면 노출된 표면에 대해 비반응성인 환경일 수 있다. 구조체가 노 내에 있으면, 노는 가열 요소를 사용하여 불활성 환경의 온도를 높이고, 따라서 금속층(401) 및 강유전체 막(501)의 온도를 상승시킨다.
실시예에서, 제1 어닐링 프로세스(603)는 금속층(401) 및 강유전체 막(501)의 온도를 약 400 ℃와 같이 약 300 ℃ 내지 약 600 ℃로 상승시킬 수 있다. 또한, 금속층(401) 내의 금속이 강유전체 막(501)으로 확산하기에 충분한 시간을 허용하기 위해, 제1 어닐링 프로세스(603)는 약 1 분 내지 약 60 분의 사간 동안 수행될 수 있다. 그러나, 임의의 적절한 시간 및 온도가 이용될 수 있다.
추가적으로, 노 어닐링 프로세스가 제1 어닐링 프로세스(603)의 일 실시예로서 상술되었지만, 이것은 예시를 위한 것이며 어떠한 방식으로도 제한하려고 의도된 것은 아니다. 오히려, 급속 열 어닐링, 플래시 어닐링, 레이저 어닐링, 이들의 조합 등과 같은 임의의 적절한 어닐링 프로세스가 또한 사용될 수 있다. 금속층(401) 및 강유전체 막(501)을 어닐링하는 임의의 적절한 방법이 이용될 수 있으며, 이러한 모든 방법은 실시예의 범위 내에 완전히 포함되도록 의도된다.
도 6b는 도 6a의 점선 박스(605)의 확대도를 나타낸다. 알 수 있는 바와 같이, 제1 어닐링 프로세스(603) 동안, 금속층(401)의 재료는 강유전체 막(501)으로 확산되어 시딩된 강유전체 막(601)을 형성할 것이다. 이와 같이, 금속층(401)의 재료가 확산됨에 따라, 금속층(401)은 시딩된 강유전체 막(601)에 흡수되어 효과적으로 사라질 것이다. 따라서, 시딩된 강유전체 막(601)의 재료는 하부 계면층(301)과 물리적으로 접촉할 것이다.
시딩된 강유전체 막(601) 내에서, 제1 어닐링 프로세스(603)는 금속 원자가 시딩된 강유전체 막(601)을 통해 균등하게 분포되어 시드(607)가 될 때까지 계속될 것이다. 특정 실시예에서, 제1 어닐링 프로세스(603)는 투과 전자 현미경 프로세스를 사용하여 측정될 때 금속 원자, 따라서 시드(607)가 약 10,000 시드/μm2(약 10 nm의 입자 크기로 귀결될 수 있음)와 약 250,000 시드/μm2 사이의 시딩된 강유전체 막(601) 내의 밀도를 가질 때까지 계속된다. 다른 실시예에서, 시드(607)는 약 160,000 시드/μm2와 같이 약 90,000 시드/μm2 내지 약 1,000,000 시드/μm2(이는 약 1 nm의 입자 크기로 귀결될 수 있음)의 농도를 가질 수 있다. 입자 크기가 설명된 것보다 크면, 균일성이 부정적인 영향을 받은 반면, 입자 크기가 너무 작으면, 나쁜 결정성을 얻을 수도 있다. 그러나, 임의의 적절한 농도가 이용될 수 있다.
도 6c는 시딩된 강유전체 막(601) 전체에 분포된 일정한 농도를 갖는 금속 원자 이전에 제1 어닐링 프로세스(603)가 종료될 수 있는 또 다른 실시예를 나타낸다. 이러한 실시예에서, 시드(607)의 농도는 일정하지 않은 대신, 시드(607)의 농도 구배가 있으며, 여기서 이전에 금속층(401)에 인접하게 위치된 시딩된 강유전체 막(601)의 측면에 인접한 더 높은 농도의 시드(607)가 있고, 시딩된 강유전체 막(601)의 대향측에 인접하여 위치된 더 낮은 농도의 시드(607)가 있다.
추가적으로, 원하는 경우, 시드(607)의 농도는 금속층(401)이 증착될 때 금속층(401)의 두께를 수정함으로써 하나의 프로세스로부터 후속 프로세스로 수정될 수 있다. 특히, 더 큰 농도의 시드(607)가 요구되는 경우, 더 두꺼운 금속층(401)이 형성될 수 있으며, 더 작은 농도의 시드(607)가 요구되는 경우, 더 얇은 금속층(401)이 형성될 수 있다. 예를 들어, 더 낮은 농도의 시드(607)가 요구되는 실시예에서(예를 들어, 약 10,000 시드/μm2 내지 약 90,000 시드/μm2의 농도), 금속층(401)은 약 0.5 nm의 두께로 형성될 수 있다. 더 높은 농도의 시드(607)가 요구되는 다른 실시예에서(예를 들어, 약 160,000 시드/μm2 내지 약 250,000 시드/μm2의 농도), 금속층(401)은 약 2 nm의 더 큰 두께로 형성될 수 있다. 그러나, 임의의 적절한 농도 및 두께가 이용될 수 있다.
또한, 금속층(401) 및 강유전체 막(501)에 대해 선택된 특정 재료에 따라, 금속층(401)의 재료가 강유전체 막(501)으로 확산함에 따라 금속층(401)의 재료는 강유전체 막(501)의 재료와 반응할 수도 있고 반응하지 않을 수도 있다. 예를 들어, 마그네슘 산화물이 금속층(401)의 재료로서 이용되고 알루미늄 스칸듐 질화물(AlScN)이 강유전체 막(501)의 재료로서 이용되는 실시예에서, 마그네슘 산화물이 강유전체 막(501)으로 확산함에 따라 마그네슘 산화물은 반응하지 않을 것이다. 이와 같이, 제1 어닐링 프로세스(603)의 종료시, 마그네슘 산화물은 반응하지 않은 채로 남을 것이고, 마그네슘 산화물은 후속 프로세스에서 시드(607)로서 사용될 것이다(추가로 후술됨).
그러나, 다른 실시예에서, 금속층(401)의 재료가 강유전체 막(501)으로 확산함에 따라 금속층(401)의 재료는 강유전체 막(501)의 재료와 반응할 것이다. 예를 들어, 금속층(401)의 재료가 알루미늄 산화물(Al2O3)이고 강유전체 막(501)의 재료는 하프늄 산화물(HfO2)과 같은 전이 금속 산화물인 실시예에서, 알루미늄 산화물은 강유전체 막(501)으로 확산될 뿐만 아니라, 하프늄 산화물과도 반응하여 HfAlOx와 같은 부산물을 형성할 것이다. 이와 같이, 존재하고 후속 프로세스에서 시드(607)로서 사용될 것은 금속층(401)의 원래 재료 대신 이러한 부산물이다.
도 7a는 시딩된 강유전체 막(601)의 재료의 결정화를 개시하고 결정화된 강유전체층(701)을 형성하는 것을 돕기 위해 제2 어닐링 프로세스(도 7a에서 703으로 라벨링된 물결 라인으로 표시됨)가 수행되는 것을 나타낸다. 실시예에서, 제2 어닐링 프로세스(703)는 열 어닐링 프로세스일 수 있으며, 이에 의해 구조체가 불활성 환경(예를 들어, 아르곤 환경)에 배치되고 시딩된 강유전체 막(601)의 온도가 상승된다. 그러나, 급속 열 어닐링 또는 플래시 어닐링과 같은 임의의 적절한 어닐링 프로세스가 이용될 수 있다.
열 어닐링 프로세스가 이용되는 실시예에서, 제2 어닐링 프로세스(703)는 제1 어닐링 프로세스(603)(확산을 위해 사용되었으며 반드시 결정화에 사용되지는 않음)보다 높은 온도에서 수행될 수 있다. 일부 실시예에서, 제2 어닐링 프로세스(703)는 제1 어닐링 프로세스(603)보다 약 600 ℃ 더 높은 것과 같이 약 400 ℃ 내지 약 900 ℃의 온도에서 수행될 수 있다.
이와 같이, 제1 어닐링 프로세스(603)가 약 300 ℃ 내지 약 600 ℃의 온도에서 수행되는 일부 실시예에서, 제2 어닐링 프로세스(703)는 약 500 ℃와 같이 약 400 ℃ 내지 약 800 ℃의 온도에서 수행될 수 있다. 추가적으로, 결정화 프로세스가 진행되도록 하기 위해, 제2 어닐링 프로세스(703)는 약 1 분 내지 약 60 분의 시간 동안 수행될 수 있다. 그러나, 임의의 적절한 시간과 온도가 이용될 수 있다.
도 7b는 도 7a의 점선 박스(705)의 확대도를 나타낸다. 알 수 있는 바와 같이, 제2 어닐링 프로세스(703) 동안, 시딩된 강유전체 막(601)의 재료는 핵화 지점으로서 시드(607)(예를 들어, 금속층(401)의 확산된 재료 또는 금속층(401)의 재료의 반응 부산물)를 사용하여 결정화될 것이다. 이와 같이, 결정화 프로세스 동안, 각각의 시드(607)는 별도의 결정(707)을 핵화할 것이며, 각각의 개별 결정(707)은 별도의 결정 상을 갖거나 아니면 다른 별개의 결정(707)으로부터 핵화된 유사한 결정 상을 갖는다.
특정 실시예에서, 금속층(401) 및 강유전체 막(501)을 위해 선택된 재료는 결정화 프로세스에 기인하는 특정 결정 상을 초래할 것이다. 예를 들어, 니켈 산화물이 금속층(401)에 이용되고 하프늄 산화물이 강유전체 막(501)의 재료로서 이용되는 실시예에서, 결정(707)은 사방정계 결정 상을 가질 것이다. 그러나, 임의의 적절한 결정 상이 이용될 수 있다.
어떠한 방식이든, 각각의 별개의 결정(707)의 결정화는 별개의 시드(607)에서 핵화된 후 별개의 시드(607)로부터 바깥쪽으로 확산될 것이다. 그러나, 결정(707)이 별개의 시드(607)로부터 바깥쪽으로 성장함에 따라, 하나의 시드(607)로부터 성장하는 제1 결정(707)은 결국 제2 시드(607)로부터 성장하는 제2 결정(707)에 도달할 것이다. 이것이 발생하면, 시드(607)로부터의 결정화는 중단되고, 상이한 결정(707) 사이에 결정 입계를 형성할 것이다.
그러나, 시드(607)가 시딩된 강유전체 막(601) 내에 균등하게 분포되기 때문에, 결정(707)은 또한 결정화된 강유전체층(701) 내에 균등하게 분포될 것이다. 추가적으로, 결정(707)이 균등하게 분포되기 때문에, 결정(707)은 결정화된 강유전체층(701) 전체에 걸쳐 일관된 입자 크기를 가질 것이다. 시드(607)가 약 10,000 시드/μm2 내지 약 250,000 시드/μm2의 밀도를 갖는 실시예에서, 결정(707)의 입자 크기는 약 5 nm와 같이 약 2 nm 내지 약 10 nm일 수 있다. 그러나, 밀도 및 입자 크기는 임의의 적합한 밀도 및 입자 크기일 수 있다.
추가적으로, 재료를 확산시킨 다음 결정화하여 결정화된 강유전체층(701)을 형성하기 위해 2개의 어닐링(예를 들어, 제1 어닐링 프로세스(603) 및 제2 어닐링 프로세스(703))을 이용하는 실시예가 있지만, 이는 예시적인 것으로 의도된 것이며 한정적인 것으로 의도되지 않았다. 오히려, 3개 이상의 어닐링 프로세스와 같은 임의의 수의 어닐링 프로세스가 재료를 확산시킨 다음 결정화하기 위해 이용될 수 있으며, 이러한 모든 프로세스는 실시예의 범위 내에 완전히 포함되도록 의도된다.
도 8은 일단 결정화된 강유전체층(701)이 형성되면, 도전성 스택(801)이 결정화된 강유전체층(701) 위에 형성되어 결정화된 강유전체층(701)을 갖는 게이트 스택(803)을 형성할 수 있음을 나타낸다. 실시예에서, 도전성 스택(801)은 제1 금속 재료, 제2 금속 재료 및 제3 금속 재료(도 8에 별도로 나타내지 않음)로 형성될 수 있다. 그러나, 임의의 적절한 수의 재료층이 이용될 수 있다.
제1 금속 재료는 결정화된 강유전체층(701)에 인접하여 형성될 수 있으며, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합 등과 같은 금속 재료로 형성될 수 있다. 제1 금속 재료는 원자층 증착, 화학 기상 증착, 스퍼터링 등과 같은 증착 프로세스를 사용하여 약 5 Å 내지 약 200 Å의 두께로 증착될 수 있지만, 임의의 적절한 증착 프로세스 또는 두께가 사용될 수 있다.
제2 금속 재료는 제1 금속 재료에 인접하여 형성될 수 있으며, 특정 실시예에서, 제1 금속 재료와 유사할 수 있다. 예를 들어, 제2 금속 재료는 Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합 등과 같은 금속 재료로 형성될 수 있다. 추가적으로, 제2 금속 재료는 원자층 증착, 화학 기상 증착, 스퍼터링 등과 같은 증착 프로세스를 사용하여 약 5 Å 내지 약 200 Å의 두께로 증착될 수 있지만, 임의의 적절한 증착 프로세스 또는 두께가 사용될 수 있다.
제3 금속 재료는 더미 게이트 전극(111)의 제거에 의해 뒤에 남겨진 개구의 나머지를 충진한다. 실시예에서, 제3 금속 재료는 W, Al, Cu, AlCu, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등과 같은 금속 재료이며, 원자층 증착, 화학 기상 증착, 스퍼터링 등과 같은 증착 프로세스를 사용하여 증착되어 더미 게이트 전극(111)의 제거에 의해 뒤에 남겨진 개구를 충진 및/또는 과도 충진할 수 있다. 특정 실시예에서, 제3 금속 재료는 약 5 Å 내지 약 500 Å의 두께로 증착될 수 있지만, 임의의 적절한 재료, 증착 프로세스 및 두께가 이용될 수 있다.
더미 게이트 전극(111)의 제거에 의해 뒤에 남겨진 개구가 일단 충진되면, 더미 게이트 전극(111)의 제거에 의해 뒤에 남겨진 개구 외부에 있는 임의의 재료를 제거하기 위해 재료가 평탄화될 수 있다. 특정 실시예에서, 제거는 화학적 기계적 연마와 같은 평탄화 프로세스를 사용하여 수행될 수 있다. 그러나, 임의의 적절한 평탄화 및 제거 프로세스가 이용될 수 있다.
선택적으로, 게이트 스택(803)의 재료가 형성되고 평탄화된 후에, 게이트 스택(803)의 재료는 캡핑층(capping layer)(별도로 나타내지 않음)으로 리세싱되고 캡핑될 수 있다. 실시예에서, 게이트 스택(803)의 재료는 예를 들어, 게이트 스택(803)의 재료에 대해 선택적인 에천트를 이용하는 습식 또는 건식 에칭 프로세스를 사용하여 리세싱될 수 있다. 실시예에서, 게이트 스택(803)의 재료는 약 120 nm와 같이 약 5 nm 내지 약 150 nm의 거리로 리세싱될 수 있다. 그러나, 임의의 적절한 프로세스 및 거리가 이용될 수 있다.
일단 게이트 스택(803)의 재료가 리세싱되면, 캡핑층은 제1 스페이서(113)로 증착되고 평탄화될 수 있다. 실시예에서, 캡핑층은 원자층 증착, 화학 기상 증착, 스퍼터링 등과 같은 증착 프로세스를 사용하여 증착되는 SiN, SiON, SiCON, SiC, SiOC, 이들의 조합 등과 같은 재료이다. 캡핑층은 약 5 Å와 약 200 Å의 두께로 증착된 다음, 캡핑층이 제1 스페이서(113)와 평면이 되도록 화학적 기계적 연마와 같은 평탄화 프로세스를 사용하여 평탄화될 수 있다.
금속층(401)을 사용하여 시드(607)를 도입함으로써, 결정화된 강유전체층(701)의 결정 상을 제어하는 추가적인 방법이 이용될 수 있다. 추가적으로, 금속층(401)의 두께 및 이와 같이 시딩된 강유전체층(601) 내의 시드(607)의 농도를 제어함으로써, 프로세스는 결정화된 강유전체층(701) 내에 형성된 결정(707)의 입자 크기를 제어하는 데 추가로 사용될 수 있다.
도 9a 및 도 9b는 강유전체 막(501)의 형성 후에 금속층(401)이 형성되는 다른 실시예를 나타낸다. 이 실시예에서, 강유전체 막(501)이 먼저 형성되고, 강유전체 막(501)은 계면층(301) 상에 직접 증착된다. 실시예에서, 강유전체 막(501) 및 금속층(401)은 도 4 및 도 5a 및 도 5b와 관련하여 상술한 바와 같이 형성될 수 있다. 그러나, 임의의 적합한 증착 방법 및 재료가 이용될 수 있다.
그러나, 추가적으로, 이 실시예에서, 일단 금속층(401)이 강유전체 막(501) 위에 형성되면, 선택적인 캡핑층(901)이 금속층(401) 위에 형성될 수 있다. 실시예에서, 캡핑층(901)은 실리콘 도핑된 티타늄 질화물(TSN), TiN, TaN, 또는 W와 같은 금속; 비정질 실리콘(a-Si)과 같은 기타 메탈로이드; Al2O3, ZrO2 및 TiO2와 같은 하이-K 유전체; 이들의 화합물 등을 포함하는 하나 이상의 재료를 사용하여 금속층(401) 위의 단일층 또는 다중층 박막으로서 증착될 수 있다. 캡핑층(901)은 원자층 증착(ALD: atomic layer deposition) 등과 같은 프로세스를 통해 약 10 Å 내지 약 50 Å의 두께로 증착될 수 있다. 그러나, 임의의 적절한 재료, 임의의 적절한 증착 프로세스 및 임의의 적절한 두께가 캡핑층(901)에 이용될 수 있다.
추가적으로, 금속층(401)이 조기에 결정화되는 것을 방지하기 위하여, 캡핑층(901)의 증착 프로세스는 결정화가 가능하면 최소로 유지되도록 보장하기 위해 충분히 낮은 온도로 유지된다. 예를 들어, 일부 실시예에서, 캡핑층(901)의 증착 프로세스는 약 실온 내지 약 400 ℃에서 유지된다. 그러나, 임의의 적절한 온도가 이용될 수 있다.
도 9b는 도 9a의 점선 박스(903)의 확대도를 나타낸다. 이 도면에서 명확하게 알 수 있듯이, 제조 프로세스의 이 시점에서 금속층(401)은 강유전체 막(501)이 계면층(301)과 물리적으로 접촉하도록 강유전체 막(501) 위에 위치된다. 추가적으로, 캡핑층(901)은 금속층(401)이 캡핑층(901)과 강유전체 막(501) 사이에 위치되도록 금속층(401) 위에 형성된다. 이러한 초기 배치는 캡핑층(901)의 사용을 여전히 허용하면서 금속층(401)의 재료가 강유전체 막(501)으로 후속하여 확산되는 것을 허용한다.
도 10a 및 도 10b는 금속층(401)의 재료를 강유전체 막(501)으로 확산시키고 시딩된 강유전체 막(601)을 형성하기 위한 제1 어닐링 프로세스(603)의 사용을 나타낸다. 실시예에서, 제1 어닐링 프로세스(603)는 불활성 분위기에서 열 어닐링 프로세스를 사용하는 것과 같이, 도 6a와 관련하여 상술한 바와 같이 수행될 수 있다. 그러나, 금속층(401)의 재료를 강유전체 막(501)으로 확산시키기 위해 임의의 적절한 프로세스가 이용될 수 있다.
도 10b는 도 10a의 점선 박스(1003)의 확대도를 나타낸다. 나타낸 바와 같이, 제1 어닐링 프로세스(603) 후에, 금속층(401)은 강유전체 막(501)에 의해 효과적으로 흡수되어 시딩된 강유전체 막(601)을 형성할 것이다. 이와 같이, 시딩된 강유전체 막(601)은 계면층(301)뿐만 아니라 캡핑층(901)과도 모두 물리적으로 접촉할 것이다.
추가적으로, 캡핑층(901)의 선택된 재료(예를 들어, TSN)가 주어지면, 금속층(401)은 캡핑층(901)의 재료 대신 강유전체 막(501)으로 우선적으로 확산될 것이다. 특히, 제1 어닐링 프로세스(603) 동안, 금속층(401)의 재료가 캡핑층(901)의 재료로 확산되는 것은 있다고 하더라도 거의 없다. 이와 같이, 시딩된 강유전체 막(601)의 재료는 캡핑층(901)의 재료와 직접 물리적으로 접촉되고, 캡핑층(901)의 재료는 시딩된 강유전체 막(601)의 재료에 응력을 가하는 데 사용될 수 있다.
도 11a 및 도 11b는 제2 어닐링 프로세스(703)를 사용하여 캡핑층(901)을 제자리에 두고 시딩된 강유전체 막(601)을 결정화된 강유전체층(701)으로 결정화하는 것을 나타낸다. 실시예에서, 제2 어닐링 프로세스(703)는 불활성 분위기에서 열 어닐링 프로세스를 사용하는 것과 같이, 도 7a와 관련하여 상술한 바와 같이 수행될 수 있다. 그러나, 시딩된 강유전체 막(601)을 결정화하고 결정화된 강유전체층(701)을 형성하기 위해 임의의 적절한 프로세스가 이용될 수 있다.
도 11b는 도 11a의 점선 박스(1103)의 확대도를 나타낸다. 나타낸 바와 같이, 제2 어닐링 프로세스(703) 후에, 시딩된 강유전체 막(601)이 결정화되어 결정(707)을 형성할 것이다. 예를 들어, 시드(607)는 결정(707)의 형성을 핵화할 것이고 결정(707)은 다른 결정(707)에 도달할 때까지 개별 시드(607)로부터 바깥쪽으로 성장할 것이다.
그러나, 캡핑층(901)을 사용함으로써, 제2 어닐링 프로세스(703) 및 결정화 프로세스 동안 시딩된 강유전체 막(601)에 추가적인 응력이 부가될 수 있다. 이러한 부가된 응력은 결정화된 강유전체층(701) 내의 결정(707)의 결정 상을 수정하기 위해 이용될 수 있다. 캡핑층(901)이 이용되는 특정 실시예에서, 결정(707)은 기판에 수직인 c-축의 결정 배향을 갖도록 성장될 수 있다. 그러나, 임의의 적절한 결정 배향이 이용될 수 있다.
도 12는 캡핑층(901)의 제거 및 도전성 스택(801)의 형성을 나타낸다. 실시예에서, 캡핑층(901)은 예를 들어, 주변 재료를 현저하게 제거하지 않고 캡핑층(901)의 재료에 선택적인 에천트를 이용하는 습식 에칭과 같은 하나 이상의 에칭 프로세스의 사용을 통해 제거될 수 있다. 그러나, 임의의 적절한 제거 프로세스가 이용될 수 있다.
캡핑층(901)이 제거되면, 도전성 스택(801)이 형성될 수 있다. 실시예에서, 도전성 스택(801)은 도 8과 관련하여 상술한 바와 같이 형성될 수 있다. 예를 들어, 더미 게이트 전극의 제거에 의해 남겨진 개구를 충진하기 위한 제1 금속 재료, 제2 금속 재료 및 제3 금속 재료와 과잉 재료가 평탄화되어 도전성 스택(801) 및 게이트 스택(803)을 형성할 수 있다. 그러나, 임의의 적절한 방법 및 재료가 이용될 수 있다.
추가적으로, 캡핑층(901)을 이용하는 실시예가 도 9a 내지 도 12와 관련하여 설명되었지만, 이들 실시예의 다른 변형이 실시예의 범위를 벗어나지 않고 또한 사용될 수 있다. 예를 들어, 일부 실시예에서, 금속층(401)은 강유전체 막(501) 위에 형성될 수 있고; 금속층(401)은 강유전체 막(501)으로 확산될 수 있고; 도전성 스택(801)의 결정화 프로세스 및 형성은 캡핑층(901)을 형성하지 않고 수행될 수 있다. 다른 실시예에서, 캡핑층(901)이 게이트 스택(803)의 일부가 되도록 캡핑층(901)은 제거되지 않을 수 있다. 이러한 변형 그리고 임의의 다른 적절한 변형은 실시예의 범위 내에 완전히 포함되는 것으로 의도된다.
강유전체 막(501)의 탑 표면 상에 금속층(401)을 사용하여 시드(607)를 도입함으로써, 결정화된 강유전체층(701)의 결정 상을 제어하는 추가적인 방법이 이용될 수 있다. 또한, 캡핑층(901)의 사용을 또한 추가함으로써, 프로세스는 결정화된 강유전체층(701) 내에 형성된 결정(707)의 입자 크기를 제어하는 데 추가로 사용될 수 있다.
도 13은 나노시트 또는 나노와이어와 같은 나노구조체(1303)를 갖는 게이트 올 어라운드(GAA: gate all around) 디바이스(1301)를 형성하는 실시예에서 결정화된 강유전체층(701)을 형성하기 위해 금속층(401) 및 강유전체 막(501)의 사용의 통합을 나타낸다. 이러한 실시예에서, 반도체 재료의 제1 층 및 반도체 재료의 제2 층의 교대 스택이 형성된다.
일부 실시예에 따르면, 제1 층은 SiGe, Ge, Si, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 이들의 조합 등과 같은 제1 격자 상수를 갖는 제1 반도체 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 제1 반도체 재료(예를 들어, SiGe)의 제1 층은 에피택셜 성장, 기상 에피택시(VPE), 분자 빔 에피택시(MBE)와 같은 증착 기술을 사용하여 에피택셜 성장되지만, 화학 기상 증착(CVD), 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 초고 진공 CVD(UHVCVD), 감압 CVD(RPCVD), 이들의 조합 등과 같은 다른 증착 프로세스가 또한 이용될 수 있다. 일부 실시예에서, 제1 층은 약 30 Å 내지 약 300 Å의 두께로 형성된다. 그러나, 실시예의 범위 내에 있으면서 임의의 적절한 두께가 이용될 수 있다.
각각의 제1 층이 형성된 후에, 각각의 제2 층이 제1 층 위에 형성될 수 있다. 일부 실시예에 따르면, 제2 층은 제1 층의 제1 격자 상수와 상이한 제2 격자 상수를 갖는 Si, SiGe, Ge, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 이들의 조합 등과 같은 제2 반도체 재료를 사용하여 형성될 수 있다. 제1 층이 실리콘 게르마늄인 특정 실시예에서, 제2 층은 실리콘과 같은 재료이다. 그러나, 재료의 임의의 적절한 조합이 제1 층 및 제2 층에 이용될 수 있다.
일부 실시예에서, 제2 층은 제1 층을 형성하는 데 사용되는 것과 유사한 증착 기술을 사용하여 제1 층 상에서 에피택셜 성장된다. 그러나, 제2 층은 상술한 바와 같은, 또는 임의의 다른 적절한 기술인 제1 층을 형성하기에 적절한 증착 기술 중 임의의 것을 사용할 수 있다. 일부 실시예에 따르면, 제2 층은 제1 층의 두께와 유사한 두께로 형성된다. 그러나, 제2 층은 또한 제1 층과 다른 두께로 형성될 수 있다. 일부 실시예에 따르면, 제2 층은 약 10 Å 내지 약 500 Å의 두께로 형성될 수 있다. 그러나 임의의 적절한 두께가 사용될 수 있다.
스택이 형성되면, 스택은 예를 들어, 대체 반도체 재료의 핀으로 패터닝된다. 패터닝되면, 더미 게이트 스택이 형성되고, 핀의 노출된 부분이 제거된다. 스페이서(1305)가 형성되고, 예를 들어, 에피택셜 성장 프로세스를 사용하여 소스/드레인 영역(1307)이 성장된다. 층간 유전체층(1309)이 소스/드레인 영역(1307) 위에 증착되고, 더미 게이트가 핀을 재노출시키기 위해 제거된다. 핀이 노출되면, 재료(예를 들어, 실리콘 또는 실리콘 게르마늄)의 교대 스택 중 하나가 제거되어 소스/드레인 영역(1307) 사이에 연장되는 나노 구조체(1303)(예를 들어, 실리콘 또는 실리콘 게르마늄으로 이루어짐)의 스택을 형성한다.
나노 구조체(1303)의 스택이 형성되고 노출되면, 금속층(401)과 강유전체 막(501)은 상술한 바와 같이 서로 인접하게 증착될 수 있다. 결정화된 강유전체층(701)을 형성하기 위해, 제1 어닐링 프로세스(603) 및 제2 어닐링 프로세스(703)가 이용되어 시드를 강유전체 막(501)으로 확산시킨 다음 강유전체 막(501)을 결정화된 강유전체층(701)으로 결정화한다. 그러나, 이 실시예에서, 결정화된 강유전체층(701)은 나노 구조체(1303)의 스택 내의 각각의 나노 구조체(1303) 주위에 위치된다.
결정화된 강유전체층(701)이 나노 구조체 주위에 형성되면, 게이트 스택(803)은 결정화된 강유전체층(701) 주위에 증착될 수 있다. 실시예에서, 게이트 스택(803)은 도 8과 관련하여 상술한 바와 같이 증착될 수 있다. 그러나, 임의의 적절한 재료가 게이트 스택(803)에 이용될 수 있다. 추가적으로, 일부 실시예에서, 결정화된 강유전체층(701)이 형성되면, 약 2 nm 내지 약 10 nm의 제2 두께 T2를 가질 것이며, 도전성 스택(801)은 약 20 nm 내지 약 70 nm의 제1 높이 H1을 갖는다. 이와 같이, 약 0.03 내지 약 0.5의 제1 높이 H1에 대한 제2 두께 T2의 비가 있을 수 있다. 그러나, 임의의 적절한 치수 및 비가 이용될 수 있다.
도 14a 및 도 14b는 추가 첨가제(첨가제(1503)의 개별 원자는 도 14a 및 도 4b에 별도로 나타내지 않았지만, 아래의 도 15a 및 도 15b에 나타낼 수 있음)가 결정화 전에 강유전체 막(501)에 추가되는 다른 실시예를 나타내며, 도 14b는 도 14a의 점선 박스(1403)의 확대도를 나타낸다. 실시예에서, 첨가제는 에트륨(etrium), 질소, 게르마늄, 이들의 조합 등과 같은 결정화된 강유전체층(701)을 사방정계 형상을 향해 더욱 더 나아가도록 돕는 데 이용되는 원자 또는 재료일 수 있다. 그러나, 임의의 적절한 첨가제가 이용될 수 있다.
원하는 첨가제를 도입하기 위해, 첨가제층(1401)이 강유전체 막(501)에 인접하게 형성될 수 있다. 도 14a 및 도 14b에 나타낸 실시예에서, 첨가제층(1401)은 금속층(401)의 증착 이후 그리고 강유전체 막(501)의 증착 이전에 증착될 수 있어, 첨가제층(1401)은 강유전체 막(501)과 금속층(401) 사이에 위치된다.
그러나, 다른 실시예에서 첨가제층(1401)은 다른 위치에 형성될 수 있다. 예를 들어, 첨가제층(1401)은 강유전체 막(501)의 증착 후에 증착될 수 있어, 강유전체 막(501)이 첨가제층(1401)과 금속층(401) 사이에 위치된다. 다른 실시예에서, 첨가제층(1401)은 금속층(401) 이전에 증착될 수 있어, 금속층(401)은 첨가제층(1401)과 강유전체 막(501) 사이에 위치된다. 그러나, 임의의 적절한 위치가 이용될 수 있다.
실시예에서, 첨가제층(1401)은 첨가제 원자(예를 들어, 에트륨, 질소, 게르마늄 등)를 포함하는 재료를 사용하여 증착될 수 있다. 예를 들어, 일부 실시예에서, 첨가제층은 란타늄(La), 가돌리늄(Gd), 스트론튬(Sr), 이들의 조합 등과 같은 재료를 포함할 수 있으며, 화학 기상 증착, 스퍼터링, 원자층 증착, 이들의 조합 등과 같은 방법을 사용하여 증착된다. 그러나, 임의의 적절한 재료 및 증착 방법이 이용될 수 있다.
첨가제층(1401)은 확산 후 강유전체 막(501) 내의 첨가제의 원하는 농도에 기초한 두께로 형성될 수 있다. 원하는 농도가 약 0.2 % 내지 약 50 %인 실시예에서, 첨가제층(1401)은 약 0.2 nm 내지 약 20 nm의 두께를 가질 수 있다. 그러나, 임의의 적절한 두께가 이용될 수 있다.
도 15a 및 도 15b는 강유전체 막(501)이 금속층(401)의 재료(예를 들어, 시드(607)) 및 또한 첨가제층(1401)의 재료(예를 들어, 첨가제(1503)) 모두를 흡수하여 강유전체층(1501)에 포함된 첨가제를 형성하도록 제1 어닐링 프로세스(603)가 수행된 후의 결과적인 구조를 나타내며, 도 15b는 도 15a에서 점선(1505)의 확대도를 나타낸다. 실시예에서, 제1 어닐링 프로세스(603)는 도 6a 및 도 6b와 관련하여 상술한 바와 같이 수행될 수 있다. 그러나, 금속층(401)과 첨가제층(1401) 모두를 확산시키는 임의의 적절한 방법이 이용될 수 있다.
도 16a 및 도 16b는 강유전체층(1501)에 포함된 첨가제가 결정화된 강유전체층(1601)에 포함된 첨가제로 결정화하도록 제2 어닐링 프로세스(703)가 수행된 후의 결과적인 구조를 나타내며, 도 16b는 도 16a의 점선 박스(1605)의 확대도를 나타낸다. 알 수 있는 바와 같이, 제2 어닐링 프로세스(703) 동안, 시드(607) 및 첨가제(1503)는 함께 작용하여 첨가제 포함 강유전체층(1501)의 재료를 결정화한다.
실시예에서, 첨가제(1503)를 사용함으로써, 결정화된 강유전체층(1601)의 재료는 재료의 강유전성을 증가시키기 위해 사방정계 결정 상으로 결정화되는 훨씬 더 많은 양의 재료를 가질 것이다. 실시예에서, 첨가제(1503)의 사용은 결정화된 강유전체층(1601)의 재료의 약 70 % 내지 약 95 %가 사방정계 결정 상을 갖도록 할 수 있다. 그러나, 임의의 적절한 양이 이용될 수 있다.
추가적으로, 첨가제층(1401)의 사용이 첨가제(1503)를 도입하는 하나의 방법으로서 위에서 설명되었지만, 이 방법은 예시적인 것으로 의도된 것이며 실시예를 한정하려고 의도된 것이 아니다. 다른 실시예에서, 첨가제(1503)는 도펀트 주입 방법을 사용하여 도입될 수 있거나, 강유전체 막(501)의 증착 동안 추가적인 증착 전구체를 사용하여 도펀트가 도입되도록 할 수 있다. 첨가제(1503)를 도입하는 임의의 적절한 방법이 이용될 수 있으며, 이러한 모든 방법은 실시예의 범위 내에 완전히 포함되는 것으로 의도된다.
도 17은 시드(607)를 사용하여 형성된 결정의 입자 크기를 추가적으로 제어하기 위해 제1 어닐링 프로세스(603) 및 제2 어닐링 프로세스(703)를 조정하는 또 다른 실시예를 나타낸다. 이러한 특정 실시예에서, 제1 어닐링 프로세스(603)는 제1 어닐링 프로세스(603)가 시드(607)의 강유전체 막(501)으로의 확산을 유도하는 데 도움이 될 뿐만 아니라 강유전체 막(501)의 재료의 부분 결정화도 유도할 정도로 충분히 높은 온도에서 수행된다.
예를 들어, 부분 결정화의 경우, 제1 어닐링 프로세스(603)는 약 300 ℃ 내지 약 600 ℃의 온도에서 수행될 수 있다. 추가적으로, 시드(607)의 추가 확산을 방지할 완전한 결정화가 없는 것을 보장하기 위해, 제1 어닐링 프로세스(603)는 약 1 분 내지 약 60 분의 시간 동안 수행될 수 있다. 그러나, 임의의 적절한 시간 및 온도가 이용될 수 있다.
부분 결정화에 의해, 강유전체 막(501)의 재료는 시드(607)가 강유전체 막(501)의 재료에 들어가는 곳마다 결정화되기 시작할 것이다. 이와 같이, 시드(607)가 금속층(401)과 강유전체 막(501) 사이의 계면에서 강유전체 막(501)에 진입하기 시작하기 때문에, 강유전체 막(501)의 재료는 금속층(401)과 강유전체 막(501) 사이의 계면을 따라 결정화되기 시작하는 반면, 계면으로부터 떨어져 있는 재료는 미결정화된 상태로 유지된다.
제1 어닐링 프로세스(603)가 완료되면, 제2 어닐링 프로세스(703)가 수행되어 강유전체 막(501)의 재료의 결정화를 계속하고 완료할 수 있다. 실시예에서, 제2 어닐링 프로세스(703)는 도 7과 관련하여 상술한 바와 같이 수행될 수 있다. 그러나, 임의의 적절한 프로세스가 이용될 수 있다.
제1 어닐링 프로세스(603)를 사용하여 부분 결정화를 수행함으로써, 결정(705)은 결정화된 강유전체층(701)의 두께에 걸쳐 존재하는 크기 분포를 가질 것이다. 예를 들어, 먼저 결정화를 개시하고 가장 긴 성장 시간을 갖는 결정(705)(예를 들어, 금속층(401)과 강유전체 막(501) 사이의 이전 계면을 따라 위치된 재료로 형성된 결정(705))은 약 3nm 내지 약 10 nm의 입자 크기를 가질 수 있다. 추가적으로, 나중에 결정화를 개시하고 가장 짧은 성장 시간을 갖는 결정(705)(예를 들어, 금속층(401)과 강유전체 막(501) 사이의 계면으로부터 강유전체 막(501)의 대향측 상에 위치된 재료로 형성된 결정(705))은 약 1 nm 내지 약 7 nm의 입자 크기를 가질 수 있다. 그러나, 임의의 적절한 입자 크기가 이용될 수 있다.
실시예에 따르면, 반도체 디바이스는: 반도체 핀 위의 계면층; 계면층과 물리적으로 접촉하는 결정화된 강유전체층으로서, 결정화된 강유전체층은 복수의 결정질 영역 중 인접한 영역 사이에 결정 입계를 갖는 복수의 결정질 영역을 포함하고, 복수의 결정질 영역 중 각각의 결정질 영역은 복수의 금속 시드 중의 금속 시드를 포함하는, 결정화된 강유전체층; 및 결정화된 강유전체층 위의 도전성 스택을 포함한다. 실시예에서, 금속 시드는 금속 산화물이다. 실시예에서, 결정화된 강유전체층은 전이 금속 산화물을 포함하고, 금속 시드는 전이 금속 산화물에 본딩된 금속을 포함한다. 실시예에서, 금속 시드는 결정화된 강유전체층 내에 균등하게 분포된다. 실시예에서, 금속 시드는 니켈 산화물이다. 실시예에서, 금속 시드는 마그네슘 산화물이다. 실시예에서, 금속 시드는 하프늄 알루미늄 산화물이다.
다른 실시예에 따르면, 반도체 디바이스는: 반도체 핀 위의 도전성 게이트 스택; 반도체 핀 위의 스페이서; 및 도전성 게이트 스택과 스페이서 사이의 결정화된 강유전체층으로서, 결정화된 강유전체층은 복수의 결정질 영역을 포함하고, 결정질 영역 각각은 금속 시드를 포함하고 약 2 nm 내지 약 20 nm의 직경을 갖는 결정 입계를 갖는, 결정화된 강유전체층을 포함한다. 실시예에서, 결정화된 강유전체층 내의 금속 시드의 밀도는 약 10,000 시드/μm2 내지 약 250,000 시드/μm2이다. 실시예에서, 금속 시드는 니켈 산화물이다. 실시예에서, 금속 시드는 하프늄 알루미늄 산화물이다. 실시예에서, 반도체 디바이스는 결정화된 강유전체층 및 반도체 핀 모두와 물리적으로 접촉하는 계면층을 더 포함한다. 실시예에서, 결정화된 강유전체층은 이산화 하프늄을 포함한다.
또 다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은: 반도체 핀 위에 금속 재료를 형성하는 단계; 금속 재료와 물리적으로 접촉하는 강유전체층을 형성하는 단계; 시드를 형성하기 위해 금속 재료를 강유전체층으로 확산시키는 단계; 결정화된 강유전체층을 형성하기 위해 시드를 사용하여 강유전체층을 결정화하는 단계; 및 결정화된 강유전체층 위에 도전성 스택을 형성하는 단계를 포함한다. 실시예에서, 금속 재료를 확산시키는 단계는 적어도 부분적으로 제1 어닐링 프로세스로 수행된다. 실시예에서, 강유전체층을 결정화하는 단계는 적어도 부분적으로 제2 어닐링 프로세스로 수행된다. 실시예에서, 제2 어닐링 프로세스의 온도는 제1 어닐링 프로세스의 온도보다 더 높다. 실시예에서, 제1 어닐링 프로세스의 온도는 약 300 ℃ 내지 약 600 ℃이고, 제2 어닐링 프로세스의 온도는 약 400 ℃ 내지 약 800 ℃이다. 실시예에서, 금속 재료는 시드를 형성하기 위해 강유전체층의 재료와 반응한다. 실시예에서, 시드는 금속 재료이다.
상술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한다. 본 기술 분야의 통상의 기술자는 동일한 목적을 수행하고 및/또는 본원에 소개된 실시예의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 본 기술 분야의 통상의 기술자는 이러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본원에서 다양하게 변화, 치환 및 변경할 수 있음을 또한 인식해야 한다.
실시예
1. 반도체 디바이스로서,
반도체 핀(fin) 위의 계면층;
상기 계면층과 물리적으로 접촉하는 결정화된 강유전체층 - 상기 결정화된 강유전체층은 복수의 결정질 영역들 중 인접한 영역들 사이에 결정 입계(grain boundary)들을 갖는 복수의 결정질 영역들을 포함하고, 상기 복수의 결정질 영역들 중 각각의 결정질 영역은 복수의 금속 시드들 중의 금속 시드를 포함함 - ; 및
상기 결정화된 강유전체층 위의 도전성 스택
을 포함하는, 반도체 디바이스.
2. 제1항에 있어서,
상기 금속 시드들은 금속 산화물인 것인, 반도체 디바이스.
3. 제1항에 있어서,
상기 결정화된 강유전체층은 전이 금속 산화물을 포함하고, 상기 금속 시드들은 상기 전이 금속 산화물에 본딩된 금속을 포함하는 것인, 반도체 디바이스.
4. 제1항에 있어서,
상기 금속 시드들은 상기 결정화된 강유전체층 내에 균등하게 분포되는 것인, 반도체 디바이스.
5. 제1항에 있어서,
상기 금속 시드들은 니켈 산화물인 것인, 반도체 디바이스.
6. 제1항에 있어서,
상기 금속 시드들은 마그네슘 산화물인 것인, 반도체 디바이스.
7. 제1항에 있어서,
상기 금속 시드들은 하프늄 알루미늄 산화물인 것인, 반도체 디바이스.
8. 반도체 디바이스로서,
반도체 핀 위의 도전성 게이트 스택;
상기 반도체 핀 위의 스페이서(spacer)들; 및
상기 도전성 게이트 스택과 상기 스페이서들 사이의 결정화된 강유전체층 - 상기 결정화된 강유전체층은 복수의 결정질 영역들을 포함하고, 상기 결정질 영역들 각각은 금속 시드를 포함하고 약 2 nm 내지 약 20 nm의 직경을 갖는 결정 입계를 가짐 -
을 포함하는, 반도체 디바이스.
9. 제8항에 있어서,
상기 결정화된 강유전체층 내의 상기 금속 시드의 밀도는 약 10,000 시드/μm2 내지 약 250,000 시드/μm2인 것인, 반도체 디바이스.
10. 제8항에 있어서,
상기 금속 시드는 니켈 산화물인 것인, 반도체 디바이스.
11. 제8항에 있어서,
상기 금속 시드는 하프늄 알루미늄 산화물인 것인, 반도체 디바이스.
12. 제8항에 있어서,
상기 결정화된 강유전체층 및 상기 반도체 핀 모두와 물리적으로 접촉하는 계면층
을 더 포함하는, 반도체 디바이스.
13. 제8항에 있어서,
상기 결정화된 강유전체층은 이산화 하프늄을 포함하는 것인, 반도체 디바이스.
14. 반도체 디바이스를 제조하는 방법으로서,
반도체 핀 위에 금속 재료를 형성하는 단계;
상기 금속 재료와 물리적으로 접촉하는 강유전체층을 형성하는 단계;
시드들을 형성하기 위해 상기 금속 재료를 상기 강유전체층으로 확산시키는 단계;
결정화된 강유전체층을 형성하기 위해 상기 시드들을 사용하여 상기 강유전체층을 결정화하는 단계; 및
상기 결정화된 강유전체층 위에 도전성 스택을 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
15. 제14항에 있어서,
상기 금속 재료를 확산시키는 단계는 적어도 부분적으로 제1 어닐링 프로세스로 수행되는 것인, 반도체 디바이스를 제조하는 방법.
16. 제15항에 있어서,
상기 강유전체층을 결정화하는 단계는 적어도 부분적으로 제2 어닐링 프로세스로 수행되는 것인, 반도체 디바이스를 제조하는 방법.
17. 제16항에 있어서,
상기 제2 어닐링 프로세스의 온도는 상기 제1 어닐링 프로세스의 온도보다 더 높은 것인, 반도체 디바이스를 제조하는 방법.
18. 제17항에 있어서,
상기 제1 어닐링 프로세스의 온도는 약 300 ℃ 내지 약 600 ℃이고, 상기 제2 어닐링 프로세스의 온도는 약 400 ℃ 내지 약 800 ℃인 것인, 반도체 디바이스를 제조하는 방법.
19. 제14항에 있어서,
상기 금속 재료는 상기 시드들을 형성하기 위해 상기 강유전체층의 재료와 반응하는 것인, 반도체 디바이스를 제조하는 방법.
20. 제14항에 있어서,
상기 시드들은 상기 금속 재료인 것인, 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스로서,
    반도체 핀(fin) 위의 계면층;
    상기 계면층과 물리적으로 접촉하는 결정화된 강유전체층 - 상기 결정화된 강유전체층은 복수의 결정질 영역들 중 인접한 영역들 사이에 결정 입계(grain boundary)들을 갖는 복수의 결정질 영역들을 포함하고, 상기 복수의 결정질 영역들 중 각각의 결정질 영역은 복수의 금속 시드들 중의 금속 시드를 포함하고, 상기 금속 시드들은 니켈 산화물임 - ; 및
    상기 결정화된 강유전체층 위의 도전성 스택
    을 포함하고, 상기 금속 시드들은 상기 결정화된 강유전체층 내에 균등하게 분포되는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 결정화된 강유전체층은 전이 금속 산화물을 포함하고, 상기 금속 시드들은 상기 전이 금속 산화물에 본딩된 금속을 포함하는 것인, 반도체 디바이스.
  3. 삭제
  4. 반도체 디바이스로서,
    반도체 핀 위의 도전성 게이트 스택;
    상기 반도체 핀 위의 스페이서(spacer)들; 및
    상기 도전성 게이트 스택과 상기 스페이서들 사이의 결정화된 강유전체층 - 상기 결정화된 강유전체층은 복수의 결정질 영역들을 포함하고, 상기 결정질 영역들 각각은 금속 시드를 포함하고 2 nm 내지 10 nm의 직경을 갖는 결정 입계를 가지고, 상기 결정화된 강유전체층 내의 상기 금속 시드의 밀도는 10,000 시드/μm2 내지 250,000 시드/μm2임 -
    을 포함하고, 상기 금속 시드는 상기 결정화된 강유전체층 내에 균등하게 분포되고, 상기 금속 시드는 니켈 산화물인, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 결정화된 강유전체층 및 상기 반도체 핀 모두와 물리적으로 접촉하는 계면층
    을 더 포함하는, 반도체 디바이스.
  6. 반도체 디바이스를 제조하는 방법으로서,
    반도체 핀 위에 금속 재료를 형성하는 단계;
    상기 금속 재료와 물리적으로 접촉하는 강유전체층을 형성하는 단계;
    시드들을 형성하기 위해 상기 금속 재료를 상기 강유전체층으로 확산시키는 단계 - 상기 금속 재료를 확산시키는 단계는 적어도 부분적으로 제1 어닐링 프로세스로 수행됨 -;
    결정화된 강유전체층을 형성하기 위해 상기 시드들을 사용하여 상기 강유전체층을 결정화하는 단계 - 상기 강유전체층을 결정화하는 단계는 적어도 부분적으로 제2 어닐링 프로세스로 수행됨 -; 및
    상기 결정화된 강유전체층 위에 도전성 스택을 형성하는 단계
    를 포함하고,
    상기 제2 어닐링 프로세스의 온도는 상기 제1 어닐링 프로세스의 온도보다 더 높고, 상기 제1 어닐링 프로세스의 온도는 300 ℃ 내지 600 ℃이고, 상기 제2 어닐링 프로세스의 온도는 400 ℃ 내지 800 ℃이고, 상기 시드들은 니켈 산화물인, 반도체 디바이스를 제조하는 방법.
  7. 제4항에 있어서,
    상기 결정화된 강유전체층은 이산화 하프늄을 포함하는 것인, 반도체 디바이스.
  8. 삭제
  9. 제6항에 있어서,
    상기 금속 재료는 상기 시드들을 형성하기 위해 상기 강유전체층의 재료와 반응하는 것인, 반도체 디바이스를 제조하는 방법.
  10. 삭제
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