KR20220053265A - 반도체 장치 - Google Patents

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KR20220053265A
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region
nanowires
disposed
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박범진
강명길
김동원
조근휘
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 영역 및 제1 영역에 인접한 제2 영역, 제1 층, 제1 층 상에 배치되는 절연층 및 절연층 상에 배치되는 제2 층을 포함하는 기판, 제1 영역에서 제2 층 상에 배치되고, 제1 방향으로 연장되고, 제1 불순물이 도핑된 제1 도핑층, 제2 영역에서 제2 층 상에 배치되고, 제1 방향으로 연장되고, 제1 불순물과 다른 제2 불순물이 도핑된 제2 도핑층, 제1 도핑층 상에서 제1 방향으로 연장되고, 수직 방향으로 순차적으로 서로 이격된 제1 복수의 나노와이어, 제2 도핑층 상에서 제1 방향으로 연장되고, 수직 방향으로 순차적으로 서로 이격된 제2 복수의 나노와이어, 제1 방향과 교차하는 제2 방향으로 연장되고, 제1 복수의 나노와이어를 둘러싸는 제1 게이트 전극, 제2 방향으로 연장되고, 제2 복수의 나노와이어를 둘러싸는 제2 게이트 전극, 및 제1 도핑층과 제2 도핑층을 분리하고, 절연층과 접하는 소자 분리막을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 구체적으로, 본 발명은 MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, SOI 기판 상에서 NMOS 영역 및 PMOS 영역 각각에 도핑층을 형성하고, 소자 분리막을 이용하여 NMOS 영역의 도핑층과 PMOS 영역의 도핑층 사이를 완전히 분리시킴으로써, 누설 전류(leakage current)의 발생을 감소시키는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 제1 영역 및 제1 영역에 인접한 제2 영역, 제1 층, 제1 층 상에 배치되는 절연층 및 절연층 상에 배치되는 제2 층을 포함하는 기판, 제1 영역에서 제2 층 상에 배치되고, 제1 방향으로 연장되고, 제1 불순물이 도핑된 제1 도핑층, 제2 영역에서 제2 층 상에 배치되고, 제1 방향으로 연장되고, 제1 불순물과 다른 제2 불순물이 도핑된 제2 도핑층, 제1 도핑층 상에서 제1 방향으로 연장되고, 수직 방향으로 순차적으로 서로 이격된 제1 복수의 나노와이어, 제2 도핑층 상에서 제1 방향으로 연장되고, 수직 방향으로 순차적으로 서로 이격된 제2 복수의 나노와이어, 제1 방향과 교차하는 제2 방향으로 연장되고, 제1 복수의 나노와이어를 둘러싸는 제1 게이트 전극, 제2 방향으로 연장되고, 제2 복수의 나노와이어를 둘러싸는 제2 게이트 전극, 및 제1 도핑층과 제2 도핑층을 분리하고, 절연층과 접하는 소자 분리막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, NMOS 영역 및 NMOS 영역에 인접한 PMOS 영역, NMOS 영역에서 제1 실리콘층으로부터 수직 방향으로 돌출되고, 제1 방향으로 연장되고, 제1 실리콘층 상에 순차적으로 배치된 절연층, 제2 실리콘층 및 제1 불순물이 도핑된 제1 도핑층을 포함하는 제1 하부 패턴, PMOS 영역에서 제1 실리콘층으로부터 수직 방향으로 돌출되고, 제1 방향으로 연장되고, 제1 실리콘층 상에 순차적으로 배치된 절연층, 제2 실리콘층 및 제1 불순물과 다른 제2 불순물이 도핑된 제2 도핑층을 포함하는 제2 하부 패턴, 제1 하부 패턴 상에서 제1 방향으로 연장되고, 수직 방향으로 순차적으로 서로 이격된 제1 복수의 나노와이어, 제2 하부 패턴 상에서 제1 방향으로 연장되고, 수직 방향으로 순차적으로 서로 이격된 제2 복수의 나노와이어, 제1 방향과 교차하는 제2 방향으로 연장되고, 제1 복수의 나노와이어를 둘러싸는 제1 게이트 전극, 제2 방향으로 연장되고, 제2 복수의 나노와이어를 둘러싸는 제2 게이트 전극, 및 제1 하부 패턴과 제2 하부 패턴을 분리하고, 절연층과 접하는 소자 분리막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, NMOS 영역 및 NMOS 영역에 인접한 PMOS 영역, 제1 실리콘층, 제1 실리콘층 상에 배치되는 절연층 및 절연층 상에 배치되는 제2 실리콘층을 포함하는 기판, NMOS 영역에서 제2 실리콘층 상에 배치되고, 제1 방향으로 연장되고, 제1 불순물이 도핑된 제1 도핑층, PMOS 영역에서 제2 실리콘층 상에 배치되고, 제1 방향으로 연장되고, 제1 불순물과 다른 제2 불순물이 도핑된 제2 도핑층, 제1 도핑층 상에서 제1 방향으로 연장되고, 수직 방향으로 순차적으로 서로 이격된 제1 복수의 나노와이어, 제2 도핑층 상에서 제1 방향으로 연장되고, 수직 방향으로 순차적으로 서로 이격된 제2 복수의 나노와이어, 제1 방향과 교차하는 제2 방향으로 연장되고, 제1 복수의 나노와이어를 둘러싸는 제1 게이트 전극, 제2 방향으로 연장되고, 제2 복수의 나노와이어를 둘러싸는 제2 게이트 전극, 제1 게이트 전극의 적어도 일 측에 배치되고, 적어도 일부가 제1 도핑층의 내부로 연장되는 제1 소오스/드레인 영역, 제2 게이트 전극의 적어도 일 측에 배치되고, 적어도 일부가 제2 도핑층의 내부로 연장되는 제2 소오스/드레인 영역, 및 제1 도핑층과 제2 도핑층을 분리하고, 하면이 제1 실리콘층의 내부에 형성되는 소자 분리막을 포함하되, 절연층, 제2 실리콘층 및 제1 도핑층은 제1 실리콘층으로부터 수직 방향으로 돌출되어 제1 하부 패턴을 형성하고, 절연층, 제2 실리콘층 및 제2 도핑층은 제1 실리콘층으로부터 수직 방향으로 돌출되어 제2 하부 패턴을 형성한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
설명의 편의성을 위해, 도 1에서는 제1 층간 절연막(150), 제2 층간 절연막(160), 제1 소오스/드레인 컨택(171) 및 제2 소오스/드레인 컨택(172)은 도시하지 않았다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 소자 분리막(105), 제1 도핑층(111), 제2 도핑층(112), 제1 복수의 나노와이어(NW1), 제2 복수의 나노와이어(NW2), 제1 게이트 구조체(120), 제2 게이트 구조체(130), 제1 내지 제4 핀-컷 게이트 구조체(120_1, 120_2, 130_1, 130_2), 제1 소오스/드레인 영역(141), 제2 소오스/드레인 영역(142), 제1 층간 절연막(150), 제2 층간 절연막(160), 제1 소오스/드레인 컨택(171), 제2 소오스/드레인 컨택(172) 및 실리사이드막(175)을 포함한다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역(Ⅰ) 및 제1 영역(Ⅰ)에 인접한 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 예를 들어, NMOS 영역일 수 있다. 제2 영역(Ⅱ)은 예를 들어, PMOS 영역일 수 있다.
기판(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 걸쳐 배치될 수 있다. 기판(100)은 SOI(silicon-on-insulator) 기판일 수 있다. 기판(100)은 제1 층(101), 제1 층(101) 상에 배치된 절연층(102) 및 절연층(104) 상에 배치된 제2 층(103)을 포함할 수 있다.
제1 층(101) 및 제2 층(103) 각각은 예를 들어, 실리콘(Si)을 포함할 수 있다. 절연층(102)은 절연 물질을 포함할 수 있다. 절연층(102)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 도핑층(111)은 제1 영역(Ⅰ)에서 기판(100) 상에 배치될 수 있다. 즉, 제1 도핑층(111)은 제1 영역(Ⅰ)에서 제2 층(103) 상에 배치될 수 있다. 제1 도핑층(111)은 제1 방향(DR1)으로 연장될 수 있다. 제1 도핑층(111)에는 제1 불순물이 도핑될 수 있다. 제1 불순물은 예를 들어, n형 불순물일 수 있다.
제2 도핑층(112)은 제2 영역(Ⅱ)에서 기판(100) 상에 배치될 수 있다. 즉, 제2 도핑층(112)은 제2 영역(Ⅱ)에서 제2 층(103) 상에 배치될 수 있다. 제2 도핑층(112)은 제1 방향(DR1)으로 연장될 수 있다. 제2 도핑층(112)에는 제1 불순물과 다른 제2 불순물이 도핑될 수 있다. 제2 불순물은 예를 들어, p형 불순물일 수 있다.
소자 분리막(105)은 기판(100) 상에 배치될 수 있다. 소자 분리막(105)은 제2 층(103)으로부터 돌출된 제1 하부 패턴(BP) 및 제2 하부 패턴(BP2)을 정의할 수 있다. 소자 분리막(105)은 제2 층(103)의 내부로 연장되는 소자 분리 트렌치(T1)의 내부에 배치될 수 있다.
소자 분리막(105)은 제1 도핑층(111), 제2 도핑층(112), 제2 층(103), 절연층(102) 및 제1 층(101) 각각과 접할 수 있다. 소자 분리막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
제1 하부 패턴(BP1)은 제1 영역(Ⅰ)에서 제2 층(103)의 일부, 절연층(102), 제1 층(101) 및 제1 도핑층(111)을 포함할 수 있다. 제1 하부 패턴(BP1)은 제2 층(103)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제1 하부 패턴(BP1)은 제1 방향(DR1)으로 연장될 수 있다.
제2 하부 패턴(BP2)은 제2 영역(Ⅱ)에서 제2 층(103)의 일부, 절연층(102), 제1 층(101) 및 제2 도핑층(112)을 포함할 수 있다. 제2 하부 패턴(BP2)은 제2 층(103)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제2 하부 패턴(BP2)은 제1 방향(DR1)으로 연장될 수 있다.
제2 하부 패턴(BP2)은 제1 하부 패턴(BP1)과 이격될 수 있다. 도 1에는 제2 하부 패턴(BP2)이 제1 하부 패턴(BP1)과 제1 방향(DR1)으로 이격되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 하부 패턴(BP1) 및 제2 하부 패턴(BP1)은 소자 분리막(105)에 의해 분리될 수 있다. 구체적으로, 제1 도핑층(111) 및 제2 도핑층(112)은 소자 분리막(105)에 의해 분리될 수 있다. 제1 영역(Ⅰ)에 배치된 제2 층(103)은 제2 영역(Ⅱ)에 배치된 제2 층(103)과 분리될 수 있다. 제1 영역(Ⅰ)에 배치된 절연층(102)은 제2 영역(Ⅱ)에 배치된 절연층(102)과 분리될 수 있다. 여기에서 분리된다는 의미는 서로 접하지 않는 것을 의미한다.
소자 분리막(105)의 하면(105a)은 제1 층(101)의 내부에 형성될 수 있다. 즉, 소자 분리막(105)의 하면(105a)은 절연층(102)의 하면(102a)보다 낮게 형성될 수 있다. 제1 도핑층(111)의 하면(111a)은 소자 분리막(105)의 하면(105a)보다 높게 형성될 수 있다. 또한, 제2 도핑층(112)의 하면(112a)은 소자 분리막(105)의 하면(105a)보다 높게 형성될 수 있다.
소자 분리막(105)의 상면은 제1 도핑층(111)의 상면 및 제2 도핑층(112)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 복수의 나노와이어(NW1)는 제1 하부 패턴(BP1) 상에 배치될 수 있다. 즉, 제1 복수의 나노와이어(NW1)는 제1 영역(Ⅰ)에서 제1 도핑층(111) 상에 배치될 수 있다. 제1 복수의 나노와이어(NW1)는 제1 방향(DR1)으로 연장될 수 있다. 제1 복수의 나노와이어(NW1)는 수직 방향(DR3)으로 순차적으로 서로 이격되어 적층된 복수 개의 나노와이어를 포함할 수 있다.
제2 복수의 나노와이어(NW2)는 제2 하부 패턴(BP2) 상에 배치될 수 있다. 즉, 제2 복수의 나노와이어(NW2)는 제2 영역(Ⅱ)에서 제2 도핑층(112) 상에 배치될 수 있다. 제2 복수의 나노와이어(NW2)는 제1 방향(DR1)으로 연장될 수 있다. 제2 복수의 나노와이어(NW2)는 수직 방향(DR3)으로 순차적으로 서로 이격되어 적층된 복수 개의 나노와이어를 포함할 수 있다.
제2 복수의 나노와이어(NW2)은 제1 복수의 나노와이어(NW1)와 이격될 수 있다. 도 1에는 제2 복수의 나노와이어(NW2)이 제1 복수의 나노와이어(NW1)와 제1 방향(DR1)으로 이격되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2에는 제1 복수의 나노와이어(NW1) 및 제2 복수의 나노와이어(NW2) 3개의 나노놔이어를 포함하는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 구조체(120)는 제1 영역(Ⅰ)에서 기판(100) 상에 배치될 수 있다. 제1 게이트 구조체(120)는 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다.
제1 핀-컷 게이트 구조체(120_1)는 제1 영역(Ⅰ)에서 기판(100) 상에 배치될 수 있다. 제1 핀-컷 게이트 구조체(120_1)는 제2 방향(DR2)으로 연장될 수 있다. 제1 핀-컷 게이트 구조체(120_1)는 제1 게이트 구조체(120)와 제1 방향(DR1)으로 이격될 수 있다.
제2 핀-컷 게이트 구조체(120_2)는 제1 영역(Ⅰ)에서 기판(100) 상에 배치될 수 있다. 제2 핀-컷 게이트 구조체(120_2)는 제2 방향(DR2)으로 연장될 수 있다. 제2 핀-컷 게이트 구조체(120_2)는 제1 게이트 구조체(120)와 제1 방향(DR1)으로 이격될 수 있다. 즉, 제1 게이트 구조체(120)는 제1 핀-컷 게이트 구조체(120_1)와 제2 핀-컷 게이트 구조체(120_2) 사이에 배치될 수 있다.
제1 핀-컷 게이트 구조체(120_1)의 적어도 일부는 제1 하부 패턴(BP1)의 제1 방향(DR1)의 제1 측에 배치된 소자 분리막(105)과 수직 방향(DR3)으로 오버랩될 수 있다. 제2 핀-컷 게이트 구조체(120_2)의 적어도 일부는 제1 하부 패턴(BP1)의 제1 방향(DR1)의 제1 측과 대향하는 제2 측에 배치된 소자 분리막(105)과 수직 방향(DR3)으로 오버랩될 수 있다.
제1 게이트 구조체(120)는 제1 복수의 나노와이어(NW1)를 둘러쌀 수 있다. 제1 핀-컷 게이트 구조체(120_1)는 제1 복수의 나노와이어(NW1)의 제1 종단을 전체적으로 둘러쌀 수 있다. 제2 핀-컷 게이트 구조체(120_2)는 제1 복수의 나노와이어(NW1)의 제1 종단과 대향하는 제2 종단을 전체적으로 둘러쌀 수 있다.
제1 게이트 구조체(120), 제1 핀-컷 게이트 구조체(120_1) 및 제2 핀-컷 게이트 구조체(120_2) 각각은 제1 게이트 전극(121), 제1 게이트 절연막(122), 제1 캡핑 패턴(123), 제1 외부 스페이서(124) 및 제1 내부 스페이서(125)를 포함할 수 있다.
제1 게이트 전극(121)은 제1 영역(Ⅰ)에서 기판(100) 상에 배치될 수 있다. 제1 게이트 전극(121)은 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 전극(121)은 제1 복수의 나노와이어(NW1)를 둘러쌀 수 있다.
제1 게이트 전극(121)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(121)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 게이트 절연막(122)은 제1 게이트 전극(121)의 양 측벽을 따라 배치될 수 있다. 제1 게이트 절연막(122)은 제1 도핑층(111)과 제1 게이트 전극(121) 사이, 소자 분리막(105)과 제1 게이트 전극(121) 사이, 제1 복수의 나노와이어(NW1)와 제1 게이트 전극(121) 사이에 배치될 수 있다. 또한, 제1 게이트 절연막(122)은 제1 내부 스페이서(125)와 제1 게이트 전극(121) 사이 및 제1 외부 스페이서(124)와 제1 게이트 전극(121) 사이에 배치될 수 있다.
제1 게이트 절연막(122)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
다른 몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(122)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(122)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(122)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(122)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 캡핑 패턴(123)은 제1 게이트 전극(121) 상에 배치될 수 있다. 제1 게이트 절연막(122)은 제1 외부 스페이서(124)와 제1 캡핑 패턴(123) 사이에 배치되지 않는 것으로 도시하였지만, 이는 설명의 편의성을 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2에는 제1 캡핑 패턴(123)이 제1 외부 스페이서(124)의 내측벽 사이에 형성되는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 외부 스페이서(124)의 상면도 제1 게이트 전극(121)과 같이 제1 층간 절연막(150)의 상면보다 아래로 리세스될 수 있다. 이 경우, 제1 캡핑 패턴(123)은 제1 외부 스페이서(124)의 상면 및 제1 게이트 전극(121)의 상면 상에 배치될 수 있다.
제1 캡핑 패턴(123)의 상면은 제1 층간 절연막(150)의 상면과 동일 평면 상에 형성될 수 있다. 제1 캡핑 패턴(123)은 예를 들어, 제1 층간 절연막(150)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 캡핑 패턴(123)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 외부 스페이서(124)는 제1 복수의 나노와이어(NW1)의 최상면 상에서 제1 게이트 전극(121)의 측벽을 따라 제2 방향(Y)으로 연장될 수 있다. 제1 외부 스페이서(124)는 제1 복수의 나노와이어(NW1)와 교차할 수 있다.
제1 핀-컷 게이트 구조체(120_1)에 포함된 제1 외부 스페이서(124)의 일부는 소자 분리막(105) 상에 제1 게이트 전극(121)의 측벽을 따라 제2 방향(Y)으로 연장될 수 있다. 또한, 제2 핀-컷 게이트 구조체(120_2)에 포함된 제1 외부 스페이서(124)의 일부는 소자 분리막(105) 상에 제1 게이트 전극(121)의 측벽을 따라 제2 방향(Y)으로 연장될 수 있다.
도 2에는 제1 외부 스페이서(124)가 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 외부 스페이서(124)는 다중막으로 형성될 수 있다.
제1 외부 스페이서(124)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내부 스페이서(125)는 제1 복수의 나노와이어(NW1)의 사이에서 제1 게이트 전극(121)과 제1 소오스/드레인 영역(141) 사이에 배치될 수 있다. 또한, 제1 내부 스페이서(125)는 제1 복수의 나노와이어(NW1)의 최하면과 제1 도핑층(111) 사이에 배치될 수 있다.
제1 내부 스페이서(125)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 게이트 구조체(130)는 제2 영역(Ⅱ)에서 기판(100) 상에 배치될 수 있다. 제2 게이트 구조체(130)는 제2 방향(DR2)으로 연장될 수 있다.
제3 핀-컷 게이트 구조체(130_1)는 제2 영역(Ⅱ)에서 기판(100) 상에 배치될 수 있다. 제3 핀-컷 게이트 구조체(130_1)는 제2 방향(DR2)으로 연장될 수 있다. 제3 핀-컷 게이트 구조체(130_1)는 제2 게이트 구조체(130)와 제1 방향(DR1)으로 이격될 수 있다.
제4 핀-컷 게이트 구조체(130_2)는 제2 영역(Ⅱ)에서 기판(100) 상에 배치될 수 있다. 제4 핀-컷 게이트 구조체(130_2)는 제2 방향(DR2)으로 연장될 수 있다. 제4 핀-컷 게이트 구조체(130_2)는 제2 게이트 구조체(130)와 제1 방향(DR1)으로 이격될 수 있다. 즉, 제2 게이트 구조체(130)는 제3 핀-컷 게이트 구조체(130_1)와 제4 핀-컷 게이트 구조체(130_2) 사이에 배치될 수 있다.
제3 핀-컷 게이트 구조체(130_1)의 적어도 일부는 제2 하부 패턴(BP2)의 제1 방향(DR1)의 제1 측에 배치된 소자 분리막(105)과 수직 방향(DR3)으로 오버랩될 수 있다. 제4 핀-컷 게이트 구조체(130_2)의 적어도 일부는 제2 하부 패턴(BP2)의 제1 방향(DR1)의 제1 측과 대향하는 제2 측에 배치된 소자 분리막(105)과 수직 방향(DR3)으로 오버랩될 수 있다.
제2 게이트 구조체(130)는 제2 복수의 나노와이어(NW2)를 둘러쌀 수 있다. 제3 핀-컷 게이트 구조체(130_1)는 제2 복수의 나노와이어(NW2)의 제1 종단을 전체적으로 둘러쌀 수 있다. 제4 핀-컷 게이트 구조체(130_2)는 제2 복수의 나노와이어(NW2)의 제1 종단과 대향하는 제2 종단을 전체적으로 둘러쌀 수 있다.
제2 게이트 구조체(130), 제3 핀-컷 게이트 구조체(130_1) 및 제4 핀-컷 게이트 구조체(130_2) 각각은 제2 게이트 전극(131), 제2 게이트 절연막(132), 제2 캡핑 패턴(133), 제2 외부 스페이서(134) 및 제2 내부 스페이서(135)를 포함할 수 있다.
제2 게이트 전극(131), 제2 게이트 절연막(132), 제2 캡핑 패턴(133), 제2 외부 스페이서(134) 및 제2 내부 스페이서(135) 각각은 제1 게이트 전극(121), 제1 게이트 절연막(122), 제1 캡핑 패턴(123), 제1 외부 스페이서(124) 및 제1 내부 스페이서(125) 각각과 유사한 구조를 가질 수 있다. 따라서, 제2 게이트 전극(131), 제2 게이트 절연막(132), 제2 캡핑 패턴(133), 제2 외부 스페이서(134) 및 제2 내부 스페이서(135) 각각에 대한 상세한 설명은 생략한다.
제1 소오스/드레인 영역(141)은 제1 하부 패턴(BP1) 상에서 제1 게이트 구조체(120)의 적어도 일 측에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 영역(141)은 제1 하부 패턴(BP1) 상에서 제1 게이트 구조체(120)와 제1 핀-컷 게이트 구조체(120_1) 사이 및 제1 게이트 구조체(120)와 제2 핀-컷 게이트 구조체(120_2) 사이에 배치될 수 있다. 제1 소오스/드레인 영역(141)은 제1 복수의 나노와이어(NW1)와 접할 수 있다. 제1 소오스/드레인 영역(141)의 적어도 일부는 제1 도핑층(111)의 내부로 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2에는 제1 소오스/드레인 영역(141)의 상면이 제1 복수의 나노와이어(NW1)의 최상면과 동일 평면 상에 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 소오스/드레인 영역(141)의 상면은 제1 복수의 나노와이어(NW1)의 최상면보다 높게 형성될 수 있다.
제2 소오스/드레인 영역(142)은 제2 하부 패턴(BP2) 상에서 제2 게이트 구조체(130)의 적어도 일 측에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 영역(142)은 제2 하부 패턴(BP2) 상에서 제2 게이트 구조체(130)와 제3 핀-컷 게이트 구조체(130_1) 사이 및 제2 게이트 구조체(130)와 제4 핀-컷 게이트 구조체(130_2) 사이에 배치될 수 있다. 제2 소오스/드레인 영역(142)은 제2 복수의 나노와이어(NW2)와 접할 수 있다. 제2 소오스/드레인 영역(142)의 적어도 일부는 제2 도핑층(112)의 내부로 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2에는 제2 소오스/드레인 영역(142)의 상면이 제2 복수의 나노와이어(NW2)의 최상면과 동일 평면 상에 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 소오스/드레인 영역(142)의 상면은 제2 복수의 나노와이어(NW2)의 최상면보다 높게 형성될 수 있다.
제1 층간 절연막(150)은 소자 분리막(105), 제1 소오스/드레인 영역(141) 및 제2 소오스/드레인 영역(142)을 덮도록 배치될 수 있다. 제1 층간 절연막(150)의 상면은 제1 게이트 구조체(120)의 상면 및 제2 게이트 구조체(130)의 상면 각각과 동일 평면 상에 형성될 수 있다. 제2 층간 절연막(160)은 제1 캡핑 패턴(123), 제2 캡핑 패턴(133) 및 제1 층간 절연막(150)을 덮도록 배치될 수 있다.
제1 층간 절연막(150) 및 제2 층간 절연막(160) 각각은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 소오스/드레인 컨택(171)은 제2 층간 절연막(160) 및 제1 층간 절연막(150)을 수직 방향(DR3)으로 관통하여 제1 소오스/드레인 영역(141)의 내부로 연장될 수 있다. 제1 소오스/드레인 컨택(172)은 제2 층간 절연막(160) 및 제1 층간 절연막(150)을 수직 방향(DR3)으로 관통하여 제2 소오스/드레인 영역(142)의 내부로 연장될 수 있다.
실리사이드막(175)은 제1 소오스/드레인 영역(141)과 제1 소오스/드레인 컨택(171) 사이에 배치될 수 있다. 실리사이드막(175)은 제1 소오스/드레인 영역(141)과 제1 소오스/드레인 컨택(171) 사이의 경계면의 프로파일을 따라 배치될 수 있다. 또한, 실리사이드막(175)은 제2 소오스/드레인 영역(142)과 제2 소오스/드레인 컨택(172) 사이에 배치될 수 있다. 실리사이드막(175)은 제2 소오스/드레인 영역(142)과 제2 소오스/드레인 컨택(172) 사이의 경계면의 프로파일을 따라 배치될 수 있다. 실리사이드막(175)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 SOI 기판 상에서 NMOS 영역 및 PMOS 영역 각각에 도핑층을 형성하고, 소자 분리막을 이용하여 NMOS 영역의 도핑층과 PMOS 영역의 도핑층 사이를 완전히 분리시킴으로써, 누설 전류(leakage current)의 발생을 감소시킬 수 있다.
이하에서, 도 4를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 4는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4를 참조하면 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 소자 분리 트렌치(T2)가 절연막(102)의 하면(102a)까지 연장될 수 있다. 소자 분리막(205)은 소자 분리 트렌치(T2)의 내부에 배치될 수 있다.
소자 분리막(205)의 하면(205a)은 절연막(102)의 하면(102a)과 동일 평면 상에 형성될 수 있다. 소자 분리막(205)은 제1 도핑층(111)과 제2 도핑층(112)을 완전히 분리시킬 수 있다. 소자 분리막(205)은 제1 영역(Ⅰ)에 배치된 제2 층(103)과 제2 영역(Ⅱ)에 배치된 제2 층(103)을 완전히 분리시킬 수 있다. 소자 분리막(205)은 제1 영역(Ⅰ)에 배치된 절연막(102)과 제2 영역(Ⅱ)에 배치된 절연막(102)을 완전히 분리시킬 수 있다.
이하에서, 도 5를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5를 참조하면 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 소자 분리 트렌치(T3)가 절연막(102)의 내부로 연장될 수 있다. 소자 분리막(305)은 소자 분리 트렌치(T3)의 내부에 배치될 수 있다.
소자 분리막(305)의 하면(305a)은 절연층(102)의 내부에 형성될 수 있다. 소자 분리막(305)은 제1 도핑층(111)과 제2 도핑층(112)을 완전히 분리시킬 수 있다. 소자 분리막(305)은 제1 영역(Ⅰ)에 배치된 제2 층(103)과 제2 영역(Ⅱ)에 배치된 제2 층(103)을 완전히 분리시킬 수 있다. 제1 영역(Ⅰ)에 배치된 절연막(102) 및 제2 영역(Ⅱ)에 배치된 절연막(102)은 소자 분리막(305)의 하부에서 연결될 수 있다.
이하에서, 도 6을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 소자 분리 트렌치(T4)가 제2 층(103)의 하면(103a)까지 연장될 수 있다. 소자 분리막(405)은 소자 분리 트렌치(T3)의 내부에 배치될 수 있다.
소자 분리막(405)의 하면(405a)은 제2 층(103)의 하면(103a)과 동일 평면 상에 형성될 수 있다. 소자 분리막(405)은 제1 도핑층(111)과 제2 도핑층(112)을 완전히 분리시킬 수 있다. 소자 분리막(405)은 제1 영역(Ⅰ)에 배치된 제2 층(103)과 제2 영역(Ⅱ)에 배치된 제2 층(103)을 완전히 분리시킬 수 있다.
이하에서, 도 7을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하면 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 PMOS 영역인 제2 영역(Ⅱ)에 내부 스페이서가 배치되지 않는다.
제2 게이트 구조체(530), 제3 핀-컷 게이트 구조체(530_1) 및 제4 핀-컷 게이트 구조체(530_2) 각각은 제2 게이트 전극(531), 제2 게이트 절연막(532), 제2 캡핑 패턴(133) 및 제2 외부 스페이서(134)를 포함할 수 있다. 제2 게이트 절연막(532)은 제2 소오스/드레인 영역(142)과 접할 수 있다.
이하에서, 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8을 참조하면 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 NMOS 영역인 제1 영역(Ⅰ) 및 PMOS 영역인 제2 영역(Ⅱ) 각각에 내부 스페이서가 배치되지 않는다.
제1 게이트 구조체(630), 제1 핀-컷 게이트 구조체(620_1) 및 제2 핀-컷 게이트 구조체(620_2) 각각은 제1 게이트 전극(621), 제1 게이트 절연막(622), 제1 캡핑 패턴(123) 및 제1 외부 스페이서(124)를 포함할 수 있다. 제1 게이트 절연막(662)은 제1 소오스/드레인 영역(141)과 접할 수 있다.
제2 게이트 구조체(630), 제3 핀-컷 게이트 구조체(630_1) 및 제4 핀-컷 게이트 구조체(630_2) 각각은 제2 게이트 전극(631), 제2 게이트 절연막(632), 제2 캡핑 패턴(133) 및 제2 외부 스페이서(134)를 포함할 수 있다. 제2 게이트 절연막(632)은 제2 소오스/드레인 영역(142)과 접할 수 있다.
이하에서, 도 2, 도 9 내지 도 18을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 9를 참조하면, NMOS 영역인 제1 영역(Ⅰ) 및 PMOS 영역인 제2 영역(Ⅱ)에 걸쳐 기판(100)이 형성될 수 있다. 기판(100)은 SOI 기판일 수 있다. 즉, 기판(100)은 제1 층(101), 제1 층(101) 상에 배치된 절연층(102) 및 절연층(102) 상에 배치된 제2 층(103)을 포함할 수 있다.
제1 층(101) 및 제2 층(103) 각각은 예를 들어, 실리콘(Si)을 포함할 수 있다. 절연층(102)을 절연 물질 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
도 10을 참조하면, 제2 층(103)의 내부에 제1 도핑층(111) 및 제2 도핑층(112)이 형성될 수 있다. 제1 도핑층(111)은 제1 영역(Ⅰ)에서 제2 층(103)의 내부에 형성될 수 있다. 제1 도핑층(111)은 제1 영역(Ⅰ)에서 제2 층(103)의 내부에 p형 불순물을 도핑하여 형성될 수 있다. 제2 도핑층(112)은 제2 영역(Ⅱ)에서 제2 층(103)의 내부에 형성될 수 있다. 제2 도핑층(112)은 제2 영역(Ⅱ)에서 제2 층(103)의 내부에 n형 불순물을 도핑하여 형성될 수 있다.
도 10에는 제1 도핑층(111) 및 제2 도핑층(112)이 접하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 도핑층(111) 및 제2 도핑층(112)은 서로 이격될 수 있다. 즉, 제1 도핑층(111)과 제2 도핑층(112) 사이에 제2 층(103)이 배치될 수 있다.
도 11을 참조하면, 제1 도핑층(111) 및 제2 도핑층(112) 상에 제1 반도체층(11) 및 제2 반도체층(12)이 교대로 적층된 적층 구조체(10)가 형성될 수 있다. 예를 들어, 적층 구조체(10)의 최하부에는 제1 반도체층(11)이 형성되고, 적층 구조체(10)의 최상부에는 제2 반도체층(12)이 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 반도체층(11)은 예를 들어, 실리콘(Si)을 포함할 수 있다. 제2 반도체층(12)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다.
도 12를 참조하면, 적층 구조체(10), 제1 도핑층(111)의 일부, 제2 도핑층(112)의 일부, 제2 층(103) 및 절연층(102)을 수직 방향(DR3)으로 식각하여 소자 분리 트렌치(T1)가 형성될 수 있다.
소자 분리 트렌치(T1)는 제1 도핑층(111)과 제2 도핑층(112) 사이의 경계 부분에 형성될 수 있다. 즉, 소자 분리 트렌치(T1)는 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 사이의 경계 부분에 형성될 수 있다. 소자 분리 트렌치(T1)는 제1 층(101)의 내부로 연장될 수 있다.
도 13을 참조하면, 소자 분리 트렌치(T1)의 내부에 소자 분리막(105)이 형성될 수 있다. 소자 분리막(105)의 하면(105a)은 제1 층(101)의 내부에 형성될 수 있다. 즉, 소자 분리막(105)의 하면(105a)은 제1 도핑층(111)의 하면(111a), 제2 도핑층(112)의 하면(112a), 제2 층(103)의 하면(103a) 및 절연층(102)의 하면(102a) 각각보다 낮게 형성될 수 있다.
도 14를 참조하면, 적층 구조체(10)상에 제1 더미 게이트(120D) 및 제2 더미 게이트(130D)가 형성될 수 있다. 제1 더미 게이트(120D)는 제1 영역(Ⅰ)에 형성된 적층 구조체(10) 상에 형성될 수 있다. 제1 더미 게이트(120D)의 일부는 제1 도핑층(111)의 제1 방향(DR1)의 양 측에 형성된 소자 분리막(105) 상에 형성될 수 있다. 제2 더미 게이트(130D)는 제2 영역(Ⅱ)에 형성된 적층 구조체(10) 상에 형성될 수 있다. 제2 더미 게이트(130D)의 일부는 제2 도핑층(112)의 제1 방향(DR1)의 양 측에 형성된 소자 분리막(105) 상에 형성될 수 있다.
이어서, 제1 더미 게이트(120D)의 측벽을 따라 제1 외부 스페이서(124)가 형성되고, 제2 더미 게이트(130D)의 측벽을 따라 제2 외부 스페이서(134)가 형성될 수 있다.
도 15를 참조하면, 제1 더미 게이트(120D) 및 제1 외부 스페이서(124)를 마스크로 이용하여 제1 적층 구조체(10)을 식각하여 제1 도핑층(111) 상에 리세스(R)가 형성될 수 있다. 또한, 제2 더미 게이트(130D) 및 제2 외부 스페이서(134)를 마스크로 이용하여 제1 적층 구조체(10)를 식각하여 제2 도핑층(112) 상에 리세스(R)가 형성될 수 있다. 이 경우, 제1 반도체층(11)의 일부가 식각될 수 있다.
리세스(R)는 예를 들어, 제1 도핑층(111) 및 제2 도핑층(112) 각각의 내부로 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 더미 게이트(120D)의 하부에서 식각된 제2 반도체층(12)은 제1 복수의 나노와이어(NW1)로 정의될 수 있다. 또한, 제2 더미 게이트(130D)의 하부에서 식각된 제2 반도체층(12)은 제2 복수의 나노와이어(NW2)로 정의될 수 있다.
도 16을 참조하면, 제1 영역(Ⅰ)에서 제1 반도체층(11)의 일부가 식각된 부분에 제1 내부 스페이서(125)가 형성될 수 있다. 또한, 제2 영역(Ⅱ)에서 제1 반도체층(11)의 일부가 식각된 부분에 제2 내부 스페이서(135)가 형성될 수 있다.
이어서, 제1 영역(Ⅰ)에 형성된 리세스(R)의 내부에 제1 소오스/드레인 영역(141)이 형성될 수 있다. 또한, 제2 영역(Ⅱ)에 형성된 리세스(R)의 내부에 제2 소오스/드레인 영역(142)이 형성될 수 있다.
도 17을 참조하면, 소자 분리막(105), 제1 소오스/드레인 영역(141) 및 제2 소오스/드레인 영역(142)을 덮도록 제1 층간 절연막(150)이 형성될 수 있다. 이어서, 제1 더미 게이트(120D) 및 제2 더미 게이트(130D) 각각이 제거될 수 있다.
도 18을 참조하면, 제1 더미 게이트(120D)가 제거된 부분에 제1 게이트 절연막(122), 제1 게이트 전극(121) 및 제1 캡핑 패턴(123)이 순차적으로 형성될 수 있다. 또한, 제2 더미 게이트(130D)가 제거된 부분에 제2 게이트 절연막(132), 제2 게이트 전극(131) 및 제2 캡핑 패턴(133)이 순차적으로 형성될 수 있다.
도 2를 참조하면, 제1 캡핑 패턴(123), 제2 캡핑 패턴(133) 및 제1 층간 절연막(150)을 덮도록 제2 층간 절연막(160)이 형성될 수 있다.
이어서, 제1 소오소/드레인 영역(141) 상에 실리사이드막(175) 및 제1 소오스/드레인 컨택(171)이 형성될 수 있다. 또한, 제2 소오소/드레인 영역(142) 상에 실리사이드막(175) 및 제2 소오스/드레인 컨택(172)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 소자 분리막
111: 제1 도핑층 112: 제2 도핑층
BP1: 제1 하부 패턴 BP2: 제2 하부 패턴
NW1: 제1 복수의 나노와이어 NW2: 제2 복수의 나노와이어
120: 제1 게이트 구조체 130: 제2 게이트 구조체
141: 제1 소오스/드레인 영역 142: 제2 소오스/드레인 영역
150: 제1 층간 절연막 160: 제2 층간 절연막

Claims (10)

  1. 제1 영역 및 상기 제1 영역에 인접한 제2 영역;
    제1 층, 상기 제1 층 상에 배치되는 절연층 및 상기 절연층 상에 배치되는 제2 층을 포함하는 기판;
    상기 제1 영역에서 상기 제2 층 상에 배치되고, 제1 방향으로 연장되고, 제1 불순물이 도핑된 제1 도핑층;
    상기 제2 영역에서 상기 제2 층 상에 배치되고, 상기 제1 방향으로 연장되고, 상기 제1 불순물과 다른 제2 불순물이 도핑된 제2 도핑층;
    상기 제1 도핑층 상에서 상기 제1 방향으로 연장되고, 수직 방향으로 순차적으로 서로 이격된 제1 복수의 나노와이어;
    상기 제2 도핑층 상에서 상기 제1 방향으로 연장되고, 상기 수직 방향으로 순차적으로 서로 이격된 제2 복수의 나노와이어;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 복수의 나노와이어를 둘러싸는 제1 게이트 전극;
    상기 제2 방향으로 연장되고, 상기 제2 복수의 나노와이어를 둘러싸는 제2 게이트 전극; 및
    상기 제1 도핑층과 상기 제2 도핑층을 분리하고, 상기 절연층과 접하는 소자 분리막을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 층은 상기 소자 분리막에 의해 분리되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 절연층은 상기 소자 분리막에 의해 분리되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 소자 분리막의 하면은 상기 제1 층의 내부에 형성되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 소자 분리막의 하면은 상기 절연층의 하면과 동일 평면 상에 형성되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 소자 분리막의 하면은 상기 절연층의 내부에 형성되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 소자 분리막의 하면은 상기 제2 층의 하면과 동일 평면 상에 형성되는 반도체 장치.
  8. NMOS 영역 및 상기 NMOS 영역에 인접한 PMOS 영역;
    상기 NMOS 영역에서 제1 실리콘층으로부터 수직 방향으로 돌출되고, 제1 방향으로 연장되고, 상기 제1 실리콘층 상에 순차적으로 배치된 절연층, 제2 실리콘층 및 제1 불순물이 도핑된 제1 도핑층을 포함하는 제1 하부 패턴;
    상기 PMOS 영역에서 상기 제1 실리콘층으로부터 상기 수직 방향으로 돌출되고, 상기 제1 방향으로 연장되고, 상기 제1 실리콘층 상에 순차적으로 배치된 상기 절연층, 상기 제2 실리콘층 및 상기 제1 불순물과 다른 제2 불순물이 도핑된 제2 도핑층을 포함하는 제2 하부 패턴;
    상기 제1 하부 패턴 상에서 상기 제1 방향으로 연장되고, 상기 수직 방향으로 순차적으로 서로 이격된 제1 복수의 나노와이어;
    상기 제2 하부 패턴 상에서 상기 제1 방향으로 연장되고, 상기 수직 방향으로 순차적으로 서로 이격된 제2 복수의 나노와이어;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 복수의 나노와이어를 둘러싸는 제1 게이트 전극;
    상기 제2 방향으로 연장되고, 상기 제2 복수의 나노와이어를 둘러싸는 제2 게이트 전극; 및
    상기 제1 하부 패턴과 상기 제2 하부 패턴을 분리하고, 상기 절연층과 접하는 소자 분리막을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제2 실리콘층은 상기 소자 분리막에 의해 분리되는 반도체 장치.
  10. 제 8항에 있어서,
    상기 제1 도핑층의 하면 및 상기 제2 도핑층의 하면 각각은 상기 소자 분리막의 하면보다 높게 형성되는 반도체 장치.
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