KR20210000815A - 반도체 장치 및 그 제조 방법 - Google Patents

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lower semiconductor
semiconductor device
channel pattern
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판 상의 매립 절연층, 절연막 상에, 제1 물질을 포함하는 하부 반도체 층, 하부 반도체 층 상에, 하부 반도체 층과 이격되고, 제1 물질과 다른 제2 물질을 포함하는 채널 패턴, 및 채널 패턴의 적어도 일부를 감싸는 게이트 전극을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
또한, 최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 이에 따라, 반도체 장치에 포함된 트랜지스터의 작은 구조적 차이는 반도체 장치의 성능에 큰 영향을 준다. 성능 요구 사항을 충족시키기 위해, SOI(Silicon On insulator) 기판이 이용될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판 상의 매립 절연층, 절연막 상에, 제1 물질을 포함하는 하부 반도체 층, 하부 반도체 층 상에, 하부 반도체 층과 이격되고, 제1 물질과 다른 제2 물질을 포함하는 채널 패턴, 및 채널 패턴의 적어도 일부를 감싸는 게이트 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 제1 물질을 포함하는 하부 반도체 층, 하부 반도체 층 상에, 도전성 패턴과 도전성 패턴 상의 상부 반도체 층을 포함하는 적층 구조체로, 상부 반도체 층은 제1 물질과 다른 제2 물질을 포함하는 적층 구조체, 및 하부 반도체 층 상에, 상부 반도체 층과 연결되는 소오스/드레인 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 실리콘 기판, 실리콘 기판 상에, 산화물을 포함하는 매립 절연층, 매립 절연층 상에, 리세스를 포함하는 하부 반도체 층, 하부 반도체 층과 이격되는 제1 실리콘 채널 패턴, 제1 실리콘 채널 패턴 상의 제2 실리콘 채널 패턴, 하부 반도체 층 상에, 제1 실리콘 채널 패턴 및 제2 실리콘 채널 패턴의 적어도 일부를 감싸는 게이트 전극, 및 제1 실리콘 채널 패턴 및 제2 실리콘 채널 패턴과와 연결되고, 리세스의 적어도 일부를 채우는 소오스/드레인 영역을 포함하되, 상기 하부 반도체 층은 상기 제1 실리콘 채널 패턴 및 상기 제2 실리콘 채널 패턴과와 다른 물질을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 2 내지 도 9는 몇몇 실시예들에 따른 도 1의 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 12 및 도 13은 몇몇 실시예들에 따른 도 11의 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
SOI 기판 상에 트랜지스터 구조를 형성하려면, SOI 기판을 형성하는 매립 절연층 상에 실리콘(Si)층의 형성이 필요할 수 있다. 그러나, 매립 절연층 상의 실리콘의 두께가 얇은 경우, 반도체 장치의 제조 과정에서 소오스/드레인 리세스를 형성할 때 마진(margin)이 부족하여 언애치(unetch)가 발생할 수 있다. 하지만, 매립 절연층 상의 실리콘의 두께가 두꺼운 경우엔, 반도체 장치의 누설 전류가 증가할 수 있다. 따라서, 이하의 설명을 통해, 매립 절연층 상에 실리콘층 대신 실리콘 게르마늄(SiGe)층을 형성하여, 반도체 장치의 제조 과정 중에는 실리콘 게르마늄층을 두껍게 형성하여 마진을 높이는 동시에, 반도체 장치의 제조 후에는 얇은 실리콘 게르마늄층의 두께를 유지하여 반도체 장치의 누설 전류를 줄이는 몇몇 실시예들에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 1을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 기판(100), 기판(100) 상의 매립 절연층(110), 매립 절연층(110) 상의 하부 반도체 층(200), 하부 반도체 층(200) 상의 도전성 패턴(400)과 제1 채널 패턴(320_1)와 제2 채널 패턴(320_2)와 제3 채널 패턴(320_3), 게이트 스페이서(108), 캡핑 패턴(350), 및 복수의 컨택들(800)을 포함할 수 있다. 도전성 패턴(400)은 게이트 전극(330)과 게이트 절연막(220)을 포함할 수 있다. 참고적으로, 복수의 채널 패턴들(320_1, 320_2, 및 320_3)과 복수의 도전성 패턴들(220 및 230)은 기판(100)의 두께 방향으로 3개가 되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 참고적으로, 복수의 채널 패턴들(320_1, 320_2, 및 320_3)은 제1 채널 패턴(320_1), 제2 채널 패턴(320_2), 및 제3 채널 패턴(320_3)를 통칭할 수 있다.
기판(100)은 예를 들어, 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
매립 절연층(110)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 설명의 편의를 위해, 매립 절연층(110)은 예시적으로 실리콘 산화물인 것으로 설명한다.
즉, 기판(100)과 기판(100) 상의 매립 절연층(110)은 SOI(Silicon-On-Insulator)일 수 있다. 따라서, 매립 절연층(110)은, SOI 기판(100 및 110)의 BOX(Burried Oxide) 층일 수 있다.
하부 반도체 층(200)은 매립 절연층(110) 상에 배치될 수 있다. 하부 반도체 층(200)은 실리콘 게르마늄(SiGe)일 수 있다. 몇몇 실시예들에 따른 반도체 장치의 제조 과정에서, 실리콘 게르마늄의 두께를 두껍게 해, 소오스/드레인 리세스를 형성할 때, 언애치(unetch)의 발생을 막을 수 있다. 하지만, 반도체 제조 과정에서 형성되는 희생막들의 물질과 같을 수 있기 때문에, 희생막들의 제거시 하부 반도체 층(200)을 구성하는 실리콘 게르마늄 역시 일부 제거될 수 있다. 따라서, 반도체 장치의 제조 방법에 따른 제조 후 반도체 장치에 남은 하부 반도체 층(200)의 두께는 얇을 수 있으며, 이를 통해 몇몇 실시예들에 따른 반도체 장치의 누설 전류 악화를 방지할 수 있으며, 누설 커패시턴스 또한 줄일 수 있다.
도전성 패턴(400)은 하부 반도체 층(200) 상에 형성될 수 있다. 도전성 패턴(400)은 게이트 전극(330)을 포함할 수 있다. 게이트 전극(330)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또한, 게이트 전극(330)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(330)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도전성 패턴(400)은 또한, 게이트 전극(330)을 둘러싸는 게이트 절연막(220)을 포함할 수 있다. 게이트 절연막(220)은 이에 제한되지 않고, 게이트 전극(330)의 상면만 제외하고, 나머지를 둘러싸는 형상일 수 있다. 게이트 절연막(220)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도전성 패턴(400) 상에 상부 반도체 층을 포함하는 적층 구조체(500)가 형성될 수 있다. 상부 반도체 층을 포함하는 적층 구조체(500)는 복수의 채널 패턴들(320_1, 320_2, 및 320_3)와 게이트 절연막(220)으로 둘러싸인 게이트 전극(330)이 교대로 형성될 수 있다.
복수의 채널 패턴들(320_1, 320_2, 및 320_3)는 예를 들어, 원소 반도체 물질인 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 또한, 복수의 채널 패턴들(320_1, 320_2, 및 320_3)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다.
복수의 채널 패턴들(320_1, 320_2, 및 320_3)이 IV-IV족 화합물 반도체를 포함하는 경우를 예로 들면, 복수의 채널 패턴들(320_1, 320_2, 및 320_3)은 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 복수의 채널 패턴들(320_1, 320_2, 및 320_3)이 III-V족 화합물 반도체를 포함하는 경우를 예로 들면, 복수의 채널 패턴들(320_1, 320_2, 및 320_3)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나를 포함할 수 있다.
캡핑 패턴(350)은 게이트 전극(330)과 게이트 절연막(220)의 상면 상에 배치될 수 있다. 캡핑 패턴(350)은 절연 물질을 포함할 수 있다.
도시된 것과 달리, 캡핑 패턴은 생략될 수도 있다.
게이트 스페이서(108)는 게이트 절연막(220)과 캡핑 패턴(350)의 양 측면 상에 형성될 수 있다. 예를 들어, 게이트 절연막(220), 게이트 전극(330), 및 캡핑 패턴(350)은 게이트 스페이서(108)의 내측벽이 형성하는 트렌치를 채우도록 형성될 수 있다.
게이트 스페이서(108)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
하부 반도체 층(200)과 도전 패턴(400) 및 상부 반도체 층을 포함하는 적층 구조체(500)와 연결되는 소오스/드레인 영역(700)이 배치될 수 있다. 소오스/드레인 영역(700)은 제1 방향(x 방향)의 최대 폭이 제2 방향(y 방향)의 최대 폭보다 좁을 수 있으나 이에 제한되지 않는다. 또한, 소오스/드레인 영역(700)의 측벽이 곡선 형태를 가져, 복수의 채널 패턴들(320_1, 320_2, 및 320_3)이 PMOS 실리콘인 경우, 복수의 채널 패턴들(320_1, 320_2, 및 320_3)에 스트레스를 가하여 채널 이동도를 증가시킬 수 있다.
소오스/드레인 영역(700)의 상부엔 실리사이드(900)가 형성될 수 있으며, 실리사이드(900) 상에 복수의 컨택(800)이 형성될 수 있다.
몇몇 실시예들에 따른 반도체 장치의 하부 반도체 층(200)은 제1 두께(D1)를 가질 수 있다. 이는 후술하는 제2 두께(D2) 및 제3 두께(D3)보다 작을 수 있으며, 이를 통해 반도체 장치가 소오스/드레인과 만나는 면적을 최소화시켜 오프 상태에서의 누설 전류 혹은 누설 커패시턴스를 줄일 수 있다.
또한, 몇몇 실시예들에 따른 반도체 장치의 제조 시 하부 반도체 층(200)을 제2 두께(D2)로 두껍게 형성하여, 소오스/드레인 영역(700)을 형성하기 위한 리세스 형성시 소오스/드레인 영역(700)의 -y 방향으로의 최하면이 하부 반도체 층(200)을 뚫고 매립 절연층(110)까지 형성되거나, 하부 반도체 층(200)까지 소오스/드레인 영역(700)이 형성되지 않는 언애치(unetch) 현상이 발생하는 것을 막을 수 있다.
도 2 내지 도 9는 몇몇 실시예들에 따른 도 1의 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이하에서는, 상술한 내용과 중복되는 설명은 생략한다.
도 2를 참조하면, 기판(100) 상에 형성된 매립 절연층(110) 상에 하부 반도체 층(200)을 형성할 수 있다. 하부 반도체 층(200) 상에는 희생막(210)과 제1 채널 패턴(320_1)가 연속적으로 적층된 제1 예비 적층 구조체(300_1)가 형성될 수 있다. 제1 예비 적층 구조체(300_1) 상에는 희생막(210)과 제2 채널 패턴(320_2)가 연속적으로 적층된 제2 예비 적층 구조체(300_2)가 형성될 수 있다. 제2 예비 적층 구조체(300_2) 상에는 희생막(210)과 제3 채널 패턴(320_3)가 연속적으로 적층된 제3 예비 적층 구조체(300_3)가 형성될 수 있다. 각각의 예비 적층 구조체들(300_1, 300_2, 및 300_3)은 이에 제한되지 않고, 희생막(210)과 채널 패턴들을 더 포함할 수 있다. 또한, 예비 적층 구조체들의 개수는 이에 제한되지 않는다.
각각의 희생막(210)은 서로 동일한 물질을 포함할 수 있고, 희생막(210)과 복수의 채널 패턴들(320_1, 320_2, 및 320_3)은 서로 다른 물질을 포함할 수 있다. 또한, 각각의 희생막(210)은 기판의 두께 방향인 y 방향으로 제3 두께(D3)를 가질 수 있다. 각각의 희생막(210)의 두께는 서로 다를 수도 있으나, 이하에서는 서로 같은 제3 두께(D3)를 갖는 것으로 설명한다.
몇몇 실시예들에 따른 반도체 장치에서 각각의 희생막(210)은 실리콘 게르마늄을 포함하는 것으로 설명한다. 또한, 복수의 채널 패턴들(320_1, 320_2, 및 320_3)은 희생막(210)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
예를 들어, 복수의 채널 패턴들(320_1, 320_2, 및 320_3)은 트랜지스터의 채널 영역으로 사용될 수 있는 물질을 포함할 수 있다. 즉, PMOS의 경우, 복수의 채널 패턴들(320_1, 320_2, 및 320_3)은 정공의 이동도가 높은 물질을 포함할 수 있고, NMOS의 경우, 복수의 채널 패턴들(320_1, 320_2, 및 320_3)은 전자의 이동도가 높은 물질을 포함할 수 있다. 이하에서는, 복수의 채널 패턴들(320_1, 320_2, 및 320_3)이 실리콘을 포함하는 것으로 설명한다.
참고적으로, 복수의 채널 패턴들(320_1, 320_2, 및 320_3) 각각이 실리콘을 포함하는 경우, 복수의 실리콘 채널 패턴들로 기재될 수도 있다.
매립 절연층(110) 상의 하부 반도체 층(200)은 기판(100)의 두께 방향인 y 방향으로 제2 두께(D2)를 가질 수 있다. 제2 두께(D2)는 도 1의 제1 두께(D1)보다 두꺼울 수 있다. 또한, 제2 두께(D2)는 제3 두께(D3)보다 두꺼울 수 있다. 하지만, 이에 제한되지 않고 제3 두께(D3)와 같을 수 있다.
매립 절연층(110)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
하부 반도체 층(200)은 희생막(210)과 같은 실리콘 게르마늄을 포함할 수 있다. 즉, 몇몇 실시예들에 따른 반도체 장치의 제조 과정에서 하부 반도체 층(200)의 제2 두께(D2)를 조절하여, 후술하는 소오스/드레인 리세스 형성시에 언애치(unetch)가 발생하는 것을 막을 수 있다.
또한, 하부 반도체 층(200)이 희생막(210)과 같은 실리콘 게르마늄을 포함할 수 있기 때문에, 후술하는 희생막(210)의 제거시 하부 반도체 층(200)도 제거될 수 있어 초기의 제2 두께(D2)보다 작은 제1 두께(D1)를 갖는 몇몇 실시예들에 따른 반도체 장치가 형성될 수 있다.
즉, 몇몇 실시예들에 따른 반도체 장치의 하부 반도체 층(200)의 제1 두께(D1)는 몇몇 실시예들에 따른 반도체 장치의 제조 과정에서의 제2 두께(D2)보다 작아짐으로써, 오프 상태에서의 누설 전류 혹은 누설 커패시턴스의 영향을 줄일 수 있다.
하부 반도체 층(200)에서 게르마늄이 실리콘 게르마늄에서 차지하는 제1 비중은, 희생막(210)에서 게르마늄이 실리콘 게르마늄에서 차지하는 제2 비중보다 더 작을 수 있다. 희생막(210)을 제거하는 과정에서, 실리콘 게르마늄의 게르마늄 비중에 따라 제거되는 속도가 달라질 수 있다. 즉, 실리콘 게르마늄에서 게르마늄이 차지하는 비중이 더 작을수록 제거되는 속도는 더 빨라질 수 있다. 따라서, 하부 반도체 층(200)에서 게르마늄이 차지하는 비중이, 희생막(210)에서 게르마늄이 차지하는 비중보다 더 낮게 된다면, 후술하는 희생막(210)을 제거하는 과정에서 하부 반도체 층(200)이 희생막(210)보다 더 빨리 제거될 수 있다.
따라서, 하부 반도체 층(200)의 게르마늄이 차지하는 비중을 낮게 해주면, 하부 반도체 층(200)의 제2 두께(D2)를 더 두껍게 가져갈 수 있어, 몇몇 실시예들에 따른 반도체 장치의 제조 과정에서 발생하는 언애치(unetch) 현상을 억제함과 동시에, 희생막(210)의 제거와 함께 하부 반도체 층(200)이 더 빠르게 제거됨으로써, 몇몇 실시예들에 따른 반도체 장치의 하부 반도체 층(200)의 제1 두께(D1)가 얇은 두께를 가질 수 있어, 몇몇 실시예들에 따른 반도체 장치의 오프 상태에서의 누설 전류 혹은 누설 커패시턴스를 억제할 수 있다.
제3 예비 적층 구조체(300_3) 상에 마스크 패턴(350)을 이용하여, 희생 게이트(104)와 희생 게이트(104) 상의 마스크 패턴(350)을 형성할 수 있다. 희생 게이트(104)는 예를 들어, 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다.
이어서, 도 3을 참조하면, 제3 예비 적층 구조체(300_3)의 상면, 희생 게이트(104)의 측면, 및 마스크 패턴(350)을 덮도록 게이트 스페이서(108)를 컨포멀하게 형성할 수 있다.
게이트 스페이서(108)는 실리콘 산탄질화물(SiOCN)을 포함할 수 있지만, 이에 제한되지 않는다.
이어서, 도 4를 참조하면, 게이트 스페이서(108)를 식각하여 하부 반도체 층(200)의 적어도 일부를 노출하는 소오스/드레인 리세스(R1)를 형성할 수 있다.
몇몇 실시예들에 따른 반도체 장치의 제조 방법에서, 하부 반도체 층(200)의 제2 두께(D2)는 소오스/드레인 리세스(R1) 형성 시 언애치(unetch)가 발생하지 않을 정도로 두껍게 형성시킬 수 있다.
따라서, 충분히 두꺼운 제2 두께(D2)를 갖는 하부 반도체 층(200)은 소오스/드레인 리세스(R1) 형성 시 소오스/드레인 리세스(R1)의 -y 방향으로의 최하면이 하부 반도체 층(200)을 지나 매립 절연층(110)까지 침투하지 않도록 막아줄 수 있으며, 하부 반도체 층(200)이 전혀 식각되지 않는 언애치(unetch) 현상 역시 방지할 수 있다.
소오스/드레인 리세스(R1)의 측면은 곡선 형상을 가질 수 있으며, 이는 복수의 채널 패턴들(320_1, 320_2, 및 320_3)이 P형 실리콘인 경우에 스트레스를 증가시켜, 그 채널의 전하들이 이동하는 이동도를 더 높일 수 있다.
몇몇 실시예들에 따른 반도체 장치의 제조 방법에서, 소오스/드레인 리세스(R1)의 측면의 형상은 곡선에 제한되지 않는다. 또한, 소오스/드레인 리세스(R1)의 최하면은 하부 반도체 층(200)의 적어도 일부의 어디든 위치할 수 있으며, 본 도면에 제한되지 않는다.
이어서, 도 5를 참조하면, 에피택셜 공정을 통해, 소오스/드레인 리세스(R1)에 소오스/드레인 영역(700)이 형성될 수 있다. 소오스/드레인 영역(700)의 +y 방향으로의 최상면은 제3 예비 적층 구조체(300_3)의 제3 채널 패턴(320_3)의 +y 방향으로의 최상면보다 +y 방향으로 더 높게 형성될 수 있다.
이어서, 도 6을 참조하면, 소오스/드레인 영역(700)과 게이트 스페이서(108), 및 마스크 패턴(350)을 덮도록 층간 절연막(225)이 형성될 수 있다. 본 도면은 층간 절연막(225)의 형성 후 CMP(Chemical Mechanical Polishing) 공정을 통해 층간 절연막(225), 게이트 스페이서(108) 및 마스크 패턴(350)의 상면을 평탄화한 후의 모습을 도시한다.
층간 절연막(225)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 7을 참조하면, 희생막(210)이 제거될 수 있다. 참고적으로, 본 도면에서는 몇몇 실시예들에 따른 반도체 장치의 제조 방법에서 하부 반도체 층(200)의 제2 두께(D2)를 설명의 편의를 위해 유지하였다.
몇몇 실시예들에 따른 반도체 장치의 제조 방법에서 하부 반도체 층(200)에서 게르마늄이 차지하는 비중이 희생막(210)에서 게르마늄이 차지하는 비중보다 더 낮기 때문에, 희생막(210)을 제거할 때 하부 반도체 층(200)이 더 빨리 제거되어 하부 반도체 층(200)은 제2 두께(D2)로부터 도 8의 제1 두께(D1)로 얇아질 수 있다.
하부 반도체 층(200)의 두께와 게르마늄의 비중은 몇몇 실시예들에 따른 반도체 장치에 따라 조정 가능할 수 있다. 예를 들어, 몇몇 실시예들에 따른 반도체 장치의 제조 과정에서 두꺼운 하부 반도체 층(200)을 형성하고, 제조 방법에 따라 형성된 몇몇 실시예들에 따른 반도체 장치에서 매우 얇은 제1 두께(D1)를 갖는 하부 반도체 층(200)을 형성하고자 한다면, 하부 반도체 층(200) 내의 게르마늄의 비중을 낮게 하면서 몇몇 실시예들에 따른 반도체 장치의 제조 방법 초기에 형성된 하부 반도체 층(200)의 제2 두께(D2)를 더 두껍게 형성시켜 몇몇 실시예들에 따른 반도체 장치를 제조할 수 있다.
이어서, 도 8을 참조하면, 희생막이 제거된 자리에 게이트 절연막(220)을 희생막이 제거된 공간의 측벽을 따라 형성하고, 게이트 절연막(220) 내에 도전성 물질을 채워 게이트 전극(330)을 형성할 수 있다.
몇몇 실시예들에 따른 반도체 장치의 제조 방법에 따른 반도체 장치에서 하부 반도체 층(200)의 제1 두께(D1)는, 희생막의 제거 과정에서 빠른 속도로 제거되어 제2 두께(D2)보다 얇은 제1 두께(D1)를 가질 수 있다.
이어서, 도 9를 참조하면, 게이트 희생막(210)과 마스크 패턴(350)이 제거된 후, 게이트 스페이서(108) 내에 형성된 트렌치의 측벽을 따라 게이트 절연막(220)을 형성하고, 형성된 게이트 절연막(220) 내부에 도전성 물질을 채워 게이트 전극(330)을 형성할 수 있다. 형성된 게이트 전극(330)과 게이트 절연막(220)의 상면에 캡핑 패턴(350)이 형성될 수 있다.
다시 도 1을 참조하면, 도 9의 과정 이 후, 층간 절연막(225)을 제거하여, 소오스/드레인 영역(700) 상에 실리사이드(900)를 형성하고, 실리사이드(900) 상에 복수의 컨택들(800)이 형성될 수 있다. 즉, 복수의 컨택들(800)은 소오스/드레인 영역(700)에 전기적인 신호를 전달할 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다. 참고적으로, 이하에서는, 상술한 설명과 중복되는 내용은 생략한다.
도 10을 참조하면, 하부 반도체 층(200)은 제1 서브 반도체 층(201)과 제2 서브 반도체 층(202)을 포함할 수 있다. 제1 서브 반도체 층(201)은 제1_1 두께(D1_1)를 가질 수 있으며, 제2 서브 반도체 층(202)은 제1_2 두께(D1_2)를 가질 수 있으나, 제1_1 두께(D1_1)와 제1_2 두께(D1_2)는 본 도면에 제한되지 않고 서로 다른 두께를 가질 수 있다.
몇몇 실시예들에 따른 반도체 장치의 하부 반도체 층(200)의 제1 서브 반도체 층(201)은 실리콘을 포함할 수 있고, 제2 서브 반도체 층(202)은 실리콘 게르마늄을 포함할 수 있다.
따라서, 제1 서브 반도체 층(201)과 제2 서브 반도체 층(202) 각각의 제1_1 두께(D1_1)와 제1_2 두께(D1_2)를 조절하여, 하부 반도체 층(200)의 제1 두께를 조절할 수 있다. 또한, 제2 서브 반도체 층(202)에 포함된 게르마늄의 비중을 조절하여, 상술한 희생막을 제거할 때, 하부 반도체 층(200)의 제2 서브 반도체 층(202)이 제거되는 속도를 조절할 수 있다.
몇몇 실시예들에 따른 도 10의 반도체 장치의 제조 방법은 도 2의 하부 반도체 층(200)이 제1 서브 반도체 층(201)과 제2 서브 반도체 층(202)을 포함하는 것을 제외하고 모두 유사하므로 설명을 생략한다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 11은 몇몇 실시예들에 따른 도 1의 반도체 장치와는 달리, 게이트 절연막(220)과 소오스/드레인 영역(700) 사이에 내측 스페이서(308)를 더 포함할 수 있다. 즉, 소오스/드레인 영역(700)의 사이에 형성되는 게이트 전극(330)을 둘러싸는 게이트 절연막(220)의 측면에 내측 스페이서(308)를 포함할 수 있다.
내측 스페이서(308)는 예를 들어, 저유전율 유전 물질, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
도 12 및 도 13은 몇몇 실시예들에 따른 도 11의 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
참고적으로, 몇몇 실시예들에 따른 도 11의 반도체 장치의 제조 방법의 중간 과정 중 일부는 도 2 내지 도 4와 같으므로, 도 4에 이어서 설명한다.
도 12를 참조하면, 소오스/드레인 리세스(R1)에 의해 노출된 희생막(210)의 일부를 식각할 수 있다. 예를 들어, 희생막(210)은 선택적 식각 공정을 통해 식각될 수 있다.
희생막(210)의 식각 공정을 통해, 소오스/드레인 리세스(R1)에 의해 노출되는 복수의 채널 패턴들(320_1, 320_2, 및 320_3) 각각의 측벽보다 희생막(210)의 측벽이 오목하게 들어간 내측 스페이서 리세스(SR)가 형성될 수 있다.
이어서 도 13을 참조하면, 소오스/드레인 리세스(R1)에 의해 노출된 영역의 측벽을 따라 내측 스페이서(308)를 형성할 수 있다. 이후, 복수의 채널 패턴들(320_1, 320_2, 및 320_3) 사이에 형성된 내측 스페이서(308)를 제외한 나머지 부분을 제거할 수 있다.
이후의 과정은 도 5 내지 도 9와 같으며, 도 9의 과정 이후 몇몇 실시예들에 따른 도 11의 반도체 장치를 형성하는 과정 역시 유사하므로 설명을 생략한다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 14를 참조하면, 몇몇 실시예들에 따른 도 1의 반도체 장치와 달리 하부 반도체 층(200)이 제1 서브 반도체 층(201)과 제2 서브 반도체 층(202)을 포함하며, 내측 스페이서(308)를 포함한 점이 다르다. 하부 반도체 층(200)이 제1 서브 반도체 층(201)과 제2 서브 반도체 층(202)을 포함하는 특징은 몇몇 실시예들에 따른 도 10의 반도체 장치의 특징 및 그 제조 방법과 유사하다. 내측 스페이서(308)를 포함하는 특징은 몇몇 실시예들에 따른 도 11의 반도체 장치의 특징 및 그 제조 방법과 유사함으로 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 매립 절연층
200: 하부 반도체 층 320_1, 320_2, 320_3: 복수의 채널 패턴들 330: 게이트 전극 330: 게이트 절연막

Claims (10)

  1. 기판 상의 매립 절연층;
    상기 매립 절연층 상에, 제1 물질을 포함하는 하부 반도체 층;
    상기 하부 반도체 층 상에, 상기 하부 반도체 층과 이격되고, 상기 제1 물질과 다른 제2 물질을 포함하는 채널 패턴; 및
    상기 채널 패턴의 적어도 일부를 감싸는 게이트 전극을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 물질은 실리콘 게르마늄(SiGe)을 포함하며,
    상기 하부 반도체 층의 두께는 상기 채널 패턴의 두께보다 작은 반도체 장치.
  3. 제 1항에 있어서,
    상기 하부 반도체 층 상에, 상기 채널 패턴과 연결되는 소오스/드레인 영역을 더 포함하는 반도체 장치.
  4. 기판 상에, 제1 물질을 포함하는 하부 반도체 층;
    상기 하부 반도체 층 상에, 도전성 패턴과 상기 도전성 패턴 상의 상부 반도체 층을 포함하는 적층 구조체로, 상기 상부 반도체 층은 상기 제1 물질과 다른 제2 물질을 포함하는 적층 구조체; 및
    상기 하부 반도체 층 상에, 상기 상부 반도체 층과 연결되는 소오스/드레인 영역을 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 도전성 패턴은 상기 상부 반도체 층의 적어도 일부를 감싸는 게이트 전극을 포함하는 반도체 장치.
  6. 제 4항에 있어서,
    상기 하부 반도체 층은 제1 서브 반도체 층과, 상기 제1 서브 반도체 층 상의 제2 서브 반도체 층을 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 서브 반도체 층은 실리콘을 포함하고,
    상기 제2 서브 반도체 층은 실리콘 게르마늄을 포함하는 반도체 장치.
  8. 실리콘 기판;
    상기 실리콘 기판 상에, 산화물을 포함하는 매립 절연층;
    상기 매립 절연층 상에, 리세스를 포함하는 하부 반도체 층;
    상기 하부 반도체 층과 이격되는 제1 실리콘 채널 패턴;
    상기 제1 실리콘 채널 패턴 상의 제2 실리콘 채널 패턴;
    상기 하부 반도체 층 상에, 상기 제1 실리콘 채널 패턴 및 상기 제2 실리콘 채널 패턴의 적어도 일부를 감싸는 게이트 전극; 및
    상기 제1 실리콘 채널 패턴 및 상기 제2 실리콘 채널 패턴과와 연결되고, 상기 리세스의 적어도 일부를 채우는 소오스/드레인 영역을 포함하되,
    상기 하부 반도체 층은 상기 제1 실리콘 채널 패턴 및 상기 제2 실리콘 채널 패턴과 다른 물질을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 하부 반도체 층은 실리콘 게르마늄을 포함하며,
    상기 하부 반도체 층의 두께는 상기 제1 실리콘 채널 패턴 및 상기 제2 실리콘 채널 패턴의 두께보다 작는 반도체 장치.
  10. 제 8항에 있어서,
    상기 하부 반도체 층은 제1 서브 반도체 층과, 상기 제1 서브 반도체 층 상의 제2 서브 반도체 층을 포함하되,
    상기 제1 서브 반도체 층은 실리콘을 포함하고,
    상기 제2 서브 반도체 층은 실리콘 게르마늄을 포함하는 반도체 장치.
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Publication number Priority date Publication date Assignee Title
KR20200136688A (ko) * 2019-05-28 2020-12-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11417764B2 (en) * 2020-01-29 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interface profile control in epitaxial structures for semiconductor devices
US11380685B2 (en) * 2020-10-02 2022-07-05 Qualcomm Incorporated Semiconductor device with superlattice fin
KR20220053265A (ko) 2020-10-22 2022-04-29 삼성전자주식회사 반도체 장치
CN113192970B (zh) * 2021-03-17 2023-01-31 广东省大湾区集成电路与系统应用研究院 一种多层绝缘体上硅衬底及其制备方法、应用
CN113471215B (zh) * 2021-05-18 2023-03-17 中国科学院微电子研究所 一种多层绝缘体上锗衬底结构及其制备方法和用途

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100652381B1 (ko) 2004-10-28 2006-12-01 삼성전자주식회사 다수의 나노 와이어 채널을 구비한 멀티 브릿지 채널 전계효과 트랜지스터 및 그 제조방법
KR101471858B1 (ko) 2008-09-05 2014-12-12 삼성전자주식회사 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
US9570609B2 (en) 2013-11-01 2017-02-14 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel FETs and methods of fabricating the same
US9653287B2 (en) 2014-10-30 2017-05-16 Samsung Electronics Co., Ltd. S/D connection to individual channel layers in a nanosheet FET
EP3127862B1 (en) * 2015-08-06 2018-04-18 IMEC vzw A method of manufacturing a gate-all-around nanowire device comprising two different nanowires
US9735269B1 (en) 2016-05-06 2017-08-15 International Business Machines Corporation Integrated strained stacked nanosheet FET
US9620590B1 (en) 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US10008603B2 (en) 2016-11-18 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and method of fabrication thereof
US9881998B1 (en) 2017-02-02 2018-01-30 International Business Machines Corporation Stacked nanosheet field effect transistor device with substrate isolation
US10700066B2 (en) * 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11367722B2 (en) * 2018-09-21 2022-06-21 Intel Corporation Stacked nanowire transistor structure with different channel geometries for stress
US10923598B2 (en) * 2018-11-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and methods of forming the same

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