CN113192970B - 一种多层绝缘体上硅衬底及其制备方法、应用 - Google Patents
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Abstract
本发明涉及一种多层绝缘体上硅衬底及其制备方法、应用。一种多层绝缘体上硅衬底，包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；第一硅层上交替垂直堆叠n层第二绝缘层和n层第二硅层，并且靠近第一硅层的是所述第二绝缘层；其中，n为1以上的正整数；所述第二绝缘层设有使底部相邻层裸露的凹槽，所述第二硅层充满所述凹槽并且覆盖所述第二绝缘层的上表面。本发明可用于形成3D垂直堆叠全耗尽晶体管结构，有利于减小器件的短沟道效应(decrease short channel effect)，同时多层沟道结构有利于提升器件的开态电流(Improve Ion)，在小尺寸半导体器件的制备中有望得到应用。
Description
技术领域
本发明涉及半导体领域，特别涉及一种多层绝缘体上硅衬底及其制备方法、应用。
背景技术
半导体器件特征尺寸不断缩小，现在的工艺技术研发节点已到达3nm及以下。小尺寸下，器件的短沟道效应等严重影响器件的性能，在此情况下新材料、新器件结构、新的集成技术以及封装技术不断推出；目前已有的绝缘层上衬底主要是单层的，在实际的应用中，静电特性有所改善，但是性能提升有限，无法满足新技术的要求。
为此，特出本发明。
发明内容
本发明的主要目的在于提供一种多层绝缘体上硅衬底，其可用于形成3D垂直堆叠全耗尽晶体管结构，有利于减小器件的短沟道效应(decrease short channel effect)，同时多层沟道结构有利于提升器件的开态电流(Improve Ion)，在小尺寸半导体器件的制备中有望得到应用。
本发明的另一目的在于提供上述多层绝缘体上硅衬底的制备方法，该方法流程简单，适于批量化生产，生产效率高。
为了实现以上目的，本发明提供了以下技术方案。
一种多层绝缘体上硅衬底，包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；
所述第一硅层上交替垂直堆叠n层第二绝缘层和n层第二硅层，并且靠近所述第一硅层的是所述第二绝缘层；
其中，n为1以上的正整数；所述第二绝缘层设有使底部相邻层裸露的凹槽，所述第二硅层充满所述凹槽并且覆盖所述第二绝缘层的上表面。
一种多层绝缘体上硅衬底的制备方法，包括：
步骤a：提供绝缘体上硅衬底，所述绝缘体上硅衬底包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；
步骤b：在所述第一硅层上形成第二绝缘层；
步骤c：在所述第二绝缘层上刻蚀出凹槽，所述凹槽使底部相邻层裸露；
步骤d：形成第二硅层，充满所述凹槽并且覆盖所述第二绝缘层的上表面，之后任选进行表面平滑处理；
步骤e：重复所述步骤b至步骤d的过程n-1次，所述n为1以上的正整数。
与现有技术相比，本发明达到了以下技术效果：
本发明在现有的绝缘体上硅(SOI)上增加了多层绝缘层和硅层的堆叠，并且绝缘层上设置凹槽实现多个硅层间的电连接；这种改进后的衬底用于制作3D垂直堆叠全耗尽晶体管结构时，具有多层沟道结构，有利于减小器件的短沟道效应，同时多层沟道结构有利于提升器件的开态电流，在小尺寸半导体器件的制备中有望得到应用。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
图1为本发明提供的SOI衬底示意图；
图2至图6本发明实施例提供的衬底制备方法中每步得到半导体结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
由于现有的衬底制作成全耗尽型的晶体管对短沟道效应的优化有限，并且开态电流不足以满足更小尺寸下的应用，为此，本发明提供了一种改进型的衬底，结构如下。
一种多层绝缘体上硅衬底，包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；
所述第一硅层上交替垂直堆叠n层第二绝缘层和n层第二硅层，并且靠近所述第一硅层的是所述第二绝缘层；
其中，n为1以上的正整数；所述第二绝缘层设有使底部相邻层裸露的凹槽，所述第二硅层充满所述凹槽并且覆盖所述第二绝缘层的上表面。
该衬底的特点是：具有3D堆叠结构，并且由绝缘层、硅层交替堆叠而成，除背衬硅层，其余硅层也都通过凹槽实现了电连接或接触。
这样的衬底用于制作3D垂直堆叠全耗尽晶体管结构有显著优势：能形成多层沟道结构，有利于减小器件的短沟道效应，同时多层沟道结构有利于提升器件的开态电流，在小尺寸半导体器件的制备中有望得到应用。
其中，第一绝缘层、第二绝缘层可以是氧化硅或者其他常用的电介质材料，并且二者可采用相同或不同材料。
为了提高衬底的电特性，第一绝缘层、第一硅层、第二绝缘层和第二硅层的厚度适宜保持在100nm以下，其中第二硅层的厚度指“覆盖所述第二绝缘层的上表面的厚度”。
本发明衬底包含的第二绝缘层、第二硅层的数量n是任意的，例如1～6或3～6等。
本发明上述衬底可采用如下方法制备而成。
第一步：提供绝缘体上硅衬底(SOI)，所述绝缘体上硅衬底包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层。
第一绝缘层即为传统的埋氧层，一些优选的实施方式中要求第一绝缘层的厚度在100nm以下；第一硅层即为传统SOI中的顶层硅，一些优选的实施方式中要求第一硅层的厚度在100nm以下，若过厚，可预先减薄，减薄不限制手段，可采用干法或湿法原子层刻蚀ALE、干法和湿法结合等。这一步所用的SOI可以从市场上直接购买或自行制备。
第二步：在所述第一硅层上形成第二绝缘层。
一些优选的实施方式中要求第二绝缘层的厚度在100nm以下；可直接形成要求厚度的材料，或者先过量沉积然后减薄。第二绝缘层的形成方法不限，例如采用典型的APCVD、UHVCVD、LPCVD、RTCVD、PECVD或氧化生长等，并且减薄不限制手段，可采用干法或湿法原子层刻蚀ALE、干法和湿法结合等。
第三步：在所述第二绝缘层上刻蚀出凹槽，所述凹槽使底部相邻层裸露。
该凹槽的主要目的是实现硅层间的接触，其刻蚀手段不限，例如湿法腐蚀、干法刻蚀、原子层腐蚀(ALE)(干法或湿法)、气体氧化+湿法腐蚀等。凹槽的具体结构及排布是任意的。刻蚀时也可能发生过刻蚀，牺牲掉部分底部的硅，这样对衬底性能无显著影响，可在下一步补充硅。
第四步：形成第二硅层，充满所述凹槽并且覆盖所述第二绝缘层的上表面，之后任选进行表面平滑处理，可以是CMP。
一些优选的实施方式中要求第二硅层的厚度在100nm以下；可直接形成要求厚度的材料，或者先过量沉积然后减薄。第二硅层的形成方法优选选择性外延生长等，并且减薄不限制手段，可采用干法或湿法原子层刻蚀ALE、干法和湿法结合等。
第五步：重复所述第二步至第四步的过程n-1次，所述n为1以上的正整数。
重复时工艺条件的要求同上。
下文以n＝1为例介绍一个具体实施例。
提供如图1所示的SOI衬底，该衬底包括由上至下依次堆叠的背衬硅层1、第一绝缘层2、第一硅层3，第一绝缘层2的厚度在100nm以下。
对第一硅层3减薄，厚度控制在100nm以下，得到图2所示的结构。
然后在所述第一硅层3上形成第二绝缘层4，对其减薄，厚度控制在100nm以下，得到图3所示的结构。
接下来在第二绝缘层4上刻蚀凹槽5，凹槽使第一硅层3的部分表面裸露，得到图4所示的结构。
然后选择性外延生长第二硅层6，充满所述凹槽并且覆盖所述第二绝缘层4的上表面，得到图5所示的结构。
最后对第二硅层6减薄，厚度控制在100nm以下，得到最终的衬底，如图6所示。
若n在2以上时，则重复上述第二绝缘层和第二硅层的形成过程即可。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (9)
1.一种用于制作全耗尽型晶体管的多层绝缘体上硅衬底，其特征在于，包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；
所述第一硅层上交替垂直堆叠n层第二绝缘层和n层第二硅层，并且靠近所述第一硅层的是所述第二绝缘层；
其中，n为1以上的正整数；所述第二绝缘层设有使底部相邻层裸露的凹槽，所述第二硅层充满所述凹槽并且覆盖所述第二绝缘层的上表面。
2.根据权利要求1所述的多层绝缘体上硅衬底，其特征在于，所述第一绝缘层和第一硅层的厚度均在100nm以下。
3.根据权利要求2所述的多层绝缘体上硅衬底，其特征在于，所述第二绝缘层的厚度在100nm以下；所述第二硅层覆盖所述第二绝缘层的上表面的厚度在100nm以下。
4.根据权利要求1-3任一项所述的多层绝缘体上硅衬底，其特征在于，所述第一绝缘层和第二绝缘层均为氧化硅。
5.一种用于制作全耗尽型晶体管的多层绝缘体上硅衬底的制备方法，其特征在于，包括：
步骤a：提供绝缘体上硅衬底，所述绝缘体上硅衬底包括由下至上依次堆叠的背衬硅层、第一绝缘层、第一硅层；
步骤b：在所述第一硅层上形成第二绝缘层；
步骤c：在所述第二绝缘层上刻蚀出凹槽，所述凹槽使底部相邻层裸露；
步骤d：形成第二硅层，充满所述凹槽并且覆盖所述第二绝缘层的上表面，之后任选进行表面平滑处理；
步骤e：重复所述步骤b至步骤d的过程n-1次，所述n为1以上的正整数。
6.根据权利要求5所述的制备方法，其特征在于，所述第一绝缘层在100nm以下，并且在所述步骤b之前还将第一硅层减薄至厚度在100nm以下。
7.根据权利要求6所述的制备方法，其特征在于，所述步骤b还包括：对所述第二绝缘层减薄至厚度在100nm以下；
所述步骤d还包括：对第二硅层减薄至覆盖所述第二绝缘层的上表面的厚度在100nm以下。
8.根据权利要求5-7任一项所述的制备方法，其特征在于，选择性外延生长形成所述第二硅层。
9.根据权利要求5-7任一项所述的制备方法，其特征在于，所述第一绝缘层和第二绝缘层均为氧化硅。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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