KR101915627B1 - 사이리스터 랜덤 액세스 메모리 장치 및 방법 - Google Patents
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Abstract
메모리 장치들을 제작하는 메모리 장치들 및 방법들이 도시된다. 도시된 방법들 및 구성들은 증가된 메모리 밀도를 위한 접힌 수직의 메모리 장치들을 제공한다. 제공된 방법들은 깊은 도펀트 주입(deep dopant implant)들과 같은 제조 방법들에 대한 요구를 감소시킨다.
Description
우선권 출원
본 특허 출원은 참조로서 본 출원에 통합되는, 2010년 6월 29일에 출원된 미국 출원 번호 제12/826,323호로부터의 우선권 이득을 주장한다.
사이리스터 랜덤 액세스 메모리(TRAM: thyristor random access memory)는 메모리 상태를 저장하기 위해 저장 커패시터(capacitor)들을 필요로 하지 않는 메모리 구조를 제공한다. 그러나, 데이터에 대한 장치 구성들은 상당한 양의 표면적을 사용한다. 장치 구성에서의 개선들이 메모리 밀도를 추가로 개선하기 위해 요구된다. 또한, 신뢰성 있고 효율적인 제조 방법들을 사용하여 장치들을 형성하는 것이 바람직하다.
도 1은 본 발명의 일 실시예에 따른 예시적인 방법의 흐름도를 도시한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한다.
도 2b는 본 발명의 일 실시예에 따른 다수의 반도체 메모리 장치들을 도시한다.
도 3a는 본 발명의 일 실시예에 따른 메모리 장치들의 개략적인 구성을 도시한다.
도 3b는 본 발명의 일 실시예에 따른 메모리 장치들의 또 다른 개략적인 구성을 도시한다.
도 3c는 본 발명의 일 실시예에 따른 메모리 장치들의 또 다른 개랴걱인 구성을 도시한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한다.
도 5a는 본 발명의 일 실시예에 따른 메모리 장치를 형성할 때의 제조 단계를 도시한다.
도 5b는 본 발명의 일 실시예에 따른 메모리 장치를 형성할 때의 또 다른 제조 단계를 도시한다.
도 5c는 본 발명의 일 실시예에 따른 메모리 장치를 형성할 때의 또 다른 제조 단계를 도시한다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 형성할 때의 제조 단계를 도시한다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 예시적인 제어 라인 구성을 도시한다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 또 다른 예시적인 구성을 도시한다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 또 다른 예시적인 구성을 도시한다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 또 다른 예시적인 구성을 도시한다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 또 다른 예시적인 구성을 도시한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한다.
도 2b는 본 발명의 일 실시예에 따른 다수의 반도체 메모리 장치들을 도시한다.
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도 3b는 본 발명의 일 실시예에 따른 메모리 장치들의 또 다른 개략적인 구성을 도시한다.
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도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한다.
도 5a는 본 발명의 일 실시예에 따른 메모리 장치를 형성할 때의 제조 단계를 도시한다.
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도 5c는 본 발명의 일 실시예에 따른 메모리 장치를 형성할 때의 또 다른 제조 단계를 도시한다.
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도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 또 다른 예시적인 구성을 도시한다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 또 다른 예시적인 구성을 도시한다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 또 다른 예시적인 구성을 도시한다.
본 발명의 다음 상세한 설명에서, 본 출원의 일부를 형성하며 도시되는 첨부 도면들, 및 예로서 본 발명이 실시될 수 있는 특정 실시예들에 대한 참조가 이루어진다. 이들 실시예들은 이 기술분야의 숙련자들이 본 발명을 실시할 수 있도록 하기 위해 충분히 상세하게 설명된다. 다른 실시예들이 이용될 수 있으며, 화학적, 구조적, 논리적, 전기적 변화들 등이 이루어질 수 있다.
다음 설명에 사용된 용어들, 웨이퍼(wafer) 및 기판(substrate)은 장치 또는 집적 회로(IC: integrated circuit) 구조를 형성하는 노출된 표면을 가진 임의의 구조를 포함한다. 용어, 기판은 반도체 웨이퍼(semiconductor wafer)들을 포함하는 것으로 이해된다. 또한, 용어, 기판은 프로세싱(processing) 동안 반도체 구조들을 지칭하기 위해 사용되며, 그 위에 제조되는, 실리콘-온-절연체(SOI: silicon-on-insulator) 등과 같은 다른 층들을 포함할 수 있다. 웨이퍼 및 기판 둘 모두는 도핑(doping)된 및 도핑되지 않은 반도체들, 베이스 반도체 또는 절연체에 의해 지지된 에피택셜(epitaxial) 반도체 층들, 뿐만 아니라 이 기술분야의 숙련자에게 잘 알려진 다른 반도체 구조들을 포함한다. 용어, 도체(conductor)는 반도체들을 포함하는 것으로 이해되며, 용어, 절연체(insulator) 또는 유전체(dielectric)는 도체들로서 지칭되는 재료들보다 전기적 도전성이 작은 임의의 재료를 포함하도록 정의된다.
본 출원에 사용된 바와 같은 용어 "수평(horizontal)"은 웨이퍼 또는 기판의 방향에 상관없이, 웨이퍼 또는 기판의 종래의 평면 또는 표면에 평행한 평면으로 정의된다. 용어 "수직(vertical)"은 위에서 정의된 바와 같이, 상기 수평에 수직인 방향을 지칭한다. "상에(on)", "측(side)"("측벽(sidewall)"에서와 같은), "보다 높은(higher)", "보다 낮은(lower)", "위에(over)" 및 "아래(under)"와 같은, 전치사들은 웨이퍼 또는 기판의 방향에 상관없이, 웨이퍼 또는 기판의 상부 표면상에 있는 종래의 평면 또는 표면에 대하여 정의된다. 그러므로, 다음 상세한 설명은 제한적 의미로 취해지는 것이 아니며, 본 발명의 범위는 이러한 청구항들이 권리를 부여받은 등가물들의 전체 범위에 따라, 단지 첨부된 청구항들에 의해서만 정의된다.
높은 메모리 밀도를 위해 증가하는 요구에 대해 확장가능한 메모리 셀들을 제공하는 것이 바람직하다. 또한, 이러한 방법들은 생산에 있어 효율적이며 비용이 낮은 것이 바람직하다.
도 1은 본 발명의 일 실시예에 따른 메모리 셀(memory cell)을 형성하는 예시적인 방법을 도시한다. 이것 및 다른 방법들을 사용하여 형성된 특정 셀 구성들은 그 다음의 도면들에 도시되며, 이하에서 보다 상세히 설명된다. 동작(10)에서, 채널은 "U"자형 부분을 형성하기 위해 제 1 형 반도체 부분에 형성된다. 동작(20)에서, 유전 재료는 채널 내에 형성되며, 동작(30)에서, 제어 라인은 유전 재료 위에 형성된다. 동작(30)에서, 제 2 형 반도체는 한 쌍의 주입된 영역들을 형성하기 위해 "U"자형 부분의 최상부 부분들로 주입된다. 동작(50)은 주입된 영역들 중 하나 위에 상부 제 1 형 반도체 부분을 형성하는 것을 나열한다.
본 발명의 실시예들에 따라 주입하는 것은 깊은 주입(deep implant)들을 요구하지 않는다. 주입 동작이 기판에 보다 깊이 들어갈수록, 결정 반도체 격자(crystalline semiconductor lattice)에 대한 손상에 대해 보다 많은 기회가 존재한다. 그 결과, 보다 깊은 주입 영역들은 보다 적은 격자 손상을 가진 얕은 주입(shallow implant) 영역들만큼 효율적으로 동작할 수 없다. 또한, 얕은 주입들은 통상적으로 생성하기에 더 용이하다.
일 예에서, 제 1 형 도펀트(dopant)는 P이며, 제 2 형 도펀트는 N이다. 다른 구성들은 제 1 형 도펀트를 N 형으로서 포함하며, 제 2 형 도펀트는 P 형이다. 일 예에서, "U"자형 부분으로 형성된 제 1 형 반도체 부분은 P-형 반도체이다. 일 예에서, P-형 반도체는 실리콘-온-절연체 기판의 최상부 부분이다. 일 예에서, 제 1 형 반도체 부분은 자연 도핑(native doping)된 부분이다. 기판의 자연 P-도핑된 부분을 사용할 때, 손상되지 않은 결정 격자가 이용가능하며, 이것은 주입된 부분보다 양호한 성능을 제공할 수 있다. 본 발명에 설명된 방법들은 깊은 주입 단계들 없이 장치들을 형성하기 위해 사용된다. 이들 장치들은 깊은 도펀트 주입들로부터 보다 적은 양의 격자 손상으로 인해, 형성하기에 더 용이하며, 보다 신뢰성 있다.
도 2a는 본 발명의 일 실시예에 따른 예시적인 메모리 장치(100)를 도시한다. 장치(100)는 사이리스터 메모리 장치(thyristor memory device)를 포함한다. 사이리스터 장치들은 다른 메모리 장치들과 비교하여 작은 물리적 크기를 가진다. 본 출원에 설명된 사이리스터 장치들의 실시예들은 메모리 상태를 저장하기 위한 저장 커패시터를 요구하지 않으며, 이것은 매우 작은 개개의 메모리 셀 크기들을 가능하게 한다. 이것은 메모리 어레이들에서 보다 높은 메모리 밀도를 가능하게 한다.
도 2a에서의 사이리스터 구성은 직렬로 결합되는 제 1 P-N 접합(130), 제 2 P-N 접합(132), 및 제 3 P-N 접합(134)을 포함한다. 제어 라인(116)은 P-N 접합들 중 두 개 사이에 도시된다. 동작시, 제어 라인(116)에 의해 활성화될 때, 신호는 제 1 송신 라인(122)으로부터, 직렬의 P-N 접합들을 통해, 제 2 송신 라인(126) 밖으로 이동한다.
일 예에서, 채널은 "U"자형 반도체 부분(110)을 형성하기 위해 P-형 반도체 부분에 형성된다. N-형 도펀트는 제 1 N-영역(112) 및 제 2 N-영역(114)을 형성하기 위해 "U"자형 부분(110)의 최상부 부분들의 노출된 표면에 주입된다. 일 예에서, 제 1 N-영역(112)은 저농도 도핑되며, 제 2 N-영역(114)은 고농도 도핑된다(N+). 제 1 N-영역(112) 및 제 2 N-영역(114)은 둘 모두 그 다음의 증착 프로세스들 전에, P-형 반도체 부분(110)의 표면상에 형성되며, 어떤 깊은 주입 동작들도 필요하지 않다.
"U"자형 P-형 반도체 부분(110)으로부터 제어 라인(116)을 분리하는 유전 재료(118)가 도시된다. "U"자형 P-형 반도체 부분(110)의 채널 내에 제어 라인(116)을 위치시킴으로써, 큰 표면적이 제어 라인(116)에 인접한다. 이것은 제어 라인이 단지 반도체 영역의 한 측 표면에 인접하는 구성들과 달리 "U"자형 P-형 반도체 부분(110)의 활성화에 대해 증가된 제어를 제공한다.
그 후, 상부 제 1 형 반도체 부분(121)이 제 1 N-영역(112) 위에 형성된다. 도시된 예에서, 상부 제 1 형 반도체 부분(121)은 제 1 N-영역(112)에 주입되는 저농도 도핑된 P-형 영역을 포함한다. 이러한 제조 방법은 상부 제 1 형 반도체 부분(121)이 표면 주입되도록 허용하며, 격자에 대한 손상은 깊은 주입들과 달리 감소된다.
일 예에서, 고농도 도핑된 P+ 부분(120)은 상부 제 1 형 반도체 부분(121) 위에 형성된다. 일 예에서, 고농도 도핑된 P+ 부분(120)은 P+ 폴리실리콘(polysilicon)의 물리적 증착을 포함한다. 제 2 N-영역(114) 위에 형성되는 제 1 송신 라인(122)이 도시되며, 고농도 도핑된 P+ 부분(120) 위에 형성된 제 2 송신 라인(126)이 도시된다. 일 예에서, 제 1 송신 라인(122) 및 제 2 송신 라인(126)은 실질적으로 서로 직교하며, 그 후의 예들에서 보다 상세히 도시되는 바와 같이, 로우(row) 및 컬럼(column) 메모리 레이아웃(memory layout)을 형성한다.
*도 2b는 메모리 어레이(200)의 일부에서 도 2a로부터 다수의 메모리 장치들(100)을 도시한다. 도 2b는 기판의 일부인 베이스 산화물 재료(102)를 도시한다. 도 2b의 예에서, SOI 기판의 반도체 재료는 패터닝(patterning)되고 에칭(etching)되며, "U"자형 P-형 반도체 부분(110) 및 제 1 N-영역(112) 및 제 2 N-영역(114)을 형성하기 위해 사용된 반도체 재료를 남긴다. SOI 기판으로부터 형성된 반도체 구조들 주변에 형성된 유전체 부분(104)이 도시된다.
도 2b의 예에서, 제 1 송신 라인(122)은 질화물 캡(nitride cap)(124)을 사용하여 전기적으로 분리되는 금속 도체(123)를 포함한다. 또한, 도 2b는 송신 라인(126)의 길이를 따라 제 2 송신 라인(126)에 접촉하는 연속 구조로서 구성된 고농도 도핑된 P+ 부분(120)을 도시한다. 일 예에서, 고농도 도핑된 P+ 부분(120)의 연속성은 제 2 송신 라인(126)에 대한 도전 경로(conduction path)를 제공하고, 메모리 어레이(memory array)(200)의 성능을 개선시키도록 돕는다. 일 예에서, 제 2 송신 라인(126)은 금속, 또는 도전성 금속 화합물로 형성되며, 제 2 송신 라인(126)에서의 도전을 향상시키기 위해 고농도 도핑된 P+ 부분(120) 위에 금속 캡(metal cap)으로서 작용한다.
예에서, 메모리 어레이(200), 인접한 메모리 장치들(100)은 공통 제 1 송신 라인(122)을 공유한다. 메모리 어레이(200)의 예시적인 구성들은 도 3a 내지 도 3c에 추가로 도시된다.
도 3a는 도 2b로부터의 어레이(200)와 유사한 메모리 어레이의 개략도를 도시한다. 도 3a는 공통 송신 라인(320)을 공유하는 제 1 메모리 장치(310) 및 제 2 인접 메모리 장치(312)를 도시한다. 이와 유사하게, 도 3b는 공통 송신 라인(322)을 공유하는 제 1 메모리 장치(310) 및 제 2 인접 메모리 장치(312)를 도시한다. 도 3b에서, 공통 송신 라인(322)은 감지 회로(330)에 대한 어레이의 일 측면에 라우팅(routing)된다. 감지 회로(332)에 대한 어레이의 반대 측면에 라우팅된 제 2 공통 송신 라인(324)이 도시된다. 어레이의 반대 측면들 사이에서 공통 송신 라인들을 교차로 나오게 만드는 도 3b의 구성이 도시된다. 각각의 측면은 단지 어레이에서의 메모리 셀들의 절반과의 인터페이스(interface)만을 필요로 하기 때문에, 이러한 구성은 어레이의 측면들 상의 회로를 위해 보다 많은 공간을 제공한다.
도 3c는 도 3b의 교번 배열과 유사한, 송신 라인들(326, 328)의 교번 배열을 도시한다. 그러나, 도 3c에서, 송신 라인들(326, 328)은 인접한 메모리 셀들(310, 312) 사이에서 공유되지 않는다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치(400)를 도시한다. 도 2a의 메모리 장치(100)와 유사하게, 메모리 장치(400)는 직렬로 결합되는 제 1 P-N 접합(430), 제 2 P-N 접합(432), 및 제 3 P-N 접합(434)을 가진 사이리스터 장치를 포함한다. 제어 라인(416)은 인접한 반도체 몸체로부터 제어 라인(416)을 분리하는 유전 재료를 가진 P-N 접합들 중 둘 사이에 도시된다.
도 4에서,채널은 "U"자형 반도체 부분(410)을 형성하기 위해 P-형 반도체 부분에 형성된다. N-형 도펀트는 제 1 N-영역(412) 및 제 2 N-영역(414)을 형성하기 위해 "U"자형 부분의 최상부 부분들의 노출된 표면에 주입된다. 일 예에서, 제 1 N-영역(412)은 저농도 도핑되며, 제 2 N-영역(414)은 고농도 도핑된다(N+). 제 1 N-영역(412) 및 제 2 N-영역(414)은 둘 모두 P-형 반도체 부분(410)의 표면상에 형성되며, 어떤 깊은 주입 동작들도 필요하지 않다.
메모리 장치(100)와 유사하게, "U"자형 P-형 반도체 부분(410)의 채널 내에 제어 라인(416)을 위치시킴으로써, 큰 표면적이 제어 라인(416)에 인접한다. 이것은 제어 라인이 단지 반도체 영역의 한 측 표면에 인접하는 구성들과 달리 "U"자형 P-형 반도체 부분(410)의 활성화에 대해 증가된 제어를 제공한다.
그 후, 상부 제 1 형 반도체 부분(420)이 제 1 N-영역(412) 위에 형성된다. 일 예에서, 고농도 도핑된 P+ 부분(420)은 P+ 폴리실리콘의 물리적 증착을 포함한다. 제 2 N-영역(414) 위에 형성되는 제 1 송신 라인(422)이 도시되며, 고농도 도핑된 P+ 부분(420) 위에 형성된 제 2 송신 라인(426)이 도시된다. 일 예에서, 제 1 송신 라인(422) 및 제 2 송신 라인(426)은 실질적으로 서로 직교하며, 로우 및 컬럼 메모리 레이아웃을 형성한다.
도 4는 도체 영역으로부터 형성된 백 게이트(back gate)(440)를 추가로 도시한다. 도체 영역들의 예들은 티타늄 또는 텅스텐, 또는 그 합금들과 같은 금속 영역들을 포함한다. 백 게이트(440)는 유전 재료(442)에 의해 "U"자형 P-형 반도체 부분(410)으로부터 분리된다. 도 4의 예시적인 메모리 장치(400)는 사이리스터 메모리 셀, 및 부체 셀(floating body cell) 사이에서 하이브리드(hybrid)로서 동작한다. 동작시, 백 게이트(440)는 메모리 장치(400) 아래에서 전하 저장을 용이하게 하기 위해 사용된다.
일 실시예에서, 비정질 실리콘 재료(amorphous silicon material)(444)가 기판의 베이스 산화물 재료(402) 및 백 게이트(440) 사이에 추가로 포함된다. 비정질 실리콘 재료(444)의 포함은 선택된 실시예들에 포함되며, 메모리 장치(400)의 제조시 유용하다.
도 5a 내지 도 5c는 도 4로부터 메모리 장치(400)를 제작하기 위해 사용된 재료 스택(material stack)(590)의 제조시 단계들을 도시한다. 도 5a에서, 유전 재료(552)는 제 1 벌크 반도체(bulk semiconductor)(558) 위에 형성된다. 일 예에서, 제 1 벌크 반도체(558)는 벌크 P-형 도핑된 실리콘을 포함한다. 그 후, 도체 영역(554)이 유전 재료(552) 위에 형성된다. 그 후, 결합 재료(556)가 제 1 적층된 기판(550)을 형성하기 위해 도체 영역(554) 위에 형성된다. 일 예에서, 결합 재료(556)는 비정질 실리콘 재료를 포함하지만, 본 발명은 이에 제한되지는 않는다. 또한, 다른 반도체 층들, 또는 비정질이 아닌 층들이 이하에 논의된 바와 같이, 제 2 기판의 선택에 따라 결합하기 위해 사용될 수 있다.
도 5b는 제 2 기판(500)을 도시한다. 일 예에서, 제 2 기판(500)은 유전 재료(504)를 가진 벌크 실리콘 기판(502)을 포함한다. 일 예에서, 유전 재료(504)는 벌크 실리콘(502)을 산화시킴으로써 형성되는 실리콘 산화물을 포함한다. 본 발명의 이득을 갖는, 이 기술분야의 숙련자는 다른 유전체 구성들 및 기판들도 가능하다는 것을 인식할 것이다.
도 5c는 뒤집힌(flipped) 도 5a로부터의 제 1 적층된 기판(550)을 도시하며, 결합 재료(556)는 제 2 기판(500)의 유전 재료(504)에 결합된다. 일 예에서, 도 5a에 도시된 바와 같이, 마커 재료(marker material)(560)는 도 5c에 도시된 구성에 대해 벌크 P-형 도핑된 실리콘(558)을 구성할 때 사용된다. 일 예에서, 수소 주입(hydrogen implant)은 그 다음의 모리 장치 제조를 위한 두께를 정의하기 위해 벌크 P-형 도핑된 실리콘(558)에서 원하는 깊이에서의 마커 재료(560)로서 위치된다. 제 1 적층된 기판(550)이 뒤집히고 제 2 기판(500)에 결합된 후, 백사이드(backside) 벌크 P-형 도핑된 실리콘(558)은 마커 재료(560)가 검출될 때까지 얇아진다. 수소 주입 마커가 일 예로서 설명되지만, 본 개시의 이득을 가진, 이 기술분야의 숙련자는 벌크 P-형 도핑된 실리콘(558)으로부터 유전 재료(552) 및 도체 영역(554)을 분리하는 다른 기술들이 본 발명의 범위 내에 있다는 것을 인식할 것이다. 예를 들면, 다른 기술들은 마커 재료들을 사용하지 않을 수 있다. 벌크 P-형 도핑된 실리콘(558)으로부터 유전 재료(552) 및 도체 영역(554)을 분리하는 다른 예들은 박형화 프로세스(thinning process) 없이, 절단하는 것을 포함할 수 있다.
일단 재료 스택(590)이 형성되면, 벌크 P-형 도핑된 실리콘(558)은 도 4로부터의 메모리 장치(400)와 같은 메모리 장치들을 형성하기 위해 위에서 설명된 바와 같이 처리될 수 있다. 도 5a 내지 도 5c에 설명된 바와 같이 두 개의 기판들을 개별적으로 처리하는 것 및 그것들을 결합하는 것은 도 4로부터의 백 게이트(440)와 같은 매설 구조들의 형성을 간략화한다. 단일 기판상에서 처리하는 다른 방법들은 깊은 트렌치 증착(deep trench deposition) 또는 주입과 같은 보다 복잡한 동작들을 수반할 수 있다. 도 5a 내지 도 5c에 도시된 바와 같은 방법들은 장치 제조를 간략화하며, 백 게이트(440) 및 유전 재료(552)와 같은 보다 신뢰성 있는 매설 구조들을 제공한다.
도 6은 본 발명의 실시예들에 따른 메모리 장치들을 형성하기 위해 사용되는 재료 스택(600)을 설명한다. 일 예에서, 재료 스택(600)은 도 5a 내지 도 5c에 설명된 실시예들과 유사하게, 결합되는 두 개의 기판들로부터 형성된다. 일 예에서, P-형 벌크 반도체(620)를 포함한 제 1 기판(650)은 N-형 영역(618)을 형성하기 위해 주입된다. 그 후, P+ 영역(616)이 N-형 영역(618) 위에 형성된다. 일 예에서, P+ 영역(616)은 주입된 N-형 영역(618) 위에 물리적으로 증착된다. 또한, 다른 실시예들에서, P+ 영역(616)은 주입된 N-형 영역(618)에 주입된다. 그 후, 도체 영역(614)이 P+ 영역(616) 위에 증착되며, 결합 재료(612)가 도체 영역(614) 위에 형성된다. 그 후, 제 1 기판(650)이 인터페이스(interface)(602)에서 제 2 기판(610)에 결합된다. 일 예에서, 제 2 기판(610)은 비록 본 발명이 이에 제한되지 않지만, 벌크 실리콘 기판 위에 실리콘 산화물 재료를 포함한다. 그 후, 재료 스택(600)은 이하에 설명된 바와 같은 메모리 장치들을 제조하기 위해 사용될 수 있다.
도 7은 도 6으로부터의 재료 스택(600)으로부터 형성된, 본 발명의 일 실시예에 따른 메모리 장치(700)를 설명한다. 직렬로 결합된, 제 1 P-N 접합(710), 제 2 P-N 접합(712), 및 제 3 P-N 접합(714)이 도시된다. 도 7의 제 1 P-N 접합(710), 제 2 P-N 접합(712), 및 제 3 P-N 접합(714)은, 메모리 장치(100)를 접기 위해 "U"자형 부분을 사용하는, 도 1의 메모리 장치(100)에 도시된 결합과 달리, 수직으로 결합된다. 도 7에서와 같이, 3개의 P-N 접합들을 수직 결합하는 것은 감소된 면적 풋프린트(footprint)를 제공하며, 따라서 보다 높은 메모리 어레이 밀도를 가능하게 한다.
메모리 장치(700)에서, 제 1 P-N 접합(710) 및 제 2 P-N 접합(712)은 재료 스택(600)으로부터 형성된다. 일 예에서, 제 3 P-N 접합(714)은 재료 스택(600) 위에 영역(720)을 주입함으로써 형성된다. 비록 주입은 영역(720)을 형성하기 위해 사용되지만, 대안적인 실시예들은 물리적 재료 증착 또는 다른 적절한 방법들을 사용할 수 있다.
인접한 메모리 장치들 사이에서 옆으로 및 수직으로 결합된 P-N 접함들 중 두 개 사이에서 수직으로 형성된 제어 라인(730)이 도시된다. 유전 재료(716)는 메모리 장치(700)에서의 교번하는 반도체 재료의 수직 스택으로부터 제어 라인(730)을 분리한다. 재료 스택(600)의 도체 영역(614)으로부터 형성된 매설 송신 라인(732)이 도시된다. 매설 송신 라인(732)은 메모리 어레이에서의 공간 절약 및 증가된 메모리 밀도를 제공한다. 영역(720)의 최상부에 결합된 제 2 송신 라인(734)이 도시된다. 동작시, 제어 라인(730)은 메모리 장치(700)를 활성화하며, 하나의 송신 라인으로부터 장치(700)를 통해 수직으로 및 다른 송신 라인으로 흐르는 신호가 검출된다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치(800)를 도시한다. 일 실시예에서, 메모리 장치(800)는 도 6으로부터의 재료 스택(600)과 같은, 재료 스택으로 형성된다. 메모리 장치(800)는 인접한 메모리 장치들 사이의 트렌치에 형성된 한 쌍의 제어 라인들(810, 812)을 포함한다. 한 쌍의 제어 라인들(810, 812)을 분리하는 분리 트렌치(820)가 도시된다. 도 8의 예에서, 분리 트렌치(820)는 교번하는 도전형 반도체 재료의 수직 필러들(vertical pillars)(802) 사이에서 N-영역들(801)을 분리한다. 고농도 도핑된(P+) 영역(803)은 매설 송신 라인(804)과 평행한 라인을 따라 적어도 부분적으로 연속적인 채로 남겨진다. 일 실시예에서, 고농도 도핑된(P+) 영역(803)은 매설 송신 라인(804)을 따라 도전을 돕는다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치(900)를 도시한다. 도 8의 메모리 장치(800)와 유사하게, 메모리 장치(900)는 인접한 메모리 장치들 사이의 트렌치에 형성된 한 쌍의 제어 라인들(910, 912)을 포함한다. 교번하는 도전형 반도체 재료의 수직 필러들(902)을 분리하는 분리 영역(920)이 도시된다. 도 9의 구성은 인접한 N-영역들(901) 및 고농도 도핑된(P+) 영역들(904)을 완전히 분리한다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치(1000)를 도시한다. 위에서 설명된 메모리 장치들과 유사하게, 메모리 장치(1000)는 인접한 메모리 장치들 사이의 트렌치에 형성된 한 쌍의 제어 라인들(1010, 1012)을 포함한다. 교번하는 도전형 반도체 재료의 수직 필러들(1002)을 분리하는 분리 영역(1020)이 도시된다. 고농도 도핑된(P+) 영역(1003)은 매설 송신 라인(1004)과 평행한 라인을 따라 적어도 부분적으로 연속적인 채로 남겨진다. 일 실시예에서, 고농도 도핑된(P+) 영역(1003)은 매설 송신 라인(1004)을 따라 도전을 돕는다. 도 8의 메모리 장치(800)와 달리, 도 10의 분리 영역(1020)은 수직 필러들(1002)을 추가로 분리하기 위해 N-영역(1001)을 에칭 백(etching back)하며, 제어 라인들(1010, 1012)에 인접한 N-영역(1001)의 부분들을 제거한다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치(1100)를 도시한다. 위에서 설명된 메모리 장치들과 유사하게, 메모리 장치(1100)는 인접한 메모리 장치들 사이의 트렌치에 형성된 한 쌍의 제어 라인들(1110, 1112)을 포함한다. 교번하는 도전형 반도체 재료의 수직 필러들(1102)을 분리하는 분리 영역(1120)이 도시된다. 고농도 도핑된(P+) 영역(1103)은 매설 송신 라인(1104)과 평행한 라인을 따라 적어도 부분적으로 연속적인 채로 남겨진다. 일 실시예에서, 고농도 도핑된(P+) 영역(1103)은 매설 송신 라인(1104)을 따라 도전을 돕는다. 도 10의 메모리 장치(1000)와 유사하게, 도 11의 분리 영역(1120)은 수직 필러들(1102)을 추가로 분리하기 위해 N-영역(1101)을 에칭 백하며, 제어 라인들(1110, 1112)에 인접한 N-영역(1101)의 부분들을 제거한다. 또한, 메모리 장치(1100)는 중첩 거리(1114)를 제공하며, 여기서 제어 라인들(1110, 1112)은 N-영역(1101)의 일부에 대해 아래쪽으로 연장한다.
본 발명의 다수의 실시예들이 설명되었지만, 상기 리스트들은 철저하도록 의도되지 않는다. 비록 특정 실시예들이 본 출원에 도시되고 설명되었지만, 동일한 목적을 달성하기 위해 산출되는 임의의 배열이 도시된 특정 실시예들을 위해 대체될 수 있다는 것이 이 기술분야의 숙련자들에 의해 이해될 것이다. 본 출원은 본 발명의 임의의 적응예들 또는 변형예들을 커버(cover)하도록 의도된다. 상기 설명은 예시적이지만 제한적이지 않도록 의도된다는 것이 이해될 것이다. 상기 실시예들의 조합들, 및 다른 실시예들은 상기 설명을 연구할 때 이 기술분야의 숙련자들에게 명백할 것이다.
Claims (19)
- 사이리스터 메모리 장치로서,
메모리 셀들의 어레이 - 각각의 메모리 셀은 접혀진 제1 도전형 반도체 영역을 포함하고, 각각의 접혀진 제1 도전형 반도체 영역은 2개의 상향 단부들(upward facing ends)을 가짐 - ;
상기 상향 단부에 결합된 제2 도전형 반도체 영역들의 쌍;
상기 2개의 상향 단부들 사이에, 그리고 상기 제2 도전형 반도체 영역들의 쌍 아래에 있는 상기 접혀진 제1 도전형 반도체 영역 내의 제어 라인;
상기 제2 도전형 반도체 영역들 중 하나 상의 제1 도전형 반도체 캡;
다른 하나의 제2 도전형 반도체 영역에 결합된 제1 송신 라인; 및
상기 반도체 캡에 결합된 제2 송신 라인
을 포함하는 사이리스터 메모리 장치. - 제1항에 있어서,
상기 제1 도전형은 P-형이고 상기 제2 도전형은 N-형인 사이리스터 메모리 장치. - 삭제
- 제1항에 있어서,
상기 제2 송신 라인은 상기 제1 송신 라인에 직교하는 사이리스터 메모리 장치. - 제1항에 있어서,
상기 제2 송신 라인은 제1 도전형 반도체 재료 및 금속 영역을 포함하는 사이리스터 메모리 장치. - 제1항에 있어서,
상기 제1 송신 라인은 상기 어레이 내의 2개의 인접 메모리 셀들 사이에서 공유되는 사이리스터 메모리 장치. - 제1항에 있어서,
상기 제1 송신 라인은 인터리브된 배열(interleaved arrangement)로 상기 어레이의 양 측면들에 대해 외측으로 연장하는 사이리스터 메모리 장치. - 제6항에 있어서,
상기 제1 송신 라인은 인터리브된 배열(interleaved arrangement)로 상기 어레이의 양 측면들에 대해 외측으로 연장하는 사이리스터 메모리 장치. - 메모리 셀로서,
2개의 상향 단부들을 갖는 접혀진 제1 도전형 반도체 채널;
상기 접혀진 제1 도전형 반도체 채널로부터 유전체에 의해 분리된 백 게이트;
상기 상향 단부들에 결합된 제2 도전형 반도체 영역들의 쌍;
상기 2개의 상향 단부들 사이의 접혀진 영역 내의 제어라인;
상기 제2 도전형 반도체 영역들 중 하나 상의 제1 도전형 반도체 캡;
다른 하나의 제2 도전형 반도체 영역에 결합된 제1 송신 라인; 및
상기 반도체 캡에 결합된 제2 송신 라인
을 포함하는 메모리 셀. - 삭제
- 제9항에 있어서,
상기 백 게이트와 기판 사이에 비정질 실리콘층을 더 포함하는 메모리 셀. - 제9항에 있어서,
상기 백 게이트는 티타늄을 포함하는 메모리 셀. - 제9항에 있어서,
상기 백 게이트는 텅스텐을 포함하는 메모리 셀. - 메모리 장치로서,
수직 반도체 스택들의 어레이 - 각각의 스택은 직렬의 제1, 제2 및 제3 p-n 접합을 포함함 - ;
상기 수직 반도체 스택들 아래에서 결합된 매설 송신 라인(buried transmission line);
상기 매설 송신 라인에 직교하고, 상기 수직 반도체 스택들 위에서 결합된 상부 송신 라인(top transmission line); 및
상기 수직 반도체 스택들의 어레이 내의 인접 수직 반도체 스택들 사이에 위치하고, 유전체층에 의해 상기 수직 반도체 스택들의 측면 표면으로부터 분리되는 제어 라인들의 쌍
을 포함하는 메모리 장치. - 제14항에 있어서,
상기 수직 반도체 스택들의 어레이의 바닥층(bottom layer)이 다수의 수직 반도체 스택과 함께 연결되는 메모리 장치. - 제14항에 있어서,
상기 수직 반도체 스택들 각각의 바닥층 부분이 다른 수직 반도체 스택들로부터 분리되는 메모리 장치. - 제14항에 있어서,
상기 제어 라인은 상기 제2 및 제3 p-n 접합들 사이에 형성되는 메모리 장치. - 제14항에 있어서,
상기 제어 라인은 상기 유전체층에 의해 상기 수직 반도체 스택들의 상기 측면 표면으로부터 그리고 상기 제어 라인 아래의 구조들로부터 분리되는 메모리 장치. - 제14항에 있어서,
상기 매설 송신 라인 및 기판 사이에 결합층(bonding layer)를 더 포함하는 메모리 장치.
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