CN104362150B - 闸流管随机存取存储器装置及方法 - Google Patents
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Abstract
本发明涉及闸流管随机存取存储器装置及方法。本发明展示存储器装置及制作存储器装置的方法。所展示的方法及配置提供经折叠及垂直存储器装置以实现增加的存储器密度。所提供的方法减少对例如深掺杂剂植入的制造方法的需要。
Description
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2011年6月28日、申请号为201180036064.1、发明名称为“闸流管随机存取存储器装置及方法”的发明专利申请案。
优先权申请
本专利申请案主张2010年6月29日提出申请的第12/826,323号美国申请案的优先权权益，所述美国申请案以引用的方式并入本文中。
技术领域
本发明涉及存储器装置及制作存储器装置的方法。
背景技术
闸流管随机存取存储器(TRAM)提供不需要存储电容器来存储存储器状态的存储器结构。然而，装置配置至今使用相当大量的表面积。需要装置配置的改善以进一步改善存储器密度。另外，期望使用可靠且有效的制造方法来形成装置。
发明内容
本发明的一个实施例涉及一种方法，其包括：在第一类型半导体部分中形成沟道以形成“U”形部分；在所述沟道内形成电介质材料；在所述电介质材料上方形成控制线；将第二类型掺杂剂植入到所述“U”形部分的两个顶部部分中以形成一对经植入区；及在所述经植入区中的一者上方形成上部第一类型半导体部分。
本发明的另一实施例涉及一种方法，其包括：在第一类型半导体部分下面形成通过电介质材料与其分离的导体区；在所述第一类型半导体部分中形成沟道以形成“U”形部分；在所述沟道内形成电介质材料；在所述电介质材料上方形成控制线；将第二类型掺杂剂植入到所述“U”形部分的两个顶部部分中以形成一对经植入区；及在所述经植入区中的一者上方形成上部第一类型半导体部分。
本发明的又一实施例涉及一种方法，其包括：在第一衬底上形成两个垂直耦合的P-N结；在所述两个垂直耦合的P-N结上方形成导体区；翻转所述第一衬底，并将所述导体区接合到第二衬底的电介质材料；在所述第一衬底的一部分的背侧上形成第三垂直耦合的P-N结；在所述垂直耦合的P-N结中的两者之间形成控制线；由所述导体区的一部分形成掩埋式传输线；及在所述第三垂直耦合的P-N结的顶部上形成第二传输线。
本发明的又一实施例涉及一种方法，其包括：形成交替导电类型半导体材料的垂直堆叠，其包含：在第一衬底上形成两个垂直耦合的P-N结；在所述两个垂直耦合的P-N结上方形成导体区；翻转所述第一衬底，并将所述导体区接合到第二衬底的电介质材料；在所述第一衬底的一部分的背侧上形成第三垂直耦合的P-N结；在所述垂直堆叠中形成沟槽以形成交替导电类型半导体材料的垂直柱阵列；及在两个邻近柱之间的沟槽中形成通过电介质材料与沟道区分离的至少一个控制线。
本发明的又一实施例涉及一种半导体存储器装置，其包括：存储器单元阵列，每一存储器单元包括经折叠第一导电类型半导体区，每一经折叠区具有两个面向上的端；一对第二导电类型半导体区，其耦合到所述面向上的端；控制线，其在所述经折叠区内所述两个面向上的端之间；第一导电类型半导体帽，其在所述第二导电类型半导体区中的一者上；及第一传输线，其耦合到另一第二导电类型半导体区。
附图说明
图1展示根据本发明的实施例的实例性方法的流程图。
图2A展示根据本发明的实施例的半导体存储器装置。
图2B展示根据本发明的实施例的若干个半导体存储器装置。
图3A展示根据本发明的实施例的存储器装置的示意性配置。
图3B展示根据本发明的实施例的存储器装置的另一示意性配置。
图3C展示根据本发明的实施例的存储器装置的另一示意性配置。
图4展示根据本发明的实施例的半导体存储器装置。
图5A展示根据本发明的实施例的形成存储器装置中的制造阶段。
图5B展示根据本发明的实施例的形成存储器装置中的另一制造阶段。
图5C展示根据本发明的实施例的形成存储器装置的另一制造阶段。
图6展示根据本发明的实施例的形成存储器装置中的制造阶段。
图7展示根据本发明的实施例的半导体存储器装置的实例性控制线配置。
图8展示根据本发明的实施例的半导体存储器装置的另一实例性配置。
图9展示根据本发明的实施例的半导体存储器装置的另一实例性配置。
图10展示根据本发明的实施例的半导体存储器装置的另一实例性配置。
图11展示根据本发明的实施例的半导体存储器装置的另一实例性配置。
具体实施方式
在本发明的以下详细描述中，参考形成本发明的一部分且其中以图解说明方式展示可实践本发明的特定实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例且可做出化学、结构、逻辑、电改变等。
在以下描述中所使用的术语“晶片”及“衬底”包括具有借助其形成装置或集成电路(IC)结构的经暴露表面的任何结构。术语“衬底”应理解为包括半导体晶片。术语“衬底”还用于指代在处理期间的半导体结构且可包括已制作于其上的例如绝缘体上硅(SOI)等其它层。晶片及衬底两者均包括经掺杂及未经掺杂的半导体、由基底半导体或绝缘体支撑的外延半导体层以及所属领域的技术人员众所周知的其它半导体结构。术语“导体”应理解为包括半导体，且术语“绝缘体”或“电介质”经界定为包括导电性低于称作导体的材料的任何材料。
本申请案中所使用的术语“水平”经界定为平行于晶片或衬底的常规平面或表面的平面，而不管所述晶片或衬底的定向如何。术语“垂直”指代垂直于如上文所界定的水平的方向。关于常规平面或表面在晶片或衬底的顶表面上而界定例如“在...上”、“侧”(如在“侧壁”中)、“高于”、“低于”、“在...上方”及“在...下方”的介词，而不管所述晶片或衬底的定向如何。因此，以下详细描述不应视为具有限制意义，且本发明的范围仅由所附权利要求书连同授予此权利要求书的等效内容的全部范围加以界定。
期望提供可按对高存储器密度的增加的需求缩放的存储器单元。还期望此些方法生产高效且成本低廉。
图1展示根据本发明的实施例的形成存储器单元的实例性方法。在后续各图中展示且在下文更详细地描述使用此方法及其它方法形成的特定单元配置。在操作10中，在第一类型半导体部分中形成沟道以形成“U”形部分。在操作20中，在所述沟道内形成电介质材料，且在操作30中，在所述电介质材料上方形成控制线。在操作30中，将第二类型半导体植入到所述“U”形部分的顶部部分中以形成一对经植入区。操作50叙述在所述经植入区中的一者上方形成上部第一类型半导体部分。
根据本发明的实施例的植入并不需要深植入。植入操作进入到衬底中越深，则对结晶半导体晶格造成损坏的机会越大。因此，较深植入区可不像具有较少晶格损坏的浅植入区那样有效地操作。浅植入通常还更易于产生。
在一个实例中，第一类型掺杂剂为P且第二类型掺杂剂为N。其它配置包括第一类型掺杂剂为N型且第二类型掺杂剂为P型。在一个实例中，形成为“U”形部分的第一类型半导体部分为P型半导体。在一个实例中，P型半导体为绝缘体上硅衬底的顶部部分。在一个实例中，第一类型半导体部分为天然掺杂部分。当使用衬底的天然P掺杂部分时，可获得未损坏的结晶晶格，此可提供比经植入半导体部分更好的性能。本发明中所描述的方法用于在无深植入步骤的情况下形成装置。这些装置更易于形成，且由于来自深掺杂剂植入的较低量的晶格损坏而更可靠。
图2A展示根据本发明的实施例的实例性存储器装置100。装置100包括闸流管存储器装置。与其它存储器装置相比，闸流管装置具有小的物理大小。本文中所描述的闸流管装置的实施例并不需要存储电容器来存储存储器状态，此允许极小个别存储器单元尺寸。此允许存储器阵列中的较高存储器密度。
图2A中的闸流管配置包括串联耦合的第一P-N结130、第二P-N结132及第三P-N结134。展示控制线116在所述P-N结中的两者之间。在操作中，当由控制线116激活时，信号从第一传输线122行进穿过所述系列的P-N结且向外行进到第二传输线126。
在一个实例中，在P型半导体部分中形成沟道以形成“U”形半导体部分110。将N型掺杂剂植入到“U”形部分110的顶部部分的经暴露表面中以形成第一N区112及第二N区114。在一个实例中，第一N区112经轻掺杂且第二N区114经重掺杂(N+)。由于第一N区112及第二N区114两者均形成于P型半导体部分110的表面上，因此在后续沉积过程之前无需深植入操作。
展示电介质材料118将控制线116与“U”形P型半导体部分110分离。通过将控制线116放置于“U”形P型半导体部分110的沟道内，有大的表面积邻近于控制线116。相比于其中控制线仅邻近于半导体区的一个侧表面的配置，此提供对“U”形P型半导体部分110的激活的增加的控制。
接着在第一N区112上方形成上部第一类型半导体部分121。在所展示的实例中，上部第一类型半导体部分121包括植入于第一N区112中的轻掺杂P型区。此制造方法允许对上部第一类型半导体部分121进行表面植入，且相比于深植入减小了对晶格的损坏。
在一个实例中，在上部第一类型半导体部分121上方形成重掺杂P+部分120。在一个实例中，重掺杂P+部分120包括P+多晶硅的物理沉积。展示第一传输线122形成于第二N区114上方且展示第二传输线126形成于重掺杂P+部分120上方。在一个实例中，第一传输线122及第二传输线126彼此大致正交且形成行及列存储器布局，如在后续实例中更详细地展示。
图2B展示存储器阵列200的一部分中的来自图2A的多个存储器装置100。图2B展示为衬底的一部分的基底氧化物材料102。在图2B的实例中，图案化并蚀刻SOI衬底的半导体材料，从而留下用于形成“U”形P型半导体部分110以及第一N区112及第二N区114的半导体材料。展示电介质部分104形成于由所述SOI衬底形成的半导体结构周围。
在图2B的实例中，第一传输线122包括使用氮化物帽124电隔离的金属导体123。图2B还图解说明经配置为连续结构的重掺杂P+部分120，所述连续结构沿第二传输线126的长度接触传输线126。在一个实例中，重掺杂P+部分120的连续性有助于为第二传输线126提供传导路径且改善存储器阵列200的性能。在一个实例中，第二传输线126由金属或导电金属化合物形成，且充当重掺杂P+部分120上方的金属帽以增强第二传输线126中的传导。
在实例性存储器阵列200中，邻近存储器装置100共享共用第一传输线122。在图3A到3C中进一步展示存储器阵列200的实例性配置。
图3A展示类似于来自图2B的阵列200的存储器阵列的示意图。图3A展示共享共用传输线320的第一存储器装置310及第二邻近存储器装置312。类似地，图3B展示共享共用传输线322的第一存储器装置310及第二邻近存储器装置312。在图3B中，共用传输线322选路到阵列的通往感测电路330的一侧。展示第二共用传输线324选路到阵列的通往感测电路332的相对侧。展示图3B的配置使共用传输线在所述阵列的相对侧之间交替。此配置为所述阵列的各侧上的电路提供更多空间，因为每一侧仅需与所述阵列中的一半存储器单元介接。
图3C展示类似于图3B的交替布置的传输线326及328的交替布置。然而，在图3C中，传输线326及328并不在邻近存储器单元310与312之间加以共享。
图4展示根据本发明的实施例的存储器装置400。类似于图2A的存储器装置100，存储器装置400包括闸流管装置，所述闸流管装置具有串联耦合的第一P-N结430、第二P-N结432及第三P-N结434。展示控制线416在所述P-N结中的两者之间，其中电介质材料将控制线416与邻近半导体本体分离。
在图4中，在P型半导体部分中形成沟道以形成“U”形半导体部分410。将N型掺杂剂植入到所述“U”形部分的顶部部分的经暴露表面中以形成第一N区412及第二N区414。在一个实例中，第一N区412经轻掺杂且第二N区414经重掺杂(N+)。由于第一N区412及第二N区414两者均形成于P型半导体部分410的表面上，因此无需深植入操作。
类似于存储器装置100，通过将控制线416放置于“U”形P型半导体部分410的沟道内，有大的表面积邻近于控制线416。相比于其中控制线仅邻近于半导体区的一个侧表面的配置，此提供对“U”形P型半导体部分410的激活的增加的控制。
接着在第一N区412上方形成上部第一类型半导体部分420。在一个实例中，重掺杂P+部分420包括P+多晶硅的物理沉积。展示第一传输线422形成于第二N区414上方且展示第二传输线426形成于重掺杂P+部分420上方。在一个实例中，第一传输线422及第二传输线426彼此大致正交且形成行及列存储器布局。
图4进一步图解说明由导体区形成的背栅极440。导体区的实例包括金属区，例如钛或钨或其合金。背栅极440通过电介质材料442与“U”形P型半导体部分410分离。图4的实例性存储器装置400作为闸流管存储器单元与浮体单元之间的混合体操作。在操作中，使用背栅极440来促进存储器装置400下面的电荷存储。
在一个实施例中，在背栅极440与衬底的基底氧化物材料402之间进一步包括非晶硅材料444。包含非晶硅材料444包括于选定实施例中，且在存储器装置400的制作中为有用的。
图5A到5C展示用于制成来自图4的存储器装置400的材料堆叠590的制作中的步骤。在图5A中，在第一块体半导体558上方形成电介质材料552。在一个实例中，第一块体半导体558包括块体P型掺杂硅。接着在电介质材料552上方形成导体区554。接着在导体区554上方形成接合材料556以形成第一分层衬底550。在一个实例中，接合材料556包括非晶硅材料，然而本发明并不限于此。取决于如下文所论述的第二衬底的选择，还可使用其它半导体层或非非晶层(non amorphous layer)来进行接合。
图5B展示第二衬底500。在一个实例中，第二衬底500包括具有电介质材料504的块体硅衬底502。在一个实例中，电介质材料504包括通过使块体硅502氧化而形成的氧化硅。受益于本发明的所属领域的技术人员将认识到其它电介质配置及衬底也为可能的。
图5C展示来自图5A的经翻转的第一分层衬底550，且接合材料556接合到第二衬底500的电介质材料504。在一个实例中，如图5A中所图解说明，使用标记材料560来将块体P型掺杂硅558配置为图5C中所展示的配置。在一个实例中，在块体P型掺杂硅558中的所要深度处放置氢植入物作为标记材料560以界定后续存储器装置制作的厚度。在翻转第一分层衬底550且将其接合到第二衬底500之后，薄化背侧块体P型掺杂硅558直到检测到标记材料560为止。虽然作为实例来描述氢植入物标记，但受益于本发明的所属领域的技术人员将认识到将电介质材料552及导体区554与块体P型掺杂硅558分离的其它技术也在本发明的范围内。举例来说，其它技术可不使用标记材料。将电介质材料552及导体区554与块体P型掺杂硅558分离的其它实例可包括切割，而无需薄化过程。
一旦形成材料堆叠590，便可如上文所描述处理块体P型掺杂硅558以形成例如来自图4的存储器装置400的存储器装置。如图5A到5C中所描述，单独地处理两个衬底且将其接合简化了例如来自图4的背栅极440的掩埋式结构的形成。在单个衬底上进行处理的其它方法可涉及例如深沟槽沉积或植入的更复杂的操作。如图5A到5C中所展示的方法简化装置制作且提供例如背栅极440及电介质材料552的更可靠的掩埋式结构。
图6描述根据本发明的实施例的用于形成存储器装置的材料堆叠600。在一个实例中，类似于图5A到5C中所描述的实施例，材料堆叠600由经接合的两个衬底形成。在一个实例中，植入包括P型块体半导体620的第一衬底650以形成N型区618。接着在N型区618上方形成P+区616。在一个实例中，将P+区616物理沉积于经植入N型区618上方。在其它实施例中，将P+区616进一步植入到经植入N型区618中。接着将导体区614沉积于P+区616上方，且在导体区614上方形成接合材料612。接着在界面602处将第一衬底650接合到第二衬底610。在一个实例中，第二衬底610包括在块体硅衬底上方的氧化硅材料，但本发明并不限于此。可接着使用材料堆叠600来制作存储器装置，例如下文所描述的那些存储器装置。
图7描述根据本发明的实施例的存储器装置700，其由来自图6的材料堆叠600形成。展示第一P-N结710、第二P-N结712及第三P-N结714串联耦合。相比于图1的存储器装置100中所展示的耦合(其使用“U”形部分来折叠存储器装置100)，图7的第一P-N结710、第二P-N结712及第三P-N结714垂直耦合。如在图7中，垂直耦合所述三个P-N结提供减小的区域占用面积，因此实现较高存储器阵列密度。
在存储器装置700中，第一P-N结710及第二P-N结712由材料堆叠600形成。在一个实例中，通过在材料堆叠600上方植入区720来形成第三P-N结714。虽然使用植入来形成区720，但替代实施例可使用物理材料沉积或其它适合的方法。
展示控制线730横向形成于邻近存储器装置之间且垂直形成于垂直耦合的P-N结中的两者之间。电介质材料716将控制线730与存储器装置700中的交替半导体材料的垂直堆叠分离。展示由材料堆叠600的导体区614形成的掩埋式传输线732。掩埋式传输线732提供存储器阵列中的空间节省及增加的存储器密度。展示第二传输线734耦合到区720的顶部。在操作中，控制线730激活存储器装置700，且检测到从一个传输线垂直流动穿过装置700且进入到另一传输线中的信号。
图8展示根据本发明的实施例的存储器装置800。在一个实施例中，存储器装置800由例如来自图6的材料堆叠600的材料堆叠形成。存储器装置800包括形成于邻近存储器装置之间的沟槽中的一对控制线810及812。展示隔离沟槽820分离所述对控制线810及812。在图8的实例中，隔离沟槽820在交替导电类型半导体材料的垂直柱802之间分离N区801。使重掺杂(P+)区803沿与掩埋式传输线804平行的线至少部分地连续。在一个实施例中，重掺杂(P+)区803辅助沿掩埋式传输线804的传导。
图9展示根据本发明的实施例的存储器装置900。类似于图8的存储器装置800，存储器装置900包括形成于邻近存储器装置之间的沟槽中的一对控制线910及912。展示隔离区920分离交替导电类型半导体材料的垂直柱902。图9的配置完全分离邻近N区901及重掺杂(P+)区904。
图10展示根据本发明的实施例的存储器装置1000。类似于上文所描述的存储器装置，存储器装置1000包括形成于邻近存储器装置之间的沟槽中的一对控制线1010及1012。展示隔离区1020分离交替导电类型半导体材料的垂直柱1002。使重掺杂(P+)区1003沿与掩埋式传输线1004平行的线至少部分地连续。在一个实施例中，重掺杂(P+)区1003辅助沿掩埋式传输线1004的传导。相比于图8的存储器装置800，图10的隔离区1020回蚀N区1001以进一步隔离垂直柱1002且移除N区1001的邻近于控制线1010及1012的部分。
图11展示根据本发明的实施例的存储器装置1100。类似于上文所描述的存储器装置，存储器装置1100包括形成于邻近存储器装置之间的沟槽中的一对控制线1110及1112。展示隔离区1120分离交替导电类型半导体材料1102的垂直柱。使重掺杂(P+)区1103沿与掩埋式传输线1104平行的线至少部分地连续。在一个实施例中，重掺杂(P+)区1103辅助沿掩埋式传输线1104的传导。类似于图10的存储器装置1000，图11的隔离区1120回蚀N区1101以进一步隔离垂直柱1102且移除N区1101的邻近于控制线1110及1112的部分。另外，存储器装置1100提供控制线1110及1112在N区1101的一部分上向下延伸的重叠距离1114。
尽管描述了本发明的若干个实施例，但以上列表并不既定为穷尽性的。虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，旨在实现相同目的的任何布置均可替代所展示的特定实施例。本申请案打算涵盖本发明的任何修改或变化。应理解，以上描述既定为说明性而非限制性。研究以上描述后，所属领域的技术人员将即刻明了以上实施例的组合及其它实施例。
Claims (19)
1.一种闸流管存储器装置，其包含：
存储器单元阵列，每一存储器单元包括经折叠第一导电类型半导体区，每一经折叠第一导电类型半导体区具有两个面向上的端；
一对第二导电类型半导体区，其耦合到所述面向上的端；
控制线，其在所述经折叠第一导电类型半导体区内所述两个面向上的端之间，且在所述一对第二导电类型半导体区下方；
第一导电类型半导体帽，其在所述第二导电类型半导体区中的一者上；及
第一传输线，其耦合到另一第二导电类型半导体区。
2.根据权利要求1所述的闸流管存储器装置，其中所述第一导电类型为P型，且所述第二导电类型为N型。
3.根据权利要求1所述的闸流管存储器装置，其进一步包括耦合到所述半导体帽的第二传输线。
4.根据权利要求3所述的闸流管存储器装置，其中所述第二传输线与所述第一传输线正交。
5.根据权利要求3所述的闸流管存储器装置，其中所述第二传输线包括第一导电类型半导体材料和金属区。
6.根据权利要求1所述的闸流管存储器装置，其中所述第一传输线在所述阵列中的两个邻近存储器单元之间共享。
7.根据权利要求1所述的闸流管存储器装置，其中所述第一传输线以交错布置向外延伸到所述阵列的两侧。
8.根据权利要求6所述的闸流管存储器装置，其中所述第一传输线以交错布置向外延伸到所述阵列的两侧。
9.一种存储器单元，其包含：
经折叠第一导电类型半导体沟道，其具有两个面向上的端；
背栅极，其通过电介质与所述经折叠第一导电类型半导体沟道分离；
一对第二导电类型半导体区，其耦合到所述面向上的端；
控制线，其在所述经折叠区内所述两个面向上的端之间；
第一导电类型半导体帽，其在所述第二导电类型半导体区中的一者上；及
第一传输线，其耦合到另一第二导电类型半导体区。
10.根据权利要求9所述的存储器单元，其进一步包括耦合到所述半导体帽的第二传输线。
11.根据权利要求9所述的存储器单元，其进一步包括位于所述背栅极和衬底之间的非晶硅层。
12.根据权利要求9所述的存储器单元，其中所述背栅极包含钛。
13.根据权利要求9所述的存储器单元，其中所述背栅极包含钨。
14.一种存储器装置，其包含：
垂直半导体堆叠阵列，每一堆叠包括串联的第一、第二和第三P-N结；
掩埋式传输线，其耦合到所述垂直半导体堆叠的下方；
顶部传输线，其与所述掩埋式传输线正交，并耦合到所述垂直半导体堆叠的上方；及
一对控制线，其位于所述垂直半导体堆叠阵列中邻近的垂直半导体堆叠之间，且通过电介质层与所述垂直半导体堆叠的侧表面分离。
15.根据权利要求14所述的存储器装置，其中所述垂直半导体堆叠阵列的底层与多个垂直半导体堆叠相连。
16.根据权利要求14所述的存储器装置，其中每一所述垂直半导体堆叠的底层部分与其他垂直半导体堆叠分离。
17.根据权利要求14所述的存储器装置，其中所述控制线形成于所述第二和第三P-N结之间。
18.根据权利要求14所述的存储器装置，其中所述控制线通过所述电介质层与所述垂直半导体堆叠的所述侧表面和所述控制线下方的结构分离。
19.根据权利要求14所述的存储器装置，其进一步包括位于所述掩埋式传输线和衬底之间的接合层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |